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CN106531800A - 半导体装置及其驱动方法 - Google Patents

半导体装置及其驱动方法 Download PDF

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CN106531800A
CN106531800A CN201610098898.XA CN201610098898A CN106531800A CN 106531800 A CN106531800 A CN 106531800A CN 201610098898 A CN201610098898 A CN 201610098898A CN 106531800 A CN106531800 A CN 106531800A
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CN
China
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semiconductor layer
electrode
semiconductor device
layer
type
Prior art date
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Application number
CN201610098898.XA
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Inventor
北川光彦
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

本发明的实施方式提供一种能够提高电流的控制性的半导体装置及其驱动方法。实施方式的半导体装置具备：第1导电型的第1半导体层；第2导电型的第2半导体层；第1导电型的第3半导体层；第2导电型的第4半导体层；第1电极，连接于所述第2半导体层及所述第4半导体层；第2电极，隔着绝缘膜与所述第2半导体层相邻；第2导电型的第5半导体层；第1导电型的第6半导体层；第2导电型的第7半导体层；第3电极，连接于所述第5半导体层及所述第7半导体层；以及第4电极，隔着绝缘膜与所述第5半导体层相邻。

Description

半导体装置及其驱动方法
[相关申请]
本申请享有以日本专利申请2015-178582号(申请日：2015年9月10日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其驱动方法。
背景技术
近年来，作为电力控制用半导体装置，使用MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor：金属氧化物半导体场效应晶体管)、超级结型MOSFET、IGBT(insulated gate bipolar transistor：绝缘栅双极型晶体管)及IEGT(Injection EnhancedGate Transistor：注入增强型绝缘栅晶体管)等。IGBT及IEGT是将电子及空穴这两者用作载流子的双极型半导体装置，因此，与单极型MOSFET相比能够控制更大的电流。然而，在这种电力控制用半导体装置中，也要求更进一步控制大电流。
发明内容
本发明的实施方式提供一种能够提高电流的控制性的半导体装置及其驱动方法。
实施方式的半导体装置具备：第1导电型的第1半导体层；第2导电型的第2半导体层，设置在所述第1半导体层上；第3半导体层，设置在所述第2半导体层上，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；第4半导体层，设置在所述第2半导体层上，为第2导电型，且载流子浓度高于所述第2半导体层的载流子浓度；第1电极，连接于所述第2半导体层及所述第4半导体层；第2电极，隔着绝缘膜与所述第2半导体层相邻；第2导电型的第5半导体层，设置在所述第1半导体层之下；第6半导体层，设置在所述第5半导体层之下，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；第7半导体层，设置在所述第5半导体层之下，为第2导电型，且载流子浓度高于所述第5半导体层的载流子浓度；第3电极，连接于所述第5半导体层及所述第7半导体层；以及第4电极，隔着绝缘膜与所述第5半导体层相邻。
附图说明
图1是表示第1实施方式的半导体装置的立体剖视图。
图2(a)及(b)是横轴取时间，纵轴取栅极电位，而表示第1实施方式的半导体装置的动作的曲线图，(a)表示MOSFET模式，(b)表示IEGT模式。
图3是横轴取集电极电压，纵轴取集电极电流密度，而表示第1实施方式的半导体装置的集电极电压与集电极电流密度的关系的曲线图。
图4(a)是示意性地表示第1实施方式的半导体装置的图，(b)是纵轴取位置，横轴取过量(Excess)载流子浓度，而表示IEGT模式的接通状态下的高电阻层内的过量载流子浓度分布的曲线图。
图5是横轴取时间，纵轴取栅极电位，而表示第1实施方式的半导体装置的接通动作的曲线图。
图6(a)是示意性地表示第1实施方式的半导体装置的图，(b)～(d)是纵轴取Z方向的位置，横轴取过量载流子浓度，而表示半导体装置内的过量载流子分布的图，(b)表示IEGT模式的接通状态，(c)表示在IEGT模式下集电极侧成为低注入的情况，(d)表示MOSFET模式的接通状态，(e)表示断开状态。
图7是横轴取时间，纵轴取栅极电位，而表示第1实施方式的半导体装置的断开动作的曲线图。
图8(a)是表示第1实施方式的DC-DC(直流-直流)转换器的电路图，(b)是横轴取时间，纵轴取栅极电位，而表示DC-DC转换器的动作的曲线图。
图9是表示第2实施方式的半导体装置的剖视图。
图10是表示第3实施方式的半导体装置的剖视图。
图11是表示第4实施方式的半导体装置的剖视图。
图12是表示第5实施方式的半导体装置的立体剖视图。
图13是表示第5实施方式的第1变化例的半导体装置的剖视图。
图14是表示第5实施方式的第2变化例的半导体装置的剖视图。
图15是表示第5实施方式的第3变化例的半导体装置的剖视图。
图16是表示第5实施方式的第4变化例的半导体装置的剖视图。
图17是表示第5实施方式的第5变化例的半导体装置的剖视图。
图18是表示第5实施方式的第6变化例的半导体装置的剖视图。
图19是表示第5实施方式的第7变化例的半导体装置的剖视图。
图20是表示第5实施方式的第8变化例的半导体装置的剖视图。
图21是表示第5实施方式的第9变化例的半导体装置的剖视图。
图22是表示第5实施方式的第10变化例的半导体装置的剖视图。
图23是表示第5实施方式的第11变化例的半导体装置的剖视图。
图24是表示第5实施方式的第12变化例的半导体装置的剖视图。
图25是表示第6实施方式的半导体装置的剖视图。
图26是表示第7实施方式的半导体装置的立体剖视图。
图27是表示第7实施方式的第1变化例的半导体装置的立体剖视图。
图28是表示第7实施方式的第2变化例的半导体装置的立体剖视图。
图29是表示第7实施方式的第3变化例的半导体装置的立体剖视图。
图30是表示第7实施方式的第4变化例的半导体装置的立体剖视图。
图31是表示第7实施方式的第5变化例的半导体装置的立体剖视图。
图32是表示第7实施方式的第6变化例的半导体装置的立体剖视图。
图33是表示第8实施方式的半导体装置的立体剖视图。
图34是表示第9实施方式的半导体装置的剖视图。
图35是表示第10实施方式的半导体装置的立体剖视图。
图36是表示第11实施方式的半导体装置的立体剖视图。
图37是表示第12实施方式的半导体装置的立体剖视图。
图38是表示第13实施方式的半导体装置的立体剖视图。
图39是表示第14实施方式的半导体装置的立体剖视图。
图40是表示第15实施方式的封装的剖视图。
图41是表示第16实施方式的封装的剖视图。
图42是表示第17实施方式的封装的剖视图。
图43是表示第18实施方式的封装的剖视图。
图44是表示第19实施方式的封装的剖视图。
图45是表示第20实施方式的封装的剖视图。
图46是表示第21实施方式的半导体装置的制造方法的剖视图。
图47是表示第21实施方式的半导体装置的制造方法的剖视图。
图48是表示第21实施方式的半导体装置的制造方法的剖视图。
图49是表示第21实施方式的半导体装置的制造方法的剖视图。
图50是表示第21实施方式的半导体装置的制造方法的剖视图。
图51是表示第21实施方式的半导体装置的制造方法的剖视图。
图52是表示第21实施方式的半导体装置的制造方法的剖视图。
图53是表示第21实施方式的半导体装置的制造方法的剖视图。
图54是表示第21实施方式的变化例的半导体装置的制造方法的剖视图。
图55是表示第22实施方式的半导体装置的制造方法的剖视图。
图56是表示第22实施方式的半导体装置的制造方法的剖视图。
图57是表示第22实施方式的半导体装置的制造方法的剖视图。
图58是表示第22实施方式的半导体装置的制造方法的剖视图。
图59是表示第22实施方式的半导体装置的制造方法的剖视图。
图60是表示第23实施方式的半导体装置的制造方法的剖视图。
图61是表示第23实施方式的半导体装置的制造方法的剖视图。
图62是表示第23实施方式的半导体装置的制造方法的剖视图。
图63是表示第23实施方式的半导体装置的制造方法的剖视图。
图64是表示第23实施方式的半导体装置的制造方法的剖视图。
具体实施方式
(第1实施方式)
首先，对第1实施方式进行说明。
图1是表示本实施方式的半导体装置的立体剖视图。
如图1所示，本实施方式的半导体装置是在上下表面设置着沟槽栅极电极的IEGT。
如图1所示，在本实施方式的半导体装置1中，设置着导电型为n-型的n-型高电阻层20。此外，在本说明书中，例如“n-型高电阻层20”的表述表示该层的导电型为n型。另外，标注在表示导电型的“p”及“n”的字符上的上标“+”及“-”的字符相对地表示载流子浓度。例如，关于导电型为n型的区域，按照载流子浓度从高到低的顺序，记载为“n++型”、“n+型”、“n型”“n-型”。关于p型也相同。将载流子浓度看作有效的杂质浓度。所谓“有效的杂质浓度”，是指有助于半导体材料的导电的杂质的浓度，在某部分包含成为供体的杂质及成为受体的杂质这两种的情况下，是指去除它们的相抵部分后的浓度。
另外，在本说明书中，为了方便说明，采用XYZ正交坐标系。将相对于n-型高电阻层20的上表面平行且相互正交的两个方向设为“X方向”及“Y方向”，将相对于上表面垂直的方向设为“Z方向”。“Z方向”是将下述的集电极电极与发射极电极连接的方向。在本说明书中，为了方便说明，将发射极电极侧称为“上”，将集电极电极侧称为“下”，但这些表述与重力的方向无关。
在n-型高电阻层20的上表面上，设置着沿Y方向延伸的发射极侧沟槽栅极电极31a及31b。发射极侧沟槽栅极电极31a(以下也简称为“电极31a”，关于其它电极也相同)及31b是沿X方向交替地且隔开地排列。电极31a及31b例如由多晶硅形成。电极31a的Z方向的长度长于电极31b的Z方向的长度。在Z方向上，电极31a的下端与电极31b的下端位于大致相同的位置。另一方面，电极31a的上端位于比电极31b的上端更靠上方。在电极31a的周围设置着绝缘膜32a。在电极31b的周围设置着绝缘膜32b。
在电极31a与电极31b之间，设置着沿Y方向延伸的n型基底层33。n型基底层33的下表面与n-型高电阻层20的上表面相接。另外，n型基底层33的朝向X方向的侧面由绝缘膜32a及绝缘膜32b覆盖。在n型基底层33上，设置着沿Y方向延伸的p型基底层34。p型基底层34的下表面与n型基底层33的上表面相接。另外，p型基底层34的朝向X方向的一侧面由绝缘膜32a覆盖，另一侧面的下部由绝缘膜32b覆盖。在p型基底层34上，设置着n++型接触层35及p++型接触层36。n++型接触层35及p++形接触层36沿Y方向交替地排列。n++型接触层35的下表面及p++型接触层36的下表面与p型基底层34的上表面相接，朝向X方向的一侧面由绝缘膜32a覆盖。
由此，电极31a隔着绝缘膜32a而与n-型高电阻层20、n型基底层33、p型基底层34、n++型接触层35及p++型接触层36相邻。另外，电极31b隔着绝缘膜32b而与n-型高电阻层20、n型基底层33及p型基底层34的下部相邻。
而且，在发射极侧沟槽栅极电极31a及31b、绝缘膜32a及32b、n型基底层33、p型基底层34、n++型接触层35及p++型接触层36的上方，以覆盖它们的方式，设置着例如包含金属的发射极电极39。发射极电极39与绝缘膜32a的上表面、绝缘膜32b的上表面、p型基底层34的朝向X方向的一侧面的上部、n++型接触层35的朝向X方向的一侧面及上表面、以及p++型接触层36的朝向X方向的一侧面及上表面相接。
集电极侧的构成是将发射极侧的构成上下反转而成的构成。也就是说，在n-型高电阻层20的下表面上，设置着沿Y方向延伸的集电极侧沟槽栅极电极41a及41b。集电极侧沟槽栅极电极41a及41b沿X方向交替地且隔开地排列。电极41a及41b例如由多晶硅形成。电极41a的Z方向的长度长于电极41b的Z方向的长度。在Z方向上，电极41a的上端与电极41b的上端位于大致相同的位置。另一方面，电极41a的下端位于比电极41b的下端更靠下方。在电极41a的周围设置着绝缘膜42a。在电极41b的周围设置着绝缘膜42b。
在电极41a与电极41b之间，设置着沿Y方向延伸的n型基底层43。n型基底层43的上表面与n-型高电阻层20的下表面相接。另外，n型基底层43的朝向X方向的侧面由绝缘膜42a及绝缘膜42b覆盖。在n型基底层43之下，设置着沿Y方向延伸的p型基底层44。p型基底层44的上表面与n型基底层43的下表面相接。另外，p型基底层44的朝向X方向的一侧面由绝缘膜42a覆盖，另一侧面的上部由绝缘膜42b覆盖。在p型基底层44之下，设置着n++型接触层45及p++型接触层46。n++型接触层45及p++型接触层46沿Y方向交替地排列。n++型接触层45的上表面及p++型接触层46的上表面与p型基底层44的下表面相接，且朝向X方向的一侧面由绝缘膜42a覆盖。
而且，在集电极侧沟槽栅极电极41a及41b、绝缘膜42a及42b、n型基底层43、p型基底层44、n++型接触层45及p++型接触层46的下方，以覆盖它们的方式，设置着例如包含金属的集电极电极49。集电极电极49与绝缘膜42a的下表面、绝缘膜42b的下表面、p型基底层44的朝向X方向的一侧面的下部、n++型接触层45的朝向X方向的一侧面及下表面、以及p++型接触层46的朝向X方向的一侧面及下表面相接。
由此，电极41a隔着绝缘膜42a而与n-型高电阻层20、n型基底层43、p型基底层44、n++型接触层45及p++型接触层46相邻。另外，电极41b隔着绝缘膜42b而与n-型高电阻层20、n型基底层43及p型基底层44的下部相邻。
将n-型高电阻层20、n型基底层33、p型基底层34、n++型接触层35、p++型接触层36、n型基底层43、p型基底层44、n++型接触层45及p++型接触层46统称为半导体部分50。半导体部分50例如由单晶硅一体地形成。另外，绝缘膜32a、32b、42a及42b例如由氧化硅形成。此外，在图1中，为了易于观察图，利用双点划线描绘发射极电极39及集电极电极49。
另外，在X方向上，如果将发射极侧沟槽栅极电极31a的宽度设为WE3，将发射极侧沟槽栅极电极31b的宽度设为WE2，将电极31a与电极31b之间的距离、也就是发射极侧的n型基底层33、p型基底层34、n++型接触层35及p++型接触层36的宽度设为WE1，那么为了利用电子IE(Injection Enhanced，注入增强)效应进而增强发射极侧的电子(n型载流子)的注入，有效的是将宽度WE1设计为较窄，例如优选为设为1μm以下。另外，通过将宽度WE2及宽度WE3设计成比宽度WE1更宽，能够使电子IE效应进一步增大。
例如，
优选为
WE2＞2×WE1
WE3＞2×WE1，
更优选为
WE2＞10×WE1
WE3＞10×WE1。
宽度WE2及宽度WE3也可以由单一的宽度宽的沟槽(参照图27等)或多个被分割的沟槽而构成。
关于集电极侧也相同。如果将集电极侧沟槽栅极电极41a的宽度设为WC3，将集电极侧沟槽栅极电极41b的宽度设为WC2，将电极41a与电极41b之间的距离、也就是集电极侧的n型基底层43、p型基底层44、n++型接触层45及p++型接触层46的宽度设为WC1，那么为了利用空穴IE效应进而增强集电极侧的空穴(p型载流子)的注入，有效的是将宽度WC1设计为较窄，例如优选为设为1μm以下。另外，通过将宽度WC2及宽度WC3设计成比宽度WC1更宽，能够使空穴IE效应进一步增大。
例如，
优选为
WC2＞2×WC1
WC3＞2×WC1，
更优选为
WC2＞10×WC1
WC3＞10×WC1。
宽度WC2及宽度WC3也可以由单一的宽度宽的沟槽(参照图27等)或多个被分割的沟槽而构成。
接下来，对本实施方式的半导体装置的动作、也就是本实施方式的半导体装置的驱动方法进行说明。
首先，对基本的驱动方法进行说明。
图2(a)及(b)是横轴取时间，纵轴取栅极电位，而表示本实施方式的半导体装置的动作的曲线图，(a)表示MOSFET模式，(b)表示IEGT模式。
图3是横轴取集电极电压，纵轴取集电极电流密度，而表示本实施方式的半导体装置的集电极电压与集电极电流密度的关系(V-J(电压-电流密度)特性)的曲线图。
图4(a)是示意性地表示本实施方式的半导体装置的图，(b)是纵轴取位置，横轴取过量载流子浓度，而表示IEGT模式的接通状态下的高电阻层内的过量载流子浓度分布的曲线图。
此外，在图4(a)中，与图1相比，简化地描绘了半导体装置的构成。另外，图4(b)的纵轴所表示的位置与图4(a)对应。另外，n型过量载流子浓度与p型过量载流子浓度相互相等。
如图1所示，在发射极电极39与集电极电极49之间，施加以发射极电极39作为负极、且以集电极电极49作为正极的集电极电压。对发射极电极39施加例如接地电位。
而且，如图2(a)所示，如果将集电极侧沟槽栅极电极41a及41b的电位(以下也称为“集电极侧栅极电位”)相对于集电极电极49的电位(集电极电位)设为正电位，将集电极电压Vc设为比内建电压Vbi更低，那么会阻止来自集电极电极49的空穴的流入，另一方面，在p型基底层44形成反转层，从n-型高电阻层20流到集电极电极49的电子的电阻减小，以n++型接触层45、p型基底层44的反转层、n基底层43的路径注入电子。由此，半导体装置1作为仅以电子作为载流子的单极型MOSFET而进行动作。
在该状态下，如果将发射极侧沟槽栅极电极31a及31b的电位(以下也称为“发射极侧栅极电位”)设为负电位，那么在p型基底层34不形成反转层，在p型基底层34与n型基底层33之间的pn界面施加反向偏压，因此，电子电流被阻断，半导体装置1成为断开状态。
另一方面，如果将发射极侧栅极电位设为正电位，那么在p型基底层34形成反转层，以n++型接触层35、p型基底层34的反转层及n型基底层33的路径注入电子。由此，在半导体部分50内流通电子电流，半导体装置1成为接通状态。
另外，如图2(b)所示，如果将集电极侧栅极电位相对于集电极电位设为负电位，那么在n型基底层43形成反转层，通过施加集电极电压Vc，而以p++型接触层46、p型基底层44、n型基底层43的反转层的路径注入空穴。由此，从集电极电极49注入到n-型高电阻层20的空穴增加，半导体装置1作为以电子及空穴作为载流子的IGBT(IEGT)而发挥功能。
在该状态下，如果将发射极侧栅极电位设为负电位，那么在p型基底层34不形成反转层，半导体装置1成为断开状态。另一方面，如果将发射极侧栅极电位设为正电位，那么在p型基底层34形成反转层，注入电子。由此，半导体装置1作为以电子及空穴作为载流子的双极型IEGT，且成为接通状态。
以此方式，在本实施方式的半导体装置1中，能够选择通过控制集电极侧栅极电位而注入到半导体部分50内的载流子，切换为MOSFET模式及IEGT模式。此外，也可以设为MOSFET模式与IEGT模式的中间模式。另外，也可以设为二极管模式。而且，能够通过控制发射极侧栅极电位，而切换为接通状态与断开状态。
在图1所示的半导体装置1中，如果使发射极及集电极的电位与栅极的电位反转，那么也能够通过与所述控制方法组合，使单一的IEGT中具有双向流通(接通)且阻止(断开)电流的功能。
一般来说，在MOSFET等单极性元件中无内建电压，从低施加电压(大致为0V)流通电流，但施加电压为内建电压以上的区域中的通电能力远不及IGBT、IEGT、晶闸管、GCT(Gate Commutated Turn-off thyristor：栅极换流型断开晶闸管)等双极性元件。双极性元件的施加电压为内建电压以上的区域内的通电能力优异，但如果施加电压小于内建电压，那么不流通电流。此外，硅(Si)的内建电压为0.5V左右，碳化硅(SiC)的内建电压为3.5V左右。
如图3所示，在本实施方式的半导体装置1中，也是在集电极电压、也就是集电极电极49及发射极电极39的电压相对较低的情况下，与IEGT相比MOSFET的集电极电流密度、也就是从集电极电极49流到发射极电极39的电流的密度高。另一方面，在集电极电压相对较高的情况下，与MOSFET相比IEGT的集电极电流密度高。因此，在半导体装置1中，通过根据集电极电压切换动作模式，能够在广范围的集电极电压下，提高集电极电流密度。
另外，如图4(a)及(b)所示，在半导体装置1中，在发射极侧设置着发射极侧沟槽栅极电极31a及31b，因此，从半导体部分50向发射极电极39排出空穴被限制。由此，增强从发射极电极39向半导体部分50内注入电子。也就是说，可获得电子的IE(InjectionEnhanced)效应。另一方面，在集电极侧设置着集电极侧沟槽栅极电极41a及41b，因此，从半导体部分50向集电极电极49排出电子被限制。由此，增强从集电极电极49向半导体部分50内注入空穴。也就是说，可获得空穴的IE效应。结果，在半导体部分50的n-型高电阻层20内，能够使载流子高密度地存储。n-型高电阻层20中的载流子浓度的最大值Cmax例如为1×1013～1×1019cm-3。由此，能够降低接通电阻，使集电极电流进一步增大。
接下来，对应用的驱动方法进行说明。
根据本实施方式，通过调整动作模式的切换及接通/断开的切换时序，能够进行各种动作。
图5是横轴取时间，纵轴取栅极电位，而表示本实施方式的半导体装置的接通动作的曲线图。
图6(a)是示意性地表示本实施方式的半导体装置的图，(b)～(d)是纵轴取Z方向的位置，横轴取过量载流子浓度，而表示半导体装置内的过量载流子分布的图，(b)表示IEGT模式的接通状态，(c)表示在IEGT模式的接通状态下集电极侧成为低注入的情况，(d)表示MOSFET模式的接通状态，(e)表示断开状态。
此外，图6(b)～(e)的纵轴所表示的位置与图6(a)对应。
如图5所示，在本动作中，在MOSFET模式下接通，然后，转变为IEGT模式的接通状态。MOSFET模式的接通状态是空穴的流入被限制，仅电子电流流通的状态，因此，过量载流子浓度分布如图6(c)所示成为发射极侧高且集电极侧低的分布。另外，IEGT模式的接通状态是空穴及电子一起流入的状态，因此，过量载流子浓度分布如图6(b)所示成为发射极侧及集电极侧均较高的分布。此外，图6(b)的虚线表示n-型高电阻层20中的载流子的寿命长的情况下的过量载流子浓度分布。
图7是横轴取时间，纵轴取栅极电位，而表示本实施方式的半导体装置的断开动作的曲线图。
如图7所示，在本动作中，从IEGT模式的接通状态转变为MOSFET模式的接通状态，然后，在MOSFET模式下断开。在IEGT模式的接通状态下，过量载流子浓度分布如图6(b)所示那样为两极侧高的分布。如果从该状态使集电极侧沟槽栅极电极41a及41b的电位下降，那么空穴的流入停止，半导体部分50内的空穴被排出，因此，过量载流子浓度分布如图6(c)所示那样成为发射极侧下降的分布。而且，如果半导体装置1完全转变为MOSFET模式，那么如图6(d)所示那样半导体部分50内的过量载流子浓度大致成为零。即便之后断开，也如图6(e)所示那样，半导体部分50内的过量载流子保持几乎为零的状态。通过以这种程序进行动作，能够降低断开时的过量载流子，抑制起因于过量载流子的电流的尾端部分。结果，能够降低断开损耗。
此外，在图5中，表示半导体装置1经过MOSFET模式的接通状态，转变为IEGT模式的接通状态的动作的例子，在图7中，表示半导体装置1从IEGT模式的接通状态转变为MOSFET模式的接通状态后，成为断开状态的动作的例子，但并不限定于此。通过使发射极侧沟槽栅极电极31a及31b的电位变化与集电极侧沟槽栅极电极41a及41b的电位变化的时序不同，能够进行各种动作。例如，也能够以使半导体装置1从断开状态不转变为MOSFET模式，而突然在IEGT模式下成为接通状态的方式进行控制。
另外，在本实施方式中，作为图7所示的动作的变化例，能够控制集电极侧的栅极的施加电压及其时序、以及发射极侧的栅极的施加电压及其时序，以使断开损耗或接通损耗尽可能地变少。
例如，如果耗尽层或强空间电荷区域从断开状态时成为主结一侧的相反侧扩展，那么会产生比通常的动作时更大的损耗，但在本实施方式中，通过恰当的栅极控制，能够有效地避免这种异常的动作。
同样地，通过控制各个栅极施加电压及其时序，能够防止在半导体装置1的动作中产生的导致元件破坏或发热的异常动作、及元件内部载流子的不期望的行为。
进而，也可以相互独立地控制发射极侧沟槽栅极电极31a的电位与电极31b的电位。例如，也可以将电极31a及31b中的一个电位设为与发射极电极39的电位、或集电极电极49的电位相同。或者，也可以相互独立地控制集电极侧沟槽栅极电极41a的电位与电极41b的电位。例如，也可以将电极41a及41b中的一个电位设为与发射极电极39的电位、或集电极电极49的电位相同。通过以此方式进行设定，可以降低沟槽栅极电极的静电电容，能够实现半导体装置1的高速且稳定的动作。
接下来，对使用本实施方式的半导体装置构成DC-DC转换器的例子进行说明。
图8(a)是表示本实施方式的DC-DC转换器的电路图，(b)是横轴取时间，纵轴取栅极电位，而表示DC-DC转换器的动作的曲线图。
如图8(a)所示，在本实施方式的DC-DC转换器101中，在高电位侧电源配线VDD与低电位侧电源配线GND之间，串联连接着半导体装置1及半导体装置13。半导体装置1连接于高电位侧电源电位VDD。半导体装置13连接于低电位侧电源配线GND。半导体装置13是pn二极管。半导体装置13的构成在下文的第13实施方式(参照图20)中叙述。在半导体装置1与半导体装置13的连接点，连接着电感器110的一端子。电感器110的另一端子连接于负载(未图示)。
如图8(b)所示，在将低电位侧的半导体装置13设为接通状态，将高电位侧的半导体装置1设为断开状态时，半导体装置1设为MOSFET模式。而且，在将半导体装置13设为断开状态后，使半导体装置1转变为IEGT模式，将半导体装置1设为接通状态。
同样地，通过控制半导体装置13及半导体装置1各自的栅极施加电压及其时序，能够使半导体装置13及半导体装置1具有低速二极管、高速二极管、MOSFET、带保护功能的MOSFET、IEGT(IGBT)、带保护功能的IEGT(IGBT)、及各自的反向阻断型等功能。半导体装置13及半导体装置1所具有的这些功能在应用装置的动作中及非动作中的任一时序下，均能够通过控制各自的栅极施加电压及其时序而实现。以此方式，使一个半导体装置具有多种功能，且能够实现各功能的最佳动作，因此，应用装置的零件数量大幅度变少，可靠性增加，性能也大幅度提高。
接下来，对本实施方式的效果进行说明。
如上所述，根据本实施方式，能够兼顾低接通电阻与低断开损耗。另外，通过视目的选择动作模式及接通/断开控制的时序，能够实现更加稳定的动作。另外，根据本实施方式，能够自由地控制发射极侧的电子及空穴的注入效率、以及集电极侧的电子及空穴的注入效率。结果，在半导体装置1及DC-DC转换器101中，能够高效地控制大电流。
此外，在本实施方式中，表示了由硅形成半导体部分50的例子，但并不限定于此，也可以由碳化硅(SiC)、氮化镓(GaN)或金刚石等带隙比硅更大的半导体材料而形成。
另外，通过将集电极侧沟槽栅极电极41a及41b等的几何学形状或扩散层的配置最佳化，能够降低从n-型高电阻层20流向集电极电极49的电子电流的比率。由此，空穴的IE效应进而增大，能够将更多的空穴注入到n-型高电阻层20。结果，能够进一步降低半导体装置1的接通电阻。
(第2实施方式)
接下来，对第2实施方式进行说明。
图9是表示本实施方式的半导体装置的剖视图。
如图9所示，在本实施方式的半导体装置2中，半导体部分50由碳化硅(SiC)形成。另外，与所述第1实施方式的半导体装置1(参照图1)相比，未设置集电极侧沟槽栅极电极31b及发射极侧沟槽栅极电极41b。另外，在n-型高电阻层20与绝缘膜32a之间、及n-型高电阻层20与绝缘膜42a之间形成着p型层51。
在将Z方向上的n-型高电阻层20的厚度设为D(cm)，将n-型高电阻层20的比电阻设为R(Ω·cm)时，优选为成为以下的关系：
R/D＞104。
根据本实施方式，通过由带隙比硅更大的碳化硅形成半导体部分50，能够兼顾低接通电阻与高切换速度。另外，通过在n-型高电阻层20与绝缘膜32a及42a之间设置p型层51，能够缓和施加在包含碳化硅的n-型高电阻层20与包含氧化硅的绝缘膜32a及42a的界面的电场。
本实施方式中的除所述以外的构成、动作及效果与所述第1实施方式相同。
(第3实施方式)
接下来，对第3实施方式进行说明。
图10是表示本实施方式的半导体装置的剖视图。
但是，为了方便图示，将图10的一部分描绘成立体图。
如图10所示，本实施方式的半导体装置3与所述第1实施方式的半导体装置1(参照图1)相比，不同点在于：电极31b及41b的Z方向上的长度短、未设置n型基底层33及n型基底层43、电极31b间设置着p型缓冲层52、在电极41b间设置着p型缓冲层54。p型缓冲层52的上部位于发射极电极39内，在p型缓冲层52与发射极电极39之间，设置着绝缘膜53。同样地，p型缓冲层54的下部位于集电极电极49内，在p型缓冲层54与集电极电极49之间，设置着绝缘膜55。
根据本实施方式，通过设置p型缓冲层52及绝缘膜53，而减省半导体部分50与发射极电极39的连接部分。由此，在半导体部分50的发射极侧存储空穴，能够进一步提高电子的IE效应。同样地，通过设置p型缓冲层54及绝缘膜55，而减省半导体部分50与集电极电极49的连接部分。由此，在半导体部分50的集电极侧存储电子，能够进一步提高空穴的IE效应。
本实施方式中的除所述以外的构成、动作及效果与所述第1实施方式相同。
(第4实施方式)
接下来，对第4实施方式进行说明。
图11是表示本实施方式的半导体装置的剖视图。
但是，为了方便图示，将图11的一部分描绘成立体图。
如图11所示，在本实施方式的半导体装置4中，除了所述第3实施方式的半导体装置3的构成以外，设置着n型基底层43。通过设置n型基底层43，空穴的排出进一步得到抑制。因此，能够使n型基底层43、p型基底层44、n++型接触层45及p++型接触层46的X方向上的长度W变大，而容易形成。
本实施方式中的除所述以外的构成、动作及效果与所述第3实施方式相同。
(第5实施方式)
接下来，对第5实施方式进行说明。
图12是表示本实施方式的半导体装置的立体剖视图。
在图12中，与图1同样地，利用双点划线表示发射极电极39及集电极电极49。
如图12所示，本实施方式的半导体装置5与所述第1实施方式的半导体装置1(参照图1)相比，不同点是形成着超级结构造。也就是说，在半导体装置5中，代替n-型高电阻层20而设置着多个n型漂移层57及多个p型漂移层58。n型漂移层57及p型漂移层58沿Y方向延伸，且沿X方向交替地排列。由交替地排列的n型漂移层57及p型漂移层58构成具有超级结构造的复合层。本实施方式表示了X方向上的p型漂移层58的宽度Wp比n型漂移层57的宽度Wn更宽的情况，但也可能存在宽度Wp及宽度Wn根据其元件所要达成的最终特性而相同或宽度Wn比宽度Wp更宽的情况。
另外，在半导体装置5中，与半导体装置1相比，未设置发射极侧沟槽栅极电极31b及其周围的绝缘膜32b、以及集电极侧沟槽栅极电极41b及其周围的绝缘膜42b。由此，于在X方向上相邻的发射极侧沟槽栅极电极31a间，连续地设置着n型基底层33及p型基底层34。另外，于在X方向上相邻的集电极侧沟槽栅极电极41a间，连续地设置着n型基底层43及p型基底层44。此外，与所述第1实施方式的半导体装置1(参照图1)同样地，集电极侧沟槽栅极电极41a配置在发射极侧沟槽栅极电极31a的正下方区域。
n型漂移层57配置在n型基底层33的X方向中央部与n型基底层43的X方向中央部之间。p型漂移层58配置在发射极侧沟槽栅极电极31a整体及n型基底层33的X方向两端部、与集电极侧沟槽栅极电极41a整体及n型基底层43的X方向两端部之间。由此，n型基底层33及n型基底层43连接于n型漂移层57及p型漂移层58这两层，通过n型漂移层57及p型漂移层58而实现超级结构造。
根据本实施方式，由于实现超级结构造，因此，能够进一步降低接通电阻，并且进一步提高耐压。
另外，在本实施方式中，将所述第1实施方式中的n-型高电阻层20替换成在纵向(Z方向)上将半导体装置5的大部分纵向切断的包含n型漂移层57及p型漂移层58的超级结构造。由此，通过n型漂移层57确保电子的移动路径，通过p型漂移层58确保空穴的移动路径。结果，能够高速且高精度地控制从发射极电极39向半导体装置5的内部注入(存储)电子及向发射极电极39排出(引出)电子、以及从集电极电极49向半导体装置5的内部注入(存储)空穴及向集电极电极49排出(引出)空穴。另外，能够高速且高精度地控制从发射极电极39向半导体装置5的内部注入(存储)电子及向集电极电极49排出(引出)电子、以及从集电极电极49向半导体装置5的内部注入(存储)空穴及向发射极电极39排出(引出)空穴。由此，能够使切换动作高速化，并且能够提高接通特性及断开特性。
本实施方式中的除所述以外的构成、基本动作及效果与所述第1实施方式相同。
(第5实施方式的第1变化例)
接下来，对第5实施方式的第1变化例进行说明。
图13是表示本变化例的半导体装置的剖视图。
但是，为了方便图示，将图13的一部分描绘成立体图。关于下述的图14～图24也相同。
如图13所示，本变化例的半导体装置5a与所述第5实施方式的半导体装置5(参照图12)相比，不同点在于：n型基底层43覆盖绝缘膜42a的上表面、以及集电极侧沟槽栅极电极41a及绝缘膜42a配置在n型漂移层57的正下方区域。也就是说，发射极侧沟槽栅极电极31a与集电极侧沟槽栅极电极41a在X方向上交错地配置。
本变化例中的除所述以外的构成、动作及效果与所述第5实施方式相同。
(第5实施方式的第2变化例)
接下来，对第5实施方式的第2变化例进行说明。
图14是表示本变化例的半导体装置的剖视图。
如图14所示，本变化例的半导体装置5b与所述第1变化例的半导体装置5a(参照图13)相比，不同点是代替p型基底层44而设置着n型基底层47。
本变化例的除所述以外的构成、动作及效果与所述第1变化例相同。
(第5实施方式的第3变化例)
接下来，对第5实施方式的第3变化例进行说明。
图15是表示本变化例的半导体装置的剖视图。
如图15所示，本变化例的半导体装置5c与所述第2变化例的半导体装置5b(参照图14)相比，不同点是集电极侧沟槽栅极电极41a及绝缘膜42a配置在p型漂移层58的正下方区域。也就是说，发射极侧沟槽栅极电极31a与集电极侧沟槽栅极电极41a配置在X方向上相同的位置。另外，p型基底层34的下表面与绝缘膜32a的下表面的距离D等于n型基底层47的上表面与绝缘膜42a的上表面的距离D。
本变化例中的除所述以外的构成、动作及效果与所述第2变化例相同。
(第5实施方式的第4变化例)
接下来，对第5实施方式的第4变化例进行说明。
图16是表示本变化例的半导体装置的剖视图。
如图16所示，本变化例的半导体装置5d与所述第3变化例的半导体装置5c(参照图15)相比，不同点是代替n型基底层47而设置着p型基底层44。
本变化例的除所述以外的构成、动作及效果与所述第3变化例相同。
(第5实施方式的第5变化例)
接下来，对第5实施方式的第5变化例进行说明。
图17是表示本变化例的半导体装置的剖视图。
如图17所示，本变化例的半导体装置5e与所述第1变化例的半导体装置5a(参照图13)相比，不同点在于：n型漂移层57与p型漂移层58替换、及未设置n型基底层33。在半导体装置5e中，n型漂移层57及p型漂移层58与p型基底层34相接。另外，X方向上的n型漂移层57的宽度Wn比p型漂移层58的宽度Wp更宽。
本变化例中的除所述以外的构成、动作及效果与所述第1变化例相同。
(第5实施方式的第6变化例)
接下来，对第5实施方式的第6变化例进行说明。
图18是表示本变化例的半导体装置的剖视图。
如图18所示，本变化例的半导体装置5f与所述第5变化例的半导体装置5e(参照图17)相比，不同点是代替p型基底层44而设置着n型基底层47。
本变化例中的除所述以外的构成、动作及效果与所述第5变化例相同。
(第5实施方式的第7变化例)
接下来，对第5实施方式的第7变化例进行说明。
图19是表示本变化例的半导体装置的剖视图。
如图19所示，本变化例的半导体装置5g与所述第2变化例的半导体装置5b(参照图14)相比，不同点在于：在相邻的电极31a之间设置着电极31b、在相邻的电极41a之间设置着电极41b、在n型漂移层57的正上方区域配置着电极31a或电极31b、在p型漂移层58的正下方区域配置着电极41a或电极41b、以及代替n型基底层33而设置着p型基底层48。另外，宽度Wp与宽度Wn为相同程度。
根据本变化例，与所述第2变化例的半导体装置5b(参照图14)相比，通过设置电极31b及41b，能够缩短沟槽栅极电极间的间隔。由此，能够进一步提高电子IE效应及空穴IE效应。另外，根据本变化例，发射极侧及集电极侧的通道长度变长，因此，能够抑制断开状态时的泄漏电流。
本变化例中的除所述以外的构成、动作及效果与所述第2变化例相同。
(第5实施方式的第8变化例)
接下来，对第5实施方式的第8变化例进行说明。
图20是表示本变化例的半导体装置的剖视图。
如图20所示，本变化例的半导体装置5h与所述第7变化例的半导体装置5g(参照图19)相比，不同点在于：n型基底层43的上表面位于比绝缘膜42a及42b的上表面更低的位置、n型基底层43未覆盖绝缘膜42a及42b的上表面。
根据本变化例，n型漂移层57及p型漂移层58与集电极侧的电极41a及41b相接，因此，能够对超级结构造更高速地进行载流子的注入(存储)及排出(引出)。结果，能够使切换特性更加高速化，并且能够进一步提高接通特性及断开特性。
本变化例中的除所述以外的构成、基本动作及效果与所述第7变化例相同。
(第5实施方式的第9变化例)
接下来，对第5实施方式的第9变化例进行说明。
图21是表示本变化例的半导体装置的剖视图。
如图21所示，本变化例的半导体装置5i与所述第8变化例的半导体装置5h(参照图20)相比，不同点是代替n型基底层43及n型基底层47而设置着p型基底层56及p型基底层44。
本变化例中的除所述以外的构成、动作及效果与所述第8变化例相同。
(第5实施方式的第10变化例)
接下来，对第5实施方式的第10变化例进行说明。
图22是表示本变化例的半导体装置的剖视图。
如图22所示，在本变化例的半导体装置5j中，与所述第9变化例的半导体装置5i(参照图21)相比，n型漂移层57与p型漂移层58替换。也就是说，n型漂移层57与发射极侧的p型基底层48相接，p型漂移层58与集电极侧的p型基底层56相接。
本变化例中的除所述以外的构成、动作及效果与所述第9变化例相同。
(第5实施方式的第11变化例)
接下来，对第5实施方式的第11变化例进行说明。
图23是表示本变化例的半导体装置的剖视图。
如图23所示，本变化例的半导体装置5k与所述第10变化例的半导体装置5j(参照图22)相比，不同点是代替p型基底层56及p型基底层44而设置着n型基底层43及n型基底层47。换句话说，半导体装置5k与所述第8变化例的半导体装置5h(参照图20)相比，n型漂移层57与p型漂移层58替换。
本变化例中的除所述以外的构成、动作及效果与所述第10变化例相同。
(第5实施方式的第12变化例)
接下来，对第5实施方式的第12变化例进行说明。
图24是表示本变化例的半导体装置的剖视图。
如图24所示，本变化例的半导体装置5m与所述第8变化例的半导体装置5h(参照图20)相比，不同点是代替n型基底层47而设置着p型基底层44。
本变化例中的除所述以外的构成、动作及效果与所述第8变化例相同。
此外，发射极侧沟槽栅极电极31a及31b与集电极侧沟槽栅极电极41a及41b的位置关系并不限定于如所述第5实施方式那样上下一致的情况、以及如所述第5实施方式的第1变化例那样上下交错的情况，而能够设为任意的位置关系。例如，电极31a及31b与栅极电极41a及41b也可以在XY平面上沿相互不同的方向排列。
(第6实施方式)
接下来，对第6实施方式进行说明。
图25是表示本实施方式的半导体装置的剖视图。
但是，为了方便图示，将图25的一部分描绘成立体图。
如图25所示，在本实施方式的半导体装置6中，仅在发射极侧设置着沟槽栅极电极，在集电极侧未设置沟槽栅极电极。
在半导体装置6中，发射极侧的构成与所述第3实施方式的半导体装置3(参照图10)的发射极侧的构成相同。但是，在将Y方向上的n++型接触层35的长度设为Wn++，将Y方向上的p++型接触层36的长度设为Wp++时，这些长度的关系是，
优选为
Wp++＞3×Wn++，
更优选为
Wp++＞4×Wn++。
另外，在将发射极电极39与n++型接触层35的接触面积设为Sn++，将发射极电极39与p++型接触层36的接触面积设为Sp++，将发射极电极39与p型基底层34的接触面积设为Spb时，这些面积的关系是，
优选为
Spb+Sp++＞3×Sn++，
更优选为
Spb+Sp++＞4×Sn++。
另一方面，在集电极侧，设置着多个包含沿X方向交替地周期性地排列的n型层61及p型层62的区块63。n型层61及p型层62沿Y方向延伸。区块63沿X方向相互隔开地排列。在区块63间，设置着n型层64。在X方向上，n型层64的宽度比n型层61及p型层62的宽度更宽。n型层61、p型层62及n型层64与集电极电极49相接。在区块63上，设置着p型层65。另外，以覆盖n型层64及p型层65的方式，设置着n型层66。n型层66的上表面与n-型高电阻层20的下表面相接。
根据本实施方式，通过使n++型接触层35及p++型接触层36的尺寸满足所述数式，能够进而降低接通电阻。
本实施方式中的除所述以外的构成、动作及效果与所述第3实施方式相同。
(第7实施方式)
接下来，对第7实施方式进行说明。
图26是表示本实施方式的半导体装置的立体剖视图。
此外，在图26中，为了方便图示，省略发射极电极39(参照图1)。
如图26所示，在本实施方式的半导体装置7中，发射极侧沟槽栅极电极31a及31b的形状为梳状，相当于电极31b的正上方区域的空间、也就是发射极电极39朝向下方突出的部分的Y方向的端部由p+型接触层36a从三个方向也就是X方向两侧及Y方向的一侧包围。
另外，如果将X方向上的n型基底层33的宽度设为W1，将X方向上的电极31b的宽度设为W2，那么为了利用电子IE效应进而增强发射极侧的电子的注入，有效的是将宽度W1设计为较窄，例如，优选为设为1μm以下。另外，通过将宽度W2设计为比宽度W1更宽，能够增大电子IE效应。
宽度W1与宽度W2的关系例如是，
优选为
W2＞2×W1，
更优选为
W2＞10×W1。
宽度W2也可以由单一的宽沟槽或多个被分割的沟槽而构成。
另一方面，半导体装置7的集电极侧的构成为平面(planar)型。也就是说，在集电极电极49上，设置着平板状接触层69，在该接触层69上设置着n-型漂移层70。n-型漂移层70的上表面与n-型高电阻层20的下表面相接。接触层69的导电型可以为n+型，也可以为p+型，还可以设置n+型部分及p+型部分这两个部分。
根据本实施方式，以包围电极31b的正上方区域的Y方向的端部的方式设置着p+型接触层68，因此，能够抑制从半导体装置7的Y方向的端部注入电子。结果，Y方向的端部的耐压提高，能够获得整体耐压高的半导体装置。
本实施方式中的除所述以外的构成、动作及效果与所述第1实施方式相同。
(第7实施方式的第1变化例)
接下来，对第7实施方式的第1变化例进行说明。
图27是表示本变化例的半导体装置的立体剖视图。
如图27所示，在本变化例的半导体装置7a中，与所述第7实施方式的半导体装置7(参照图26)相比，发射极侧沟槽栅极电极31b的X方向上的宽度W13比发射极侧沟槽栅极电极31a的X方向上的宽度W11更宽，且比n型基底层33的X方向上的宽度W12更宽。
为了利用电子IE效应进而增强发射极侧的电子的注入，有效的是将宽度W12设计为较窄，例如，优选为设为1μm以下。另外，通过将宽度W11及宽度W13设计为比宽度W12更宽，能够增大电子IE效应。
例如，
优选为
W11＞2×W12
W13＞2×W12，
更优选为
W11＞10×W12
W13＞10×W12。
宽度W11及宽度W13也可以由单一的宽度宽的沟槽或多个被分割的沟槽而构成。
本变化例中的除所述以外的构成、动作及效果与所述第7实施方式相同。
(第7实施方式的第2变化例)
接下来，对第7实施方式的第2变化例进行说明。
图28是表示本变化例的半导体装置的立体剖视图。
如图28所示，在本变化例的半导体装置7b中，代替发射极侧沟槽栅极电极31b(参照图27)而设置着电极31c。电极31c可连接于电极31a，也可连接于发射极电极39(参照图1)，还可为相对于电极31a及发射极电极39独立地被控制的控制电极。或者，也可以为它们的组合。例如，也可以将设置在半导体装置7b的多个电极31c分成三组，第1组的电极31c连接于电极31a，第2组的电极31c连接于发射极电极39，第3组的电极31c被独立地控制。
本变化例中的除所述以外的构成、动作及效果与所述第7实施方式的第1变化例相同。
(第7实施方式的第3变化例)
接下来，对第7实施方式的第3变化例进行说明。
图29是表示本变化例的半导体装置的立体剖视图。
如图29所示，在本变化例的半导体装置7c中，从电极31c的上表面上去除绝缘膜32b，电极31c与发射极电极39(参照图1)相接。
本变化例中的除所述以外的构成、动作及效果与所述第7实施方式的第2变化例相同。
(第7实施方式的第4变化例)
接下来，对第7实施方式的第4变化例进行说明。
图30是表示本变化例的半导体装置的立体剖视图。
如图30所示，在本变化例的半导体装置7d中，在电极31c上设置着引出电极37。引出电极37连接于电极31c的Y方向端部，将电极31c引出到外部。此外，在图30中，仅表示了引出电极37的一部分。实际上，引出电极37遍及半导体装置7d的发射极侧的整个表面而沿X方向延伸。
(第7实施方式的第5变化例)
接下来，对第7实施方式的第5变化例进行说明。
图31是表示本变化例的半导体装置的立体剖视图。
如图31所示，在本变化例的半导体装置7e中，在发射极侧沟槽栅极电极31a上设置着引出电极38。引出电极38连接于电极31a，将电极31a引出到外部。
本变化例中的除所述以外的构成、动作及效果与所述第7实施方式的第4变化例相同。
(第7实施方式的第6变化例)
接下来，对第7实施方式的第6变化例进行说明。
图32是表示本变化例的半导体装置的立体剖视图。
如图32所示，在本变化例的半导体装置7f中，电极31c包围电极31a的Y方向两侧的端部。
本变化例中的除所述以外的构成、动作及效果与所述第7实施方式的第5变化例相同。
(第8实施方式)
接下来，对第8实施方式进行说明。
图33是表示本实施方式的半导体装置的立体剖视图。
如图33所示，在本实施方式的半导体装置8中，在集电极电极49上沿X方向交替地排列着n+型接触层71及p+型接触层72。在n+型接触层71及p+型接触层72之上，设置着n+型缓冲层73，在n+型缓冲层73之上设置着n型缓冲层74。n型缓冲层74的上表面与n-型高电阻层20的下表面相接。另外，在半导体装置8中，未设置发射极侧的n型基底层33(参照图1)。
而且，在半导体装置8中，绝缘膜32a向下方延出，其下端位于n+型缓冲层73与n型缓冲层74的界面75的稍微靠下方。另外，绝缘膜32b也向下方延出，其下端位于p+型接触层72与n+型缓冲层73的界面76的稍微靠上方。
根据本实施方式，通过使绝缘膜32a及32b向下方延出，能够降低p型基底层34与n-型高电阻层20的pn界面的面积，并且降低沿n-型高电阻层20侧延伸的耗尽层的体积。由此，能够使n-型高电阻层20内的载流子的寿命变长。
一般来说，如果半导体装置的温度上升，那么在结晶缺陷中电子与空穴变得易于结合，泄漏电流增加。在本实施方式中，通过使载流子的寿命变长，能够抑制使半导体装置8在高温下进行动作时的泄漏电流。因此，半导体装置8在高温例如200℃下的动作特性良好。
本实施方式中的除所述以外的构成、动作及效果与所述第1实施方式相同。
(第9实施方式)
接下来，对第9实施方式进行说明。
图34是表示本实施方式的半导体装置的剖视图。
如图34所示，本实施方式的半导体装置9的形状为片状。半导体装置9的半导体部分由碳化硅(SiC)或氮化镓(GaN)形成。在半导体装置9中，设置着n-型高电阻层20。在半导体装置9的末端部，以包围n-型高电阻层20的端部的方式，设置着p+型防护环层78。
在半导体装置9的除末端部以外的部分(以下称为“槽(cell)部”)中，在n-型高电阻层20上设置着p型基底层34，在p型基底层34的上部的一部分，设置着沿Y方向延伸的n型基底层33。与n型基底层33及p型基底层34相邻而设置着多个发射极侧沟槽栅极电极31a。电极31a沿Y方向延伸，且沿X方向周期性地排列。电极31a的下端部配置在n-型高电阻层20内。在电极31a的周围，设置着绝缘膜32a。在p+型防护环层78的槽部侧的端部、p型基底层34、n型基底层33及发射极侧沟槽栅极电极31a之上，设置着发射极电极39，且该发射极电极39连接于p+型防护环层78、p型基底层34及n型基底层33。
在槽部的X方向中央部，在n-型高电阻层20的下方设置着n+型层79，在n+型层79的下方设置着p型层80。p型层80的侧面及上表面由n+型层79覆盖。p型层80的下表面连接于集电极电极49。另外，在n-型高电阻层20的下表面且p+型防护环层78与n+型层79之间，设置着沿Y方向延伸的多个p型沟槽层81。由p+型防护环层78及p型沟槽层81，形成半导体装置9的末端构造。
在本实施方式中，通过设置p+型防护环层78及p型沟槽层81，能够提高末端部的耐压。
本实施方式中的除所述以外的构成、动作及效果与所述第1实施方式相同。
(第10实施方式)
接下来，对第10实施方式进行说明。
图35是表示本实施方式的半导体装置的立体剖视图。
如图35所示，本实施方式的半导体装置10为横型的具有双沟槽栅极构造的IEGT。
在半导体装置10中，发射极侧的构造与集电极侧的构造均形成在n-型高电阻层20的上表面。另外，发射极电极39及集电极电极49也相互隔开地配置在n-型高电阻层20的上表面上。另外，与所述第7实施方式(参照图26)相同，发射极型沟槽栅极电极31b的Y方向的端部的正上方区域由p+型接触层36a包围三个方向。同样地，集电极型沟槽栅极电极31b的Y方向的端部的正上方区域由p+型接触层46a包围三个方向。
而且，在将发射极侧的沟槽栅极间隔、也就是X方向上的n型基底层33的宽度设为WE1，将电极31a的宽度设为WE3，将电极31b的宽度设为WE2，将集电极侧的沟槽栅极间隔、也就是X方向上的n型基底层43的宽度设为WC1，将电极41a的宽度设为WC3，将电极41b的宽度设为WC2时，为了利用电子IE效应增强发射极侧的电子的注入，有效的是使宽度WE1较窄，且有效的是使宽度WE2及宽度WE3比宽度WE1更宽。另外，为了利用空穴IE效应增强集电极侧的空穴的注入，有效的是使宽度WC1较窄，且有效的是使宽度WC2及宽度WC3比宽度WC1更宽。例如，宽度WE1及宽度WC1优选为设为1μm以下。宽度WE2及宽度WE3也可以由宽度宽的单一沟槽或多个被分割的沟槽而构成。关于宽度WC2及宽度WC3也相同。
例如，优选为
WE2＞2×WE1
WE3＞2×WE1
WC2＞2×WC1
WC3＞2×WC1，
更优选为
WE2＞10×WE1
WE3＞10×WE1
WC2＞10×WC1
WC3＞10×WC1。
本实施方式中的除所述以外的构成、动作及效果与所述第1实施方式相同。
(第11实施方式)
接下来，对第11实施方式进行说明。
图36是表示本实施方式的半导体装置的立体剖视图。
如图36所示，在本实施方式的半导体装置11中，除了所述第10实施方式的半导体装置10(参照图35)的构成以外，在n-型高电阻层20的下表面上设置着绝缘膜83。由此，能够确实地阻断经由n-型高电阻层20的下表面的泄漏电流。
本实施方式中的除所述以外的构成、动作及效果与所述第10实施方式相同。
此外，也可以在绝缘膜83的下方设置硅衬底(未图示)。由此，能够在SOI(silicon oninsulator，绝缘体硅片)衬底的硅层形成IEGT，因此，有利于高速切换动作。
(第12实施方式)
接下来，对第12实施方式进行说明。
图37是表示本实施方式的半导体装置的立体剖视图。
如图37所示，本实施方式的半导体装置12为横型MOSFET。
如图37所示，半导体装置12的源极侧的构成与所述第10实施方式的半导体装置(参照图35)的发射极侧的构成相同。p型基底层34、n+型接触层35a及p+型接触层36a连接于源极电极84。
另一方面，在半导体装置12的漏极侧，在n-型高电阻层20上设置着n型漂移层85，在n型漂移层85上设置着p+型漏极层86。p+型漏极层86是通过n型漂移层85而与n-型高电阻层20隔开。另外，p+型漏极层86连接于漏极电极87。
在半导体装置12中，由p型基底层34、n-型高电阻层20、n型漂移层85及p+型漏极层86，形成pnp型场效应晶体管。
本实施方式中的除所述以外的构成、动作及效果与所述第10实施方式相同。
(第13实施方式)
接下来，对第13实施方式进行说明。
图38是表示本实施方式的半导体装置的立体剖视图。
如图38所示，本实施方式的半导体装置13为横型pn二极管。
如图38所示，半导体装置13的阳极侧的构成与所述第10实施方式的半导体装置(参照图35)的发射极侧的构成相同。p型基底层34、n+型接触层35a及p+型接触层36a连接于阳极电极88。
另一方面，在半导体装置13的阴极侧，在n-型高电阻层20上设置着n型漂移层85，在n型漂移层85上设置着n+型阴极层89。n+型阴极层89是通过n型漂移层85而与n-型高电阻层20隔开。另外，n+型阴极层89连接于阴极电极90。
在半导体装置13中，由p型基底层34、n-型高电阻层20、n型漂移层85及n+型阴极层89，形成pn二极管。
本实施方式中的除所述以外的构成、动作及效果与所述第10实施方式相同。
(第14实施方式)
接下来，对第14实施方式进行说明。
图39是表示本实施方式的半导体装置的立体剖视图。
如图39所示，在本实施方式的半导体装置14中，除了所述第13实施方式的半导体装置13的构成以外，设置着从阳极侧朝向阴极侧沿X方向延伸的n型层92及p型层93。n型层92及p型层93沿Y方向交替地排列。
根据本实施方式，由n型层92及p型层93形成超级结构造，因此，能够兼顾接通电流的增加及耐压的增加。
本实施方式中的除所述以外的构成、动作及效果与所述第13实施方式相同。
(第15实施方式)
接下来，对第15实施方式进行说明。
图40是表示本实施方式的封装的剖视图。
如图40所示，本实施方式是搭载着半导体装置的封装的例子。
如图40所示，在本实施方式的封装120中，设置着发射极侧电极板121及集电极侧电极板122，在所述发射极侧电极板121与所述集电极侧电极板122之间设置着半导体装置1。半导体装置1的构成与所述第1实施方式的半导体装置1(参照图1)相同。
发射极侧电极板121及集电极侧电极板122的形状均为板状，从Z方向观察，其外缘位于半导体装置1的外缘的外侧。另外，在封装120中，设置着连接部件123及124，发射极侧电极板121经由连接部件123而连接于半导体装置1的发射极电极39，集电极侧电极板122经由连接部件124而连接于半导体装置1的集电极电极49。
另外，在半导体装置1的末端部的表面，设置着场板电极125，覆盖末端部整体。另外，在封装120中，设置着盖材126，覆盖场板电极125。盖材126例如由半绝缘性多晶硅层(SIPOS)而形成。盖材126与发射极侧电极板121及集电极侧电极板122隔着特定的距离而隔开。此外，盖材126也可以由非掺杂的多晶硅形成。
以此方式，在本实施方式的封装120中，通过利用场板电极125覆盖包含半导体装置1的芯片的末端部，并利用半绝缘性的盖材126覆盖所述场板电极125的外侧，而能够缓和末端部的电场集中，提高末端部的耐压。
本实施方式中的除所述以外的构成、动作及效果与所述第1实施方式相同。
(第16实施方式)
接下来，对第16实施方式进行说明。
图41是表示本实施方式的封装的剖视图。
如图41所示，本实施方式的封装130与所述第15实施方式的封装120(参照图40)相比，不同点是代替半导体装置1而设置着半导体装置16。
在半导体装置16中，在末端部未设置发射极侧沟槽栅极电极31a及集电极侧沟槽栅极电极41a，代替它们而设置着p型降低表面电场(RESURF)层94及n+型降低表面电场层95。p型降低表面电场层94配置在与芯片表面隔开的位置，n+型降低表面电场层95配置在芯片的角部，与场板电极125相接。
根据本实施方式，通过在半导体装置16的末端部设置p型降低表面电场层94及n+型降低表面电场层95，能够抑制耗尽层到达至末端部。由此，末端部的耐压进一步提高。
本实施方式中的除所述以外的构成、动作及效果与所述第15实施方式相同。
(第17实施方式)
接下来，对第17实施方式进行说明。
图42是表示本实施方式的封装的剖视图。
如图42所示，在本实施方式的封装140中，设置着绝缘性的筒状壳体141，在壳体141的下端部及上端部，分别嵌入着外部电极142及143。在壳体141内、且外部电极142与外部电极143之间，并联连接着多个半导体装置9(参照图34)。如上所述，半导体装置9的半导体部分由碳化硅(SiC)或氮化镓(GaN)形成。
在封装140中，设置着连接部件144及145。外部电极142经由连接部件144而连接于半导体装置9的发射极电极39(参照图34)。外部电极142与连接部件144、连接部件144与发射极电极39是通过焊接而接合。外部电极143经由连接部件145而连接于半导体装置9的集电极电极49(参照图34)。外部电极143与连接部件145、连接部件145与集电极电极49是通过焊接而接合。从外部电极142经由连接部件144到发射极电极39的电流路径、及从外部电极143经由连接部件145到集电极电极49的电流路径分别为直线状。
另外，相邻的半导体装置9的发射极侧沟槽栅极电极31a(参照图34)彼此是通过栅极配线150而连接。在栅极配线150中，设置着连接于发射极侧沟槽栅极电极31a的芯配线151，芯配线151的周围由绝缘层152覆盖。在绝缘层152的周围，设置着管状屏蔽配线153。对屏蔽配线153施加固定电位，例如，连接于发射极电极39而被施加接地电位。
根据本实施方式，通过栅极配线150连接半导体装置9的发射极侧沟槽栅极电极31a彼此。在栅极配线150中，由施加了固定电位的屏蔽配线153覆盖芯配线151的周围。由此，能够降低栅极配线150的电感，实现并联连接的多个半导体装置9的主动控制及切换动作的高速化。结果，能够不损害由碳化硅(SiC)或氮化镓(GaN)等宽能隙半导体形成的半导体装置9自身的高速动作特性，而使多个半导体装置9并列地动作。
另外，在本实施方式的封装140中，将多个半导体装置9经由连接部件144及145而直线地连接于共用的外部电极142及143。由此，半导体装置9与外部电极142及143之间的热阻低，并且能够从半导体装置9的两面排热。因此，半导体装置9的冷却性能高。
以此方式，根据本实施方式，能够不损害冷却性能，而使并联连接的多个半导体装置9高速地动作。结果，能够一边有效地利用由碳化硅或氮化镓等带隙宽的半导体材料形成的半导体装置9的高速动作特性，一边使封装140整体高速地动作。
本实施方式中的除所述以外的构成、动作及效果与所述第9实施方式相同。
(第18实施方式)
接下来，对第18实施方式进行说明。
图43是表示本实施方式的封装的剖视图。
如图43所示，本实施方式的封装160与所述第17实施方式的封装140(参照图42)相比，未设置连接部件144及145、以及屏蔽配线153，代替它们而设置着间隔件电极(spacer electrode)161及导电膏162。而且，在半导体装置9的发射极侧的表面与外部电极142之间，填充着间隔件电极161及导电膏162。导电膏162例如为焊膏。
间隔件电极161及导电膏162作为将施加给外部电极142的发射极电位传导至发射极电极39的传导材料及对芯配线151的屏蔽材料而发挥功能。另外，间隔件电极161及导电膏162作为将半导体装置9发出的热传递给外部电极142的热传递材料而发挥功能。由此，本实施方式的封装160与所述第17实施方式的封装140相比，发射极侧的配线电阻及电感低，热导率高。
本实施方式中的除所述以外的构成、动作及效果与所述第17实施方式相同。
(第19实施方式)
接下来，对第19实施方式进行说明。
图44是表示本实施方式的半导体封装的剖视图。
如图44所示，在本实施方式的封装170中，除了所述第17实施方式的封装140(参照图42)的构成以外，还设置着绝缘部件171。绝缘部件171嵌入在半导体装置9的发射极侧的表面与外部电极142之间。
根据本实施方式，除了连接部件144及145以外，绝缘部件171也传递热，因此，冷却性能高。
本实施方式中的除所述以外的构成、动作及效果与所述第17实施方式相同。
(第20实施方式)
接下来，对第20实施方式进行说明。
图45是表示本实施方式的半导体封装的剖视图。
如图45所示，在本实施方式的封装180中，与所述第19实施方式的封装170(参照图37)相比，设置着双面沟槽栅极型半导体装置1(参照图1)，而非单面沟槽栅极型半导体装置9(参照图34)。
半导体装置1的发射极电极39(参照图1)经由连接部件144及间隔件电极161而连接于外部电极142。集电极电极49(参照图1)经由连接部件145及间隔件电极161而连接于外部电极143。另外，相邻的半导体装置1的发射极侧沟槽栅极电极31a及31b彼此是通过栅极配线150连接。同样地，相邻的半导体装置1的集电极侧沟槽栅极电极41a及41b彼此是通过栅极配线150连接。进而，在半导体装置1与外部电极142之间、及半导体装置1与外部电极143之间，嵌入着绝缘部件171。
根据本实施方式，关于双面沟槽栅极型半导体装置，也可以构成与第19实施方式相同的封装。
本实施方式中的除所述以外的构成、动作及效果与所述第19实施方式相同。
(第21实施方式)
接下来，对第21实施方式进行说明。
本实施方式是对所述第1实施方式的半导体装置1(参照图4)的第1制造方法概略地进行说明的实施方式。
图46～图53是表示本实施方式的半导体装置的制造方法的剖视图。
首先，如图46所示，准备n-型高电阻晶片20w。n-型高电阻晶片20w的厚度例如为几百μm。以下，为了方便说明，将n-型高电阻晶片20w的一面设为面A，将另一面设为面B。面A为成为发射极侧(阴极侧)的面，面B为成为集电极侧(阳极侧)的面。
在以下所示的图中，始终将面A记载为上侧，将面B记载为下侧，但在实际的工艺中可视需要将晶片翻过来。例如，在对面B进行加工的步骤中，通常以面B成为上侧的方式保持晶片。另外，在以下的说明中，仅概略地说明半导体装置的主要部分的形成方法，但在实际的工艺中，在以下进行说明的步骤之间或前后适当地插入各种步骤。例如，插入末端构造的形成步骤等。
如图47所示，通过对n-型高电阻晶片20w的面A离子注入成为受体的杂质，而在n-型高电阻晶片20w的面A侧的部分形成p型基底层34。接下来，通过对面A选择性地离子注入成为供体的杂质，而在基底层34的上层部分的一部分形成多个n++型接触层35。另外，通过对面A选择性地离子注入成为受体的杂质，而在基底层34的上层部分的一部分形成多个p++型接触层36(参照图1)。n++型接触层35及p++接触层36是以沿Y方向交替地排列的方式形成。
接下来，如图48所示，在面A形成沟槽201a。沟槽201a是以沿Y方向延伸，贯通n++型接触层35、p++型接触层36及p型基底层34，且进入到n-型高电阻晶片20w的上部的方式形成。接下来，在沟槽201a的内表面上形成绝缘膜32b，在沟槽201a的内部形成电极31b。由此，在面A形成发射极侧的栅极构造。接下来，在面A上，形成层间绝缘膜202a。
接下来，如图49所示，对n-型高电阻晶片20w的除周边部分以外的部分从面B侧进行研磨或蚀刻。由此，n-型高电阻晶片20w的除周边部分以外的部分的厚度被减至特定的厚度。该减厚处理是为了调整半导体装置1中的n-型高电阻层20的厚度而进行。接下来，通过双面对准器，在面A及加工后的面B，形成对准标记(未图示)。n-型高电阻晶片20w的周边部分在以后的步骤中作为加强n-型高电阻晶片20w的部分而发挥功能。
接下来，如图50所示，通过与所述面A相同的方法，在n-型高电阻晶片20w的面B形成n型基底层43、p++型接触层46及n++型接触层45(参照图1)。这时，p++型接触层46及n++型接触层45沿Y方向交替地排列。
接下来，如图51所示，在面B形成沿Y方向延伸的沟槽201b。沟槽201b是以贯通n++型接触层45、p++型接触层46及n型基底层43，且进入到n-型高电阻晶片20w的下部的方式形成。接下来，在沟槽201b的内表面上形成绝缘膜42b，在沟槽201b的内部形成电极41b。由此，在面B形成集电极侧的栅极构造。接下来，在面B上形成层间绝缘膜202b。接下来，为了使离子注入的杂质扩散并活化，而进行热处理。将该热处理的温度设为例如900～1200℃，将时间设为例如几十分钟～几小时。
接下来，如图52所示，通过在面A上选择性地去除层间绝缘膜202a，而在电极31b的正上方区域及其周边使层间绝缘膜202a残留，并去除除此以外的部分。由此，面A的一部分露出。另外，通过在面B上选择性地去除层间绝缘膜202b，而在电极41b的正下方区域及其周边使层间绝缘膜202b残留，并去除除此以外的部分。由此，面B的一部分露出。
接下来，如图53所示，通过利用例如溅镀法使铝沉积，而在面A上形成发射极电极39。同样地，在面B上形成集电极电极49。此外，也可以通过在铝沉积之前，在半导体部分的最表面追加地离子注入杂质，并以600～900℃左右的温度进行热处理，而使半导体部分与电极的接合性提高。接下来，将n-型高电阻晶片20w与形成在其面A上及面B上的构造体一起切割而形成单片。由此，n-型高电阻晶片20w成为n-型高电阻层20，而制造图4所示的半导体装置1。此外，在图1及图4中，层间绝缘膜202a及202b分别被描绘成绝缘膜32a及32b的一部分。
(第21实施方式的变化例)
接下来，对第21实施方式的变化例进行说明。
本变化例是概略地说明所述第5实施方式的半导体装置5(参照图12)的制造方法的实施方式。
图54是表示本变化例的半导体装置的制造方法的剖视图。
首先，如图54所示，制作在n-型高电阻晶片20w上设置着包含多个n型漂移层57及多个p型漂移层58的超级结构造的晶片20s。n型漂移层57及p型漂移层58沿X方向交替地排列，且分别沿Y方向延伸。n型漂移层57及p型漂移层58例如通过在n-型高电阻晶片20w的面A上使硅层外延生长而形成。或者，对n-型高电阻晶片20w的面A导入成为供体的杂质而形成n型漂移层57，以贯通n型漂移层57的方式等间隔地形成沿Y方向延伸的多条沟槽，在沟槽内嵌入p型硅而形成p型漂移层58。以此方式制作晶片20s。
接下来，实施图47～图53所示的步骤。另外，在这些步骤之间，实施形成n型基底层33(参照图12)的步骤、形成p型基底层44(参照图12)的步骤、及在面A及面B形成沿Y方向延伸的沟槽的步骤。由此，能够制造所述第5实施方式的半导体装置5(参照图12)。
(第22实施方式)
接下来，对第22实施方式进行说明。
本实施方式是概略地说明所述第1实施方式的半导体装置1(参照图4)的第2制造方法的实施方式。
图55～图59是表示本实施方式的半导体装置的制造方法的剖视图。
首先，如图46所示，准备n-型高电阻晶片20w。
如图47所示，通过与所述第21实施方式相同的方法，在n-型高电阻晶片20w的面A，形成p型基底层34、n++型接触层35及p++型接触层36(参照图1)。
接下来，如图55所示，在面A上使例如氧化硅沉积，而形成保护膜203。保护膜203于在以下的步骤中对面B进行加工时，保护面A。
接下来，如图56所示，对n-型高电阻晶片20w的除周边部分以外的部分从面B侧进行研磨或蚀刻。接下来，通过双面对准器，在面A及加工后的面B形成对准标记(未图示)。
接下来，如图57所示，通过与所述面A相同的方法，在n-型高电阻晶片20w的面B侧的部分形成n型基底层43、p++型接触层46及n++型接触层45(参照图1)。接下来，进行用来使离子注入的杂质扩散并活化的热处理。将该热处理的温度设为例如900～1200℃，将时间设为例如几十分钟～几小时。
接下来，如图58所示，在面B形成沟槽201b，在沟槽201b的内表面上形成绝缘膜42b，在沟槽201b的内部形成电极41b。由此，在面B形成集电极侧的栅极构造。接下来，在面B上使氧化硅沉积，而形成层间绝缘膜202b。
接下来，如图59所示，在面A形成沟槽201a，在沟槽201a的内表面上形成绝缘膜32b，在沟槽201a的内部形成电极31b。由此，在面A形成发射极侧的栅极构造。接下来，在面A上，追加地使氧化硅沉积，而形成层间绝缘膜202a。这时，保护膜203的残留部分成为层间绝缘膜202a的一部分。
接下来，如图53所示，选择性地去除层间绝缘膜202a及202b。接下来，在面A上形成发射极电极39，并且在面B上形成集电极电极49。接下来，将n-型高电阻晶片20w与形成在其面A上及面B上的构造体一起切割而形成单片。由此，n-型高电阻晶片20w成为n-型高电阻层20，而制造图4所示的半导体装置1。本实施方式中的除所述以外的构成及制造方法与所述第21实施方式相同。
此外，在本实施方式中，也与所述第21实施方式的变化例同样地，通过使用在面A侧设置着超级结构造的晶片20s代替n-型高电阻晶片20w，而能够制造所述第5实施方式的半导体装置5(参照图12)。
(第23实施方式)
接下来，对第23实施方式进行说明。
本实施方式是概略地说明所述第1实施方式的半导体装置1(参照图4)的第3制造方法的实施方式。
图60～图64是表示本实施方式的半导体装置的制造方法的剖视图。
首先，如图46所示，准备n-型高电阻晶片20w。
接下来，如图47所示，通过与所述第1实施方式相同的方法，在面A侧形成基底层34、n++型接触层35及p++型接触层36(参照图1)。接下来，利用对准器，在面A形成对准标记(未图示)。
接下来，如图60所示，在面A上形成氧化硅膜。另一方面，准备在表面形成着氧化硅膜的支撑衬底205。支撑衬底205也是硅晶片。接下来，通过使氧化硅膜彼此接合，而在n-型高电阻晶片20w的面A，经由氧化硅膜204接合支撑衬底205。
接下来，如图61所示，对n-型高电阻晶片20w的除周边部分以外的部分从面B侧进行研磨或蚀刻。由此，n-型高电阻晶片20w的除周边部分以外的部分的厚度被减至特定的厚度。这时，支撑衬底205支撑n-型高电阻晶片20w。接下来，在加工后的面B，与形成在面A的对准标记对准而形成对准标记(未图示)。支撑衬底205及n-型高电阻晶片20w的周边部分在以后的步骤中作为加强n-型高电阻晶片20w的部分而发挥功能。
接下来，如图62所示，通过与所述第21实施方式相同的方法，在n-型高电阻晶片20w的面B侧的部分，形成n型基底层43、p++型接触层46及n++型接触层45(参照图1)。接下来，为了使离子注入的杂质扩散并活化而进行热处理。将该热处理的温度设为例如900～1200℃，将时间设为例如几十分钟～几小时。
接下来，如图63所示，在面B形成沟槽201b，在沟槽201b的内表面上形成绝缘膜42b，在沟槽201b的内部形成电极41b。由此，在面B形成集电极侧的栅极构造。接下来，在面B上，形成层间绝缘膜202bwp。
接下来，如图64所示，通过对氧化硅膜204进行蚀刻而将其去除，而将支撑衬底205(参照图63)从n-型高电阻晶片20w卸除。
接下来，如图59所示，通过与所述第22实施方式相同的方法，在面A形成发射极侧的栅极构造。接下来，在面A上，形成层间绝缘膜202a。
以后的方法与所述第21实施方式相同。也就是说，如图52所示，选择性地去除层间绝缘膜202a及202b。接下来，如图53所示，在面A上形成发射极电极39，并且在面B上形成集电极电极49。接下来，将n-型高电阻晶片20w等切割而形成单片。由此，制造图4所示的半导体装置1。
根据本实施方式，与所述第21实施方式相比，在图60所示的步骤中，在n-型高电阻晶片20w接合着支撑衬底205，因此，在图62所示的步骤中，能够一边通过支撑衬底205支撑n-型高电阻晶片20w，一边实施热处理。因此，热处理时的处理性高。另外，能够于在面A侧及面B侧形成栅极构造之前，实施热处理，因此，不会因热处理而对栅极构造造成损害。本实施方式中的除所述以外的构成及制造方法与所述第21实施方式相同。
此外，在本实施方式中，也与所述第21实施方式的变化例同样地，通过使用在面A侧设置着超级结构造的晶片20s代替n-型高电阻晶片20w，而能够制造所述第5实施方式的半导体装置5(参照图12)。
根据以上所说明的实施方式，可以实现能够提高电流的控制性的半导体装置及其驱动方法。
以上，对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并未意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，能在不脱离发明的主旨的范围内，进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等效发明的范围内。另外，所述各实施方式能够相互组合而实施。

Claims (20)

1.一种半导体装置，其特征在于具备：
第1导电型的第1半导体层；
第2导电型的第2半导体层，设置在所述第1半导体层上；
第3半导体层，设置在所述第2半导体层上，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；
第4半导体层，设置在所述第2半导体层上，为第2导电型，且载流子浓度高于所述第2半导体层的载流子浓度；
第1电极，连接于所述第2半导体层及所述第4半导体层；
第2电极，隔着绝缘膜与所述第2半导体层相邻；
第2导电型的第5半导体层，设置在所述第1半导体层之下；
第6半导体层，设置在所述第5半导体层之下，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；
第7半导体层，设置在所述第5半导体层之下，为第2导电型，且载流子浓度高于所述第5半导体层的载流子浓度；
第3电极，连接于所述第5半导体层及所述第7半导体层；以及
第4电极，隔着绝缘膜与所述第5半导体层相邻。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第2电极是以在所述半导体装置为接通状态时，抑制第2导电型载流子从所述第1半导体层向所述第1电极流出的方式配置，
所述第4电极是以在所述半导体装置为接通状态时，抑制第1导电型载流子从所述第1半导体层向所述第3电极流出的方式配置。
3.根据权利要求1所述的半导体装置，其特征在于：
两个所述第2电极配置在夹着所述第2半导体层的位置，
对所述两个第2电极中的一个施加与所述第1电极相同的电位。
4.根据权利要求1所述的半导体装置，其特征在于：
两个所述第4电极配置在夹着所述第5半导体层的位置，
对所述两个第4电极中的一个施加与所述第1电极相同的电位。
5.根据权利要求1所述的半导体装置，其特征在于：
所述第3半导体层及所述第4半导体层沿相对于从所述第3电极朝向所述第1电极的第1方向交叉的第2方向而交替地排列，
所述第1电极接触于所述第2半导体层的侧面的上部、所述第3半导体层的侧面及上表面、所述第4半导体层的侧面及上表面，
所述第6半导体层及所述第7半导体层沿所述第2方向交替地排列，
所述第3电极接触于所述第5半导体层的侧面的下部、所述第6半导体层的侧面及下表面、所述第7半导体层的侧面及下表面。
6.根据权利要求5所述的半导体装置，其特征在于：
所述第2方向上的所述第4半导体层的长度为所述第2方向上的所述第3半导体层的长度的3倍以上，
所述第2方向上的所述第7半导体层的长度为所述第2方向上的所述第6半导体层的长度的3倍以上。
7.根据权利要求5所述的半导体装置，其特征在于：
所述第2电极沿相对于所述第1方向及所述第2方向交叉的第3方向排列，
所述第3方向上的所述第2电极的宽度是所述第2电极间的距离的2倍以上，
所述第4电极沿所述第3方向排列，
所述第3方向上的所述第4电极的宽度是所述第4电极间的距离的2倍以上。
8.根据权利要求5所述的半导体装置，其特征在于：
至少一个所述第2电极的所述第2方向上的端部的正上方区域由所述第4半导体层从三个方向包围。
9.根据权利要求1所述的半导体装置，其特征在于还具备：
第2导电型的第8半导体层，配置在所述第2电极与所述第4电极之间且与所述第1半导体层交替地排列。
10.根据权利要求1所述的半导体装置，其特征在于：
所述第1～第7半导体层由带隙比硅更大的半导体材料而形成。
11.一种半导体装置，其特征在于具备：
第1导电型的第1半导体层；
第2导电型的第2半导体层，设置在所述第1半导体层上；
第3半导体层，设置在所述第2半导体层上，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；
第4半导体层，设置在所述第2半导体层上，为第2导电型，且载流子浓度高于所述第2半导体层的载流子浓度；
第1电极，接触于所述第2半导体层的侧面的上部、所述第3半导体层的侧面及上表面、所述第4半导体层的侧面及上表面；
第2电极，隔着绝缘膜与所述第2半导体层相邻；以及
第3电极，配置在所述第1半导体层上且与所述第2半导体层隔开的位置。
12.根据权利要求11所述的半导体装置，其特征在于：
所述第3半导体层及所述第4半导体层沿相对于从所述第1半导体层朝向所述第2半导体层的第1方向交叉的第2方向而交替地排列，
所述第2电极沿相对于所述第1方向及所述第2方向交叉的第3方向而排列，
所述第3电极从所述第1电极观察位于所述第3方向。
13.根据权利要求12所述的半导体装置，其特征在于还具备：
第2导电型的第5半导体层，设置在所述第1半导体层上；
第6半导体层，设置在所述第5半导体层上，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；
第7半导体层，设置在所述第5半导体层上，为第2导电型，且载流子浓度高于所述第5半导体层的载流子浓度；以及
第4电极，隔着绝缘膜与所述第5半导体层相邻；且
所述第3电极接触于所述第5半导体层的侧面的上部、所述第6半导体层的侧面及上表面、所述第7半导体层的侧面及上表面。
14.根据权利要求11所述的半导体装置，其特征在于：
所述第1～第4半导体层由带隙比硅更大的半导体材料而形成。
15.一种半导体装置，其特征在于具备：
第1导电型的第1半导体层及第2导电型的第2半导体层，沿第1方向交替地排列；
第2导电型的第3半导体层，设置在包含所述第1半导体层及所述第2半导体层的复合膜上；
第4半导体层，设置在所述第3半导体层上，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；
第5半导体层，设置在所述第3半导体层上，为第2导电型，且载流子浓度高于所述第2半导体层的载流子浓度；
第1电极，连接于所述第3半导体层、所述第4半导体层及所述第5半导体层；
第2电极，隔着绝缘膜与所述第3半导体层相邻；
第6半导体层，设置在所述复合层之下，为第1导电型或第2导电型；
第7半导体层，设置在所述第6半导体层之下，为第1导电型，且载流子浓度高于所述第1半导体层的载流子浓度；
第8半导体层，设置在所述第6半导体层之下，为第2导电型，且载流子浓度高于所述第2半导体层的载流子浓度；
第3电极，连接于所述第6半导体层、所述第7半导体层及所述第8半导体层；以及
第4电极，隔着绝缘膜与所述第6半导体层相邻。
16.根据权利要求15所述的半导体装置，其特征在于：
所述第4电极配置在所述第2电极的正下方区域。
17.根据权利要求15所述的半导体装置，其特征在于：
所述第2电极配置在所述第1半导体层及所述第2半导体层中的一个的正上方区域，所述第4电极配置在所述第1半导体层及所述第2半导体层中的另一个的正下方区域。
18.一种半导体装置的驱动方法，其特征在于：
该半导体装置包含：n型第1半导体层；p型第2半导体层，设置在所述第1半导体层上；第3半导体层，设置在所述第2半导体层上，为n型，且载流子浓度高于所述第1半导体层的载流子浓度；第4半导体层，设置在所述第2半导体层上，为p型，且载流子浓度高于所述第2半导体层的载流子浓度；第1电极，连接于所述第2半导体层、所述第3半导体层及所述第4半导体层；第2电极，隔着绝缘膜与所述第2半导体层相邻；p型第5半导体层，设置在所述第1半导体层之下；第6半导体层，设置在所述第5半导体层之下，为n型，且载流子浓度高于所述第1半导体层的载流子浓度；第7半导体层，设置在所述第5半导体层之下，为p型，且载流子浓度高于所述第5半导体层的载流子浓度；第3电极，连接于所述第5半导体层、所述第6半导体层及所述第7半导体层；以及第4电极，隔着绝缘膜与所述第5半导体层相邻；且
通过对所述第3电极施加例如在所述第5半导体层形成反转层那样的电位，而设为第1模式；
通过对所述第3电极施加例如在所述第1半导体层形成反转层那样的电位，而设为第2模式；
通过对所述第1电极施加例如在所述第2半导体层形成反转层那样的正电位，而设为接通状态；
通过对所述第1电极施加例如在所述第2半导体层形成反转层那样的负电位，而设为断开状态。
19.根据权利要求18所述的半导体装置的驱动方法，其特征在于具备如下步骤：
在所述第1模式下从所述断开状态转变为所述接通状态；以及
保持所述接通状态，从所述第1模式转变为所述第2模式。
20.根据权利要求18所述的半导体装置的驱动方法，其特征在于具备如下步骤：
在所述第2模式下从所述接通状态转变为所述断开状态；以及
保持所述断开状态，从所述第2模式转变为所述第1模式。
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