CN105514022A - 在沟槽内部表面形成场氧化硅的方法 - Google Patents
在沟槽内部表面形成场氧化硅的方法 Download PDFInfo
- Publication number
- CN105514022A CN105514022A CN201511026455.1A CN201511026455A CN105514022A CN 105514022 A CN105514022 A CN 105514022A CN 201511026455 A CN201511026455 A CN 201511026455A CN 105514022 A CN105514022 A CN 105514022A
- Authority
- CN
- China
- Prior art keywords
- trench
- silicon oxide
- layer
- gate
- field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种在沟槽内部表面形成场氧化硅的方法,包括如下步骤:形成沟槽;在沟槽的内部表面形成第一层场氧化硅;形成第二氮化硅层;进行光刻胶涂布并使光刻胶仅覆盖在沟槽底部;进行干法刻蚀工艺将沟槽外部的平台区的第二氮化硅去除;去除光刻胶并进行湿法刻蚀使第二层场氧化硅仅保留于沟槽底部;去除第二氮化硅层;形成第二层场氧化硅,第一和二层场氧化硅叠加后使得沟槽底部的场氧化硅的厚度大于侧面的场氧化硅的厚度。本发明能在沟槽内形成底部场氧化硅厚、侧面场氧化硅薄的场氧化硅结构,不需要增加额外光刻工艺、成本较低,应用于具有屏蔽栅的沟槽栅功率MOS器件的栅极沟槽时能增加栅极沟槽底部的电场强度、提高器件的击穿电压。
Description
技术领域
本发明涉及一种半导体集成电路制造方法,特别是涉及一种在沟槽内部表面形成场氧化硅的方法。
背景技术
如图1所示,是现有具有屏蔽栅的沟槽栅功率器件的结构示意图;在硅衬底2上形成有硅外延层4,在硅外延层4中形成有沟槽。形成于沟槽底部的源多晶硅1组成屏蔽栅1,屏蔽栅1也称为分离栅。沟槽底部氧化硅3位于屏蔽栅1和底部的硅外延层4之间,沟槽侧壁氧化层5位于屏蔽栅1和沟槽侧面的硅外延层4之间。在沟槽的顶部形成有多晶硅栅8,多晶硅栅8也称为门极多晶硅。多晶硅栅8和屏蔽栅1之间为分离栅隔离氧化硅6也即为栅间隔离氧化硅。多晶硅栅8和侧面的硅外延层4之间隔离有栅氧化层7。在硅外延层4的表面形成有体结注入层11,体结注入层11一般由阱区组成。在体结注入层11的表面形成有源区12,之后在硅外延层4表面上形成有层间膜13,接触孔9和正面金属层14;通过正面金属层14引出源极和栅极。在引出源区12的接触孔9的底部形成有接触孔注入层即阱区接触区10,接触孔9由钨塞组成。漏区形成于硅衬底2的背面,并通过背面金属引出漏极。
现有具有屏蔽栅的沟槽栅功率器件在外加反向电压时,分离栅多晶硅1所形成的电场首先使硅外延层4耗尽,相当于降低了硅外延层4搀杂浓度.从而提高外延体结击穿电压。但此种结构由于沟槽较深,沟槽底部电场很强.击穿容易从底部发生即图1中标记13所示位置处发生。
现有工艺中,沟槽内侧的沟槽底部氧化硅3和沟槽侧壁氧化层5都是使用化学气相沉积或者热氧直接生长的方式形成,如图4A所示,是现有方法形成的沟槽内侧表面的场氧化硅的厚度示意图,而化学气相沉积或者热氧直接生长的本身的工艺特点,决定了所形成的氧化硅总是底部比顶部薄,即图4A中的厚度b<厚度a。沟槽底部氧化硅3的厚度b小于沟槽侧壁氧化层5的厚度a的结构,会使沟槽底部的电场强度增加,加上沟槽深度较深使沟槽底部的电场强度较高的缺点,二个使电场强度增加的效应的叠加大大降低了器件的击穿电压。
发明内容
本发明所要解决的技术问题是提供一种在沟槽内部表面形成场氧化硅的方法,能在沟槽内形成底部场氧化硅厚、侧面场氧化硅薄的场氧化硅结构,且不需要增加额外光刻工艺、成本较低,应用于具有屏蔽栅的沟槽栅功率MOS器件的栅极沟槽时能增加栅极沟槽底部的电场强度、提高器件的击穿电压。
为解决上述技术问题,本发明提供的在沟槽内部表面形成场氧化硅的方法包括如下步骤:
步骤一、采用光刻刻蚀工艺在硅衬底上形成沟槽。
步骤二、在所述沟槽的底部表面和侧面同时形成第一层场氧化硅。
步骤三、形成第二氮化硅层,所述第二氮化硅层形成于所述第一层场氧化硅的表面并延伸到所述沟槽外部的平台区。
步骤四、进行光刻胶涂布,通过控制所述光刻胶的厚度使所述光刻胶仅覆盖在所述沟槽底部、而在所述沟槽外部的平台区没有所述光刻胶覆盖。
步骤五、采用干法刻蚀工艺对所述第二氮化硅层进行刻蚀,所述干法刻蚀工艺将所述沟槽外部的平台区的所述第二氮化硅去除,位于所述沟槽底部表面的所述第二氮化硅层由于被所述光刻胶覆盖而保留,所述沟槽侧面的所述第二氮化硅层也保留。
步骤六、去除所述光刻胶并对所述第一层场氧化硅进行湿法刻蚀,在由所述第二氮化硅层和所述沟槽侧面的硅的自对准定义下,所述湿法刻蚀工艺沿着所述沟槽的顶部往下对所述第一层场氧化硅进行刻蚀,所述湿法刻蚀工艺完成后在所述沟槽底部保留部分所述第一层场氧化硅。
步骤七、去除所述第二氮化硅层。
步骤八、在底部保留有所述第一层氧化硅的所述沟槽的底部表面和侧面同时形成第二层场氧化硅,所述第一层场氧化硅和所述第二层场氧化硅叠加后使得所述沟槽底部的场氧化硅的厚度大于侧面的场氧化硅的厚度。
进一步的改进是,所述沟槽为具有屏蔽栅的沟槽栅功率MOS器件的栅极沟槽。
进一步的改进是所述沟槽的深度为2微米~7微米。
进一步的改进是步骤六中所述湿法刻蚀工艺完成后在所述沟槽底部保留的所述第二层场氧化硅的高度为
进一步的改进是步骤一中在所述硅衬底表面形成有硅外延层,所述沟槽形成于所述硅外延层中。
进一步的改进是步骤一中形成所述沟槽包括如下分步骤:
在所述硅衬底表面形成硬质掩模层。
通过光刻工艺形成的光刻胶图形定义沟槽的形成区域。
采用刻蚀工艺将所述沟槽的形成区域的硬质掩模层去除。
去除所述光刻胶图形,以刻蚀后的所述硬质掩模层为掩模对所述沟槽的形成区域的硅进行刻蚀形成所述沟槽。
进一步的改进是形成所述具有屏蔽栅的沟槽栅功率MOS器件时还包括如下步骤:
步骤九、进行源多晶硅淀积并回刻,回刻后的所述源多晶硅位于形成所述第二层场氧化硅后的所述沟槽的底部并组成屏蔽栅。
步骤十、进行第三层氧化硅沉积,所述第三层氧化硅覆盖在所述屏蔽栅表面以及所述屏蔽栅顶部的所述第二层场氧化硅侧面。
步骤十一、进行氧化硅的湿法回刻,湿法回刻后由保留于所述源多晶硅顶部的氧化硅组成栅间隔离氧化硅,所述栅间隔离氧化硅顶部的所述第二层场氧化硅和所述第三层氧化硅都被去除。
步骤十二、在所述栅间隔离氧化硅顶部的所述沟槽侧面形成栅介质层。
步骤十三、进行多晶硅栅的沉积或回刻,回刻后的所述多晶硅栅填充于所述沟槽的顶部,所述多晶硅栅和所述屏蔽栅之间通过所述栅间隔离氧化硅隔离。
步骤十四、进行离子注入和热退火推进工艺在所述硅衬底中形成阱区,所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道。
步骤十五、进行重掺杂的源注入在所述阱区表面形成源区。
步骤十六、在所述硅衬底正面形成层间膜、接触孔和正面金属层,对所述正面金属层进行光刻刻蚀形成源极和栅极,所述源极通过接触孔和所述源区以及所述源多晶硅接触,所述栅极通过接触孔和所述多晶硅栅接触。
步骤十二、对所述硅衬底背面进行减薄并形成重掺杂的漏区,在所述漏区的背面形成背面金属层作为漏极。
进一步的改进是步骤十二中所述栅介质层为栅氧化层。
进一步的改进是步骤十六中所述接触孔的开口形成后、金属填充前,还包括在和所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。
进一步的改进是所述硬质掩模层由氧化层组成或者由氧化层加氮化层组成。
本发明的沟槽内表面的场氧化层由两层叠加形成,在第一层场氧化硅形成后再形成一层氮化硅即第二氮化硅层,然后涂布光刻胶,利用沟槽的深度较深,而涂布光刻胶时当光刻胶较薄时光刻胶会流动到位置较低的沟槽底部,从而能够自动能够形成仅覆盖沟槽底部的光刻胶图形结构,这样在后续对第二氮化硅层进行干法刻蚀时,沟槽底部表面的第二氮化硅层会被光刻胶保护而不被刻蚀,仅将沟槽外部的硅衬底表面即平台区的第二氮化硅层去除,这样第二氮化硅仅覆盖在沟槽内的第一层场氧化硅的侧面和底部表面,在第一层场氧化硅顶部表面的第二氮化硅层都被去除,这样就自对准的定义出后续进行第一层场氧化硅的湿法刻蚀区域,使得对第一层场氧化硅进行湿法刻蚀时是从沟槽的顶部向底部进行刻蚀,这样很容易通过湿法刻蚀工艺定义出在沟槽底部保留的第一层场氧化硅的高度;之后去除第二氮化硅层并形成第二层场氧化硅,由第一层场氧化硅和第二层场氧化硅叠加后就能得到沟槽底部的场氧化硅的厚度大于侧面的场氧化硅的厚度的结构。可知,本发明能在沟槽内形成底部场氧化硅厚、侧面场氧化硅薄的场氧化硅结构,且整个工艺中不需要增加额外光刻工艺、成本较低,其中对第二氮化硅层刻蚀时的光刻胶掩模图形是利用光刻胶涂布工艺自动会先形成于沟槽底部的特点定义、而对第一层场氧化硅刻蚀的掩模是利用对第二氮化硅层刻蚀后形成的图形自对准定义,都不需要增加光刻工艺,所以成本较低。
而当将本发明的沟槽内壁表面的场氧化硅结构应用于具有屏蔽栅的沟槽栅功率MOS器件的栅极沟槽时能增加栅极沟槽底部的电场强度、提高器件的击穿电压,也即能够使栅极沟道底部的场氧化硅厚度变厚,通过该处的场氧化硅的厚度的增加了降低栅极沟槽底部的电场强度,能够抵消栅极沟槽的深度较深所带来的电场强度增加,从而能够提供器件的击穿电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有具有屏蔽栅的沟槽栅功率器件结构示意图;
图2是本发明实施例方法流程图;
图3A-图3O是本发明实施例方法各步骤中的器件结构示意图;
图4A是现有方法形成的沟槽内侧表面的场氧化硅的厚度示意图;
图4B是本发明实施例方法形成的沟槽内侧表面的场氧化硅的厚度示意图;
具体实施方式
如图3A至图3O所示,是本发明实施例方法各步骤中的器件结构示意图;本发明实施例在沟槽203内部表面形成场氧化硅的方法包括如下步骤:
步骤一、采用光刻刻蚀工艺在硅衬底101上形成沟槽203。
形成所述沟槽203包括如下分步骤:
如图3A所示,提供以硅衬底101,在所述硅衬底101表面形成有硅外延层102,所述沟槽203形成于所述硅外延层102中。
如图3B所示,在所述硅衬底101表面形成硬质掩模层201。所述硬质掩模层201由氧化层组成或者由氧化层加氮化层组成。
如图3B所示,通过光刻工艺形成的光刻胶图形202定义沟槽203的形成区域。
如图3B所示,采用刻蚀工艺将所述沟槽203的形成区域的硬质掩模层201去除。
如图3C所示,去除所述光刻胶图形,以刻蚀后的所述硬质掩模层201为掩模对所述沟槽203的形成区域的硅进行刻蚀形成所述沟槽203。
所述沟槽203的深度为2微米~7微米。
步骤二、如图3D所示,在所述沟槽203的底部表面和侧面同时形成第一层场氧化硅103。
步骤三、如图3E所示,形成第二氮化硅层204,所述第二氮化硅层204形成于所述第一层场氧化硅103的表面并延伸到所述沟槽203外部的平台区。
步骤四、如图3F所示,进行光刻胶205涂布,通过控制所述光刻胶205的厚度使所述光刻胶仅覆盖在所述沟槽203底部、而在所述沟槽203外部的平台区没有所述光刻胶205覆盖。也即本发明形成光刻胶205仅覆盖在沟槽203底部的图形结构并不需要采用到光刻工艺,利用光刻胶205在涂布过程中首先会涂布在位置较低的沟槽203底部的特征来形成光刻胶205的图形结构。
步骤五、如图3G所示,采用干法刻蚀工艺对所述第二氮化硅层204进行刻蚀,所述干法刻蚀工艺将所述沟槽203外部的平台区的所述第二氮化硅去除,位于所述沟槽203底部表面的所述第二氮化硅层204由于被所述光刻胶覆盖而保留,所述沟槽203侧面的所述第二氮化硅层204也保留。由于干法刻蚀工艺为各向异性刻蚀,位于所述沟槽203侧面的所述第二氮化硅层204不会被刻蚀到从而能保留下来。
步骤六、如图3H所示,去除所述光刻胶。
如图3I所示,对所述第一层场氧化硅103进行湿法刻蚀,在由所述第二氮化硅层204和所述沟槽203侧面的硅的自对准定义下,所述湿法刻蚀工艺沿着所述沟槽203的顶部往下对所述第一层场氧化硅103进行刻蚀,所述湿法刻蚀工艺完成后在所述沟槽203底部保留部分所述第一层场氧化硅103。图3I中的高度h为刻蚀后所保留的所述第一层场氧化硅103的高度。较佳为,高度h为
步骤七、如图3J所示,去除所述第二氮化硅层204。
步骤八、如图3K所示,在底部保留有所述第一层氧化硅的所述沟槽203的底部表面和侧面同时形成第二层场氧化硅104,所述第一层场氧化硅103和所述第二层场氧化硅104叠加后使得所述沟槽203底部的场氧化硅的厚度大于侧面的场氧化硅的厚度。如图4B所示,是本发明实施例方法形成的沟槽内侧表面的场氧化硅的厚度示意图,厚度c>厚度d,也即本发明实施例方法形成的。沟槽203的底部的场氧化硅的厚度c大于侧面的场氧化硅的厚度d的结构;和图4A所示的现有方法形成的厚度关系正好相反。
本发明实施例中,所述沟槽203为具有屏蔽栅105的沟槽203栅功率MOS器件的栅极沟槽203,还包括如下步骤:
步骤九、如图3L所示,进行源多晶硅105淀积并回刻,回刻后的所述源多晶硅105位于形成所述第二层场氧化硅104后的所述沟槽203的底部并组成屏蔽栅105。
步骤十、如图3M所示,进行第三层氧化硅106沉积,所述第三层氧化硅106覆盖在所述屏蔽栅105表面以及所述屏蔽栅105顶部的所述第二层场氧化硅104侧面。
步骤十一、如图3M所示,进行氧化硅的湿法回刻,湿法回刻后由保留于所述源多晶硅105顶部的氧化硅组成栅间隔离氧化硅106,所述栅间隔离氧化硅106顶部的所述第二层场氧化硅104和所述第三层氧化硅106都被去除。也可以先去除所述第二层场氧化硅104,之后在进行第三层氧化硅106的沉积和回刻从而形成栅间隔离氧化硅106。
步骤十二、如图3N所示,在所述栅间隔离氧化硅106顶部的所述沟槽203侧面形成栅介质层107。所述栅介质层107为栅氧化层。
步骤十三、如图3N所示,进行多晶硅栅108的沉积或回刻,回刻后的所述多晶硅栅108填充于所述沟槽203的顶部,所述多晶硅栅108和所述屏蔽栅105之间通过所述栅间隔离氧化硅106隔离。
步骤十四、如图3O所示,进行离子注入和热退火推进工艺在所述硅衬底101中形成阱区109,所述多晶硅栅108从侧面覆盖所述阱区109且被所述多晶硅栅108侧面覆盖的所述阱区109表面用于形成沟道。
步骤十五、如图3O所示,进行重掺杂的源注入在所述阱区109表面形成源区110。
步骤十六、如图3O所示,在所述硅衬底101正面形成层间膜112、接触孔113和正面金属层114,对所述正面金属层114进行光刻刻蚀形成源极和栅极,所述源极通过接触孔113和所述源区110以及所述源多晶硅105接触,所述栅极通过接触孔113和所述多晶硅栅108接触。
所述接触孔113的开口形成后、金属填充前,还包括在和所述源区110相接触的接触孔113的底部进行重掺杂注入形成阱区接触区111的步骤。
步骤十二、如图3O所示,对所述硅衬底101背面进行减薄并形成重掺杂的漏区,在所述漏区的背面形成背面金属层作为漏极。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (10)
1.一种在沟槽内部表面形成场氧化硅的方法,其特征在于,包括如下步骤:
步骤一、采用光刻刻蚀工艺在硅衬底上形成沟槽;
步骤二、在所述沟槽的底部表面和侧面同时形成第一层场氧化硅;
步骤三、形成第二氮化硅层,所述第二氮化硅层形成于所述第一层场氧化硅的表面并延伸到所述沟槽外部的平台区;
步骤四、进行光刻胶涂布,通过控制所述光刻胶的厚度使所述光刻胶仅覆盖在所述沟槽底部、而在所述沟槽外部的平台区没有所述光刻胶覆盖;
步骤五、采用干法刻蚀工艺对所述第二氮化硅层进行刻蚀,所述干法刻蚀工艺将所述沟槽外部的平台区的所述第二氮化硅去除,位于所述沟槽底部表面的所述第二氮化硅层由于被所述光刻胶覆盖而保留,所述沟槽侧面的所述第二氮化硅层也保留;
步骤六、去除所述光刻胶并对所述第一层场氧化硅进行湿法刻蚀,在由所述第二氮化硅层和所述沟槽侧面的硅的自对准定义下,所述湿法刻蚀工艺沿着所述沟槽的顶部往下对所述第一层场氧化硅进行刻蚀,所述湿法刻蚀工艺完成后在所述沟槽底部保留部分所述第一层场氧化硅;
步骤七、去除所述第二氮化硅层;
步骤八、在底部保留有所述第一层氧化硅的所述沟槽的底部表面和侧面同时形成第二层场氧化硅,所述第一层场氧化硅和所述第二层场氧化硅叠加后使得所述沟槽底部的场氧化硅的厚度大于侧面的场氧化硅的厚度。
2.如权利要求1所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:所述沟槽为具有屏蔽栅的沟槽栅功率MOS器件的栅极沟槽。
3.如权利要求1或2所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:所述沟槽的深度为2微米~7微米。
4.如权利要求1或2所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:步骤六中所述湿法刻蚀工艺完成后在所述沟槽底部保留的所述第二层场氧化硅的高度为
5.如权利要求1或2所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:步骤一中在所述硅衬底表面形成有硅外延层,所述沟槽形成于所述硅外延层中。
6.如权利要求1或2所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:步骤一中形成所述沟槽包括如下分步骤:
在所述硅衬底表面形成硬质掩模层;
通过光刻工艺形成的光刻胶图形定义沟槽的形成区域;
采用刻蚀工艺将所述沟槽的形成区域的硬质掩模层去除;
去除所述光刻胶图形,以刻蚀后的所述硬质掩模层为掩模对所述沟槽的形成区域的硅进行刻蚀形成所述沟槽。
7.如权利要求2所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:形成所述具有屏蔽栅的沟槽栅功率MOS器件时还包括如下步骤:
步骤九、进行源多晶硅淀积并回刻,回刻后的所述源多晶硅位于形成所述第二层场氧化硅后的所述沟槽的底部并组成屏蔽栅;
步骤十、进行第三层氧化硅沉积,所述第三层氧化硅覆盖在所述屏蔽栅表面以及所述屏蔽栅顶部的所述第二层场氧化硅侧面;
步骤十一、进行氧化硅的湿法回刻,湿法回刻后由保留于所述源多晶硅顶部的氧化硅组成栅间隔离氧化硅,所述栅间隔离氧化硅顶部的所述第二层场氧化硅和所述第三层氧化硅都被去除;
步骤十二、在所述栅间隔离氧化硅顶部的所述沟槽侧面形成栅介质层;
步骤十三、进行多晶硅栅的沉积或回刻,回刻后的所述多晶硅栅填充于所述沟槽的顶部,所述多晶硅栅和所述屏蔽栅之间通过所述栅间隔离氧化硅隔离;
步骤十四、进行离子注入和热退火推进工艺在所述硅衬底中形成阱区,所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道。
步骤十五、进行重掺杂的源注入在所述阱区表面形成源区。
步骤十六、在所述硅衬底正面形成层间膜、接触孔和正面金属层,对所述正面金属层进行光刻刻蚀形成源极和栅极,所述源极通过接触孔和所述源区以及所述源多晶硅接触,所述栅极通过接触孔和所述多晶硅栅接触;
步骤十七、对所述硅衬底背面进行减薄并形成重掺杂的漏区,在所述漏区的背面形成背面金属层作为漏极。
8.如权利要求7所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:步骤十二中所述栅介质层为栅氧化层。
9.如权利要求7所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:步骤十六中所述接触孔的开口形成后、金属填充前,还包括在和所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。
10.如权利要求6所述的在沟槽内部表面形成场氧化硅的方法,其特征在于:所述硬质掩模层由氧化层组成或者由氧化层加氮化层组成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201511026455.1A CN105514022B (zh) | 2015-12-31 | 2015-12-31 | 在沟槽内部表面形成场氧化硅的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201511026455.1A CN105514022B (zh) | 2015-12-31 | 2015-12-31 | 在沟槽内部表面形成场氧化硅的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105514022A true CN105514022A (zh) | 2016-04-20 |
CN105514022B CN105514022B (zh) | 2018-04-17 |
Family
ID=55721903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201511026455.1A Active CN105514022B (zh) | 2015-12-31 | 2015-12-31 | 在沟槽内部表面形成场氧化硅的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105514022B (zh) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105895516A (zh) * | 2016-04-29 | 2016-08-24 | 深圳尚阳通科技有限公司 | 具有屏蔽栅的沟槽栅mosfet的制造方法 |
CN105914234A (zh) * | 2016-06-28 | 2016-08-31 | 上海华虹宏力半导体制造有限公司 | 分离栅功率mos管结构及制作方法 |
CN105957811A (zh) * | 2016-04-27 | 2016-09-21 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅功率器件的制造方法 |
CN110034182A (zh) * | 2019-03-13 | 2019-07-19 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅器件的制造方法 |
CN111128706A (zh) * | 2019-12-27 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 沟槽内厚度渐变的场氧的制造方法和sgt器件的制造方法 |
CN111370487A (zh) * | 2018-12-26 | 2020-07-03 | 深圳尚阳通科技有限公司 | 沟槽栅mosfet器件及其制造方法 |
CN111489961A (zh) * | 2020-04-17 | 2020-08-04 | 重庆伟特森电子科技有限公司 | 沟槽转角处栅氧具有高场强承受力的SiC-MOSFET栅的制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1360735A (zh) * | 1999-05-25 | 2002-07-24 | 理查德·K·威廉斯 | 具有多厚度栅极氧化层的槽型半导体器件及其制造方法 |
US20020123206A1 (en) * | 2001-03-05 | 2002-09-05 | Hong Soo-Jin | Method of forming an insulating layer in a trench isolation type semiconductor device |
CN1610089A (zh) * | 2003-10-21 | 2005-04-27 | 上海宏力半导体制造有限公司 | 改善微笑效应的浅沟渠隔离结构的制造方法 |
-
2015
- 2015-12-31 CN CN201511026455.1A patent/CN105514022B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1360735A (zh) * | 1999-05-25 | 2002-07-24 | 理查德·K·威廉斯 | 具有多厚度栅极氧化层的槽型半导体器件及其制造方法 |
US20020123206A1 (en) * | 2001-03-05 | 2002-09-05 | Hong Soo-Jin | Method of forming an insulating layer in a trench isolation type semiconductor device |
CN1610089A (zh) * | 2003-10-21 | 2005-04-27 | 上海宏力半导体制造有限公司 | 改善微笑效应的浅沟渠隔离结构的制造方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105957811A (zh) * | 2016-04-27 | 2016-09-21 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅功率器件的制造方法 |
CN105895516A (zh) * | 2016-04-29 | 2016-08-24 | 深圳尚阳通科技有限公司 | 具有屏蔽栅的沟槽栅mosfet的制造方法 |
CN105895516B (zh) * | 2016-04-29 | 2018-08-31 | 深圳尚阳通科技有限公司 | 具有屏蔽栅的沟槽栅mosfet的制造方法 |
CN105914234A (zh) * | 2016-06-28 | 2016-08-31 | 上海华虹宏力半导体制造有限公司 | 分离栅功率mos管结构及制作方法 |
CN111370487A (zh) * | 2018-12-26 | 2020-07-03 | 深圳尚阳通科技有限公司 | 沟槽栅mosfet器件及其制造方法 |
CN111370487B (zh) * | 2018-12-26 | 2023-01-06 | 深圳尚阳通科技有限公司 | 沟槽栅mosfet器件及其制造方法 |
CN110034182A (zh) * | 2019-03-13 | 2019-07-19 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅器件的制造方法 |
CN111128706A (zh) * | 2019-12-27 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 沟槽内厚度渐变的场氧的制造方法和sgt器件的制造方法 |
CN111128706B (zh) * | 2019-12-27 | 2022-06-03 | 华虹半导体(无锡)有限公司 | 沟槽内厚度渐变的场氧的制造方法和sgt器件的制造方法 |
CN111489961A (zh) * | 2020-04-17 | 2020-08-04 | 重庆伟特森电子科技有限公司 | 沟槽转角处栅氧具有高场强承受力的SiC-MOSFET栅的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
CN105514022B (zh) | 2018-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN105514022B (zh) | 在沟槽内部表面形成场氧化硅的方法 | |
CN106057674B (zh) | 屏蔽栅沟槽mosfet的制造方法 | |
US9190478B2 (en) | Method for forming dual oxide trench gate power MOSFET using oxide filled trench | |
CN111883592B (zh) | 屏蔽栅沟槽功率器件及其制造方法 | |
CN105702736B (zh) | 屏蔽栅-深沟槽mosfet的屏蔽栅氧化层及其形成方法 | |
US20230369461A1 (en) | Sgt mosfet device and manufacturing method of contact holes of sgt mosfet device | |
JP5010660B2 (ja) | 半導体装置およびその製造方法 | |
CN108258027A (zh) | 一种超级结功率晶体管及其制备方法 | |
CN105225935A (zh) | 具有屏蔽栅的沟槽栅结构及其制造方法 | |
CN111834463B (zh) | 屏蔽栅沟槽mosfet及其制备方法、电子设备 | |
CN105355548B (zh) | 具有屏蔽栅的沟槽栅mosfet的制造方法 | |
CN111785619A (zh) | 屏蔽栅沟槽型mosfet的沟槽的工艺方法 | |
EP2933829B1 (en) | Method for reducing defects in shallow trench isolation | |
CN106298945A (zh) | 屏蔽栅沟槽型mosfet工艺方法 | |
CN108389831A (zh) | 层间介质层的填充方法 | |
CN111799161B (zh) | 低压屏蔽栅场效应晶体管制作方法 | |
KR102600345B1 (ko) | 반도체 전력 소자의 제조 방법 | |
CN105529273B (zh) | 沟槽栅功率器件的制造方法 | |
CN114284149A (zh) | 一种屏蔽栅沟槽场效应晶体管的制备方法 | |
CN112864019A (zh) | 半导体功率器件的制造方法及半导体功率器件 | |
CN114864404A (zh) | 一种3次掩膜实现电荷耦合的sbr器件的制作工艺 | |
TWI520351B (zh) | 堆疊式電容式結構及其製造方法 | |
CN113782433A (zh) | 一种解决sgt-mosfet场氧化层横向过腐问题的制备方法 | |
CN104538451B (zh) | 沟槽型双层栅mos及工艺方法 | |
CN112864236B (zh) | 一种中高压屏蔽栅场效应晶体管的制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |