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CN105448694A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN105448694A CN201510608643.9A CN201510608643A CN105448694A CN 105448694 A CN105448694 A CN 105448694A CN 201510608643 A CN201510608643 A CN 201510608643A CN 105448694 A CN105448694 A CN 105448694A
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Abstract

本发明提供半导体装置及其制造方法。形成能够抑制由干式蚀刻引起的接触电阻的增大的电极。半导体装置的制造方法具备：在半导体层上形成层叠了多个电极层的电极的层叠工序；和对电极进行热处理的热处理工序，层叠工序包含：作为多个电极层中的一个，形成主要由铝(Al)构成的第一电极层的工序；作为多个电极层中的一个，在第一电极层上形成主要由具有比铝(Al)高的熔点且在450℃以上的温度下与铝(Al)发生反应的导电性材料构成的第二电极层的工序；以及作为多个电极层中距离半导体层最远的电极层，在第二电极层上形成主要由钯(Pd)构成的第三电极层的工序。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
作为制造半导体装置(半导体器件、半导体元件)的技术，已知有将具有欧姆特性的电极(欧姆电极)形成于半导体层的技术(例如，参照专利文献1、2)。一般地，对形成于半导体层的欧姆电极要求确保针对半导体层的紧贴性并且抑制接触电阻(Contactresistance)。
在专利文献1中记载有为了确保电极的欧姆特性，形成层叠有钛(Ti)和铝(Al)的电极。在专利文献2中记载有为了提高针对酸以及碱的腐蚀的电极的耐性，形成层叠有三层金属层的电极。
专利文献1：日本特开平7－45867号公报
专利文献2：日本特开2010－212406号公报
在专利文献1、2的电极中，存在针对干式蚀刻的耐性不充分，由于干式蚀刻接触电阻增大的技术问题。因此，希望充分地具有针对干式蚀刻的耐性的欧姆电极。此外，在半导体装置中，希望低成本化、微细化、制造的容易化、节省资源化、使用的便利性的提高、耐久性的提高等。
发明内容
本发明是为了解决上述的技术问题的至少一部分而完成的，能够作为以下的方式来实现。
(1)根据本发明的一个方式，提供半导体装置的制造方法。该制造方法具备：在半导体层上形成层叠了多个电极层的电极的层叠工序；和对所述电极进行热处理的热处理工序，所述层叠工序包含：作为所述多个电极层中的一个，形成主要由铝(Al)构成的第一电极层的工序；作为所述多个电极层中的一个，在所述第一电极层上形成主要由具有比铝(Al)高的熔点且在450℃以上的温度下与铝(Al)发生反应的导电性材料构成的第二电极层的工序；以及作为所述多个电极层中距离所述半导体层最远的电极层，在所述第二电极层上形成主要由钯(Pd)构成的第三电极层的工序。
(2)在上述方式的制造方法中，形成上述第二电极层的工序也可以是以10nm以上的厚度形成上述第二电极层的工序。根据该方式，能够形成能够进一步抑制由干式蚀刻引起的接触电阻的增大的电极
(3)在上述方式的制造方法中，形成上述第二电极层的工序也可以是作为上述第二电极层形成以下电极层中至少一个电极层的工序，即，主要由钼(Mo)构成的电极层、主要由钒(V)构成的电极层、主要由钛(Ti)构成的电极层、主要由钽(Ta)构成的电极层、主要由钨(W)构成的极层、主要由铌(Nb)构成的电极层、主要由铂(Pt)构成的电极层、主要由锆(Zr)构成的电极层、以及主要由铪(Hf)构成的电极层。根据该方式，能够容易地实现能够抑制由干式蚀刻引起的接触电阻的增大的电极。
(4)在上述方式的制造方法中，形成上述第三电极层的工序也可以是以10nm以上的厚度形成上述第三电极层的工序。根据该方式，能够形成能够进一步抑制由干式蚀刻引起的接触电阻的增大的电极。
(5)在上述方式的制造方法中，上述第二电极层的厚度A与上述第三电极层的厚度B之比A/B也可以是0.25以上4.0以下。根据该方式，能够形成能够进一步抑制由干式蚀刻引起的接触电阻的增大的电极。
(6)在上述方式的制造方法中，上述第二电极层的厚度A与上述第三电极层的厚度B之比A/B也可以是0.33以上3.3以下。根据该方式，能够形成能够进一步抑制由干式蚀刻引起的接触电阻的增大的电极。
(7)在上述方式的制造方法中，上述层叠工序也可以是从上述半导体层上遍及到形成在上述半导体层上的其它电极上形成上述电极的工序。根据该方式，能够保护其它电极不受干式蚀刻的影响。
(8)在上述方式的制造方法中，上述层叠工序也可以是在主要由氮化镓(GaN)构成的上述半导体层上形成上述电极的工序。根据该方式，在GaN系的半导体装置中，能够形成能够抑制由干式蚀刻引起的接触电阻的增大的电极。
(9)在上述方式的制造方法中，上述层叠工序还包含作为上述多个电极层中的一个，在上述半导体层上形成主要由钛(Ti)以及钒(V)的至少一方构成的其它电极层的工序，形成上述第一电极层的工序也可以是在上述其它电极层上形成上述第一电极层的工序。根据该方式，能够形成能够充分地抑制与半导体层的接触电阻的电极。
(10)在上述方式的制造方法中，上述热处理工序也可以是在1分钟～10分钟期间，对上述电极进行上述热处理的工序。根据该方式，能够形成充分地具有欧姆特性的电极。
(11)在上述方式的制造方法中，上述热处理工序也可以是在450℃以上700℃以下的处理温度下对上述电极进行上述热处理的工序。根据该方式，能够形成充分地具有欧姆特性的电极。
本发明也能够以半导体装置的制造方法以外的各种方式来实现。例如，能够以使用上述方式的制造方法制造的半导体装置、设置有该半导体装置的电气设备、以及制造该半导体装置的制造装置等方式来实现。
根据本申请发明，能够形成能够抑制由干式蚀刻引起的接触电阻的增大的电极。其结果，能够提高制造半导体装置的工序的自由度。
附图说明
图1是示意性地表示第一实施方式中的半导体装置的结构的剖视图。
图2是表示源电极的详细构造的说明图。
图3是表示第一实施方式中的半导体装置的制造方法的工序图。
图4是示意性地表示处于制造中途的半导体装置的结构的剖视图。
图5是示意性地表示处于制造中途的半导体装置的结构的剖视图。
图6是示意性地表示处于制造中途的半导体装置的结构的剖视图。
图7是示意性地表示处于制造中途的半导体装置的结构的剖视图。
图8是示意性地表示处于制造中途的半导体装置的结构的剖视图。
图9是示意性地表示处于制造中途的半导体装置的结构的剖视图。
图10是示意性地表示处于制造中途的半导体装置的结构的剖视图。
图11是表示第一实施方式的变形例中的源电极的详细构造的说明图。
图12是表示第一评价试验中的与导通电阻相关的评价结果的图。
图13是表示第二评价试验中的与电极相关的评价结果的表。
图14是示意性地表示作为第二评价试验所使用的样品的半导体装置的结构的剖视图。
图15是表示在第二评价试验中对电极实施干式蚀刻的情况的说明图。
图16是示意性地表示第二实施方式中的半导体装置的结构的剖视图。
附图标记说明：100、100a～100g…半导体装置；110…基板；112、114、116…半导体层；122…沟槽；124…凹陷；128…沟槽；130…绝缘膜；136、138…接触孔；140、140B…源电极；141…电极层(其它电极层)；142…电极层(第一电极层)；143…电极层(第二电极层)；143a…电极层(第二电极层)；143b…电极层(第二电极层)；144…电极层(第三电极层)；150…栅电极；160…漏电极；170…主体电极；180…电极层；200…半导体装置；216…半导体层；240…电极；290…光致抗蚀剂；300…半导体装置；340C…源电极；L1、L2、L3、L4…电极层。
具体实施方式
A.第一实施方式
A－1.半导体装置的结构
图1是示意性地表示第一实施方式中的半导体装置100的结构的剖视图。半导体装置100是使用氮化镓(GaN)形成的GaN系的半导体装置。在本实施方式中，半导体装置100是纵型沟槽MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor：金属氧化物半导体场效应晶体管)。在本实施方式中，半导体装置100用于电力控制，也被称作功率器件。
在图1中，图示有相互正交的XYZ轴。在图1的XYZ轴中，X轴是从图1的纸面左侧朝向纸面右侧的轴。+X轴方向是朝向纸面右侧的方向，－X轴方向是朝向纸面左侧的方向。在图1的XYZ轴中，Y轴是从图1的纸面近前朝向纸面里侧的轴。+Y轴方向是朝向纸面里侧的方向，－Y轴方向是朝向纸面近前的方向。在图1的XYZ轴中，Z轴是从图1的纸面下侧朝向纸面上侧的轴。+Z轴方向是朝向纸面上侧的方向，－Z轴方向是朝向纸面下侧的方向。
半导体装置100具备基板110、半导体层112、半导体层114、以及半导体层116。半导体装置100作为由这些半导体层112、114、116形成的构造，具有沟槽122、凹陷124以及沟槽128。半导体装置100还具备绝缘膜130、源电极140、栅电极150、漏电极160以及主体电极170。
半导体装置100的基板110是形成沿着X轴以及Y轴延伸的板状的半导体。在本实施方式中，基板110主要由氮化镓(GaN)构成。在本说明书的说明中，所谓的“主要由氮化镓(GaN)构成”意味着在摩尔分数中含有90％以上的氮化镓(GaN)。在本实施方式中，基板110是作为施主元素含有硅(Si)的n型半导体。在本实施方式中，基板110所含有的硅(Si)浓度的平均值约为1×1018cm－3。
半导体装置100的半导体层112是位于基板110的+Z轴方向侧，沿着X轴以及Y轴延伸的半导体层。在本实施方式中，半导体层112主要由氮化镓(GaN)构成。在本实施方式中，半导体层112是作为施主元素含有硅(Si)的n型半导体。在本实施方式中，半导体层112所含有的硅(Si)浓度的平均值约为1×1016cm－3。在本实施方式中，半导体层112的厚度(Z轴方向的长度)约为10μm(微米)。
半导体装置100的半导体层114是位于半导体层112的+Z轴方向侧，沿着X轴以及Y轴延伸的半导体层。在本实施方式中，半导体层114主要由氮化镓(GaN)构成。在本实施方式中，半导体层114是作为受主元素含有镁(Mg)的p型半导体。在本实施方式中，半导体层114所含有的镁(Mg)浓度的平均值约为4×1018cm－3。在本实施方式中，半导体层114的厚度(Z轴方向的长度)约为1.0μm。
半导体装置100的半导体层116是位于半导体层114的+Z轴方向侧，沿着X轴以及Y轴延伸的半导体层。在本实施方式中，半导体层116主要由氮化镓(GaN)构成。在本实施方式中，半导体层116是作为施主元素含有硅(Si)的n型半导体。在本实施方式中，半导体层116所含有的硅(Si)浓度的平均值约为3×1018cm－3。在本实施方式中，半导体层116的厚度(Z轴方向的长度)约为0.2μm。
半导体装置100的沟槽122是形成于半导体层112、114、116，向半导体层112、114、116的厚度方向(－Z轴方向)下陷的槽部。沟槽122从半导体层116的+Z轴方向侧贯通半导体层114到达半导体层112。在本实施方式中，沟槽122是通过针对半导体层112、114、116的干式蚀刻而形成的构造。
半导体装置100的凹陷124是从半导体层116的+Z轴方向侧遍及到半导体层114下陷的凹部。在本实施方式中，凹陷124是通过针对半导体层114、116的干式蚀刻而形成的构造。
半导体装置100的沟槽128是在远离沟槽122的位置形成于半导体层112、114、116，向半导体层112、114、116的厚度方向(－Z轴方向)下陷的槽部。沟槽128从半导体层116的+Z轴方向侧贯通半导体层114到达半导体层112。因此，沟槽128从形成在基板110上的其它元件中分离半导体装置100。在本实施方式中，沟槽128是通过针对半导体层112、114、116的干式蚀刻而形成的构造。
半导体装置100的绝缘膜130是具有电绝缘性的膜。绝缘膜130以从沟槽122的内侧遍及到外侧的方式形成。在本实施方式中，绝缘膜130除了从沟槽122的内侧遍及到外侧以外，还形成于半导体层114以及半导体层116中的+Z轴方向侧的界面、以及从沟槽128的内侧遍及到外侧。在本实施方式中，绝缘膜130主要由二氧化硅(SiO2)构成。在本实施方式中，绝缘膜130是通过原子层堆积法(ALD：AtomicLayerDeposition)形成的膜。
绝缘膜130具有接触孔136和接触孔138。接触孔136是贯通绝缘膜130到达半导体层116的开口。接触孔138是贯通绝缘膜130到达半导体层114的开口。在本实施方式中，接触孔136、138是通过针对绝缘膜130的湿式蚀刻而形成的构造。
半导体装置100的源电极140是形成于接触孔136的电极。源电极140与作为n型半导体的半导体层116欧姆接触。
图2是表示源电极140的详细构造的说明图。源电极140是在层叠了多个电极层后进行了退火处理(热处理)的电极。在本实施方式中，源电极140作为多个电极层，具备4层电极层141、142、143、144。在本实施方式中，源电极140的各电极层是通过蒸镀形成的金属层。
源电极140的电极层141是形成在半导体层116上的其它电极层。在本实施方式中，电极层141主要由钛(Ti)构成。电极层141的厚度(Z轴方向的长度)是5nm(纳米)以上50nm以下即可。从抑制源电极140的接触电阻的观点来看，优选电极层141的厚度是5nm以上，从抑制制造成本的观点来看，优选电极层141的厚度是50nm以下。在本实施方式中，电极层141的厚度约为30nm。
源电极140的电极层142是主要由铝(Al)构成的第一电极层。在本实施方式中，电极层142形成在电极层141上。电极层142的厚度(Z轴方向的长度)是100nm以上1000nm以下即可。从抑制源电极140的接触电阻的观点来看，优选电极层142的厚度是100nm以上，从抑制制造成本的观点来看，优选电极层142的厚度是1000nm以下。在本实施方式中，电极层142的厚度约为200nm。
源电极140的电极层143是被夹在电极层142与电极层144之间的第二电极层。在本实施方式中，电极层143主要由钼(Mo)构成。钼(Mo)是具有比铝(Al)高的熔点，并且在450℃以上与铝(Al)发生反应的导电性材料。作为电极层143的材料，优选在对源电极140进行热处理的温度下不与铝(Al)发生反应，在比对源电极140进行热处理的温度高的温度下与铝(Al)发生反应的材料。电极层143的厚度A(Z轴方向的长度)是10nm以上1000nm以下即可。从抑制干式蚀刻的接触电阻的增大的观点来考虑，电极层143的厚度A优选是10nm以上，更为优选是20nm以上，进一步优选是50nm以上。从抑制制造成本的观点考虑，电极层143的厚度A优选是1000nm以下。在本实施方式中，电极层143的厚度A约为50nm。
源电极140的电极层144是形成在电极层143上，主要由钯(Pd)形成的第三电极层。电极层144是源电极140中的多个电极层中距离半导体层116最远的最外层。电极层144在半导体装置100的外部露出。电极层144的厚度B(Z轴方向的长度)是10nm以上1000nm以下即可。从抑制由干式蚀刻引起的接触电阻的增大的观点来看，电极层144的厚度B(Z轴方向的长度)优选是10nm以上，从抑制制造成本的观点来看，电极层144的厚度B优选是1000nm以下。在本实施方式中，电极层144的厚度B约为50nm。从抑制由干式蚀刻引起的接触电阻的增大的观点来看，电极层143的厚度A与电极层144的厚度B之比A/B优选是0.25以上4.0以下，进一步优选是0.33以上3.3以下。在本实施方式中，比A/B是1.0。
返回到图1的说明，半导体装置100的栅电极150是经由绝缘膜130形成于沟槽122的电极。在本实施方式中，栅电极150主要由铝(Al)构成。在对栅电极150施加了电压的情况下，在半导体层114形成反转层，通过该反转层作为沟道发挥作用，在源电极140与漏电极160之间形成导通路径。
半导体装置100的漏电极160是形成于基板110的－Z轴方向侧的界面的电极。漏电极160与基板110欧姆接触。在本实施方式中，漏电极160是在由钛(Ti)构成的层层叠了由铝(Al)构成的层后进行了退火处理(热处理)的电极。
半导体装置100的主体电极170是形成于接触孔138的电极。主体电极170与半导体层114欧姆接触。在本实施方式中，主体电极170是在半导体层114上层叠了由钯(Pd)构成的层后进行了退火处理(热处理)的电极。
A－2.半导体装置的制造方法
图3是表示第一实施方式中的半导体装置100的制造方法的工序图。首先，制造者在基板110上通过结晶生长形成半导体层112、114、116(工序P110)。在本实施方式中，制造者使用有机金属气相生长法(MOCVD：MetalOrganicChemicalVaporDeposition)形成半导体层112、114、116。
图4是示意性地表示处于制造中途的半导体装置100a的结构的剖视图。在本实施方式中，制造者使用MOCVD在基板110上依次形成半导体层112、114、116。由此，制造者得到在基板110上依次形成有半导体层112、114、116的半导体装置100a。
返回到图3的说明，在形成了半导体层112、114、116后(工序P110)，制造者通过干式蚀刻形成沟槽122、128以及凹陷124(工序P115)。在本实施方式中，制造者通过使用了氯类气体的干式蚀刻形成沟槽122、128以及凹陷124。
图5是示意性地表示处于制造中途的半导体装置100b的结构的剖视图。在本实施方式中，制造者通过干式蚀刻在半导体装置100a的半导体层112、114、116形成沟槽122、128以及凹陷124。由此，制造者得到形成有沟槽122、128以及凹陷124的半导体装置100b。
返回到图3的说明，在形成了沟槽122、128以及凹陷124后(工序P115)，制造者形成绝缘膜130(工序P120)。在本实施方式中，制造者通过原子层堆积法(ALD)，形成主要由二氧化硅(SiO2)构成的绝缘膜130。
图6是示意性地表示处于制造中途的半导体装置100c的结构的剖视图。在本实施方式中，制造者在半导体装置100b的半导体层112、114、116中的+Z轴方向侧露出的表面的整个区域形成绝缘膜130。由此，制造者得到遍及沟槽122、128以及凹陷124形成有绝缘膜130的半导体装置100c。
返回到图3的说明，在形成了绝缘膜130后(工序P120)，制造者通过湿式蚀刻在绝缘膜130形成接触孔136、138(工序P125)。
图7是示意性地表示处于制造中途的半导体装置100d的结构的剖视图。在本实施方式中，制造者通过湿式蚀刻在半导体装置100c的绝缘膜130形成接触孔136、138。由此，制造者得到形成有接触孔136、138的半导体装置100d。
返回到图3的说明，在形成了接触孔136、138后(工序P125)，制造者通过实施在半导体层116上层叠多个电极层的层叠工序，形成源电极140(工序P132)。在本实施方式中，制造者在从接触孔136露出的半导体层116上，层叠多个电极层141、142、143、144(参照图2)。在本实施方式中，制造者应用自对准，将接触孔136的形成所使用的抗蚀掩模利用于源电极140的形成。
在层叠工序中，制造者通过蒸镀在半导体层116上形成主要由钛(Ti)构成的电极层141。电极层141的厚度是5nm以上50nm以下即可。在本实施方式中，制造者以约30nm的厚度形成电极层141。
在形成了电极层141后，制造者通过蒸镀在电极层141上形成主要由铝(Al)构成的电极层142。电极层142的厚度是100nm以上1000nm以下即可。在本实施方式中，制造者以约200nm的厚度形成电极层142。
在形成了电极层142后，制造者通过蒸镀在电极层142上形成主要由钼(Mo)构成的电极层143。电极层143的厚度是10nm以上1000nm以下即可。在本实施方式中，制造者以约50nm的厚度形成电极层143。
在形成了电极层143后，制造者通过蒸镀在电极层143上形成主要由钯(Pd)构成的电极层144。电极层144的厚度是10nm以上1000nm以下即可。在本实施方式中，制造者以约50nm的厚度形成电极层144。从抑制由干式蚀刻引起的接触电阻的增大的观点来看，电极层143的厚度A与电极层144的厚度B之比A/B优选是0.25以上4.0以下，进一步优选是0.33以上3.3以下。在本实施方式中，比A/B是1.0。
返回到图3的说明，在形成了源电极140后(工序P132)，制造者形成主体电极170(工序P134)。在本实施方式中，制造者在从接触孔138露出的半导体层114上，作为主体电极170通过蒸镀形成主要由钯(Pd)构成的电极层。在本实施方式中，制造者应用自对准，将接触孔138的形成所使用的抗蚀掩模利用于主体电极170的形成。在其它实施方式中，制造者也可以在形成源电极140之前，形成主体电极170。
在形成了源电极140以及主体电极170后(工序P132、P134)，制造者通过实施对源电极140以及主体电极170进行热处理(退火处理)的热处理工序，减少源电极140以及主体电极170的接触电阻(工序P138)。实施热处理的时间是从1分钟～10分钟期间即可。实施热处理的处理温度是500℃以上700℃以下即可。实施热处理的环境可以是氮气(N2)，也可以是氩气(Ar)，也可以含有氧，也可以是真空中。在本实施方式中，制造者在主要由氮气构成的气体中，在550℃的处理温度下5分钟的条件下，对源电极140以及主体电极170进行热处理。在其它实施方式中，制造者也可以分别实施针对源电极140以及主体电极170各电极的热处理。
图8是示意性地表示处于制造中途的半导体装置100e的结构的剖视图。在本实施方式中，制造者在半导体装置100d的接触孔136形成源电极140，并在半导体装置100d的接触孔138形成主体电极170。之后，制造者对源电极140以及主体电极170进行热处理。由此，制造者得到形成了源电极140以及主体电极170的半导体装置100e。
图9是示意性地表示处于制造中途的半导体装置100f的结构的剖视图。在实施了热处理工序后(工序P138)，制造者对在半导体装置100e的+Z轴方向侧露出的表面，形成成为栅电极150的基础的电极层180(工序P140)。在本实施方式中，制造者通过蒸镀形成主要由铝(Al)构成的电极层180。在本实施方式中，在半导体装置100e的+Z轴方向侧露出的表面的整个区域形成电极层180。由此，制造者得到遍及+Z轴方向侧的表面的整个区域形成有电极层180的半导体装置100f。
返回到图3的说明，在形成了电极层180后(工序P140)，制造者通过干式蚀刻由电极层180形成栅电极150(工序P145)。在本实施方式中，制造者通过干式蚀刻除去电极层180中除了沟槽122及其周围以外的部分，从而作为电极层180中通过干式蚀刻剩余的部分形成栅电极150。在通过干式蚀刻形成栅电极150时，将源电极140以及主体电极170被暴露于干式蚀刻。在本实施方式中，制造者使用将氯气(Cl2)、氯化硼(BCl2)以及氮气(N2)为主要成分的混合气体，通过电感耦合方式(ICP：InductivelyCoupledPlasma)干式蚀刻形成栅电极150。
图10是示意性地表示处于制造中途的半导体装置100g的结构的剖视图。在本实施方式中，制造者通过干式蚀刻除去半导体装置100f中的电极层180的一部分，从而形成栅电极150。由此，制造者得到形成有栅电极150的半导体装置100g。
返回到图3的说明，在形成了栅电极150后(工序P145)，制造者在基板110的－Z轴方向侧形成漏电极160(工序P150)。在本实施方式中，制造者通过在由钛(Ti)形成的层层叠了由铝(Al)形成的层后进行退火处理(热处理)，形成漏电极160。经由这些工序，半导体装置100完成。
A－3.变形例
图11是表示第一实施方式的变形例中的源电极140B的详细构造的说明图。变形例的源电极140B除了作为被夹在电极层142与电极层144之间的电极层143，具备双层的电极层143a、143b的点以外，与图2的源电极140相同。在其它变形例中，源电极140B也可以作为电极层143具备三层以上的电极层。
源电极140B的电极层143a被形成在电极层142上，主要由钼(Mo)构成。源电极140B的电极层143b被形成在电极层143a上，主要由钒(V)构成。钒(V)与钼(Mo)相同，是具有比铝(Al)高的熔点，并且在450℃以上的温度下与铝(Al)发生反应的导电性材料。
包含电极层143a、143b的电极层143的厚度A(Z轴方向的长度)是10nm以上1000nm以下即可。从抑制由干式蚀刻引起的接触电阻的增大的观点来看，电极层143的厚度A优选是20nm以上，更为优选是50nm以上，从抑制制造成本的观点来看，电极层143的厚度A优选是1000nm以下。在本变形例中，电极层143的厚度A约为100nm，其中，电极层143a的厚度约为50nm，电极层143b的厚度约为50nm。即使在变形例中，从抑制由干式蚀刻引起的接触电阻的增大的观点来看，电极层143的厚度A与电极层144的厚度B之比A/B优选是0.25以上4.0以下，进一步优选是0.33以上3.3以下。在本变形例中，比A/B是2.0。
A－4.第一评价试验
图12是表示第一评价试验中的与导通电阻相关的评价结果的图。在第一评价试验中，试验者作为源电极的结构不同的半导体装置制作样品A1、A2、A3。样品A1除了源电极中的多层构造不同的点以外，与半导体装置100相同。样品A2与半导体装置100相同，具备具有图2的多层构造的源电极140。样品A3除了源电极中的多层构造不同的点以外，与半导体装置100相同，具备具有图11的多层构造的源电极140B。各样品中的源电极的多层构造如下。
＜样品A1的源电极＞
从半导体层116侧开始依次为
第一层：主要由钛(Ti)构成的电极层(厚度30nm)
第二层：主要由铝(Al)构成的电极层(厚度200nm)
第三层：主要由钯(Pd)构成的电极层(厚度50nm)
＜样品A2的源电极＞
从半导体层116侧开始依次为
第一层：主要由钛(Ti)构成的电极层(厚度30nm)
第二层：主要由铝(Al)构成的电极层(厚度200nm)
第三层：主要由钼(Mo)构成的电极层(厚度50nm)
第四层：主要由钯(Pd)构成的电极层(厚度50nm)
＜样品A3的源电极＞
从半导体层116侧开始依次为
第一层：主要由钛(Ti)构成的电极层(厚度30nm)
第二层：主要由铝(Al)构成的电极层(厚度200nm)
第三层：主要由钼(Mo)构成的电极层(厚度50nm)
第四层：主要由钒(V)构成的电极层(厚度50nm)
第五层：主要由钯(Pd)构成的电极层(厚度50nm)
试验者对样品A1、A2、A3的导通电阻进行了测定。试验者对样品A1、A2、A3的各样品中的导通电阻的平均值，计算以样品A1的导通电阻的平均值为基准的比(导通电阻比)，得到图12的评价结果。样品A2的导通电阻比比样品A1的导通电阻比小，样品A3的导通电阻比比样品A2的导通电阻比小。其结果，认为由于在主要由铝(Al)构成的电极层与主要由钯(Pd)构成的电极层之间，形成主要由钼(Mo)构成的电极层、以及主要由钒(V)构成的电极层，所以在源电极中抑制了由干式蚀刻引起的接触电阻的增大。在样品A2、A3中，认为由于通过主要由钼(Mo)构成的电极层、以及主要由钒(V)构成的电极层，在对源电极进行热处理时抑制朝向源电极的表面附近的铝(Al)的扩散，所以抑制由因干式蚀刻而侵蚀铝(Al)引起的源电极的损伤。
A－5.第二评价试验
图13是表示第二评价试验中的与电极相关的评价结果的表。在第二评价试验中，试验者制作了具备具有不同的多层构造的电极的样品B1～B10。
图14是示意性地表示作为第二评价试验所使用的样品的半导体装置200的结构的剖视图。半导体装置200具备半导体层216以及电极240。除了主要在由蓝宝石构成的基板经由缓冲层以及GaN系本征半导体层形成了半导体装置200的半导体层216的点以外，与半导体装置100的半导体层116相同。
半导体装置200的电极240被形成在作为n型半导体的半导体层216上。电极240具备多个电极层L1、L2、L3、L4。电极层L1被形成在半导体层216上。电极层L2被形成在电极层L1上。电极层L3被形成在电极层L2上。电极层L4被形成在电极层L3上。在样品B1中，未形成电极层L3，电极层L4被形成在电极层L2上。在样品B9、B10中，电极层L3由双层构成。试验者在通过蒸镀形成了电极240的各电极层后，在主要由氮气构成的气体中，在550℃的处理温度下在5分钟的条件下，对各样品的电极240进行了热处理。
图15是表示在第二评价试验中对电极240实施干式蚀刻的情况的说明图。试验者在对各样品的电极240进行了热处理后，形成了使电极240的+Z轴方向侧的表面露出的光致抗蚀剂290。之后，试验者对从光致抗蚀剂290露出的电极240使用将氯气(Cl2)、氯化硼(BCl2)以及氮气(N2)作为主要成分的混合气体，以1分钟，进行了ICP干式蚀刻。该干式蚀刻的条件是以800nm/分的比例对铝(Al)以及在摩尔分数中含有90％以上的Al的铝－硅合金(AlSi)进行干式蚀刻的条件。试验者在进行了针对电极240的干式蚀刻后，从半导体装置200中除去了光致抗蚀剂290。
试验者对各样品，在对电极240实施干式蚀刻之前测定电极240的接触电阻，并且在对电极240实施了干式蚀刻后测定了电极240的接触电阻。之后，试验者对各样品的电极240的接触电阻，计算与干式蚀刻前比较的增加率。
根据第二评价试验可知，通过在主要由铝(Al)构成的电极层L2与主要由钯(Pd)构成的电极层L4之间，形成主要由具有比铝(Al)高的熔点并且在450℃以上的温度下与铝(Al)发生反应的材料构成的电极层L3，能够抑制由干式蚀刻引起的接触电阻的增大。另外，从抑制由干式蚀刻引起的接触电阻的增大的观点来看，认为优选电极层L3的厚度A与电极层L4的厚度B之比A/B是0.25以上4.0以下，进一步优选是0.33以上3.3以下。可以说是即使接触电阻的增加率比1高，但只要干式蚀刻后的接触电阻低即可的电极。接触电阻的增加率以及干式蚀刻后的接触电阻相对较低的样品B4、B7、B9、B10的电极是作为源电极特别优选的构造。
A－6.效果
根据以上说明的第一实施方式，能够形成能够抑制由干式蚀刻引起的接触电阻的增大的源电极140。其结果，能够提高制造半导体装置100的工序的自由度。
B.第二实施方式
图16是示意性地表示第二实施方式中的半导体装置300的结构的剖视图。半导体装置300除了具备与第一实施方式的源电极140不同的源电极340C的点以外，与第一实施方式的半导体装置100相同。除了从接触孔136中的半导体层116上遍及到主体电极170上形成半导体装置300的源电极340C的点以外，与第一实施方式的源电极140相同。
根据第二实施方式，与第一实施方式相同，能够形成能够抑制由干式蚀刻引起的接触电阻的增大的源电极340C。其结果，能够提高制造半导体装置300的工序的自由度。另外，由于源电极340C覆盖主体电极170，所以能够通过源电极340C保护主体电极170免受干式蚀刻的影响。
C.其它实施方式
本发明并不限于上述的实施方式、实施例、变形例，能够在不脱离其主旨的范围内以各种结构来实现。例如，与发明的概要的栏所记载的各方式中的技术特征对应的实施方式、实施例、变形例中的技术特征为了解决上述的技术问题的一部分或者全部，或者，为了实现上述的效果的一部分或者全部，能够适当地进行更换、组合。另外，若该技术特征在本说明书中不是作为必需的部分来说明的，则能够适当地删除。
应用本发明的半导体装置并不限于在上述的实施方式中说明的纵型沟槽MOSFET，只要是具备欧姆电极的半导体装置即可，例如，也可以是横型MOS晶体管、接合型晶体管、双极晶体管、绝缘栅双极晶体管(IGBT)以及半导体闸流管等。在第一实施方式中，也可以不形成主体电极170，也可以不形成凹陷124以及接触孔138。
在上述的实施方式中，基板的材质并不局限于氮化镓(GaN)，也可以是硅(Si)、蓝宝石(Al2O3)以及碳化硅(SiC)等的任意一种。在上述的实施方式中，各半导体层的材质并不局限于氮化镓(GaN)，也可以是硅(Si)、碳化硅(SiC)、砷化镓(GaAs)以及磷化铟(InP)等的任意一种。
在上述的实施方式中，n型半导体层所包含的施主元素并不局限于硅(Si)，也可以是锗(Ge)、氧(O)等。
在上述的实施方式中，p型半导体层所包含的受主元素并不局限于镁(Mg)，也可以是锌(Zn)、碳(C)等。
在上述的实施方式中，绝缘膜的材质只要是具有电绝缘性的材质即可，除了二氧化硅(SiO2)以外，也可以是氮化硅(SiNx)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锆(ZrO2)、氧化铪(HfO2)、氮氧化硅(SiON)、氮氧化铝(AlON)、氮氧化锆(ZrON)、氮氧化铪(HfON)等的至少一个。绝缘膜可以是单层，也可以是双层以上。形成绝缘膜的方法并不局限于ALD，也可以是ECR溅射，也可以是ECR－CVD。
源电极140的电极层141是主要由钛(Ti)以及钒(V)的至少一方构成的电极层即可。
源电极140中的电极层141的材质也可以是在摩尔分数中含有90％以上的铝(Al)的铝合金(例如，铝－硅合金(AlSi)、铝－铜合金(AlCu)以及铝－硅－铜合金(AlSiCu)等)。
源电极140中的电极层143的材质只要是具有比铝(Al)高的熔点并且在450℃以上的温度下与铝(Al)反应的材料即可。例如，电极层143的材质是钼(Mo)、钒(V)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、铂(Pt)、锆(Zr)以及铪(Hf)等的至少一个即可。电极层143并不限于单层构造，也可以是多层构造。例如，电极层143包含主要由钼(Mo)构成的电极层、主要由钒(V)构成的电极层、主要由钛(Ti)构成的电极层、主要由钽(Ta)构成的电极层。主要由钨(W)构成的电极层、主要由铌(Nb)构成的电极层、主要由铂(Pt)构成的电极层、主要由锆(Zr)构成的电极层、以及主要由铪(Hf)构成的电极层中的至少一个电极层即可。
栅电极150的材质是铝(Al)、铝合金(例如，铝－硅合金(AlSi)、铝－铜合金(AlCu)以及铝－硅－铜合金(AlSiCu)等)、钛(Ti)、氮化钛(TiN)以及钼(Mo)等的至少一个即可。栅电极150并不限于单层构造，也可以是多层构造。例如，栅电极150也可以是从绝缘膜侧开始依次层叠有钛(Ti)、铝(Al)的双层构造、从绝缘膜侧开始依次层叠有氮化钛(TiN)、铝(Al)的双层构造、从绝缘膜侧开始依次层叠有钼(Mo)、铝(Al)的双层构造、以及从绝缘膜侧开始依次层叠有氮化钛(TiN)、铝(Al)、氮化钛(TiN)的三层构造。
漏电极160并不限于从半导体层侧开始依次层叠有钛(Ti)、铝(Al)的双层构造，也可以是从半导体层侧开始依次层叠有钒(V)、铝(Al)的双层构造、从半导体层侧开始依次层叠有钛(Ti)、铝合金(例如，铝－硅合金(AlSi)、铝－铜合金(AlCu)以及铝－硅－铜合金(AlSiCu)等)的双层构造、从半导体层侧开始依次层叠有钒(V)、铝合金(例如，铝－硅合金(AlSi)、铝－铜合金(AlCu)以及铝－硅－铜合金(AlSiCu)等)的双层构造。漏电极160也可以是与源电极140相同的构造。
主体电极170的材质是钯(Pd)、镍(Ni)、铂(Pt)、钴(Co)等的至少一个即可。主体电极170并不限于单层构造，也可以是多层构造。例如，主体电极170也可以是从半导体层侧开始依次层叠有钯(Pd)、镍(Ni)的双层构造、以及从半导体层侧开始依次层叠有钯(Pd)、铂(Pt)的双层构造。

Claims (19)

1.一种半导体装置的制造方法，其特征在于，具备：
在半导体层上形成层叠了多个电极层的电极的层叠工序；和
对所述电极进行热处理的热处理工序，
所述层叠工序包含：
作为所述多个电极层中的一个，形成主要由铝(Al)构成的第一电极层的工序；
作为所述多个电极层中的一个，在所述第一电极层上形成主要由具有比铝(Al)高的熔点且在450℃以上的温度下与铝(Al)发生反应的导电性材料构成的第二电极层的工序；以及
作为所述多个电极层中距离所述半导体层最远的电极层，在所述第二电极层上形成主要由钯(Pd)构成的第三电极层的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
形成所述第二电极层的工序是以10nm以上的厚度形成所述第二电极层的工序。
3.根据权利要求1或者2所述的半导体装置的制造方法，其特征在于，
形成所述第二电极层的工序是作为所述第二电极层形成以下电极层中至少一个电极层的工序，即，
主要由钼(Mo)构成的电极层；
主要由钒(V)构成的电极层；
主要由钛(Ti)构成的电极层；
主要由钽(Ta)构成的电极层；
主要由钨(W)构成的电极层；
主要由铌(Nb)构成的电极层；
主要由铂(Pt)构成的电极层；
主要由锆(Zr)构成的电极层；以及
主要由铪(Hf)构成的电极层。
4.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，
形成所述第三电极层的工序是以10nm以上的厚度形成所述第三电极层的工序。
5.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，
所述第二电极层的厚度A与所述第三电极层的厚度B之比A/B是0.25以上4.0以下。
6.根据权利要求1～5中任一项所述的半导体装置的制造方法，其特征在于，
所述第二电极层的厚度A与所述第三电极层的厚度B之比A/B是0.33以上3.3以下。
7.根据权利要求1～6中任一项所述的半导体装置的制造方法，其特征在于，
所述层叠工序是从所述半导体层上遍及到形成在所述半导体层上的其它电极上形成所述电极的工序。
8.根据权利要求1～7中任一项所述的半导体装置的制造方法，其特征在于，
所述层叠工序是在主要由氮化镓(GaN)构成的所述半导体层上形成所述电极的工序。
9.根据权利要求1～8中任一项所述的半导体装置的制造方法，其特征在于，
所述层叠工序还包含作为所述多个电极层中的一个，在所述半导体层上形成主要由钛(Ti)以及钒(V)的至少一方构成的其它电极层的工序，
形成所述第一电极层的工序是在所述其它电极层上形成所述第一电极层的工序。
10.根据权利要求1～9中任一项所述的半导体装置的制造方法，其特征在于，
所述热处理工序是在1分钟～10分钟期间对所述电极进行所述热处理的工序。
11.根据权利要求1～10中任一项所述的半导体装置的制造方法，其特征在于，
所述热处理工序是在450℃以上700℃以下的处理温度下对所述电极进行所述热处理的工序。
12.一种半导体装置，其特征在于，
使用权利要求1～11中任一项所述的半导体装置的制造方法制造该半导体装置。
13.一种半导体装置，其特征在于，具备：
半导体层；和
电极，其形成在所述半导体层上，
所述电极包含：
第一电极层，其主要由铝(Al)构成；
第二电极层，其主要由具有比铝(Al)高的熔点且在450℃以上的温度下与铝(Al)发生反应的导电性材料构成，所述第二电极层层叠在所述第一电极层上；以及
第三电极层，其主要由钯(Pd)构成，所述第三电极层作为在所述电极中距离所述半导体层最远的电极层，层叠在所述第二电极层上。
14.根据权利要求13所述的半导体装置，其特征在于，
所述第二电极层的厚度是10nm以上。
15.根据权利要求13或者14所述的半导体装置，其特征在于，
所述第二电极层包含以下的电极层中的至少一个电极层，即，
主要由钼(Mo)构成的电极层；
主要由钒(V)构成的电极层；
主要由钛(Ti)构成的电极层；
主要由钽(Ta)构成的电极层；
主要由钨(W)构成的电极层；
主要由铌(Nb)构成的电极层；
主要由铂(Pt)构成的电极层；
主要由锆(Zr)构成的电极层；以及
主要由铪(Hf)构成的电极层。
16.根据权利要求13～15中任一项所述的半导体装置，其特征在于，
所述第三电极层的厚度是10nm以上。
17.根据权利要求13～16中任一项所述的半导体装置，其特征在于，
所述电极覆盖形成在所述半导体层上的其它电极。
18.根据权利要求13～17中任一项所述的半导体装置，其特征在于，
所述半导体层主要由氮化镓(GaN)构成。
19.根据权利要求13～18中任一项所述的半导体装置，其特征在于，
所述电极还包含主要由钛(Ti)以及钒(V)的至少一方构成并形成在所述半导体层上的其它电极层，
所述第一电极层层叠在所述其它电极层上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346587A (zh) * 2018-12-11 2019-02-15 圆融光电科技股份有限公司 一种GaN发光二级管及其制备方法和LED芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1675775A (zh) * 2002-06-17 2005-09-28 日本电气株式会社 具有肖特基结电极的半导体装置
JP2006059933A (ja) * 2004-08-18 2006-03-02 Mitsubishi Cable Ind Ltd ｎ型窒化物半導体用のオーミック電極およびその製造方法
US20070018316A1 (en) * 2003-12-08 2007-01-25 Tatsuo Nakayama Electrode, method for producing same and semiconductor device using same
CN103077963A (zh) * 2013-01-07 2013-05-01 浙江大学 一种欧姆接触电极、其制备方法及包含该欧姆接触电极的半导体元件
JP2014120539A (ja) * 2012-12-14 2014-06-30 Toyoda Gosei Co Ltd 半導体装置
JP2014143291A (ja) * 2013-01-24 2014-08-07 Toyoda Gosei Co Ltd 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783349B2 (ja) 1993-07-28 1998-08-06 日亜化学工業株式会社 ｎ型窒化ガリウム系化合物半導体層の電極及びその形成方法
DE69425186T3 (de) 1993-04-28 2005-04-14 Nichia Corp., Anan Halbleitervorrichtung aus einer galliumnitridartigen III-V-Halbleiterverbindung und Verfahren zu ihrer Herstellung
JP2007221051A (ja) 2006-02-20 2007-08-30 Sanyo Electric Co Ltd 窒化物系半導体素子の製造方法
JP2010212406A (ja) 2009-03-10 2010-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR101754900B1 (ko) 2010-04-09 2017-07-06 엘지이노텍 주식회사 발광 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1675775A (zh) * 2002-06-17 2005-09-28 日本电气株式会社 具有肖特基结电极的半导体装置
US20070018316A1 (en) * 2003-12-08 2007-01-25 Tatsuo Nakayama Electrode, method for producing same and semiconductor device using same
JP2006059933A (ja) * 2004-08-18 2006-03-02 Mitsubishi Cable Ind Ltd ｎ型窒化物半導体用のオーミック電極およびその製造方法
JP2014120539A (ja) * 2012-12-14 2014-06-30 Toyoda Gosei Co Ltd 半導体装置
CN103077963A (zh) * 2013-01-07 2013-05-01 浙江大学 一种欧姆接触电极、其制备方法及包含该欧姆接触电极的半导体元件
JP2014143291A (ja) * 2013-01-24 2014-08-07 Toyoda Gosei Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346587A (zh) * 2018-12-11 2019-02-15 圆融光电科技股份有限公司 一种GaN发光二级管及其制备方法和LED芯片

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