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CN105374755A - 制造半导体器件的方法 - Google Patents

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CN105374755A
CN105374755A CN201510474002.9A CN201510474002A CN105374755A CN 105374755 A CN105374755 A CN 105374755A CN 201510474002 A CN201510474002 A CN 201510474002A CN 105374755 A CN105374755 A CN 105374755A
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CN
China
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gate electrode
insulating film
film
memory
region
Prior art date
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CN201510474002.9A
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中西伸登
川嶋祥之
西田彰男
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Abstract

本发明的各个实施例涉及制造半导体器件的方法。提供了一种可靠性得到改进的半导体器件。提供了一种半导体器件：经由第一绝缘膜，在半导体衬底上形成用于存储器单元的控制栅极电极；经由具有电荷存储部的第二绝缘膜，在半导体衬底上形成用于存储器单元的存储器栅极电极，该存储器栅极电极与控制栅极电极相邻；通过离子注入，在半导体衬底中形成用于源极或者漏极的n-型半导体区域；在控制栅极电极和存储器栅极电极的侧壁上，形成侧壁间隔件；通过离子注入，在半导体衬底中形成用于源极或者漏极的n+型半导体区域；以及去除存在于在控制栅极电极与存储器栅极电极之间的第二绝缘膜的上部。第二绝缘膜的去除长度大于n+型半导体区域的深度。

Description

制造半导体器件的方法
相关申请的交叉引用
2014年8月8日提交的日本专利申请2014-163227号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
本发明涉及一种制造半导体器件的方法，并且该方法适用于例如在制造具有非易失性存储器的半导体器件的方法中使用。
背景技术
作为电可写入/可擦除非易失性半导体存储器器件，EEPROM(电可擦除可编程只读存储器)已经得到广泛的使用。以闪速存储器为代表的这种广泛使用的存储器器件，在其MISFET的栅极电极下方，具有导电浮置栅极电极或者由氧化物膜围绕的陷阱绝缘膜。将电荷作为存储信息存储在浮置栅极电极或者陷阱绝缘膜中，并且作为晶体管的阈值读出。陷阱绝缘膜是能够在其中存储电荷的膜，并且氮化硅膜是该陷阱绝缘膜的其一个示例。MISFET的阈值通过将电荷注入/发射至电荷存储区域/从电荷存储区域注入/发射电荷而变动，并且由此，其作为存储器元件而被操作。作为该闪速存储器的一个示例，可以给出使用MONOS(金属氧化物氮化物氧化物氧化物半导体)膜的分离栅极型单元。将氮化硅膜用作电荷存储区域的这种存储器在数据保持可靠性方面优于导电浮置栅极膜，这是因为其可以离散地存储电荷。另一优点在于，由于在数据保持可靠性方面的优越性的影响，可以将在氮化硅膜上方或者下方的氧化物膜减薄，并且可以在减小的电压下执行写入/擦除操作。
日本特开2007-258497号公报(专利文件1)和日本特开2008-211016号公报(专利文件2)描述了一种关于非易失性半导体存储器器件的技术。
[专利文件1]日本特开2007-258497号公报
[专利文件2]日本特开2008-211016号公报
发明内容
即使是具有非易失性存储器的半导体器件，也要求使可靠性得到尽可能的改进。
其他问题和新颖特征将通过此处的说明和对应附图而变得显而易见。
在一个实施例中，提供了一种制造半导体器件的方法，包括以下步骤：(a)提供半导体衬底，(b)在半导体衬底上经由第一绝缘膜形成用于存储器单元的第一栅极电极，以及(c)在半导体衬底上经由第二绝缘膜形成用于存储器单元的第二栅极电极，从而经由第二绝缘膜与第一栅极电极相邻。第二绝缘膜在其中具有电荷存储部。制造半导体器件的该方法进一步包括以下步骤：(d)在步骤(c)之后，通过离子注入在半导体衬底中形成用于存储器单元的源极或者漏极的第一半导体区域，以及(e)在步骤(d)之后，在第一栅极电极和第二栅极电极的在与彼此相邻的侧壁相对之侧的相应侧壁上形成侧壁绝缘膜。制造半导体器件的该方法更进一步包括以下步骤：(f)在步骤(e)之后，通过离子注入在半导体衬底中形成用于存储器单元的源极或者漏极的第二半导体区域，以及(g)在步骤(f)之后，形成第一层间绝缘膜，从而覆盖第一电极和第二电极。制造半导体器件的该方法更进一步包括以下步骤：(h)对第一层间绝缘膜进行抛光以使第一栅极电极和第二栅极电极暴露出来。在步骤(h)中的第二绝缘膜的去除长度大于在步骤(f)中形成的第二半导体区域的深度。
在另一实施例中，提供了一种制造半导体器件的方法，包括以下步骤：(a)提供半导体衬底，(b)在半导体衬底上经由第一绝缘膜形成用于存储器单元的第一栅极电极，以及(c)在半导体衬底上经由第二绝缘膜形成用于存储器单元的第二栅极电极，从而经由第二绝缘膜与第一栅极电极相邻。第二绝缘膜在其中具有电荷存储部。制造半导体器件的该方法进一步包括以下步骤：(d)在步骤(c)之后，通过离子注入在半导体衬底中形成用于存储器单元的源极或者漏极的第一半导体区域，以及(e)在步骤(d)之后，在第一栅极电极和第二栅极电极的在与彼此相邻的侧壁相对之侧的相应侧壁上形成侧壁绝缘膜。制造半导体器件的该方法更进一步包括以下步骤：(f)在步骤(e)之后，通过离子注入在半导体衬底中形成用于存储器单元的源极或者漏极的第二半导体区域，以及(g)在步骤(f)之后，去除存在于第一栅极电极与第二栅极电极之间的第二绝缘膜的上部。在步骤(g)中的第二绝缘膜的去除长度大于在步骤(f)中形成的第二半导体区域的深度。
在又一实施例中，提供了一种制造半导体器件的方法，包括以下步骤：(a)提供半导体衬底，(b)在半导体衬底上经由第一绝缘膜形成用于存储器单元的第一栅极电极，以及(c)在半导体衬底上经由第二绝缘膜形成用于存储器单元的第二栅极电极，从而经由第二绝缘膜与第一栅极电极相邻。第二绝缘膜在其中具有电荷存储部。制造半导体器件的该方法进一步包括以下步骤：(d)在步骤(c)之后，通过离子注入在半导体衬底中形成用于存储器单元的源极或者漏极的第一半导体区域。制造半导体器件的该方法更进一步包括以下步骤：(e)在步骤(d)之后，对第一栅极电极和第二栅极电极进行回蚀刻以降低第一栅极电极和第二栅极电极的高度，并且从而使第二绝缘膜的部分从第一栅极电极与第二栅极电极之间突出。制造半导体器件的该方法更进一步包括以下步骤：(f)在步骤(e)之后，在第一栅极电极和第二栅极电极的在与彼此相邻的侧壁相对之侧的相应侧壁上形成侧壁绝缘膜，并且在第二绝缘膜的从第一栅极电极与第二栅极电极之间突出的部分的侧壁上。制造半导体器件的该方法更进一步包括以下步骤：(g)在步骤(f)之后，通过离子注入在半导体衬底中形成用于存储器单元的源极或者漏极的第二半导体区域。
根据实施例，可以提供一种性能得到改进的半导体器件；可以提供一种可靠性得到改进的半导体器件；或者可以提供两者均得到改进的半导体器件。
附图说明
图1是示出了一个实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图；
图2是示出了一个实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图；
图3是示出了一个实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图；
图4是一个实施例的半导体器件在制造步骤期间的局部截面图；
图5是半导体器件的在图4的制造步骤之后的制造步骤期间的局部截面图；
图6是半导体器件的在图5的制造步骤之后的制造步骤期间的局部截面图；
图7是半导体器件的在图6的制造步骤之后的制造步骤期间的局部截面图；
图8是半导体器件的在图7的制造步骤之后的制造步骤期间的局部截面图；
图9是半导体器件的在图8的制造步骤之后的制造步骤期间的局部截面图；
图10是半导体器件的在图9的制造步骤之后的制造步骤期间的局部截面图；
图11是半导体器件的在图10的制造步骤之后的制造步骤期间的局部截面图；
图12是半导体器件的在图11的制造步骤之后的制造步骤期间的局部截面图；
图13是半导体器件的在图12的制造步骤之后的制造步骤期间的局部截面图；
图14是半导体器件的在图13的制造步骤之后的制造步骤期间的局部截面图；
图15是半导体器件的在图14的制造步骤之后的制造步骤期间的局部截面图；
图16是半导体器件的在图15的制造步骤之后的制造步骤期间的局部截面图；
图17是半导体器件的在图16的制造步骤之后的制造步骤期间的局部截面图；
图18是半导体器件的在图17的制造步骤之后的制造步骤期间的局部截面图；
图19是半导体器件的在图18的制造步骤之后的制造步骤期间的局部截面图；
图20是半导体器件的在图19的制造步骤之后的制造步骤期间的局部截面图；
图21是步骤S19的抛光步骤的示意图；
图22是半导体器件的在图20的制造步骤之后的制造步骤期间的局部截面图；
图23是半导体器件的在图22的制造步骤之后的制造步骤期间的局部截面图；
图24是半导体器件的在图23的制造步骤之后的制造步骤期间的局部截面图；
图25是半导体器件的在图24的制造步骤之后的制造步骤期间的局部截面图；
图26是半导体器件的在图25的制造步骤之后的制造步骤期间的局部截面图；
图27是半导体器件的在图26的制造步骤之后的制造步骤期间的局部截面图；
图28是半导体器件的在图27的制造步骤之后的制造步骤期间的局部截面图；
图29是一个实施例的半导体器件的局部截面图；
图30是存储器单元的等效电路图；
图31是示出了在“写入”、“擦除”和“读出”期间的针对所选择的存储器单元的每个部位的电压施加条件的一个示例的表格；
图32是一个实施例的半导体器件在制造步骤期间的局部截面图；
图33是另一个示例的半导体器件在制造步骤期间的局部截面图；
图34是半导体器件的在图33的制造步骤之后的制造步骤期间的局部截面图；
图35是半导体器件的在图34的制造步骤之后的制造步骤期间的局部截面图；
图36是半导体器件的在图35的制造步骤之后的制造步骤期间的局部截面图；
图37是半导体器件的在图36的制造步骤之后的制造步骤期间的局部截面图；
图38是半导体器件的在图37的制造步骤之后的制造步骤期间的局部截面图；
图39是步骤S19的抛光步骤的示意图；
图40是又一示例的半导体器件在制造步骤期间的局部截面图；
图41是半导体器件的在图40的制造步骤之后的制造步骤期间的局部截面图；
图42是图41的绝缘膜的去除步骤的示意图；
图43是半导体器件的在图41的制造步骤之后的制造步骤期间的局部截面图；
图44是半导体器件的在图43的制造步骤之后的制造步骤期间的局部截面图；
图45是半导体器件的在图44的制造步骤之后的制造步骤期间的局部截面图；
图46是半导体器件的在图45的制造步骤之后的制造步骤期间的局部截面图；
图47是半导体器件的在图46的制造步骤之后的制造步骤期间的局部截面图；
图48是再一示例的半导体器件在制造步骤期间的局部截面图；
图49是半导体器件的在图48的制造步骤之后的制造步骤期间的局部截面图；
图50是半导体器件的在图49的制造步骤之后的制造步骤期间的局部截面图；
图51是半导体器件的在图50的制造步骤之后的制造步骤期间的局部截面图；
图52是半导体器件的在图51的制造步骤之后的制造步骤期间的局部截面图；
图53是半导体器件的在图52的制造步骤之后的制造步骤期间的局部截面图；以及
图54是半导体器件的在图53的制造步骤之后的制造步骤期间的局部截面图。
具体实施方式
在以下各个实施例中，则出于方便起见，可以通过将该实施例分成多个部分或者实施例，来对该实施例进行描述。这些部分或者实施例并不是互无关系的，除非特别指出，否则这些部分或者实施例中的一个部分或者实施例可以是另外的部分或者实施例的一部分或者整体的修改示例、详细说明、补充说明等。在以下各个实施例中，当提及元件的数目等(包括数目、数值、数量、范围等)时，元件的该数目不限于该特定数目，而是可以大于或者小于该特定数目，除非特别指出或者从原理上明确限于该特定数目的情况。进一步地，不言自明的，在以下各个实施例中，构成要素(包括要素步骤等)并不一定是必不可少的，除非特别指出或者从原理上明确为必不可少的情况。相似地，在以下各个实施例中，当提及构成部件的形状、位置关系等时，也囊括了与该形状、位置关系等基本接近或者类似的形状、位置关系等，除非特别指出或者从原理上明确不是该形状、位置关系的情况。这也适用于上述数值或范围。
在下文中将基于附图对各个实施例进行详细描述。在用于描述各个实施例的所有附图中，相同的附图标记将表示具有相同功能的构件，并且将省略重复的说明。在以下描述的各个实施例中，原则上不再重复针对相同或者相似部分进行说明，除非另有特别需要。
在以下各个实施例中待使用的附图中，即使是截面图，有时也不绘制影线，以方便理解该图，或者，即使是平面图，也可以绘制影线，以方便理解该图。
(第一实施例)
<半导体器件的制造步骤>
本实施例的半导体器件以及以下各个实施例中的每一个都是配备有非易失性存储器(非易失性存储器元件、闪速存储器、或者非易失性半导体存储器器件)的半导体器件。在本实施例和以下各个实施例中，将通过使用具有n沟道MISFET(MISFET：金属绝缘体半导体场效应晶体管)作为基础MISFET的存储器单元，来给出对非易失性存储器的说明。在本实施例和以下各个实施例中的极性(在写入/擦除/读出操作期间施加的电压的极性或者载流子的极性)用于描述在具有n沟道MISFET作为基础MISFET的存储器单元的情况下的操作。在存储器单元具有p沟道MISFET作为基础MISFET的情况下，原则上，可以通过反转施加的电位、载流子的导电类型等的所有极性，来实现相同的操作。
接下来将参照附图对本实施例的制造半导体器件的方法进行描述。
图1至图3是示出了本实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图。图4至图28是本实施例的半导体器件在各个制造步骤期间的局部截面图。其中，图4至图20和图22至图28中的每一个都示出了存储器单元区域1A和外围电路区域1B的局部截面图。其图示出了：在存储器单元区域1A中形成非易失性存储器的存储器单元、并且在外围电路区域1B中形成MISFET。图21是步骤S19的抛光步骤的示意图，并且示出了存储器单元区域1A的部分的放大截面图。从图21可见，省略了绝缘膜IL1，以方便理解该附图。
存储器单元区域1A是半导体衬底SB的(主表面的)其中待形成有非易失性存储器的存储器单元的区域。外围电路区域1B是半导体衬底SB的(主表面的)其中待形成有外围电路的区域。一个半导体衬底SB具有存储器单元区域1A和外围电路区域1B两者。这意味着，存储器单元区域1A和外围电路区域1B分别对应于相同半导体衬底SB的主表面的不同平面区域。存储器单元区域1A不要求与外围电路区域1B邻近，但是为了简化理解，图4至图20和图22至图28的截面图示出的存储器单元区域1A和外围电路区域1B彼此相邻。
此处使用的术语“外围电路”指除了非易失性存储器之外的电路，例如，处理器诸如CPU、控制电路、传感放大器、列解码器、行解码器、或者输入/输出电路。形成在外围电路区域1B中的MISFET是用于外围电路的MISFET。
在本实施例中，将对在存储器单元区域1A中形成n型MISFET(控制晶体管和存储器晶体管)进行描述，但是通过反转导电类型，也可以在存储器单元区域1A中形成p沟道MISFET(控制晶体管和存储器晶体管)。相似地，在本实施例中，将对在外围电路区域1B中形成n沟道MISFET的情况进行描述，但是通过反转导电类型，也可以在外围电路区域1B中形成p沟道MISFET。可替代地，在外围电路区域1B中可以形成n沟道MISFET和p沟道MISFET两者，即，CMISFET(互补型MISFET)。
半导体器件的制造开始于制备(设置)半导体衬底(半导体晶片)SB，例如，该半导体衬底SB具有从大约1Ωcm至10Ωcm的比电阻并且由的p型单晶硅等制成，如图4所示(图1的步骤S1)。然后，在半导体衬底SB的主表面中，形成用于限定(分开)有源区域的元件隔离区域(元件间隔离绝缘区域)ST(图1的步骤S2)。
元件隔离区域ST由绝缘体诸如氧化硅制成，并且可以通过例如STI(浅沟槽隔离)或者LOCOS(局部硅氧化)而形成。例如，可以通过在半导体衬底SB的主表面中形成元件隔离沟槽、并且然后使用由例如氧化硅制成的绝缘膜填充由此产生的元件隔离沟槽，来形成元件隔离区域ST。更加具体地，在半导体衬底SB的主表面中形成元件隔离沟槽中之后，在半导体衬底SB上形成用于形成元件隔离区域的绝缘膜(例如，氧化硅膜)，以便用该绝缘膜填充元件隔离沟槽。然后，去除在元件隔离沟槽外部的绝缘膜(用于形成元件隔离区域的绝缘膜)，以形成由嵌入在元件隔离沟槽中的绝缘膜制成的元件隔离区域ST。
接下来，如图5所示，在半导体衬底SB的存储器单元区域1A和外围电路区域1B中，分别形成p阱PW1和p阱PW2(图1的步骤S3)。
可以通过例如将p型杂质诸如硼(B)离子注入到半导体衬底SB中，来形成p型阱PW1和PW2。将p阱PW1和PW2形成为具有距离半导体衬底SB的主表面的预定深度。由于p阱PW1和p阱PW2具有相同的导电类型，所以它们可以通过相同的离子注入步骤或者分别通过不同的离子注入步骤而形成。
接下来，为了调节稍后待形成在存储器单元区域1A中的控制晶体管的阈值电压，若必要，对在存储器单元区域1A中的p型阱PW1的表面部(表面层部)进行沟道掺杂离子注入。进一步地，为了调节稍后待形成在外围电路区域1B中的MISFET的阈值电压，若必要，对在外围电路区域1B中的p型阱PW2的表面部(表面层部)进行沟道掺杂离子注入。
接下来，在通过使用稀释的氢氟酸等进行清洗来清洁半导体衬底SB(p型阱PW1和PW2)的表面之后，在半导体衬底SB的主表面上(在p型阱PW1和PW2的表面上)形成用于栅极绝缘膜的绝缘膜GF(图1的步骤S4)。
在存储器单元区域1A中的半导体衬底SB的表面(指，p型阱PW1的上表面)、以及在外围电路区域1B中的半导体衬底SB的表面(指，p型阱PW2的上表面)上，形成绝缘膜GF。作为绝缘膜GF，例如，可以使用氧化硅膜，但是也可以使用氮氧化硅膜。在存储器单元区域1A中的绝缘膜GF和在外围电路区域1B中的绝缘膜GF可以通过相同的步骤形成或者分别通过不同的步骤而形成。
当绝缘膜GF是氧化硅膜时，可以通过例如热氧化来形成绝缘膜GF。当将氮氧化硅膜用作绝缘膜GF时，其可以通过使用N2O、O2和H2的高温短时氧化来形成，或者通过在等离子体中对已经通过热氧化而形成的氧化硅膜进行氮化(等离子体氮化)来形成。由此形成的绝缘膜GF可以具有例如从大约2nm至3nm的厚度。在图5中，出于方便起见，元件隔离区域ST在其上具有绝缘膜GF，但是当通过热氧化来形成绝缘膜GF时，绝缘膜GF实际上不形成在元件隔离区域ST上。
作为另一模式，可以通过在步骤S4中的不同步骤分别形成在外围电路区域1B中的绝缘膜GF和在存储器单元区域1A中的绝缘膜GF。
接下来，如图6所示，在半导体衬底SB的主表面(整个主表面)上，即，在存储器单元区域1A和外围电路区域1B中的绝缘膜GF上，形成(沉积)作为用于形成控制栅极电极CG的导电膜的硅膜PS1(图1的步骤S5)。
硅膜PS1是用于控制晶体管的栅极电极的导电膜，即，是用于形成将在稍后描述的控制栅极电极CG的导电膜。硅膜PS1也充当用于形成将在稍后描述的栅极电极GE1的导电膜。这意味着，控制栅极电极CG1和栅极电极CE(其中每个都将在稍后描述)由硅膜PS1形成。
硅膜PS1由多晶体硅膜(多晶硅膜)制成，并且可以通过CVD(化学汽相沉积)等而形成。可以将硅膜PS1的厚度(沉积厚度)设置为例如从大约50nm至250nm。将硅膜PS1在膜形成之时形成为非晶硅膜，然后通过随后的热处理，可以将由非晶硅膜制成的硅膜PS1转换为由多晶体硅膜制成的硅膜PS1。可替代地，可以通过在膜形成之时掺杂杂质、或者通过在膜形成之后离子注入杂质，来将硅膜PS1转换为低电阻半导体膜(掺杂多晶硅膜)在存储器单元区域1A中的硅膜PS1优选地是在其中掺杂有n型杂质诸如磷(P)或者砷(As)的n型硅膜。
接下来，如图7所示，通过使用光刻技术和蚀刻将硅膜PS1图案化，以在存储器单元区域1A中形成控制栅极电极CG(图1的步骤S6)。更加具体地，例如，可以按照以下方式执行步骤S6的图案化步骤。
具体描述如下，在通过使用光刻技术在硅膜PS1上形成光致抗蚀剂图案(未图示)之后，将光致抗蚀剂图案用作蚀刻掩膜对在存储器单元区域1A中的硅膜PS1进行蚀刻(优选地，干法蚀刻)并且图案化。该光致抗蚀剂图案虽然未示出，但是形成在控制栅极电极CG形成区域和整个外围电路区域1B两者中。在将硅膜PS1图案化之后，去除光致抗蚀剂图案。
按照这种方式在步骤S6中将硅膜PS1图案化，并且在存储器单元区域1A中形成由图案化的硅膜PS1制成的控制栅极电极CG，如图7所示。此时，由于外围电路区域1B在其中具有如上所描述的光致抗蚀剂图案，所以不执行硅膜PS1的图案化，并且使硅膜PS1原样保留。在下文中，在保留在外围电路区域1B中的硅膜PS1后面加上附图标记PS1a，并且称为“硅膜PS1a”。在存储器单元区域1A中，已经保留在控制栅极电极CG下方的绝缘膜GF将充当控制晶体管的栅极绝缘膜。因此，经由作为栅极绝缘膜的绝缘膜GF，在半导体衬底SB(p阱PW1)上形成由硅膜PS1制成的控制栅极电极CG。
可以通过在步骤S6的图案化步骤中的干法蚀刻、或者通过在干法蚀刻之后进行湿法蚀刻，去除除了在存储器单元区域1A中的被控制栅极电极CG覆盖的这部分绝缘膜GF之外的绝缘膜GF(除了充当栅极绝缘膜的这部分绝缘膜GF之外的绝缘膜GF)。
硅膜PS1a优选地在元件隔离区域ST上具有侧表面(端部)。具有这种侧表面的硅膜PS1a覆盖外围电路区域1B的有源区域(由元件隔离区域ST限定出来的有源区域)。这可以防止不必要地蚀刻到半导体衬底SB的在外围电路区域1B中的衬底区域(Si衬底区域)。
接下来，为了调节稍后待形成在存储器单元区域1A中的存储器晶体管的阈值电压，若必要，对在存储器单元区域1A中的p型阱PW1的表面部(表面层部)进行沟道掺杂离子注入。
接下来，执行清洗处理，以清洁半导体衬底SB的主表面。然后，如图8所示，在半导体衬底SB的整个主表面上，即，在半导体衬底SB的主表面(表面)和控制栅极电极CG的表面(上表面和侧表面)上，形成用于存储器晶体管的栅极绝缘膜的绝缘膜Mz(图1的步骤S7)。此时，硅膜PS1a仍然保留在外围电路区域1B中，从而使得也在该硅膜PS1a的表面(上表面和侧表面)上形成绝缘膜MZ。在步骤S7中，在半导体衬底SB上形成绝缘膜MZ，以便覆盖控制栅极电极CG和外围电路区域1B的硅膜PS1a。
绝缘膜MZ是用于存储器晶体管的栅极绝缘膜的绝缘膜，并且它在其中具有电荷存储部(电荷存储层)。该绝缘膜MZ是氧化硅膜(氧化物膜)MZ1、形成在氧化硅膜MZ1上的氮化硅膜(氮化物膜)MZ2、和形成在氮化硅膜MZ2上的氧化硅膜(氧化物膜)MZ3的层叠膜。也可以将氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的层叠膜视为ONO(氧化物氮化物氧化物)膜。
在图8中，为了方便理解该图，将由氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3制成的绝缘膜MZ仅仅示出为绝缘膜MZ，但是如在图8中由虚线圆圈围绕的区域的放大视图所示，绝缘膜MZ由氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的堆叠膜制成。
可以通过氧化处理(热氧化处理)或者CVD、或者它们的组合，来形成配置绝缘膜MZ的氧化硅膜MZ1和MZ3。针对上面提及的氧化处理，可以使用ISSG(原位蒸汽生成)氧化。例如，可以通过CVD来形成配置绝缘膜MZ的氮化硅膜MZ2。
在本实施例中，作为具有陷阱能级(电荷存储层)的绝缘膜，形成氮化硅膜MZ2。从可靠性等的观点来看，其优选地是氮化硅膜，但是不限于氮化硅膜。例如，也可以将具有比氮化硅膜的介电常数更高的介电常数的高介电常数膜，例如，氧化铝(铝氧化物)膜、氧化铪膜、或者氧化钽膜，用作电荷存储层或者电荷存储部。硅纳米点也可以用于形成电荷存储层或者电荷存储部。
例如，可以按照以下方式来形成绝缘膜MZ。首先，通过热氧化(优选地，ISSG氧化)来形成氧化硅膜MZ1。然后，通过CVD将氮化硅膜MZ2沉积在氧化硅膜MZ1上，之后通过CVD或者热氧化、或者两者，在氮化硅膜MZ2上形成氧化硅膜MZ3。结果，可以形成由氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的堆叠膜制成的绝缘膜MZ。
可以将氧化硅膜MZ1的厚度设置为例如从大约2nm至10nm，可以将氮化硅膜MZ2的厚度设置为例如从5nm至15nm，可以将氧化硅膜MZ3的厚度设置为例如从2nm至10nm。
绝缘膜MZ用作存储器栅极电极MG的栅极绝缘膜，该存储器栅极电极MG将在稍后形成、并且具有电荷保持(电荷储存)功能。因此，栅极绝缘膜MZ具有至少三层的堆叠结构，从而使得其可以用作具有电荷保持功能的存储器晶体管的栅极绝缘膜。与用作电荷阻挡层的外层(此处为氧化硅膜MZ1和MZ3)的势垒高度相比，用作电荷存储部的内层(此处为氮化硅膜MZ2)的势垒高度为低。如在本实施例中，这可以通过将绝缘膜MZ形成为氧化硅膜MZ1、在氧化硅膜MZ1上的氮化硅膜MZ2、和在氮化硅膜MZ2上的氧化硅膜MZ3的堆叠膜来实现。
绝缘膜MZ的顶部绝缘膜(此处为氧化硅膜MZ3)和底部绝缘膜(此处为氧化硅膜MZ1)中的每一个的带隙要求大于在顶部绝缘膜与底部绝缘膜之间的电荷存储层(此处为氮化硅膜MZ2)的带隙。通过如上所描述的设置带隙，其间夹设有氮化硅膜MZ2作为电荷存储层的氧化硅膜MZ3和氧化硅膜MZ1可以用作用于将电荷限制在电荷存储层中的电荷阻挡层(或者电荷限制层)。氧化硅膜具有大于氮化硅膜的带隙的带隙，从而使得可以将氮化硅膜用作电荷存储层，并且可以将氧化硅膜用作顶部绝缘膜和底部绝缘膜中的每一个。
接下来，如图9所示，在半导体衬底SB的主表面(整个主表面)上，即，在绝缘膜MZ上，形成(沉积)作为用于形成存储器栅极电极MG的导电膜的硅膜PS2，用于覆盖在存储器单元区域1A中的控制栅极电极CG并且用于覆盖在外围电路区域1B中的硅膜PS1a(图1的步骤S8)。
硅膜PS2是用于形成将在稍后描述的存储器栅极电极MG的膜(导电膜)。硅膜PS2由多晶体硅膜制成，并且可以通过CVD等而形成。可以将硅膜PS2的沉积厚度设置为例如从大约30nm至150nm。在形成作为非晶硅膜的硅膜PS2之后，可以执行热处理，以将由非晶硅膜制成的硅膜PS2转换为由多晶体硅膜制成的硅膜PS2。
将硅膜PS2设置为杂质掺杂的低电阻半导体膜(掺杂的多晶硅膜)，并且硅膜PS2通过在膜形成期间掺杂杂质或者通过在膜形成之后离子注入来掺杂杂质而形成。硅膜PS2优选地是通过掺杂n型杂质诸如磷(P)或者砷(As)而获得的n型硅膜。当在硅膜PS2的膜形成期间掺杂n型杂质时，可以通过将掺杂气体(n型杂质添加气体)包含在硅膜PS2形成气体中，来形成n型杂质掺杂的硅膜PS2。
接下来，通过各向异性蚀刻，对硅膜PS2进行回蚀刻(蚀刻、干法蚀刻、或者各向异性蚀刻)(图1的步骤9)。
在步骤S9的回蚀刻步骤中，对硅膜PS2进行各向异性蚀刻(回蚀刻)的厚度对应于硅膜PS2的沉积膜厚度，以将硅膜PS2按照侧壁间隔件的形式经由绝缘膜MZ余留在控制栅极电极CG的两个侧壁上，并且从其他区域去除硅膜PS2。结果，如图10所示，在存储器单元区域1A中，存储器栅极电极MG由已经按照侧壁间隔件的形式经由绝缘膜MZ保留在控制栅极电极CG的两个侧壁中的一个侧壁上的硅膜PS2形成。进一步地，在存储器单元区域1A中，硅间隔件SP由已经按照侧壁间隔件的形式经由绝缘膜MZ保留在控制栅极电极CG的两个侧壁中的另一个侧壁上的硅膜PS2形成。在绝缘膜MZ上形成存储器栅极电极MG，以便经由绝缘膜MZ与控制栅极电极CG相邻。
存储器栅极电极MG是用于存储器单元的栅极电极，更加具体地，是用于存储器单元的存储器晶体管的栅极电极。
也可以将硅间隔件SP视为由硅制成的侧壁间隔件。在控制栅极电极CG的彼此相对的侧壁上分别形成存储器栅极电极MG和硅间隔件SP，并且它们具有几乎对称的结构，其中控制栅极电极CG在它们之间。也可以在已经经由绝缘膜MZ余留在外围电路区域1B中的硅膜PS1a的侧壁上形成硅间隔件SP。
通过执行步骤S9的回蚀刻步骤，将绝缘膜MZ从未被存储器栅极电极MG和硅间隔件SP覆盖的区域暴露出来。在步骤S9中形成的存储器栅极电极MG和半导体衬底SB(p阱PW1)之间具有绝缘膜MZ，并且在存储器栅极电极MG和控制栅极电极CG之间具有绝缘膜MZ。在存储器单元区域1A中的存储器栅极电极MG下方的绝缘膜MZ成为存储器晶体管的栅极绝缘膜。可以通过调节在步骤S8中获得的硅膜PS2的沉积膜厚度，来调节存储器栅极电极MG的栅极长度。
接下来，使用光刻技术，以在半导体衬底SB上形成覆盖存储器栅极电极MG的光致抗蚀剂图案(未图示)，并且同时，使硅间隔件SP暴露出来。将光致抗蚀剂图案用作蚀刻掩膜，执行干法蚀刻，以去除硅间隔件SP(图1的步骤S10)。之后去除光致抗蚀剂图案。通过步骤S10的蚀刻步骤，如图11所示去除硅间隔件SP，但是被光致抗蚀剂图案覆盖的存储器栅极电极MG被保留而不被蚀刻。
接下来，通过蚀刻(例如，湿法蚀刻)去除绝缘膜MZ的被暴露出来而未被存储器栅极电极MG覆盖的部分(图2的步骤S11)。图11示出了该阶段。此时，在存储器单元区域1A中，存在于存储器栅极电极MG下方以及在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ被保留而未被去除，并且去除在其他区域中的绝缘膜MZ。如从图11显而易见的，在存储器单元区域1A中，绝缘膜MZ在存储器栅极电极MG与半导体衬底(p阱PW1)之间的区域以及在存储器栅极电极MG与控制栅极电极CG之间的区域中连续地延伸。如上面已经描述的，如图11中由虚线圆圈围绕的放大图所示，绝缘膜MZ是由氧化硅膜MZ1、在氧化硅膜MZ1上的氮化硅膜MZ2、和在氮化硅膜MZ2上的氧化硅膜MZ3制成的堆叠膜。
如上所描述的，在步骤S7至S11中，用于存储器单元的存储器栅极电极MG经由在其中具有电荷存储部的绝缘膜MZ在半导体衬底SB(p阱PW1)上形成，以便与控制栅极电极CG邻近。更加具体地，用于存储器单元的存储器栅极电极MG经由在其中具有电荷存储部的绝缘膜MZ在半导体衬底SB(p阱PW1)上形成，以便经由绝缘膜MZ与控制栅极电极CG邻近。
接下来，通过光刻技术和蚀刻将外围电路区域1B的硅膜PS1a图案化，以如图12所示在外围电路区域1B中形成栅极电极GE1(图2的步骤S12)。
例如，可以按照以下方式执行步骤S12的图案化步骤。具体描述如下，通过光刻技术在形成在外围电路区域1B中的硅膜PS1a上形成光致抗蚀剂图案(未图示)。该光致抗蚀剂图案形成在整个存储器单元区域1A以及在外围电路区域1B中的栅极电极GE1形成区域中。将由此产生的光致抗蚀剂图案用作蚀刻掩膜，通过蚀刻(优选地，干法蚀刻)将在外围电路区域1B中的硅膜PS1a图案化。此时，由于在存储器单元区域1A中的存储器栅极电极MG和控制栅极电极CG都被光致抗蚀剂图案覆盖，所以它们未被蚀刻。然后，去除光致抗蚀剂图案。如图12所示，在外围电路区域1B中形成由图案化的硅膜PS1a形成的栅极电极GE1。
栅极电极GE1是虚设栅极电极(伪栅极电极)，并且稍后将其去除。将去除栅极电极GE1，然后用将在稍后描述的栅极电极GE2替代，从而使得也可以将其视为替代栅极电极或者用于取代的栅极电极。
在外围电路区域1B中，可以通过在步骤S12的图案化步骤中执行的干法蚀刻、或者通过在干法蚀刻之后进行湿法蚀刻，去除绝缘膜GF的未被栅极电极GE1覆盖的部分。
按照这种方式，在外围电路区域1B中，经由绝缘膜GF在半导体衬底SB(p阱PW2)上形成栅极电极GE1。
接下来，如图13所示，通过离子注入形成n-型半导体区域(n型杂质扩散层、延伸层、或者LDD区域)EX1、EX2和EX3(图2的步骤S13)。
在步骤S13中，例如，可以通过将控制栅极电极CG、存储器栅极电极MG和栅极电极GE1用作掩膜(离子注入防止掩膜)而将n型杂质诸如砷(As)或者磷(P)掺杂到半导体衬底SB(p阱PW1和PW2)中，来形成n-型半导体区域EX1、EX2和EX3。此时，在存储器单元区域1A中，将存储器栅极电极MG用作掩膜(离子注入防止掩膜)，将n-型半导体区域EX1形成为与存储器栅极电极MG的侧壁(该侧壁在与经由绝缘膜MZ与控制栅极电极CG相邻的侧壁相对之侧)自对准。在存储器单元区域1A中，将控制栅极电极CG用作掩膜(离子注入防止掩膜)，将n-型半导体区域EX2形成为与控制栅极电极CG的侧壁(该侧壁在与经由绝缘膜MZ与存储器栅极电极MG相邻的侧壁相对之侧)自对准。在外围电路区域1B中，将栅极电极GE1用作掩膜(离子注入防止掩膜)，将n-型半导体区域EX3形成为与栅极电极GE1的两个侧壁自对准。
n-型半导体区域EX1和n-型半导体区域EX2可以用作待形成在存储器单元区域1A中的存储器单元的源极/漏极区域(源极或者漏极区域)的部分。n-型半导体区域EX3可以用作待形成在外围电路区域1B中的MISFET的源极/漏极区域(源极或者漏极区域)的部分。可以通过相同的离子注入步骤来形成n-型半导体区域EX1、n-型半导体区域EX2和n-型半导体区域EX3，但是也可以分别通过不同的离子注入步骤来形成。
接下来，在控制栅极电极CG的和存储器栅极电极MG的相应的侧壁(该侧壁在与经由绝缘膜MZ彼此相邻的侧壁相对之侧)上、以及在栅极电极GE1的侧壁上，形成由绝缘膜制成的侧壁间隔件(侧壁或者侧壁绝缘膜)SW(图2的步骤S14)。侧壁间隔件SW可以视为侧壁绝缘膜。
具体地，可以如下执行步骤S14的侧壁间隔件SW的形成步骤。具体描述如下，首先，如图14所示，通过CVD等，将用于形成侧壁间隔件SW的绝缘膜SWa沉积在半导体衬底SB的整个主表面上。用于形成侧壁间隔件SW的绝缘膜SWa由例如氧化硅膜、氮化硅膜、或者它们的堆叠膜制成。然后，对用于形成侧壁间隔件SW的绝缘膜SWa进行各向异性蚀刻(回蚀刻)，以在将该绝缘膜SWa选择性地余留在控制栅极电极CG和存储器栅极电极MG的侧壁(该侧壁在经由绝缘膜MZ彼此相邻的侧壁相对的之侧)上以及在栅极电极GE的侧壁上的同时，形成如图15所示的侧壁间隔件SW。侧壁间隔件SW经由绝缘膜MZ形成在栅极电极GE1的两个侧壁上、在控制栅极电极CG的在与经由绝缘膜MZ与存储器栅极电极MG相邻的侧壁相对之侧的侧壁上、以及在存储器栅极电极MG的在经由绝缘膜MZ与控制栅极电极CG相邻的侧壁相对之侧的侧壁上。
接下来，如图16所示，通过离子注入形成n+型半导体区域(n型杂质扩散层或者源极/漏极区域)SD1、SD2和SD3(图2的步骤S15)。
在步骤S15中，例如，可以通过将控制栅极电极CG、存储器栅极电极MG、栅极电极GE1、和在它们的侧壁上的侧壁间隔件SW用作掩膜(离子注入防止掩膜)，而将n型杂质诸如砷(As)或者磷(P)离子注入到半导体衬底SB(p阱PW1和PW2)中，来形成n+型半导体区域SD1、SD2和SD3。此时，在存储器单元区域1A中，存储器栅极电极MG和在存储器栅极电极MG的侧壁上的侧壁间隔件SW用作掩膜(离子注入防止掩膜)，从而将n+型半导体区域SD1形成为与在存储器栅极电极MG的侧壁上的侧壁间隔件SW自对准。在存储器单元区域1A中，控制栅极电极CG和在控制栅极电极CG的侧壁上的侧壁间隔件SW用作掩膜(离子注入防止掩膜)，从而将n+型半导体区域SD2形成为与在控制栅极电极CG的侧壁上的侧壁间隔件SW自对准。在外围电路区域1B中，栅极电极GE1和在栅极电极GE1的侧壁上的侧壁间隔件SW用作掩膜(离子注入防止掩膜)，从而将n+型半导体区域SD3形成为与在栅极电极GE1的两个侧壁上的侧壁间隔件SW自对准。结果，形成LDD(轻掺杂漏极)结构。可以通过相同的离子注入步骤来形成n+型半导体区域SD1、n+型半导体区域SD2和n+型半导体区域SD3，但是也可以分别通过不同的离子注入步骤来形成。可替代地，n+型半导体区域SD1和n+型半导体区域SD2可以通过相同的离子注入步骤来形成，而n+型半导体区域SD3可以通过另一离子注入步骤来形成。
如上所描述的，用作存储器晶体管的源极区域的n型半导体区域(对应于稍后描述的图29的半导体区域MS)由n-型半导体区域EX1和具有比n-型半导体区域EX1更高的杂质浓度的n+型半导体区域SD1形成。进一步地，用作控制晶体管的漏极区域的n型半导体区域(对应于图29的半导体区域MD)由n-型半导体区域EX2和具有比n-型半导体区域EX2更高的杂质浓度的n+型半导体区域SD2形成。进一步地，用作在外围电路区域1B中的MISFET的源极/漏极区域(用于源极或者漏极的半导体区域)的n型半导体区域由n-型半导体区域EX3和具有比n-型半导体区域EX3更高的杂质浓度的n+型半导体区域SD3形成。n+型半导体区域SD1具有比n-型半导体区域EX1更高的杂质浓度和更深的结深度，并且n+型半导体区域SD2具有比n-型半导体区域EX2更高的杂质浓度和更深的结深度。n+型半导体区域SD3具有比n-型半导体区域EX3更高的杂质浓度和更深的结深度。
接下来，执行活化退火，作为用于使掺杂到用于源极和漏极的半导体区域(n-型半导体区域EX1、EX2和EX3以及n+型半导体区域SD1、SD2和SD3)中的杂质活化的热处理。
按照这种方式，在存储器单元区域1A中形成非易失性存储器的存储器单元的存储器栅极电极MG、控制栅极电极CG和源极/漏极区域，而在外围电路区域1B中形成用于MIFSET的源极/漏极区域。然而，在外围电路区域1B中，尚未形成待最后使用的栅极电极(稍后描述的栅极电极GE2)。
接下来，形成金属硅化物层SL(图2的步骤S17)。
可以通过执行所谓的自对准硅化物工艺，来形成金属硅化物层SL。更加具体地，可以按照如下形成金属硅化物层SL。
首先，如图17所示，在半导体衬底SB的整个主表面上，包括n+型半导体区域SD1、SD2和SD3的上表面(表面)，形成(沉积)用于形成金属硅化物层SL的金属膜MM，以便覆盖控制栅极电极CG、存储器栅极电极MG、栅极电极GE1和侧壁间隔件SW。作为该金属膜MM，可以使用单金属膜(纯金属膜)或者合金膜，并且金属膜由例如钴(Co)膜、镍(Ni)膜或者镍铂合金膜形成。金属膜可以通过溅射等而形成。对由此产生的半导体衬底SB进行热处理(用于形成金属硅化物层SL的热处理)，以使n+型半导体区域SD1、SD2和SD3、控制栅极电极CG、存储器栅极电极MG和栅极电极GE1中的每一个的上层部(表面层部)都与金属膜MM发生反应，以便形成金属硅化物层SL。结果，如图18所示，在n+型半导体区域SD1、SD2和SD3、控制栅极电极CG、存储器栅极电极MG和栅极电极GE1中的每一个的上部(上表面、表面、或者上层部)上都形成金属硅化物层SL。然后，通过湿法蚀刻等去除金属膜MM的未反应部分。图18示出了在去除之后的截面图。在去除金属膜MM的未反应部分之后，可以再次执行热处理。当金属膜MM是钴膜时，金属硅化物层SL由硅化钴层组成；当金属膜MM是镍膜时，金属硅化物层SL由硅化镍层组成；以及当金属膜MM是镍铂合金膜时，金属硅化物层SL由添加了铂的硅化镍层组成。
由此，执行了所谓的硅化物工艺，以在n+型半导体区域SD1、SD2和SD3的上部上形成金属硅化物层SL。通过该金属硅化物层，可以减小源极或者漏极的电阻。通过使用自对准硅化物工艺，可以在n+型半导体区域SD1、SD2和SD3中的每一个上按照自对准的方式形成金属硅化物层SL。
图18示出了在步骤S17中，金属硅化物层SL不仅形成在n+型半导体区域SD1、SD2和SD3中的每一个的上部上，而且还形成在控制栅极电极CG、存储器栅极电极MG和栅极电极GE1中的每一个的上部(上表面、表面、或者上层部)上。由于不仅使n+型半导体区域SD1、SD2和SD3的上表面(表面)暴露出来，而且还使栅极电极CG、MG和GE1中的每一个的上表面(表面)暴露出来，所以由此形成的金属膜MM通过上面的热处理与栅极电极CG、MG和GE1中的每一个的上层部(表面层部)发生反应，以在栅极电极CG、MG和GE1中的每一个的上部上形成金属硅化物层SL。可以将在控制栅极电极CG上的金属硅化物层SL视为控制栅极电极CG的部分。可以将在存储器栅极电极MG上的金属硅化物层SL视为存储器栅极电极MG的部分。可以将在栅极电极GE1上的金属硅化物层SL视为栅极电极GE1的部分。
然而，在本实施例中，即使在步骤S17中在栅极电极CG、MG和GE1中的每一个的上部上形成金属硅化物层SL，在稍后描述的步骤S19的抛光步骤中也会不可避免地去除在栅极电极CG、MG和GE1中的每一个的上部上的金属硅化物层SL。因此，在本实施例中，在栅极电极CG、MG和GE1中的每一个的上部上形成金属硅化物层SL并非总是必要的。
接下来，如图19所示，在半导体衬底SB的整个主表面上形成(沉积)作为层间绝缘膜的绝缘膜(层间绝缘膜)IL1，从而覆盖控制栅极电极CG、存储器栅极电极MG、栅极电极GE1和侧壁间隔件SW(图2的步骤S18)。
绝缘膜IL1由单个氧化硅膜、或者氮化硅膜和形成在该氮化硅膜上并且比该氮化硅膜更厚的氧化硅膜的堆叠膜形成。绝缘膜IL1可以通过例如CVD而形成。
接下来，通过使用CMP(化学机械抛光)等，对绝缘膜IL1的上表面进行抛光(图2的步骤S19)。
通过步骤S19的抛光步骤，将控制栅极电极CG、存储器栅极电极MG和栅极电极GE1中的每一个的上表面暴露出来，如图20所示。
在步骤S19的抛光步骤中，重点是去除形成在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的上部，并且使绝缘膜MZ的去除的长度(抛光长度)L1大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1>D1)。图21是步骤S19的抛光步骤的示意图，并且该图是紧接在步骤S19的抛光步骤之前的存储器单元区域1A的部分的放大截面图。为了方便理解该图，在图21中未图示出绝缘膜IL1。
在步骤S19的抛光步骤中，执行抛光，直到在图21中用虚线示出的位置为止。在图21中，用虚线示出了在步骤S19的抛光步骤完成之后的抛光面(抛光表面、抛光位置)KM的位置。
具体描述如下，在步骤S19的抛光步骤中，当对绝缘膜IL1进行抛光时，抛光表面到达存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ，并且使绝缘膜MZ从抛光表面暴露出来。进一步继续抛光，以去除存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的上部的预定长度。此时，其间夹设有绝缘膜MZ的控制栅极电极CG和存储器栅极电极MG中的每一个的上部都被抛光，并且连同绝缘膜MZ一起被去除。这意味着，在图21中，在步骤S19中，控制栅极电极CG、存储器栅极电极MG、绝缘膜MZ、侧壁间隔件SW和绝缘膜IL1的位于抛光表面KM上方的部分(然而，在图21中未图示出绝缘膜IL1)。
在本实施例中，在步骤S19的抛光步骤中，将形成在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的去除长度(抛光长度)L1设置为大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1>D1)。在上述图16中示出了在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1，并且当在步骤S15中通过使用离子注入来形成n+型半导体区域SD1和SD2时，该深度D1对应于从半导体衬底SB的表面(上表面)至n+型半导体区域SD1和SD2的底表面的深度(在与半导体衬底SB的主表面基本垂直的方向上的尺寸)。进一步地，在图21中示出了在步骤S19的抛光步骤中的绝缘膜MZ的去除长度(抛光长度)L1，并且该去除长度L1对应于在步骤S19的抛光步骤中绝缘膜MZ的被去除的部分的尺寸(在与半导体衬底SB的主表面基本垂直的方向上的尺寸)。
作为一个示例，当在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1为50nm时，使在步骤S19中形成在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的去除长度(抛光长度)L1大于50nm。
由于在步骤S19的抛光步骤中的抛光长度设置为满足L1>D1，所以在完成步骤S19的抛光步骤之后，控制栅极电极CG、存储器栅极电极MG和栅极电极GE1中的每一个的上表面都暴露出来，如图20所示。当在步骤S17中在控制栅极电极CG、存储器栅极电极MG和栅极电极GE1中的每一个的上部上都形成金属硅化物层SL时，在步骤S19的抛光步骤中也可以去除形成在控制栅极电极CG、存储器栅极电极MG和栅极电极GE1中的每一个的上部上的金属硅化物层SL。
紧接在步骤S18中形成绝缘膜IL1之后，由于控制栅极电极CG、存储器栅极电极MG、栅极电极GE1和侧壁间隔件SW的影响，绝缘膜IL1的上表面可能具有不均匀性或者水平高度差，但是在步骤S19的抛光步骤之后，绝缘膜IL1具有如图20所示的平面化的上表面。
作为另一模式，可以通过使用抛光处理诸如CMP结合干法蚀刻或者湿法蚀刻来执行步骤S19的抛光步骤。
接下来，通过蚀刻去除栅极电极GE1(图3的步骤S20)。
例如按照以下方式来执行步骤S20。首先，如图22所示，在绝缘膜IL1上形成绝缘膜(掩膜层)IL2，该绝缘膜IL2覆盖控制栅极电极CG和存储器栅极电极MG，但是并不覆盖而是露出栅极电极GE1。例如，绝缘膜IL2可以通过在半导体衬底SB上，即在绝缘膜IL1上，形成绝缘膜(用于形成绝缘膜IL2的绝缘膜)来形成，从而覆盖控制栅极电极CG、存储器栅极电极MG和栅极电极GE1，然后通过光刻技术和蚀刻将该绝缘膜图案化。通过步骤S19的抛光步骤，使控制栅极电极CG、存储器栅极电极MG和栅极电极GE1暴露出来。然而，在形成绝缘膜IL2之后，使栅极电极GE1的上表面暴露出来而不被绝缘膜IL2覆盖，并且由绝缘膜IL2覆盖控制栅极电极CG和存储器栅极电极MG从而使得它们不暴露出来。同样，由绝缘膜IL2覆盖存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ，因此使其不暴露出来。因此，将绝缘膜IL2视为是如下的掩膜层：覆盖控制栅极电极CG、存储器栅极电极MG、和存在于控制栅极电极CG和存储器栅极电极MG之间的绝缘膜MZ，并且同时使栅极电极GE1暴露出来。然后，通过蚀刻去除栅极电极GE1。图22示出了在去除了该栅极电极之后的阶段。作为步骤S20的蚀刻，可以使用干法蚀刻或者湿法蚀刻、或者它们的组合。
在步骤S20中的蚀刻或者蚀刻步骤并不指用于形成(图案化)绝缘膜IL2的蚀刻，而是指在形成作为掩膜层的绝缘膜IL2之后用于选择性去除栅极电极GE1的蚀刻。
通过在步骤S20中去除栅极电极GE1，形成沟槽(凹槽、凹部)TR。沟槽TR是已经从其去除了栅极电极GE1的区域，并且直到去除栅极电极GE1为止该沟槽TR对应于存在有栅极电极GE1的区域。沟槽TR的底表面由绝缘膜GF的上表面形成，并且沟槽TR的侧壁(侧表面)由侧壁间隔件SW的侧表面(直到去除栅极电极GE1为止邻接栅极电极GE1的侧壁)形成。
优选地，在绝缘膜IL1、绝缘膜IL2、绝缘膜GF和侧壁间隔件SW比栅极电极GE1更耐蚀刻的情况下，执行在步骤S20中对栅极电极GE1的蚀刻步骤。这意味着，在绝缘膜IL1、绝缘膜IL2、绝缘膜GF和侧壁间隔件SW的蚀刻速率成为小于栅极电极GE1的蚀刻速率的情况下，对栅极电极GE1进行蚀刻。这就使得能够在步骤S20中的栅极电极GE1的蚀刻步骤中，选择性地蚀刻栅极电极GE1。由于栅极电极GE1由硅(多晶硅)制成，所以在步骤S20中可以容易地确保对栅极电极GE1的高蚀刻选择性。结果，在步骤S20中，可以容易地并且适当地实现对栅极电极GE1的选择性去除。
在步骤S20中的栅极电极GE1的蚀刻步骤中，控制栅极电极CG、存储器栅极电极MG、和存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ，已经被绝缘膜IL2覆盖并且尚未暴露出来，从而使得它们被保留而不被蚀刻。因此，在步骤S20中，通过蚀刻去除栅极电极GE1，而控制栅极电极CG、存储器栅极电极MG、和在它们之间的绝缘膜MZ被保留而不被蚀刻。
绝缘膜IL2优选地由与绝缘膜IL1的绝缘材料不同的绝缘材料制成，并且这种绝缘膜IL2有倾向于具有期望的平面形状。例如，当绝缘膜IL1由氧化硅膜制成时，绝缘膜IL2可以由氮化硅膜制成。
接下来，如图23所示，在半导体衬底SB上，即在绝缘膜IL1和IL2上、以及也在沟槽TR的内表面(底表面和侧壁)上，形成绝缘膜HK(图3的步骤S21)。然后，作为用于栅极电极的导电膜的金属膜(导电膜)ME形成在半导体衬底SB上，即在绝缘膜HK上，从而填充沟槽TR(图3的步骤S22)。
在步骤S21中，在沟槽TR中，在沟槽TR的底表面和侧壁(侧表面)上形成绝缘膜HK。使沟槽TR未被绝缘膜HK完全地填充。通过在步骤S22中形成金属膜ME，使沟槽TR被绝缘膜HK和金属膜ME完全地填充。
绝缘膜HK是用于形成在外围电路区域1B中的MISFET的栅极绝缘膜的绝缘膜，并且金属膜ME是用于形成在外围电路区域1B中的MISFET的栅极电极的导电膜。
绝缘膜HK是具有比氮化硅的介电常数更高的介电常数(比介电常数)的绝缘材料膜。绝缘膜HK是所谓的高k膜(高介电常数膜)。术语“高k膜”、“高介电常数膜”、“高介电常数绝缘膜”、或者“高介电常数栅极绝缘膜”指具有比氮化硅膜的介电常数更高的介电常数(比介电常数)的膜。
作为绝缘膜HK，可以使用金属氧化物膜，诸如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜。这些氧化物膜可以包含氮(N)和硅(Si)中的一个或者两个。绝缘膜HK可以通过例如ALD(原子层沉积)或者CVD来形成。针对栅极绝缘膜使用高介电常数膜(此处为绝缘膜HK)是有利的，这是因为使用这种高介电常数膜的栅极绝缘膜可以具有比使用氧化硅膜的栅极绝缘膜更大的物理厚度，从而可以减少泄漏电流。
金属膜ME的示例包括：氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜和铝(Al)膜。如此处使用的术语“金属膜”指表现出金属导电率的导电膜。其不仅是单金属膜(纯金属膜)或者合金膜，也可以是表现出金属导电率的金属复合膜(金属氮化物膜、金属碳化物膜等)。金属膜ME是表现出金属导电率的导电膜，并且其不限于单金属膜(纯金属膜)或者合金膜，而可以是表现出金属导电率的金属复合膜(金属氮化物膜、金属碳化物膜等)。金属膜ME可以是堆叠膜(多个膜的堆叠膜)，并且在这种情况下，堆叠膜的最下层限于金属膜(表现出金属导电率的导电膜)。堆叠膜可以是多个金属膜(表现出金属导电率的导电膜)的堆叠膜。金属膜ME可以通过例如溅射来形成。
作为金属膜ME的优选示例，可以将金属膜ME设置为氮化钛(TiN)膜和在氮化钛膜上的铝(Al)膜的堆叠膜。在这种情况下，在步骤S22中，在绝缘膜HK上形成氮化钛膜之后，在氮化钛膜上形成铝膜，从而填充沟槽TR。铝膜优选地厚于氮化钛膜。由于铝膜具有低电阻，所以将稍后形成的栅极电极GE2可以具有减小的电阻。另外，通过与在稍后形成的栅极电极GE2中的栅极绝缘膜邻接的部分(此处为氮化钛膜)的材料的功函数，可以控制配备有栅极电极GE2的每个MISFET的阈值电压。
接下来，如图24所示，通过抛光处理诸如CMP，去除金属膜ME和绝缘膜HK的在沟槽TR外部的不必要的部分，以用绝缘膜HK和金属膜ME填充沟槽TR(图3的步骤S23)。
在步骤S23中，去除在沟槽TR外部的金属膜ME和绝缘膜HK，从而将绝缘膜HK和金属膜ME余留在沟槽TR中。结果，将绝缘膜HK和金属膜ME余留在沟槽TR中，以填充沟槽TR。这意味着，沟槽TR经由绝缘膜HK由金属膜ME填充。
已经填充了沟槽TR的金属膜ME成为MISFET的栅极电极GE2，并且已经填充了沟槽TR的绝缘膜HK用作MISFET的栅极绝缘膜。这意味着，通过经由绝缘膜HK用金属膜ME来填充沟槽TR，形成了栅极电极GE2。
由此，在沟槽TR中，经由绝缘膜HK(即，在步骤S21、S22和S23中的高介电常数膜)形成栅极电极GE2，该沟槽TR是在步骤S20中已经从其去除了栅极电极GE(即，虚设栅极电极)的区域。栅极电极GE2是用于外围电路的MISFET(即，用于MISFET而非用于存储器单元)的栅极电极。栅极电极GE2是金属栅极电极。
在本实施例中，栅极电极GE1被去除并且被用栅极电极GE2替代，并且将该栅极电极GE2用作外围电路区域1B的MISFET的栅极电极。因此，栅极电极GE1是虚设栅极电极(伪栅极电极)并且可以将其视为替代栅极电极或者用于取代的栅极电极，而可以将栅极电极GE2视为配置MISFET的栅极电极。
在本实施例中，栅极电极GE2由金属膜ME制成，从而使得可以将栅极电极GE2视为金属栅极电极。形成为金属栅极电极的栅极电极GE2是有利的，这是因为其可以抑制栅极电极GE2的耗尽现象，从而消除寄生电容。栅极电极GE2是有利的，还因为其可以缩小晶体管元件的大小(减小栅极绝缘膜的厚度)。
在外围电路区域1B中，在沟槽TR的底表面和侧壁上形成绝缘膜HK，并且栅极电极GE2在其底表面和侧壁(侧表面)处邻接绝缘膜HK。栅极电极GE2和半导体衬底SB(p阱PW2)在其间具有绝缘膜GF和绝缘膜HK，而栅极电极GE2和侧壁间隔件SW在其间具有绝缘膜HK。在栅极电极GE2正下方的绝缘膜GF和HK用作MISFET的栅极绝缘膜，并且具有高介电常数的绝缘膜HK用作高介电常数栅极绝缘膜。
在步骤S23中，可以抛光并且去除绝缘膜IL2。因此，当执行步骤S23时，使控制栅极电极CG和存储器栅极电极MG中的每一个的上表面暴露出来。
在上述对本实施例的说明中，在步骤S20中通过蚀刻去除栅极电极GE1，然后在步骤21中形成绝缘膜HK，而不从沟槽TR的底部去除绝缘膜GF。在这种情况下，在外围电路区域1B中，绝缘膜HK和半导体衬底SB(p阱PW2)在其间(在其间的界面处)具有作为界面层的绝缘膜GF。
作为另一模式，在步骤S20中通过蚀刻去除栅极电极GE1之后、并且在步骤S21中形成绝缘膜HK之前，可以从沟槽TR的底部去除绝缘膜GF。在这种情况下，更加优选地是从沟槽TR去除绝缘膜GF，在半导体衬底SB(p阱PW2)的暴露在沟槽TR的底部处的表面上形成由氧化硅膜或者氮氧化硅膜制成的界面层，然后在步骤S21中形成绝缘膜HK。然后，绝缘膜HK和半导体衬底SB(p阱PW2)在其间(在其间的界面处)具有由氧化硅膜或者氮氧化硅膜制成的界面层。
通过在绝缘膜HK与半导体衬底SB(p阱PW2)之间的界面处设置由薄的氧化硅膜或者氮氧化硅膜制成的界面层，而不形成作为直接在半导体衬底SB的表面(硅表面)上的高介电常数膜的绝缘膜HK，可以减少缺陷诸如陷阱能级的数量，这导致驱动能力或者可靠性得到改进。
在本实施例中，在步骤S20中通过蚀刻去除栅极电极GE1之后，形成高介电常数栅极绝缘膜(此处，绝缘膜HK)。
作为另一模式，在形成栅极电极GE1之前，形成用于待形成在外围电路区域1B中的金属栅极型MISFET的高介电常数栅极绝缘膜。在这种情况下，在步骤20中通过蚀刻去除栅极电极GE1之后，可以执行步骤S22的金属膜ME的形成步骤，而不执行在步骤S21中的绝缘膜HK的形成步骤。例如，在外围电路区域1B中，在绝缘膜GF上形成对应于绝缘膜HK的高介电常数膜(高介电常数绝缘膜)，然后，形成硅膜PS1。更加具体地，在步骤S4中形成绝缘膜GF之后，在半导体衬底SB的整个主表面上形成对应于绝缘膜HK的高介电常数膜。然后，在余留在外围电路区域1B中的高介电常数膜同时，从存储器单元区域1A选择性地去除高介电常数膜。然后，可以形成硅膜PS1。当形成栅极电极GE1时，栅极电极GE1在其下方具有高介电常数栅极绝缘膜。在这种情况下，由于已经形成了高介电常数栅极绝缘膜，所以，在步骤S20中通过蚀刻去除栅极电极GE1之后，仅仅有必要执行在步骤S22中的金属膜ME的形成步骤，而不执行在步骤21中的绝缘膜HK的形成步骤。
接下来，如图25所示，在绝缘膜IL1上形成绝缘膜(掩膜层)IL3，该绝缘膜(掩膜层)IL3覆盖整个外围电路区域1B、而露出在存储器单元区域1A中的控制栅极电极CG和存储器栅极电极MG。例如，可以通过在绝缘膜IL1上形成绝缘膜(用于形成绝缘膜IL3的绝缘膜)从而覆盖整个存储器单元区域1A和整个外围电路区域1B，然后通过光刻技术和蚀刻将由此产生的绝缘膜图案化，来形成绝缘膜IL3。当形成绝缘膜IL3时，使控制栅极电极CG和存储器栅极电极MG中的每一个的上表面暴露出来，而不被绝缘膜IL3覆盖；而使栅极电极GE2被绝缘膜IL3覆盖，从而不被暴露出来。
绝缘膜IL3优选地由与绝缘膜IL1的绝缘材料不同的绝缘材料形成。这方便形成具有期望的平面形状的绝缘膜IL3。例如，当绝缘膜IL1由氧化硅膜形成时，绝缘膜IL3可以由氮化硅膜形成。
接下来，在控制栅极电极CG和存储器栅极电极MG中的每一个的上部分上形成金属硅化物层SL2(图3的步骤S24)。
可以通过所谓的自对准硅化物工艺来形成金属硅化物层SL2。更加具体地，可以按照以下方式来形成金属硅化物层SL2。
首先，在绝缘膜IL1和IL3上，包括控制栅极电极CG和存储器栅极电极MG的上表面(表面)上，形成(沉积)用于形成金属硅化物层SL2的金属膜。作为用于形成金属硅化物层SL2的金属膜，可以使用单金属膜(纯金属膜)或者合金膜。金属膜可以由例如钴(Co)膜、镍(Ni)膜、或者镍铂合金膜形成，并且可以通过溅射等而形成。然后，对半导体衬底SB进行热处理(用于形成金属硅化物层SL2的热处理)，以使控制栅极电极CG和存储器栅极电极MG中的每一个的上层部(表面层部)与用于形成金属硅化物层SL2的金属膜发生反应。结果，如图25所示，在控制栅极电极CG和存储器栅极电极MG中的每一个的上部(上表面、表面、上层部)上形成金属硅化物层SL2。然后，通过湿法蚀刻等去除金属膜(用于形成金属硅化物层SL2的金属膜)的未反应部分。图25是在去除未反应部分之后的截面图。在去除金属膜(用于形成金属硅化物层SL2的金属膜)的未反应部分之后，可以再次执行热处理。
作为金属硅化物层SL2，例如，可以使用硅化钴层(当用于形成金属硅化物层SL2的金属膜是钴膜时)、硅化镍层(当用于形成金属硅化物层SL2的金属膜是镍膜时)、或者硅化镍铂层(当用于形成金属硅化物层SL2的金属膜是镍铂合金膜时)。
由此，通过所谓的自对准硅化物工艺，在控制栅极电极CG和存储器栅极电极MG中的每一个的上部上都按照自对准的方式形成金属硅化物层SL2。这可以减小控制栅极电极CG和存储器栅极电极MG的电阻。
金属硅化物层SL2在用绝缘膜IL3覆盖作为金属栅极电极的栅极电极GE2的同时，通过自对准硅化物工艺来形成。这可以适当地防止作为金属栅极电极的栅极电极GE2受到自对准硅化物工艺的影响。
在上述对本实施例的说明中，在控制栅极电极CG和存储器栅极电极MG中的每一个的上部上都形成金属硅化物层SL2。作为另一模式，在控制栅极电极CG和存储器栅极电极MG中的每一个的上部上都不形成金属硅化物层SL2。当在控制栅极电极CG和存储器栅极电极MG中的每一个上都不形成金属硅化物层SL2时，可以省略绝缘膜IL3的形成步骤、以及通过自对准硅化物工艺在步骤S24中形成金属硅化物层SL2的步骤。
接下来，如图26所示，在半导体衬底SB的整个主表面上形成(沉积)作为层间绝缘膜的绝缘膜(层间绝缘膜)IL4(图3的步骤S25)。
在图26中，在通过蚀刻等去除绝缘膜IL3之后，形成绝缘膜IL4。在这种情况下，在绝缘膜IL1上形成绝缘膜IL4，从而覆盖控制栅极电极CG、存储器栅极电极MG、栅极电极GE2和侧壁间隔件SW。作为另一模式，可以在不去除绝缘膜IL3的情况下形成绝缘膜IL4。在这种情况下，在绝缘膜IL1和绝缘膜IL3上形成绝缘膜IL4，从而覆盖控制栅极电极CG、存储器栅极电极MG和侧壁间隔件SW。
作为绝缘膜IL4，例如，可以使用主要由氧化硅组成的基于氧化硅的绝缘膜。在形成绝缘膜IL4之后，可以通过CMP等对绝缘膜IL4的上表面进行抛光，以增强绝缘膜IL4的上表面的平整度。
接下来，将已经通过光刻技术形成在绝缘膜IL4上的光致抗蚀剂图案(未图示)用作蚀刻掩膜，对绝缘膜IL4和IL1进行干法蚀刻，以在绝缘膜IL4和IL1中形成接触孔(开口部或者通孔)CT，如图27所示(图3的步骤S26)。
接下来，在接触孔CT中形成由钨(W)等制成的导电塞PG，作为耦合导体部(图3的步骤S27)。
例如，通过在绝缘膜IL4上，包括在接触孔CT的内部(在底表面和侧壁上)，形成阻挡导体膜，来形成塞PG。阻挡导体膜由例如钛膜、氮化钛膜、或者它们的堆叠膜制成。然后，在阻挡导体膜上形成由钨膜等制成的主导体膜，从而填充接触孔CT，之后通过CMP或者回蚀刻去除主导体膜和阻挡导体膜的在接触孔CT外部的不必要的部分，以形成塞PG。为了简化该图，图27将配置塞PG的阻挡导体膜和主导体膜(钨膜)示出为一个膜。
在n+型半导体区域SD1、SD2和SD3、控制栅极电极CG、存储器栅极电极MG、栅极电极GE2等上，形成接触孔CT和嵌入在该接触孔CT中的塞PG。图27的截面图示出了n+型半导体区域SD1、SD2和SD3的从接触孔CT的底部暴露出来并且电耦合至嵌入在接触孔CT中的塞PG的部分(在表面上的金属硅化物层SL)的截面。
接下来，在其中具有塞PG的绝缘膜IL4上，形成作为第一层布线的布线(布线层)M1(图3的步骤S28)。接下来，将对通过使用大马士革技术(此处为单大马士革技术)来形成该布线M1做出说明。
首先，如图28所示，在其中具有塞PG的绝缘膜IL4上形成绝缘膜IL5。绝缘膜IL5可以是多个绝缘膜的堆叠膜。通过将光致抗蚀剂图案(未图示)用作蚀刻掩膜进行干法蚀刻，在绝缘膜IL5的预定区域中形成布线沟槽(用于布线的沟槽)。然后，在绝缘膜IL5上，包括布线沟槽的底表面和侧壁上，形成阻挡导体膜。该阻挡导体膜由例如氮化钛膜、钽膜、或者氮化钽膜等制成。然后，通过CVD、溅射等在阻挡导体膜上形成铜种子层，然后通过电镀等在种子层上形成铜镀膜，以使用铜镀膜来填充布线沟槽。然后，通过CMP去除在布线沟槽外部的区域中的主导体膜(铜镀膜和种子层)和阻挡导体膜，以形成第一层布线M1，该第一层布线M1具有埋入在布线沟槽中的作为主要导电材料的铜。图28示出了作为一个整体的配置了布线M1的阻挡导体膜、种子层和铜镀膜，以便简化该图。
布线M1经由塞PG而电耦合至n+型半导体区域SD1、n+型半导体区域SD2，n+型半导体区域SD3、控制栅极电极CG、存储器栅极电极MG、栅极电极GE2等。然后，通过双大马士革技术等形成第二层布线或者上层布线，但是此处省略了对它们的图示和说明。布线M1和上布线不限于大马士革布线，并且它们可以通过将布线导体膜图案化而形成。例如，它们可以是钨布线或者铝布线。
本实施例的半导体器件如上文所描述地制造。
<半导体器件的结构>
接下来，将参照图29和图30对在本实施例的半导体器件中的非易失性存储器的存储器单元的配置进行描述。
图29是本实施例的半导体器件的局部截面图，其中示出了非易失性存储器的存储器单元区域的局部截面图。图30是存储器单元的等效电路图。为了简化该图，图29从在图28中示出的结构省略了绝缘膜IL1、IL4和IL5、接触孔CT、塞PG和布线M1。
如图29所示，半导体衬底SB在其上具有由存储器晶体管和控制晶体管组成的非易失性存储器的存储器单元MC。实际的半导体衬底在其上具有阵列形式的多个存储器单元MC。每个存储器单元区域通过元件隔离区域(其对应于元件隔离区域ST，但是未在图29中示出)与其他区域电隔离。
如图29和图30所示，在本实施例的半导体器件中的非易失性存储器的存储器单元MC为分离栅极型存储器单元，其中两个MISFET，即，具有控制栅极电极CG的控制晶体管和具有存储器栅极电极MG的存储器晶体管已经彼此耦合。
此处，具有包括电荷存储部(电荷存储层)的栅极绝缘膜和存储器栅极电极MG的MISFET称为“存储器晶体管”，而具有栅极绝缘膜和控制栅极电极CG的MISFET称为“控制晶体管”。因此，存储器栅极电极MG是存储器晶体管的栅极电极，并且控制栅极电极CG是控制晶体管的栅极电极。控制栅极电极CG和存储器栅极电极MG是配置非易失性存储器的存储器单元的栅极电极。
控制晶体管是存储器单元选择晶体管，从而使得可以将其视为选择晶体管。因此，可以将控制栅极电极CG视为选择栅极电极。存储器晶体管是用于存储器的晶体管。
接下来将对存储器单元MC的配置进行具体地描述。
如图29所示，非易失性存储器的存储器单元MC具有：用于源极和漏极的n型半导体区域MS和MD，其形成在半导体衬底SB的p阱PW1中；控制栅极电极CG，其形成在半导体衬底SB(p阱PW1)上；以及存储器栅极电极MG，其形成在半导体衬底SB(p阱PW1)上并且与控制栅极电极CG相邻。非易失性存储器的存储器单元MC进一步具有：绝缘膜(栅极绝缘膜)GF，其形成在栅极电极CG与半导体衬底SB(p阱PW1)之间；以及绝缘膜MZ，其形成在存储器栅极电极MG与半导体衬底SB(p阱PW1)之间。
控制栅极电极CG和存储器栅极电极MG沿着半导体衬底SB的主表面延伸并且并排地布置，同时具有在它们面朝彼此的侧表面之间的绝缘膜MZ。控制栅极电极CG和存储器栅极电极MG在与图29或者图10至图28的纸表面垂直的方向上延伸。控制栅极电极CG和存储器栅极电极MG经由绝缘膜GF或者绝缘膜MZ形成在半导体衬底SB(p阱PW1)上在半导体区域MD与半导体区域MS之间。存储器栅极电极MG放置在半导体区域MS之侧，并且控制栅极电极CG放置在半导体区域MD之侧。然而，控制栅极电极CG和存储器栅极电极MG分别经由绝缘膜GF和经由绝缘膜MZ位于半导体衬底SB上。
控制栅极电极CG和存储器栅极电极MG彼此相邻，具有栅极绝缘膜MZ在它们之间。绝缘膜MZ在存储器栅极电极MG与半导体衬底SB(p阱PW1)之间的区域中以及在存储器栅极电极MG与控制栅极电极CG之间的区域中延伸。
形成在控制栅极电极CG与半导体衬底SB(p阱PW1)之间的绝缘膜GF，即在控制栅极电极CG下方的绝缘膜GF，用作控制晶体管的栅极绝缘膜。在存储器栅极电极MG与半导体衬底SB(p阱PW1)之间的绝缘膜MZ，即在存储器栅极电极MG下方的绝缘膜MZ，用作存储器晶体管的栅极绝缘膜(在其中具有电荷存储部的栅极绝缘膜)。在存储器栅极电极MG与半导体衬底SB(p阱PW1)之间的绝缘膜MZ用作存储器晶体管的栅极绝缘膜，而在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ用作用于在存储器栅极电极MG与控制栅极电极CG之间进行绝缘(电隔离)的绝缘膜。
绝缘膜MZ的氮化硅膜MZ2是用于存储电荷的绝缘膜，并且用作电荷存储层(电荷存储部)。这意味着，氮化硅膜MZ2是形成在绝缘膜MZ中的陷阱绝缘膜。因此，可以将绝缘膜MZ视为在其中具有电荷存储部的绝缘膜(此处为氮化硅膜MZ2)。
分别在氮化硅膜MZ2之上和之下的氧化硅膜MZ3和氧化硅膜MZ1可以用作电荷阻挡层或者电荷限制层。在存储器栅极电极MG与半导体衬底SB之间的绝缘膜MZ中，氮化硅膜MZ2夹设在氧化硅膜MZ3与氧化硅膜MZ1之间。这种结构使得能够将电荷存储在氮化硅膜MZ2中。
半导体区域MS和半导体区域MD中的每一个都是用于源极或者漏极的半导体区域。这意味着，半导体区域MS是用作源极区域或者漏极区域中的一个的半导体区域，而半导体区域MD是用作源极区域或者漏极区域中的另一个的半导体区域。此处，半导体区域MS是用作源极区域的半导体区域，而半导体区域MD是用作漏极区域的半导体区域。半导体区域MS和MD是掺杂有n型杂质的半导体区域，并且它们中的每一个都具有LDD结构。这意味着，用于源极的半导体区域MS具有n-型半导体区域EX1(延伸区域)和n+型半导体区域SD1(源极区域)，该n+型半导体区域SD1具有比n-型半导体区域EX1的杂质浓度更高的杂质浓度。用于漏极的半导体区域MD具有n-型半导体区域EX2(延伸区域)和n+型半导体区域SD2(漏极区域)，该n+型半导体区域SD2具有比n-型半导体区域EX2的杂质浓度更高的杂质浓度。
半导体区域MS是用于源极或者漏极的半导体区域，并且形成在半导体衬底SB中的在栅极长度方向(存储器栅极电极MG的栅极长度方向)上与存储器栅极电极MG相邻的位置处。半导体区域MD是用于源极或者漏极的半导体区域，并且形成在半导体衬底SB中的在栅极长度方向(控制栅极电极CG的栅极长度方向)上与控制栅极电极CG相邻的位置处。
存储器栅极电极MG和控制栅极电极CG在它们的彼此不相邻的侧壁上具有由绝缘体(绝缘膜)制成的侧壁间隔件SW。
源极部的n-型半导体区域EX1形成为与存储器栅极电极MG自对准，而n+型半导体区域SD1形成为与在存储器栅极电极MG的侧壁上的侧壁间隔件SW自对准。在这样制造的半导体器件中，轻掺杂n-型半导体区域EX1形成在存储器栅极电极MG的侧壁上的侧壁间隔件SW下方，并且重掺杂n+型半导体区域SD1形成在轻掺杂n-型半导体区域EX1外侧。因此，轻掺杂n-型半导体区域EX1与存储器晶体管的沟道区域相邻，并且重掺杂n+型半导体区域SD1与轻掺杂n-型半导体区域EX1相邻、并且与存储器晶体管的沟道区域隔离开对应于n-型半导体区域EX1的距离。
漏极部的n-型半导体区域EX2形成为与控制栅极电极CG自对准，而n+型半导体区域SD2形成为与在控制栅极电极CG的侧壁上的侧壁间隔件SW自对准。在这样制造的半导体器件中，轻掺杂n-型半导体区域EX2形成在控制栅极电极CG的侧壁上的侧壁间隔件SW下方，并且重掺杂n+型半导体区域SD2形成在轻掺杂n-型半导体区域EX2外侧。因此，轻掺杂n-型半导体区域EX2与控制晶体管的沟道区域相邻，并且重掺杂n+型半导体区域SD2与轻掺杂n-型半导体区域EX2相邻、并且与控制晶体管的沟道区域隔离开对应于n-型半导体区域EX2的距离。
存储器晶体管的沟道区域形成在存储器栅极电极MG下方的绝缘膜MZ下方。控制晶体管的沟道区域形成在控制栅极电极CG的绝缘膜GF下方。
n+型半导体区域SD1和SD2在其上具有通过自动准硅化物技术等形成的金属硅化物层SL。存储器栅极电极MG和控制栅极电极CG中的每一个在其上具有通过自动准硅化物技术等形成的金属硅化物层SL2，但是可以省略在存储器栅极电极MG和控制栅极电极CG上形成金属硅化物层SL2。
<非易失性存储器的操作>
接下来，将参照图31对非易失性存储器的操作示例进行描述。
图31是示出了在本实施例中在“写入”、“擦除”和“读出”期间针对所选择的存储器单元的每个部位的电压施加条件的一个示例的表格。在图31中的表格中，列出了施加至存储器栅极电极MG的电压Vmg、施加至源极区域(半导体区域MS)的电压Vs、施加至控制栅极电极CG的电压Vcg、施加至漏极区域(半导体区域MD)的电压Vd、和施加至在如图29和图30所示的存储器单元中的p阱PW1的基极电压Vb。在图31的表格中示出的这些电压是电压施加条件的优选示例。条件不限于这些电压施加条件，而是，若必要，可以做出各种改变。进一步地，在本实施例中，将向在存储器晶体管的绝缘膜MZ中的作为电荷存储部的氮化硅膜MZ2中注入电子和注入空穴分别定义为“写入”和“擦除”。
在图31的表格中，列A对应于使用SSI方法进行写入并且使用BTBT方法进行擦除的情况，列B对应于使用SSI方法进行写入并且使用FN方法进行擦除的情况，列C对应于使用FN方法进行写入并且使用BTBT方法进行擦除的情况，而列D对应于使用FN方法进行写入并且使用FN方法进行擦除的情况。
可以将SSI方法视为通过将热电子注入到氮化硅膜MZ2中来写入存储器单元的操作方法。可以将BTBT方法视为通过将热空穴注入到氮化硅膜MZ2中来擦除存储器单元的操作方法。可以将FN方法视为通过使电子或者空穴遂穿来执行写入或者擦除存储器单元的操作方法。接下来将换一种方式来表示FN方法。可以将FN写入方法视为通过利用PN遂穿效应而将电子注入到氮化硅膜MZ2中来写入存储器单元的操作方法，并且可以将FN擦除方法视为通过利用FN遂穿效应而将空穴注入到氮化硅膜MZ2中来擦除存储器单元的操作方法。将对它们进行具体地描述。
写入方法包括：所谓的SSI(源极侧注入)方法，即，通过利用源极侧注入进行热电子注入来执行写入的写入方法(热电子注入写入方法)；以及所谓的FN方法，即，通过FN(福勒诺德海姆)遂穿来执行写入的写入方法(遂穿写入方法)。
在SSI写入中，例如，通过向所选择的执行写入操作的存储器单元的相应部位施加如在图31的表格中的列A或者列B中的“写入操作电压”所示的电压(Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V)，并且将电子注入到在所选择的存储器单元的绝缘膜MZ中的氮化硅膜MZ2中，来执行写入。在这种情况下，在两个栅极电极(存储器栅极电极MG与控制栅极电极CG)下方和之间的沟道区域(在源极与漏极之间)中生成热电子，并且将热电子注入到在存储器栅极电极MG下方的绝缘膜MZ中的作为电荷存储部的氮化硅膜MZ2中。注入的热电子(电子)被捕获在栅极绝缘膜MZ中的氮化硅膜MZ2中的陷阱能级中。这导致存储器晶体管的阈值电压增大。结果，使存储器晶体管进入写入状态。
在FN写入中，例如，通过向所选择的执行写入的存储器单元的相应部位施加如在图31的表格中的列C或者列D中的“写入操作电压”所示的电压(Vmg＝-12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)，并且将已经从存储器栅极电极MG遂穿的电子注入到在所选择的存储器单元的绝缘膜MZ中的氮化硅膜MZ2中，来执行写入。在这种情况下，电子被注入到绝缘膜MZ中，通过FN遂穿(FN遂穿效应)从存储器栅极电极MG遂穿通过氧化硅膜MZ3，并且被捕获在绝缘膜MZ中的氮化硅膜MZ2中的陷阱能级中。这导致存储器晶体管的阈值电压增大。结果，使存储器晶体管进入写入状态。
在FN写入中，也可以通过使电子从半导体衬底SB遂穿并且将电子注入到在绝缘膜MZ中的氮化硅膜MZ2中，来执行写入。在这种情况下，写入操作电压例如是通过反转在图31的表格中的列C或者列D中的“写入操作电压”的极性而获得的电压。
擦除方法包括：所谓的BTBT方法，即，通过利用BTBT(带到带遂穿：带间遂穿现象)注入热空穴来执行擦除的擦除方法；以及所谓的FN方法，即，通过利用FN(福勒诺德汉姆)遂穿来执行擦除的擦除方法(遂穿擦除方法)。
在BTBT擦除中，通过将由BTBT生成的空穴注入到电荷存储部(在绝缘膜MZ中的氮化硅膜MZ2)中来执行擦除。例如，向所选择的执行擦除的存储器单元的相应部位施加如在图31的表格中的列A或者列C中的“擦除操作电压”所示的电压(Vmg＝-6V、Vs＝6V、Vcg＝0V、Vd＝断开、Vb＝0V)。由此，通过BTBT现象生成空穴，并且通过在电场作用下进行加速，将空穴注入到在所选择的存储器单元的绝缘膜MZ中的氮化硅膜MZ2中。这导致存储器晶体管的阈值电压减小。结果，使存储器晶体管进入擦除状态。
在FN擦除中，例如，通过向所选择的执行擦除的存储器单元的相应部位施加如在图31的表格中的列B或者列D中的“擦除操作电压”所示的电压(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)，并且将已经从在所选择的存储器单元中的存储器栅极电极MG遂穿的空穴注入在绝缘膜MZ中的氮化硅膜MZ2中，来执行擦除。在这种情况下，通过FN遂穿(FN遂穿效应)从存储器栅极电极MG遂穿通过氧化硅膜MZ3的空穴被注入到绝缘膜MZ中，并且被捕获在绝缘膜MZ中的氮化硅膜MZ2中的陷阱能级中。这导致存储器晶体管的阈值电压减小。结果，使存储器晶体管进入擦除状态。
在FN擦除中，也可以通过从半导体衬底SB遂穿空穴并且将这些空穴注入到在绝缘膜MZ中的氮化硅膜MZ2中，来执行擦除。在这种情况下，擦除操作电压例如是通过反转在图31的表格中的列B或者列D中的“擦除操作电压”的极性而获得的电压。
进一步地，当通过FN方法来执行写入或者擦除时(在操作方法B、C或者D的情况下)，以及当将电荷从存储器栅极电极MG遂穿到氮化硅膜MZ2中时，优选地使氧化硅膜MZ3的厚度小于氧化硅膜MZ1的厚度。另一方面，当通过FN方法来执行写入或者擦除(在操作方法B、C、或者D的情况下)，以及当将从半导体衬底SB遂穿的电荷注入到氮化硅膜MZ2中时，优选地使氧化硅膜MZ1的厚度小于氧化硅膜MZ3的厚度。进一步地，当通过SSI方法来执行写入并且通过BTBT方法来执行擦除(在操作方法A的情况下)时，优选地使氧化硅膜MZ3的厚度大于或等于氧化硅膜MZ1的厚度。
在读出时，例如，向所选择的执行读出的存储器单元的相应部位施加如在图31的表格中的列A、列B、列C、或者列D中的“读出操作电压”所示的电压。可以通过将在读出时施加至存储器栅极电极MG的电压Vmg定义为在存储器晶体管在写入状态中的阈值电压与在擦除状态中的阈值电压之间的值，来区分写入状态和擦除状态。
<本发明人的研究>
分离栅极型存储器单元具有控制栅极电极(对应于控制栅极电极CG)和存储器栅极电极(对应于存储器栅极电极MG)。通过位于控制栅极电极与存储器栅极电极之间的绝缘膜(对应于绝缘膜MZ)，使控制栅极电极和存储器栅极电极彼此绝缘。当位于控制栅极电极与存储器栅极电极之间的绝缘膜具有低击穿电压区域时，可能通过充当泄漏路径(泄漏路线)的低击穿电压区域，在控制栅极电极和存储器栅极电极之间，发生泄漏。当位于控制栅极电极与存储器栅极电极之间的绝缘膜具有低击穿电压区域时，由于在控制栅极电极与存储器栅极电极之间的电位差增加的影响，而发生介电击穿，这可以导致在控制栅极电极与存储器栅极电极之间的短路。因此，如果在半导体器件中，位于控制栅极电极与存储器栅极电极之间的绝缘膜具有低击穿电压区域，那么这种半导体器件具有劣化的可靠性。
本发明人的研究已经揭示出，在用于形成分离栅极型存储器单元的源极/漏极区域的离子注入步骤中，不期望地将杂质注入到了位于控制栅极电极与存储器栅极电极之间的绝缘膜中，并且在该注入有杂质的区域中，绝缘膜具有减小的击穿电压。这很可能在控制栅极电极与存储器栅极电极之间造成泄漏或者短路，并且造成，由此获得的半导体器件具有劣化的可靠性。将参照图32对该缺点进行具体地描述。
图32是半导体器件在其制造步骤期间的局部截面图，并且该图是存储器单元区域1A的部分的放大截面图。该图示出了紧接在步骤S15中执行了离子注入以便形成n+型半导体区域SD1和SD2之后的阶段。
配置存储器单元的源极/漏极区域由n-型半导体区域EX1和EX2以及n+型半导体区域SD1和SD2组成。通过使用离子注入来形成这些n-型半导体区域EX1和EX2以及n+型半导体区域SD1和SD2。在用于形成n-型半导体区域EX1和EX2以及n+型半导体区域SD1和SD2的离子注入步骤(对应于步骤S13和S15)中，不仅将n型杂质注入到在存储器单元区域1A中的半导体衬底SB(p阱PW1)中，而且还将n型杂质注入到绝缘膜MZ的形成在控制栅极电极CG与存储器栅极电极MG之间的上部中。
当在离子注入步骤期间将杂质注入到位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中时，绝缘膜MZ在绝缘膜MZ的已经注入有杂质的区域中被破坏。另外，由于在绝缘膜MZ中的大量杂质的影响，绝缘膜MZ不可避免地具有减小的击穿电压。
用于形成n+型半导体区域SD1和SD2的离子注入比用于形成n-型半导体区域EX1和EX2的离子注入要求更大的剂量和更大的离子能量。由于用于形成n+型半导体区域SD1和SD2的离子注入，而非由于用于形成n-型半导体区域EX1和EX2的离子注入，很可能发生不可避免地将杂质注入到形成在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中的现象，并且因此造成绝缘膜MZ的击穿电压的减小。在图32中，在绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的区域RG1中，该区域由虚线围绕(绝缘膜MZ的上部)，由于用于形成n+型半导体区域SD1和SD2的离子注入而不可避免地将杂质注入到绝缘膜MZ中，并且造成，绝缘膜MZ具有减小的击穿电压。
控制栅极电极CG和存储器栅极电极MG通过存在于其间的绝缘膜MZ而彼此绝缘。当这样制造的半导体器件具有已经通过离子注入而注入有杂质的区域时，在存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中，由于在该区域中的绝缘膜MZ的击穿电压的减小的影响，而可能在控制栅极电极CG与存储器栅极电极MG之间发生泄漏。另外，在控制栅极电极CG与存储器栅极电极MG之间的电位差的增加(若存在)造成介电击穿，这可能在控制栅极电极CG与存储器栅极电极MG之间引起短路。因此，当这样制造的半导体器件具有已经通过离子注入而注入有杂质的区域时，在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中，半导体器件可能具有劣化的可靠性。
<主要特征和优点>
本实施例的主要特征中的一个是，在步骤S19的抛光步骤中，去除绝缘膜MZ的形成在控制栅极电极CG与存储器栅极电极MG之间的上部，并且使绝缘膜MZ的去除长度(抛光长度)L1大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1>D1)。
如上所描述的，绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的上部(近乎对应于在图32的区域RG1中的绝缘膜MZ)具有低击穿电压，这是因为通过用于形成n+型半导体区域SD1和SD2的离子注入(对应于步骤S15)而注入了杂质。
然而，在本实施例中，通过图S19的抛光步骤，去除绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的并且由于用于形成n+型半导体区域SD1和SD2的离子注入(对应于步骤S15)而注入了杂质的区域。
由于杂质由于用于形成n+型半导体区域SD1和SD2的离子注入而被注入到半导体衬底SB中的注入深度为深度D1，所以将杂质注入到存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中的注入深度与深度D1大致相同。如果在步骤S19的抛光步骤中使绝缘膜MZ的去除长度(抛光长度)L1大于深度D1(这意味着，L1>D1)，那么，可以通过步骤S19的抛光步骤而去除绝缘膜MZ的已经由于用于形成n+型半导体区域SD1和SD2的离子注入而注入有杂质的整个区域。
因此，在步骤S19的抛光步骤之后，存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜几乎不具有已经由于用于形成n+型半导体区域SD1和SD2的离子注入而注入有杂质的区域。这意味着，在这样制造的半导体器件中，存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ几乎不具有由于杂质由于用于形成n+型半导体区域SD1和SD2的离子注入而被注入的影响而具有减小的击穿电压的该区域。在这样制造的半导体器件中，存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ可以具有改进的击穿电压。因此，这样制造的半导体器件可以具有改进的可靠性。例如，在这样制造的半导体器件中，可以抑制或者防止在控制栅极电极CG与存储器栅极电极MG之间的泄漏电流。进一步地，可以抑制或者防止可能由于在控制栅极电极CG与存储器栅极电极MG之间的电位差的增加的影响而发生的在控制栅极电极CG与存储器栅极电极MG之间的介电击穿以及由此导致的短路。
用于形成n-型半导体区域EX1和EX2的离子注入的注入深度小于用于形成n+型半导体区域SD1和SD2的离子注入的注入深度。在用于形成n-型半导体区域EX1和EX2的离子注入中，将杂质注入到半导体衬底SB中的注入深度小于深度D1，从而使得将杂质注入到位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中的注入深度也成为小于深度D1。通过使在步骤S19的抛光步骤中的绝缘膜MZ的去除长度(抛光长度)L1大于深度D1(意味着，L1>D1)，可以通过步骤S19的抛光步骤，去除绝缘膜MZ的已经由于用于形成n-型半导体区域EX1和EX2的离子注入而注入有杂质的几乎整个区域(部分)。
因此，在步骤S19的抛光步骤之后，甚至是由于用于形成n-型半导体区域EX1和EX2的离子注入、或者由于用于形成n+型半导体区域SD1和SD2的离子注入，几乎无杂质已经被注入到位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中。在这样制造的半导体器件中，位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ因此几乎免于由于用于形成n-型半导体区域EX1和EX2的离子注入而造成的击穿电压的减小的影响、或者几乎免于由于用于形成n+型半导体区域SD1和SD2的离子注入而造成的击穿电压的减小。结果，半导体器件可以具有改进的可靠性。
当n+型半导体区域SD1和n+型半导体区域SD2通过相同(共同)的离子注入操作而形成时，n+型半导体区域SD1的深度D1与n+型半导体区域SD2的深度D1几乎一致。甚至当n+型半导体区域SD1和n+型半导体区域SD2分别通过不同的(单独的)离子注入操作而形成时，当用于形成n+型半导体区域SD1的离子注入的能量与用于形成n+型半导体区域SD2的离子注入的的能量几乎相同时，n+型半导体区域SD1的深度D1与n+型半导体区域SD2的深度D1几乎一致。当n+型半导体区域SD1的深度D1与n+型半导体区域SD2的深度D1彼此几乎一致时，在步骤S19的抛光步骤中仅仅有必要使绝缘膜MZ的去除长度(抛光长度)L1大于深度D1。
另一方面，当n+型半导体区域SD1和n+型半导体区域SD2分别通过不同的(单独的)离子注入操作而形成、并且同时用于形成n+型半导体区域SD1的离子注入的能量与用于形成n+型半导体区域SD2的离子注入的能量不同时，n+型半导体区域SD1的深度D1可以与n+型半导体区域SD2的深度D1不同。当n+型半导体区域SD1的深度D1与n+型半导体区域SD2的深度D1不同时，在步骤S19的抛光步骤中使绝缘膜MZ的去除长度(抛光长度)L1大于n+型半导体区域SD1的深度D1和n+型半导体区域SD2的深度D1中的更小的一个。换言之，在步骤S19的抛光步骤中使绝缘膜MZ的去除长度(抛光长度)L1大于n+型半导体区域SD1的深度D1和n+型半导体区域SD2的深度D1中的至少一个。更加优选地，在步骤S19的抛光步骤中使绝缘膜MZ的去除长度(抛光长度)L1大于n+型半导体区域SD1的深度D1和n+型半导体区域SD2的深度D1两者。
(第二实施例)
图33至图38是第二实施例的半导体器件在制造步骤期间的局部截面图，并且这些图示出的区域对应于第一实施例的图4至图20和图21至图28。
第二实施例的制造步骤直到通过执行步骤S5(硅膜PS1的形成步骤)获得图6的结构为止，与第一实施例的制造步骤相似，所以此处省略重复的说明。
在第二实施例中，在通过执行步骤S5(硅膜PS1的形成步骤)获得图6的结构之后，如图33所示在硅膜PS1上形成绝缘膜IL6。绝缘膜IL6可以由个绝缘膜或者由通过堆叠多个绝缘膜而获得的堆叠绝缘膜来形成。例如，绝缘膜IL6由氮化硅膜制成，并且可以通过例如CVD而形成。
通过在步骤S5之后执行绝缘膜IL6的形成步骤，形成硅膜PS1和在硅膜PS1上的绝缘膜IL6的堆叠膜LF。该堆叠膜LF由硅膜PS1和在硅膜PS1上的绝缘膜IL6制成。
接下来，执行步骤S6的图案化步骤。与在其中将硅膜PS1图案化的第一实施例不同，如图34所示在第二实施例中将堆叠膜LF图案化。第二实施例的图案化步骤与第一实施例的图案化步骤基本相似。
在第二实施例中，在步骤S6中将堆叠膜LF图案化，并且如图34所示，在存储器单元区域1A中形成由图案化的堆叠膜LF所组成的控制栅极电极CG。在外围电路区域1B中，由于未形成光致抗蚀剂图案(未图示)，所以不执行堆叠膜LF的图案化并且堆叠膜LF原样保留。在下文中，在保留在外围电路区域1B中的堆叠膜后面加上附图标记LF1a并且称为“堆叠膜LF1a”。
在存储器单元区域1A中，保留在控制栅极电极CG下方的绝缘膜GF将作为控制晶体管的栅极绝缘膜。由图案化的堆叠膜LF组成的控制栅极电极CG经由作为栅极绝缘膜的绝缘膜GF位于半导体衬底SB(p阱PW1)上。在存储器单元区域1A中，可以通过在步骤S6的图案化步骤中进行干法蚀刻或者在干法蚀刻之后进行湿法蚀刻，来去除绝缘膜GF的未被控制栅极电极CG覆盖的部分(指绝缘膜GF的除了将作为栅极绝缘膜的部分之外的部分)。
在第一实施例中，在步骤S6中形成控制栅极电极CG之后，控制栅极电极CG由图案化的硅膜PS1组成，并且配置控制栅极电极CG的硅膜PS1在其上不具有绝缘膜。
在第二实施例中，另一方面，紧接在步骤S6中形成控制栅极电极CG之后，控制栅极电极CG由硅膜PS1和在硅膜PS1上的绝缘膜IL6的堆叠膜组成。配置控制栅极电极CG的硅膜PS1(硅栅极部CG1)的平面形状与控制栅极电极CG的绝缘膜IL6(封盖绝缘膜CP1)的平面形状基本一致。在下文中，在配置控制栅极电极CG的硅膜PS1后面加上附图标记CG1，并且称为“硅栅极部CG1”，并且在下文中，在配置控制栅极电极CG的绝缘膜IL6后面加上附图标记CP1，并且称为“封盖绝缘膜CP1”。因此，控制栅极电极CG具有硅栅极部CG1和在硅栅极部CG1上的封盖绝缘膜CP1的堆叠结构。
第二实施例的在步骤S6之后并且直到步骤S16为止的步骤与第一实施例的这些步骤基本相似，所以省略重复的说明。在第二实施例中，可以通过如在第一实施例中地执行步骤S7至S16，来获得对应于图16的结构的图35的结构。
然而，在第二实施例中，控制栅极电极CG具有硅栅极部CG1和在硅栅极部CG1上的封盖绝缘膜CP1的堆叠结构，如图34所示。在第二实施例中，由于在步骤S12中将堆叠膜FL1a图案化为栅极电极GE1，所以栅极电极GE1由硅膜PS1和在硅膜PS1上的绝缘膜IL6的堆叠膜组成，如图35所示。
接下来，执行步骤S17的金属硅化物层SL的形成步骤。在第二实施例中形成金属硅化物层SL的方法与在第一实施例中相似。然而，在第一实施例中，金属硅化物层SL形成在控制栅极电极CG上并且也在栅极电极GE1上，而在第二实施例中，如图36所示，控制栅极电极CG和栅极电极GE1中的每一个在其上都不具有金属硅化物层SL。
在第二实施例中，金属硅化物层SL形成在n+型半导体区域SD1、SD2和SD3中的每一个的上部上、以及在存储器栅极电极MG的上部上，但是其不形成在控制栅极电极CG和栅极电极GE1中的每一个上。金属硅化物层SL不形成在控制栅极电极CG上，这是因为控制栅极电极CG的最上层由封盖绝缘膜CP1(绝缘膜IL6)组成。金属硅化物层SL不形成在栅极电极GE1上，这是因为栅极电极GE1的最上层由绝缘膜IL6组成。用于形成金属硅化物层SL的金属膜MM(参照图17)不与配置控制栅极电极CG的硅栅极部CG1接触，并且同时不与配置栅极电极GE1的硅膜PS1接触，从而使得金属硅化物层SL不形成在控制栅极电极CG和栅极电极GE1中的每一个上。
接下来，执行步骤S18的绝缘膜IL1的形成步骤，以获得对应于图19的结构的图37的结构。在第二实施例中的步骤S18的绝缘膜IL1的形成步骤与在第一实施例中的绝缘膜IL1的形成步骤相似。
接下来，执行步骤S19的抛光步骤，以获得对应于图20的结构的图38的结构。图39是在第二实施例中的步骤S19的抛光步骤的示意图，并且该图对应于第一实施例的图21。与图21相似，图39也省略对绝缘膜IL1的图示，以方便理解该图。
在第二实施例中的步骤S19的抛光步骤与在第一实施例中的抛光步骤基本相似。第二实施例与第一实施例的相似之处在于，在步骤S19的抛光步骤中去除形成在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的上部，并且绝缘膜MZ的该上部的去除长度(抛光长度)L1等于或者大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1≥D1)。
具体描述如下，在步骤S19的抛光步骤中，执行抛光至在图39中由虚线示出的抛光面(抛光表面、抛光位置)KM的位置，以去除存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的上部的预定长度。此时，其间夹设有绝缘膜MZ的控制栅极电极CG和存储器栅极电极MG中的每一个的上部都被抛光，并且连同绝缘膜MZ一起被去除。这意味着，在步骤S19中抛光并且去除控制栅极电极CG、存储器栅极电极MG、绝缘膜MZ、侧壁间隔件SW、和绝缘膜IL1的位于图39中的抛光表面KM上方的部分(然而，图39不包括绝缘膜IL1)。将在步骤S19中的抛光步骤中的抛光长度设置为使绝缘膜MZ的去除长度(抛光长度)L1成为大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1。
然而，第二实施例与第一实施例在步骤S19的抛光步骤中在以下点中不同。在第二实施例中，在步骤S19的抛光步骤中，配置控制栅极电极CG的封盖绝缘膜CP1以及配置栅极电极GE1的绝缘膜IL6被抛光并且去除。
在第二实施例中，在完成步骤S19的抛光步骤之后，也使配置控制栅极电极CG的硅栅极部CG1(硅膜PS1)以及配置栅极电极GE1的硅膜PS1暴露出来。因此，在第二实施例中在完成步骤S19的抛光步骤之后的结构(图38的结构)与在第一实施例中在完成步骤S19的抛光步骤之后的结构(图20的结构)相似。
在第二实施例中，在步骤S19的抛光步骤之前，控制栅极电极CG和栅极电极GE1中的每一个都具有硅膜PS1和在硅膜PS1上的绝缘膜IL6的堆叠结构，但是在步骤S19的抛光步骤之后，由于去除了绝缘膜IL6的影响，所以控制栅极电极CG和栅极电极GE1中的每一个都仅由硅膜PS1组成。
在第二实施例中在步骤S19之后的步骤与在第一实施例中的步骤相似，从而使得此处省略重复的图示和说明。
同样在第二实施例中，与第一实施例相似地，通过步骤S19的抛光步骤去除形成在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的上部，并且绝缘膜MZ的去除长度(抛光长度)L1大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1>D1)。在第二实施例中，与第一实施例相似地，可以在图S19的抛光步骤中去除绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的并且已经由于用于形成n+型半导体区域SD1和SD2的离子注入而注入有杂质的区域。因此，可以在图S19的抛光步骤中去除绝缘膜MZ的已经由于用于形成n-型半导体区域EX1和EX2的离子注入或者用于形成n+型半导体区域SD1和SD2的离子注入而注入有杂质的区域。这意味着，在第二实施例中，如在第一实施例中地，在完成步骤S19的抛光步骤之后，几乎没有杂质由于用于形成n-型半导体区域EX1和EX2的离子注入或者用于形成n+型半导体区域SD1和SD2的离子注入而注入到存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中。因此，同样在第二实施例中制造的半导体器件中，存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ几乎免于由于用于形成n-型半导体区域EX1和EX2的离子注入而击穿电压减小的影响，或者几乎免于由于用于形成n+型半导体区域SD1和SD2的离子注入而击穿电压减小的影响。结果，半导体器件可以具有改进的可靠性。
当在完成用于形成n+型半导体区域SD1和SD2的离子注入之后存储器栅极电极MG的上表面的高度位置(与绝缘膜MZ邻接的位置)低于配置控制栅极电极CG的硅栅极部CG1的上表面的高度位置时，第二实施例可以优选地应用于这种情况。原因在于，在存储器栅极电极MG的上表面的高度位置(与绝缘膜MZ相邻的位置)低于配置控制栅极电极CG的硅栅极部CG1的上表面的高度位置的情况下，当执行用于形成n+型半导体区域SD1和SD2的离子注入时，不可避免地将杂质注入到存在于硅栅极部CG1与存储器栅极电极MG之间的绝缘膜MZ中。
甚至在完成用于形成n+型半导体区域SD1和SD2的离子注入之后、存储器栅极电极MG的上表面的高度位置(与绝缘膜MZ相邻的位置)高于配置控制栅极电极CG的硅栅极部CG1的上表面的高度位置的情况下，如果高度差L2小于深度D1(L2<D1)，那么第二实施例可以优选地应用于这种情况。此处使用的术语“高度差L2”对应于在存储器栅极电极MG的上表面的高度位置(与绝缘膜MZ相邻的位置)与配置控制栅极电极CG的硅栅极部CG1的上表面的高度位置之差(在与半导体衬底的主表面基本垂直的方向上的尺寸)。在图35中对其进行了图示。即使在存储器栅极电极MG的上表面的高度位置(与绝缘膜MZ相邻的位置)高于硅栅极部CG1的上表面的高度位置的情况下，如果这两个高度位置之差L2小于深度D1，那么不可避免地，由于用于形成n+型半导体区域SD1和SD2的离子注入而将杂质注入到位于硅栅极部CG1与存储器栅极电极MG之间的绝缘膜MZ中。
(第三实施例3)
图40、图41和图43至图47是第三实施例的半导体器件的在其制造步骤期间的局部截面图，并且示出了存储器单元区域1A的截面图。图42是图41的绝缘膜MZ的去除步骤的示意图。
第三实施例的制造步骤直到通过执行步骤S16(活化退火步骤)获得图16的结构为止，与第一实施例的制造步骤相似，所以省略重复的说明。
在第三实施例中，按照与第一实施例的步骤相似的方式，执行直到步骤S16(活化退火步骤)的步骤，以获得图40的对应于图16的结构。图40的结构与在图16中示出的存储器单元区域1A的结构相似。
然后，在第三实施例中，如图41所示，通过蚀刻去除存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的上部。该步骤在下文中将称为“图41的绝缘膜MZ的去除步骤”。
图42是图41的绝缘膜MZ的去除步骤的示意图，并且该图示出了紧接在图41的绝缘膜MZ的去除步骤之前的阶段。
在图41的绝缘膜MZ的去除步骤中，选择性地蚀刻位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ，到在图42中由虚线示出的蚀刻位置ET。由此，通过蚀刻去除绝缘膜MZ。这意味着，允许绝缘膜MZ的位于控制栅极电极CG与存储器栅极电极MG之间的端部(上端)从控制栅极电极CG的上表面和存储器栅极电极MG的上表面回缩。在图41中，位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的端部(上端)的位置对应于在图42中由虚线示出的蚀刻位置ET。这意味着，在图41的绝缘膜MZ的去除步骤中，通过蚀刻去除绝缘膜MZ的位于图42中蚀刻位置ET上方的部分。通过图41的绝缘膜MZ的去除步骤，位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ的端部(上端)的高度位置变为低于控制栅极电极CG的上表面、并且也低于存储器栅极电极MG的上表面。
在图41的绝缘膜MZ的去除步骤中，重点是使绝缘膜MZ的去除长度L1大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1>D1)。在第三实施例中，在图42中示出了绝缘膜MZ的去除长度(蚀刻长度)L1，并且该去除长度(蚀刻长度)L1对应于绝缘膜MZ的通过图41的绝缘膜MZ的去除步骤而去除(蚀刻)的部分的尺寸(在与半导体衬底SB的主表面基本垂直的方向上的尺寸)。
简而言之，在第一和第二实施例中的绝缘膜MZ的去除长度L1等于在步骤S19的抛光步骤中的绝缘膜MZ的去除长度(抛光长度)，而在第三实施例中的绝缘膜MZ的去除长度L1是在图41的绝缘膜MZ的去除步骤中的绝缘膜MZ的去除长度(蚀刻长度)。在第三实施例中，与第一和第二实施例相似地，使绝缘膜MZ的去除长度L1大于或等于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1≥D1)。
当在图42与图21之间的n+型半导体区域SD1和SD2的深度D1不存在差值时，将在图42中示出的蚀刻位置ET设置在等于在图21中示出的第一实施例的抛光表面KM的位置处。因此，将在第一实施例中在步骤S19的抛光步骤中的绝缘膜MZ的去除长度(抛光长度)L1和在第三实施例的图41的绝缘膜MZ的去除步骤中的绝缘膜MZ的去除长度(蚀刻长度)L1中的每一个都设置为大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1>D1)。
在图41的绝缘膜MZ的去除步骤中，在控制栅极电极CG、存储器栅极电极MG和半导体衬底SB都比绝缘膜MZ更加耐蚀刻的蚀刻条件下，通过蚀刻去除绝缘膜MZ到图42的蚀刻位置ET。因此，在图41的绝缘膜MZ的去除步骤中，可以在抑制或者防止对控制栅极电极CG、存储器栅极电极MG和半导体衬底SB的蚀刻的同时，选择性地去除绝缘膜MZ。通过图41的绝缘膜MZ的去除步骤，间隙(空间或者沟槽)SK出现在控制栅极电极CG与存储器栅极电极MG之间、在已经去除了绝缘膜MZ的区域中。间隙SK对应于在图41的绝缘膜MZ的去除步骤中已经去除了绝缘膜MZ的区域。在图41的绝缘膜MZ的去除步骤中，适合使用湿法蚀刻。
如上所描述的，绝缘膜MZ由氧化硅膜MZ1、在氧化硅膜MZ1上的氮化硅膜MZ2、和在氮化硅膜MZ2上的氧化硅膜MZ3的堆叠膜组成。也可以通过用于选择性地蚀刻氧化硅膜MZ1和MZ3的蚀刻步骤(优选地，湿法蚀刻步骤)和用于选择性地蚀刻氮化硅膜MZ2的蚀刻步骤(优选地，湿法蚀刻步骤)，来执行图41的绝缘膜MZ的去除步骤。
接下来，执行氧化处理(例如，热氧化处理)，以便如图43所示的在控制栅极电极CG和存储器栅极电极MG的暴露的表面上形成氧化物膜(牺牲氧化物膜)OX。氧化物膜OX形成在控制栅极电极CG的上表面、存储器栅极电极MG的上表面、以及控制栅极电极CG和存储器栅极电极MG的经由间隙SK彼此相对的侧表面上。
对于控制栅极电极CG，氧化物膜OX形成在其上表面上、以及控制栅极电极的在面朝存储器栅极电极MG之侧的侧表面的不与绝缘膜MZ邻接的区域(与间隙SK邻接的区域)上。对于存储器栅极电极MG，氧化物膜OX形成在其上表面上、以及存储器栅极电极的在面朝控制栅极电极CG的一侧的侧表面的不与绝缘膜MZ邻接的区域(与间隙SK邻接的区域)上。
虽然未在图43中示出，但是氧化物膜OX可以形成在半导体衬底SB的暴露表面上。
接下来，如图44所示，通过蚀刻去除氧化物膜。由于在通过氧化处理形成氧化物膜OX之后是氧化物OX的去除步骤，所以可以将氧化物膜视为牺牲氧化物膜，并且可以将用于形成氧化物膜OX的氧化处理视为牺牲氧化。
在该氧化物膜OX的去除步骤中，在控制栅极电极CG、存储器栅极电极MG和半导体衬底SB比氧化物膜OX更加耐蚀刻的蚀刻条件下，通过蚀刻去除氧化物膜OX。在该氧化物膜OX的去除步骤中，可以在抑制或者防止对控制栅极电极CG、存储器栅极电极MG和半导体衬底SB的蚀刻的同时，选择性地去除氧化物膜OX。在氧化物膜OX的去除步骤中适合采用湿法蚀刻。
接下来，如图45所示，形成金属硅化物层SL。在第三实施例中的金属硅化物层SL的形成步骤与第一实施例的步骤S17基本相似。如图45所示，在n+型半导体区域SD1和SD2、控制栅极电极CG和存储器栅极电极MG中的每一个的上部(上表面、表面、或者上层部)上，形成金属硅化物层SL。
接下来，如图46所示，在半导体衬底SB的整个主表面上形成(沉积)作为层间绝缘膜的绝缘膜(层间绝缘膜)IL1，从而覆盖控制栅极电极CG、存储器栅极电极MG和侧壁间隔件SW。
绝缘膜IL1可以是单个氧化硅膜、或者是氮化硅膜和形成在氮化硅膜上的具有比氮化硅膜的厚度更大的厚度的氧化硅膜的堆叠膜。绝缘膜IL1可以通过例如CVD而形成。在形成绝缘膜IL1之后，如必要，通过CMP等将绝缘膜IL1的上表面平面化。在第三实施例中，与第一实施例不同地，即使通过CMP等对绝缘膜IL1的上表面进行抛光，也不使控制栅极电极CG或者存储器栅极电极MG暴露出来。
通过执行图41的绝缘膜MZ的去除步骤以去除在控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ，而形成在控制栅极电极CG与存储器栅极电极MG之间的间隙SK，期望用绝缘膜IL1填充。
将通过光刻技术形成在绝缘膜IL1上的光致抗蚀剂图案(未图示)用作蚀刻掩膜，对绝缘膜IL1进行干法蚀刻，以在如图47所示的绝缘膜IL1中形成接触孔(开口部或者通孔)CT。在第一实施例中，接触孔CT在步骤S26中形成在绝缘膜IL1和绝缘膜IL4的堆叠膜中，而在第三实施例中，接触孔CT形成在绝缘膜IL1中，这是因为未形成绝缘膜IL4。
在接触孔CT中形成由钨(W)等制成的导电塞PG，作为耦合导体部。在第三实施例中的塞PG的形成步骤与第一实施例的步骤S27基本相似。
在n+型半导体区域SD1和SD2、控制栅极电极CG、存储器栅极电极MG等上，形成接触孔CT和嵌入在该接触孔CT中的塞PG。图47的截面图示出了n+型半导体区域SD1和SD2的部分(在其表面上的金属硅化物层)暴露在接触孔CT的底部处并且电耦合至嵌入在接触孔CT中的塞PG的截面。
接下来，在嵌入有塞PG的绝缘膜IL1上，形成作为第一层布线的布线(布线层)M1。在第三实施例中的布线M1的形成步骤与第一实施例的步骤S28基本相似。之后，形成第二布线或者上布线，但是此处省略对其的图示和说明。
在第三实施例中的图41的绝缘膜MZ的去除步骤中，如在第一实施例中的步骤S19的抛光步骤中，去除绝形成在控制栅极电极CG与存储器栅极电极MG之间的缘膜MZ的上部，并且绝缘膜MZ的去除长度(蚀刻长度)L1大于在步骤S15中形成的n+型半导体区域SD1和SD2的深度D1(L1>D1)。同样在第三实施例中，如在第一实施例中地，可以通过图41的绝缘膜MZ的去除步骤，来去除绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的并且已经由于用于形成n+型半导体区域SD1和SD2的离子注入而注入有杂质的区域。因此，可以通过图41的绝缘膜MZ的去除步骤，来去除绝缘膜MZ的已经由于用于形成n-型半导体区域EX1和EX2的离子注入或者由于用于形成n+型半导体区域SD1和SD2的离子注入而注入有杂质的区域。因此，同样在第三实施例中，在完成图41的绝缘膜MZ的去除步骤之后，几乎没有杂质由于用于形成n-型半导体区域EX1和EX2的离子注入或者由于用于形成n+型半导体区域SD1和SD2的离子注入而注入到位于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ中。因此，同样在第三实施例中这样制造的半导体器件中，存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ几乎免于由于用于形成n-型半导体区域EX1和EX2的离子注入而击穿电压减小的影响、或者几乎免于由于用于形成n+型半导体区域SD1和SD2的离子注入而击穿电压减小的影响。结果，半导体器件可以具有改进的可靠性。例如，在这样制造的半导体器件中，可以抑制或者防止在控制栅极电极CG与存储器栅极电极MG之间的泄漏电流。进一步地，可以抑制或者防止由于在控制栅极电极CG与存储器栅极电极MG之间的电位差的增加的影响而可能发生的在控制栅极电极CG与存储器栅极电极MG之间的介电击穿以及由此导致的短路。
在第三实施例中，由于绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的上部通过图41的绝缘膜MZ的去除步骤去除，所以控制栅极电极CG的角部(上表面角部)CN1和存储器栅极电极MG的角部(上表面角部)CN2暴露出来。控制栅极电极CG的角部CN1是由控制栅极电极CG的上表面和控制栅极电极CG的在与存储器栅极电极MG相对的一侧的侧表面形成的角部，并且在图41中示出。存储器栅极电极MG的角部CN2是由存储器栅极电极MG的上表面和存储器栅极电极MG的在与控制栅极电极CG相对的一侧的侧表面形成的角部，并且在图41中示出。
在第三实施例中，在图41的绝缘膜MZ的去除步骤之后，执行氧化物膜OX的形成步骤和氧化物膜OX的去除步骤，但是可以省略氧化物膜OX的形成步骤和氧化物膜OX的去除步骤。然而，通过在图41的绝缘膜MZ的去除步骤之后执行氧化物膜OX形成步骤和氧化物膜OX的去除步骤，可以实现以下优点。
具体描述如下，在第三实施例中，在图41的绝缘膜MZ的去除步骤之后，执行氧化处理，以便在控制栅极电极CG和存储器栅极电极MG的暴露表面上形成氧化物膜OX，如图43所示。通过该步骤，将控制栅极电极CG的角部CN1和存储器栅极电极MG的角部CN2圆化。这意味着，在形成氧化物膜OX之前，控制栅极电极CG和存储器栅极电极MG分别具有有角的角部CN1和有角的角部CN2，但是用于形成氧化物膜OX的氧化处理将控制栅极电极CG的角部CN1和存储器栅极电极MG的角部CN2改变为圆形形状。甚至在去除氧化物膜OX之后，控制栅极电极CG的角部CN1和存储器栅极电极MG的角部CN2仍然保持圆形(仍然具有圆形形状)。
在这样制造的半导体器件中，这使得可以抑制在控制栅极电极CG的角部CN1和存储器栅极电极MG的角部CN2处的电场集中度。因此，在这样制造的半导体器件中，可以进一步抑制或者防止在控制栅极电极CG与存储器栅极电极MG之间的泄漏电流。在这样制造的半导体器件中，由于在控制栅极电极CG与存储器栅极电极MG之间的电位差的增加的影响而可能发生在控制栅极电极CG与存储器栅极电极MG之间的短路，可以进一步被抑制或者防止。由此，半导体器件可以具有进一步改进的可靠性。
在图41的绝缘膜MZ的去除步骤之后，执行氧化物膜OX的形成步骤和氧化物膜OX的去除步骤，之后执行金属硅化物层SL的形成步骤。在图41的绝缘膜MZ的去除步骤之后、并且在金属硅化物层SL的形成步骤之前，将控制栅极电极CG和存储器栅极电极MG的相应的暴露表面氧化以形成氧化物膜OX，并且然后去除由此产生的氧化物膜OX。这使得能够加宽在控制栅极电极CG与存储器栅极电极MG之间的间隙SK。这意味着，可以使在图44的阶段中在控制栅极电极CG与存储器栅极电极MG之间的间隙SK大于在图41的阶段中在控制栅极电极CG与存储器栅极电极MG之间的间隙SK。因此，当形成金属硅化物层SL时，可以放大在形成在控制栅极电极CG的上部上的金属硅化物层SL与形成在存储器栅极电极MG的上部上的金属硅化物层SL之间的距离。因此，这样制造的半导体器件可以具有进一步改进的可靠性。例如，可以进一步抑制或者防止在控制栅极电极CG与存储器栅极电极MG之间的泄漏电流。另外，由于在控制栅极电极CG与存储器栅极电极MG之间的电位差的增加的影响而可能发生的在控制栅极电极CG与存储器栅极电极MG之间的短路，可以进一步被抑制或者防止。
(第四实施例)
图48至图54是第四实施例的半导体器件在其制造步骤期间的局部截面图。这些图是存储器单元区域1A的截面图。
第四实施例的制造步骤直到通过执行步骤S13(形成n-型半导体区域EX1、EX2和EX3的步骤)获得图13的结构为止，与第一实施例的制造步骤相似，所以此处省略重复的说明。
在第四实施例中，如在第一实施例中地，执行直到步骤S13(形成n-型半导体区域EX1、EX2和EX3的步骤)的步骤，以获得对应于图13的结构的图48的结构。在图48中示出的结构与在图13中的存储器单元区域1A的结构相似。
在第四实施例中，如图49所示，在半导体衬底SB的主表面上形成抗蚀剂层(光致抗蚀剂层)PR1。可以通过例如在半导体衬底SB的主表面上形成(涂覆)抗蚀剂层、并且然后对该抗蚀剂层进行回蚀刻，来形成如图49所示的抗蚀剂层PR1。在回蚀刻期间，优选地，在控制栅极电极CG和存储器栅极电极MG比抗蚀剂层更加耐蚀刻的蚀刻条件下，对抗蚀剂层进行选择性的回蚀刻。
抗蚀剂层PR1的上表面低于控制栅极电极CG和存储器栅极电极MG中的每一个的上表面，从而使得控制栅极电极CG和存储器栅极电极MG的上表面中的每一个都从抗蚀剂层PR1暴露出来。另一方面，用抗蚀剂层PR1覆盖在其中具有n-型半导体区域EX1和EX2的相应区域中的半导体衬底SB。
接下来，如图50所示，通过对控制栅极电极CG和存储器栅极电极MG进行回蚀刻(蚀刻、干法蚀刻、或者各向异性蚀刻)，使控制栅极电极CG和存储器栅极电极MG的高度更低。此时，在绝缘膜MZ比控制栅极电极CG和存储器栅极电极MG更加耐蚀刻的蚀刻条件下，对控制栅极电极CG和存储器栅极电极MG进行回蚀刻。这使得能够在抑制或者防止对绝缘膜MZ的蚀刻的同时，对控制栅极电极CG和存储器栅极电极MG进行选择性蚀刻。通过对控制栅极电极CG和存储器栅极电极MG进行回蚀刻，绝缘膜MZ的部分(上部)从控制栅极电极CG与存储器栅极电极MG之间突出。当对控制栅极电极CG和存储器栅极电极MG进行回蚀刻时，防止了对半导体衬底SB的蚀刻，这是因为半导体衬底SB被抗蚀剂层PR1覆盖。
接下来，去除抗蚀剂层PR1。图50示出了该阶段。
接下来，如图51所示，在控制栅极电极CG和存储器栅极电极MG的相应侧壁(该侧壁与经由绝缘膜MZ彼此相邻的侧壁相对)上，形成由绝缘膜制成的侧壁间隔件(侧壁或者侧壁绝缘膜)SW。可以将侧壁间隔件SW视为侧壁绝缘膜。在第四实施例中的侧壁间隔件SW的形成方法与第一实施例的形成方法(步骤S14)相似。然而，在第四实施例中，当执行对应于步骤S14的步骤以形成侧壁间隔件SW时，也在绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的侧壁上形成了侧壁间隔件SW。因此，在第四实施例中，在控制栅极电极CG和存储器栅极电极MG的相应侧壁(该侧壁与经由绝缘膜MZ彼此相邻的侧壁相对)上和在绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的侧壁上形成侧壁间隔件SW。在侧壁间隔件SW中，在下文中，在形成在绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的侧壁上的侧壁间隔件SW后面加上附图标记SW1并且称为“侧壁间隔件SW1”。
接下来，如图52所示，通过离子注入形成n+型半导体区域(n型杂质扩散层或者源极/漏极区域)SD1和SD2。在第四实施例中的n+型半导体区域SD1和SD2的形成方法与第一实施例的形成方法(步骤S15)相似。
在第四实施例中，如在第一实施例(步骤S16)中地，执行活化退火，作为用于活化掺杂到源极/漏极半导体区域(n-型半导体区域EX1和EX2以及n+型半导体区域SD1和SD2)中的杂质的热处理。
接下来，如图53所示，形成金属硅化物层SL。在第四实施例中的金属硅化物层SL的形成步骤与步骤S17基本相似。如图53所示，在n+型半导体区域SD1和SD2、控制栅极电极CG和存储器栅极电极MG中的每一个的上部(上表面、表面、或者上层部)上，形成金属硅化物层SL。然而，在第四实施例中，在控制栅极电极CG和存储器栅极电极MG的未被侧壁间隔件SW1覆盖的上表面的区域中，形成金属硅化物层SL，并且不在被侧壁间隔件SW1覆盖的区域中形成金属硅化物层SL。
在这之后的步骤与第三实施例的步骤相似。在第四实施例中，如在第三实施例中地，在半导体衬底SB的整个主表面上形成绝缘膜(层间绝缘膜)IL1，从而覆盖控制栅极电极CG、存储器栅极电极MG和侧壁间隔件SW，如图54所示。在形成绝缘膜IL1之后，若必要，通过CMP等将所产生的绝缘膜IL1的上表面平面化。然后，在第四实施例中，如在第三实施例中地，在绝缘膜IL1中形成接触孔CT，并且然后在接触孔CT中形成导电塞PG。然后，在第四实施例中，如在第三实施例中地，在其中具有塞PG的绝缘膜IL1上形成作为第一层布线的布线(布线层)M1。然后形成第二布线和上布线，但是此处省略对其的图示和说明。
在第四实施例中，在通过离子注入形成n-型半导体区域EX1和EX2之后，通过在图50中示出的步骤对控制栅极电极CG和存储器栅极电极MG进行回蚀刻，以减小控制栅极电极CG和存储器栅极电极MG中的每一个的高度，从而使得绝缘膜MZ的部分从控制栅极电极CG与存储器栅极电极MG之间突出。然后，在通过在图51中示出的步骤形成侧壁间隔件SW期间，不仅在控制栅极电极CG和存储器栅极电极MG的相应侧壁(该侧壁与经由绝缘膜MZ彼此相邻的侧壁相对)上、而且在绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的侧壁上，形成侧壁间隔件SW。这使得可以在通过在图52中示出的步骤通过离子注入形成n+型半导体区域SD1和SD2期间，抑制或者防止将杂质注入到绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分中。这是因为在通过在图52中示出的步骤形成n+型半导体区域SD1和SD2期间，绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分、以及形成在绝缘膜MZ的两侧(两个侧壁)上的侧壁间隔件SW1，可以用作用于阻挡离子注入的掩膜。
在第四实施例中，在通过离子注入形成n+型半导体区域SD1和SD2之前，对控制栅极电极CG和存储器栅极电极MG进行回蚀刻，以使得绝缘膜MZ的部分从控制栅极电极CG与存储器栅极电极MG之间突出，并且在绝缘膜MZ的突出部的两侧(两个侧壁)上形成侧壁间隔件SW。由于绝缘膜MZ的突出部、以及在其两侧(在两个侧壁上)的侧壁间隔件SW1，在通过离子注入形成n+型半导体区域SD1和SD2期间，用作用于阻挡离子注入的掩膜，所以它们可以抑制或者防止将杂质注入到绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分中。
如上面在第一实施例中所描述的，由于执行为了形成n+型半导体区域SD1和SD2的离子注入步骤而将杂质注入到绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分中，可以减小绝缘膜MZ的已经注入有杂质的区域的击穿电压。
另一方面，在第四实施例中，如上所描述的，可以抑制或者防止将杂质注入到绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分中。因此，由于用于形成n+型半导体区域SD1和SD2的离子注入而可能引起的在绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分的接触电压的减小，可以被抑制或者防止。结果，这样制造的半导体器件可以具有改进的可靠性。
进一步地，在第四实施例中，优选地使绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的长度(突出长度)L3大于通过在图52中示出的步骤(对应于步骤S15)而形成的n+型半导体区域SD1和SD2的深度D1(L3>D1)。
在图50中示出了绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的长度(突出长度)L3，并且该长度对应于绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的尺寸(在与半导体衬底SB的主表面基本垂直的方向上的尺寸)。
在图50的阶段中，当控制栅极电极CG的上表面的高度位置等于存储器栅极电极MG的上表面的高度位置时，长度(突出长度)L3对应于从绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的上端部到控制栅极电极CG的上表面或者存储器栅极电极MG的上表面的距离(在与半导体衬底SB的主表面基本垂直的方向上的距离)。进一步地，在图50的阶段中，当控制栅极电极CG的上表面的高度位置与存储器栅极电极MG的上表面的高度位置不同时，长度(突出长度)L3对应于从绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的上端部到控制栅极电极CG的上表面和存储器栅极电极MG的上表面中的更低的一个上表面的距离(在与半导体衬底SB的主表面基本垂直的方向上的距离)。
在通过离子注入形成n+型半导体区域SD1和SD2期间，通过使绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分的长度(突出长度)L3大于n+型半导体区域SD1和SD2的深度D1(L3>L1)，几乎没有杂质被注入到绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分中。这意味着，在通过离子注入形成n+型半导体区域SD1和SD2期间，杂质可以被注入到绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的部分中、以及在其两侧(两个侧壁)上的侧壁间隔件SW1中，但是几乎没有杂质被注入到绝缘膜MZ的夹设在控制栅极电极CG与存储器栅极电极MG之间的部分中。因此，在这样制造的半导体器件中，绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分几乎不具有如下的区域：该区域由于杂质由于用于形成n+型半导体区域SD1和SD2的离子注入而被注入的影响而具有减小的击穿电压。结果，在这样制造的半导体器件中，存在于控制栅极电极CG与存储器栅极电极MG之间的绝缘膜MZ可以具有适当改进的击穿电压，并且因此这样制造的半导体器件可以具有适当地改进的可靠性。例如，在这样制造的半导体器件中，可以抑制或者防止在控制栅极电极CG与存储器栅极电极MG之间的泄漏电流。进一步地，可以抑制或者防止在控制栅极电极CG与存储器栅极电极MG之间的短路；若非如此，该短路可能由于在控制栅极电极CG与存储器栅极电极MG之间的电位差的增加导致介电击穿而发生。
如果满足L3>D1，那么绝缘膜MZ的已经由于用于形成n-型半导体区域EX1和EX2的离子注入而注入有杂质的区域被包含在绝缘膜MZ的从控制栅极电极CG与存储器栅极电极MG之间突出的区域中。因此，在这样制造的半导体器件中，绝缘膜MZ的存在于控制栅极电极CG与存储器栅极电极MG之间的部分，几乎免于由于用于形成n-型半导体区域EX1和EX2的离子注入而击穿电压减小的影响、或者几乎免于由于用于形成n+型半导体区域SD1和SD2的离子注入而击穿电压减小的影响。因此，这样制造的半导体器件可以具有改进的可靠性。
在第四实施例中，在形成金属硅化物层SL期间，在控制栅极电极CG和存储器栅极电极MG的上表面的被侧壁间隔件SW1居于核心地占据(core)的区域中，不形成金属硅化物层SL。通过绝缘膜MZ的突出部、以及在其两侧的侧壁间隔件SW1，使在控制栅极电极CG上的金属硅化物层SL与在存储器栅极电极MG上的金属硅化物层SL隔离。这可以防止在控制栅极电极CG上的金属硅化物层SL靠近在存储器栅极电极MG上的金属硅化物层SL，并且加宽在控制栅极电极CG上的金属硅化物层SL与在存储器栅极电极MG上的金属硅化物层SL之间的距离。因此，可以防止在控制栅极电极CG上的金属硅化物层SL与在存储器栅极电极MG上的金属硅化物层SL之间的短路、或者在其间形成泄漏路径。由此，半导体器件可以具有进一步改进的可靠性。
已经基于一些实施例对本发明人所做的本发明进行了具体地描述。不言自明的，本发明并非受限于这些实施例或者并非受到这些实施例的限制，而是可以在不背离本发明的主旨的情况下，对本发明做出多种改变。

Claims (16)

1.一种制造半导体器件的方法，所述半导体器件配备有非易失性存储器的存储器单元，所述方法包括以下步骤：
（a）提供半导体衬底；
（b）在所述半导体衬底之上，经由第一绝缘膜，形成用于所述存储器单元的第一栅极电极；
（c）在所述半导体衬底之上，经由在其中具有电荷存储部的第二绝缘膜，形成用于所述存储器单元的第二栅极电极，从而与所述第一栅极电极相邻；
（d）在所述步骤（c）之后，通过离子注入，在所述半导体衬底中形成用于所述存储器单元的源极或者漏极的第一半导体区域；
（e）在所述步骤（d）之后，在所述第一栅极电极和所述第二栅极电极的在与彼此相邻的侧壁相对之侧的相应侧壁上，形成侧壁绝缘膜；
（f）在所述步骤（e）之后，通过离子注入，在所述半导体衬底中形成用于所述存储器单元的源极或者漏极的第二半导体区域；
（g）在所述步骤（f）之后，形成第一层间绝缘膜，从而覆盖所述第一电极和所述第二电极；以及
（h）对所述第一层间绝缘膜进行抛光，以使所述第一栅极电极和所述第二栅极电极暴露出来，
其中在所述步骤（c）中形成的所述第二栅极电极经由所述第二绝缘膜与所述第一栅极电极相邻，
其中在所述步骤（f）中形成的所述第二半导体区域具有与所述第一半导体区域的导电类型相同的导电类型，并且具有比所述第一半导体区域的杂质浓度更高的杂质浓度，
其中在所述步骤（h）中，去除存在于在所述第一栅极电极与所述第二栅极电极之间的所述第二绝缘膜的上部，并且
其中在所述步骤（h）中的所述第二绝缘膜的去除长度大于在所述步骤（f）中形成的所述第二半导体区域的深度。
2.根据权利要求1所述的制造半导体器件的方法，
其中通过所述步骤（h），去除了所述第二绝缘膜的区域，所述区域存在于在所述第一栅极电极与所述第二栅极电极之间、并且已经由于在所述步骤（f）中的离子注入而注入有杂质。
3.根据权利要求1所述的制造半导体器件的方法，进一步包括以下步骤：
（c1）在所述步骤（c）之后、但是在所述步骤（d）之前，在所述半导体衬底之上形成伪栅极电极，
其中在所述步骤（g）中，形成所述第一层间绝缘膜，以覆盖所述第一栅极电极、所述第二栅极电极和所述伪栅极电极，并且
其中在所述步骤（h）中，对所述第一层间绝缘膜进行抛光，以使所述第一栅极电极、所述第二栅极电极和所述伪栅极电极暴露出来。
4.根据权利要求3所述的制造半导体器件的方法，进一步包括以下步骤：
（i）在所述步骤（h）之后，去除所述伪栅极电极；以及
（j）在沟槽中形成第三栅极电极，所述沟槽是已经通过所述步骤（i）而被去除了所述伪栅极电极的区域。
5.根据权利要求4所述的制造半导体器件的方法，
其中所述第三栅极电极是金属栅极电极。
6.根据权利要求3所述的制造半导体器件的方法，
其中通过所述步骤（b）形成的所述第一栅极电极和通过所述步骤（c1）形成的所述伪栅极电极中的每一个都包括硅膜和在所述硅膜之上的第三绝缘膜的堆叠膜，并且
其中在所述步骤（h）中，使配置所述第一栅极电极的所述硅膜和配置所述伪栅极电极的所述硅膜暴露出来。
7.一种制造半导体器件的方法，所述半导体器件配备有非易失性存储器的存储器单元，所述方法包括以下步骤：
（a）提供半导体衬底；
（b）在所述半导体衬底之上，经由第一绝缘膜，形成用于所述存储器单元的第一栅极电极；
（c）在所述半导体衬底之上，经由在其中具有电荷存储部的第二绝缘膜，形成用于所述存储器单元的第二栅极电极，从而与所述第一栅极电极相邻；
（d）在所述步骤（c）之后，通过离子注入，在所述半导体衬底中形成用于所述存储器单元的源极或者漏极的第一半导体区域；
（e）在所述步骤（d）之后，在所述第一栅极电极和所述第二栅极电极的在与彼此相邻的侧壁相对之侧的相应侧壁上，形成侧壁绝缘膜；
（f）在所述步骤（e）之后，通过离子注入，在所述半导体衬底中形成用于所述存储器单元的源极或者漏极的第二半导体区域；以及
（g）在所述步骤（f）之后，去除存在于在所述第一栅极电极与所述第二栅极电极之间的所述第二绝缘膜的上部，
其中在所述步骤（c）中形成的所述第二栅极电极经由所述第二绝缘膜与所述第一栅极电极相邻，
其中在所述步骤（f）中形成的所述第二半导体区域具有与所述第一半导体区域的导电类型相同的导电类型，并且具有比所述第一半导体区域的杂质浓度更高的杂质浓度，并且
其中在所述步骤（g）中的所述第二绝缘膜的去除长度大于在所述步骤（f）中形成的所述第二半导体区域的深度。
8.根据权利要求7所述的制造半导体器件的方法，
其中在所述步骤（g）中，去除了所述第二绝缘膜的区域，所述区域存在于在所述第一栅极电极与所述第二栅极电极之间、并且已经由于在所述步骤（f）中的离子注入而注入有杂质。
9.根据权利要求7所述的制造半导体器件的方法，
其中在所述步骤（g）中，对存在于在所述第一栅极电极与所述第二栅极电极之间的所述第二绝缘膜进行选择性地蚀刻，以使所述第二绝缘膜的所述端部从所述第一栅极电极的上表面和所述第二栅极电极的上表面回缩。
10.根据权利要求7所述的制造半导体器件的方法，进一步包括以下步骤：
（h）在所述步骤（g）之后，使所述第一栅极电极和所述第二栅极电极的暴露的表面氧化。
11.根据权利要求10所述的制造半导体器件的方法，进一步包括以下步骤：
（i）在所述步骤（h）之后，去除在所述步骤（h）中形成在所述第一栅极电极和所述第二栅极电极的相应表面之上的氧化物膜。
12.根据权利要求11所述的制造半导体器件的方法，进一步包括以下步骤：
（j）在所述步骤（i）之后，分别在所述第一栅极电极、所述第二栅极电极和所述第二半导体区域的上部之上，形成金属硅化物层。
13.一种制造半导体器件的方法，所述半导体器件配备有非易失性存储器的存储器单元，所述方法包括以下步骤：
（a）提供半导体衬底；
（b）在所述半导体衬底之上，经由第一绝缘膜，形成用于所述存储器单元的第一栅极电极；
（c）在所述半导体衬底之上，经由在其中具有电荷存储部的第二绝缘膜，形成用于所述存储器单元的第二栅极电极，从而与所述第一栅极电极相邻；
（d）在所述步骤（c）之后，通过离子注入，在所述半导体衬底中形成用于所述存储器单元的源极或者漏极的第一半导体区域；
（e）在所述步骤（d）之后，对所述第一栅极电极和所述第二栅极电极进行回蚀刻，以降低所述第一栅极电极和所述第二栅极电极的高度，并且从而使所述第二绝缘膜的部分从所述第一栅极电极与所述第二栅极电极之间突出；
（f）在所述步骤（e）之后，在所述第一栅极电极和所述第二栅极电极的在与彼此相邻的侧壁相对之侧的相应侧壁上，形成侧壁绝缘膜；以及
（g）在所述步骤（f）之后，通过离子注入，在所述半导体衬底中形成用于所述存储器单元的源极或者漏极的第二半导体区域，
其中在所述步骤（c）中形成的所述第二栅极电极经由所述第二绝缘膜与所述第一栅极电极相邻，
其中在所述步骤（f）中，在所述第二绝缘膜的从所述第一栅极电极与所述第二栅极电极之间突出的所述部分的侧壁之上，形成所述侧壁绝缘膜，并且
其中在所述步骤（g）中形成的所述第二半导体区域具有与所述第一半导体区域的导电类型相同的导电类型，并且具有比所述第一半导体区域的杂质浓度更高的杂质浓度。
14.根据权利要求13所述的制造半导体器件的方法，
其中所述第二绝缘膜的从所述第一栅极电极与所述第二栅极电极之间突出的所述部分的长度大于在所述步骤（g）中形成的所述第二半导体区域的深度。
15.根据权利要求13所述的制造半导体器件的方法，进一步包括以下步骤：
（h）在所述步骤（g）之后，在所述第二半导体区域、所述第一栅极电极和所述第二栅极电极的相应上部之上，形成金属硅化物层。
16.根据权利要求15所述的制造半导体器件的方法，
其中在所述步骤（h）中，在所述第一栅极电极的上表面的未被所述侧壁绝缘膜覆盖的区域中，形成所述金属硅化物层；并且在所述第二栅极电极的上表面的未被所述侧壁绝缘膜覆盖的区域中，形成所述金属硅化物层。
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