CN105100654B - 一种像素单元电路及像素读出芯片 - Google Patents

Abstract

本发明实施例公开了一种像素单元电路及像素读出芯片，像素单元电路包括：一电荷灵敏前置放大器，对像素的探测器信号进行低噪声放大；一甄别器，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断；一计数器链，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计，其中N为大于1的整数；一移位寄存器链，包括N位元寄存器，分别与所述计数器链连接，当帧刷新信号到来时，所述移位寄存器链将所述计数器链中的计数统计结果进行移位读出。本发明实施例的技术方案能降低读出死时间，提升芯片的帧刷新率指标。

Description

一种像素单元电路及像素读出芯片

技术领域

本发明涉及半导体技术领域，具体涉及一种像素单元电路及像素读出芯片。

背景技术

传统意义上的像素读出芯片或像素探测系统，主要基于电荷积分的方式完成对信号的探测。例如CCD(Charge-coupled Device，电荷耦合元件)、CMOS(一种典型的固体成像传感器)相机等等，通过同感光二极管相连的电容对电荷进行积分，将积分之后的幅度进行读出，如图1和图2所示，从而对一段时间内的信号量实现探测。这种方式无法有效分辨信号和噪声，信噪比不高。

为了有效的对单个光子或入射粒子进行分辨，发展出一类基于单光子信号处理的像素读出芯片形式。如图3所示，这类芯片通过电荷灵敏前置放大器，首先将单个入射信号进行低噪声放大，之后通过设定阈值，将幅度低于该阈值的噪声信号进行剔除，从而获得无噪声的真正探测器信号。对过阈甄别信号，最简单的处理方式就是对一段时间内的过阈事例数进行计数，从而间接获得这段时间内信号亮度的统计，这种方式称为单光子计数模式。其后，芯片需要按一定的刷新频率将各像素的计数结果进行读出并清零，以便开始新一轮的计数。如果以各像素的计数作为图像亮度，像素的二维位置对应图像点的位置，所读出的数据就形成了一帧图像，即芯片通常工作在帧刷新模式下。

单光子计数型像素芯片已有一些发展，主要用于同步辐射或医疗成像应用。其中两种代表性主流产品的像素单元电路的结构框图分别如图4、图5所示。从图中可以看到，两种产品的模拟前端电路部分大同小异，均由前文描述的电荷灵敏前置放大器，对探测器输入信号进行低噪声放大，之后通过甄别器(在图5中称为甄别器，Discriminator)将信号幅度同设定阈值进行比较，利用计数器对过阈信号进行计数。

两种产品在读出方式上有一些差异。图4中，计数器的计数结果是通过行列选通的方式，通过列总线的方式进行读出的。即在读出过程中，计数器的计数结果被锁定，通过行、列选择信号依次使能像素，使计数结果连接到数据总线上，从而实现读出。而在图5中，读出是通过线性反馈移位寄存器的方式完成的，即在计数阶段，该部分逻辑作为一个伪随机数计数器工作，对甄别过阈信号进行统计；而在读出阶段，该部分逻辑将同前后相邻像素相连，作为移位寄存器长链中的一段进行工作，通过全局时钟，将每个像素的计数结果依次移位至芯片引脚并输出。

可以看到，两种主流产品读出方式具有共同的缺点：读出时计数器无法同时进行计数。图4中，计数器需要等待被挂载至数据总线，因此结果需要处于锁存状态，直到一帧结果被读出，才能被清零而继续进行下一次工作；而图5中，计数器电路在读出时被占用成为移位寄存器，也只有在一帧读出完成后才能切换回计数模式。因此这两种结构的读出时间都将成为探测死时间，同时该工作方式也限制了帧刷新率的提高：即如果要提高帧刷新率，只有减少读出时间，因此势必采用高速时钟和高速读出逻辑，这样一方面高速数字电路的设计难度大大提升，同时高速数字信号的引入也将对灵敏的模拟电路造成更多串扰。

图4、图5所讨论的两种读出方法，是单光子计数型像素芯片各类产品的主要代表性读出结构。由此结构和工作原理的限制，这两种主流系列最新版产品的帧刷新率指标均只在每秒几十帧到每秒一百帧的水平，并且需要用到约100MHz左右时钟频率的高速时钟，尽管如此，死时间仍高达每帧3ms左右。该帧刷新率和死时间指标已不能满足最新一代同步辐射应用的需求，并且目前市场上也无法找到满足要求的产品。这类应用要求在保证性能的前提下，实现好于每秒一千帧的刷新率，从而对某些短寿命样品观测其动态的响应。因此发展一种高帧刷新率的单光子计数型像素读出芯片设计方法，成为推动该技术在更高端场合应用的关键。

另外，由于工作在辐射条件下，读出芯片的设计必须考虑抗辐照设计。在各主流产品的像素单元配置寄存器中，普遍采用经典的三模冗余电路，对单粒子翻转事例(SingleEvent Upset，SEU)进行一定程度的抗辐照加固。如图6和图7所示，配置寄存器通常均采用一定的冗余设计。对于每像素单元通常需要5、6位寄存位甚至更多的像素读出芯片来说，这将占用大量的空间。本发明所提出的读出方式在保证性能的前提下，也可兼顾降低该部分的设计复杂度，节省像素空间。

发明内容

有鉴于此，本发明实施例提供一种像素单元电路及像素读出芯片，以实现降低读出死时间，提升芯片的帧刷新率指标。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

第一方面，本发明实施例提供了一种像素单元电路，包括：

一电荷灵敏前置放大器，对像素的探测器信号进行低噪声放大；

一甄别器，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断；

一计数器链，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计，其中N为大于1的整数；

一移位寄存器链，包括N位寄存器，分别与所述计数器链连接，当帧刷新信号到来时，所述移位寄存器链将所述计数器链中的计数统计结果进行移位读出。

进一步地，所述像素单元电路还包括一配置寄存器模组，与所述移位寄存器链连接；

当帧刷新信号到来时，所述配置寄存器模组向所述移位寄存器链的输入端输入下一帧的配置信息，同时所述移位寄存器链将上一帧的计数统计结果从输出端输出，所述配置信息和所述计数统计结果不重叠地通过所述移位寄存器链。

进一步地，当帧刷新信号到来时，具体包括：

当帧刷新信号在时钟上升沿到来时，所述甄别器与所述计数器链信号通路被屏蔽，以使所述计数器链中的所述上一帧的计数统计结果被封锁；

从随后的时钟下降沿开始的第一个时钟周期内：所述配置寄存器模组变为透明锁存状态，所述移位寄存器链上的配置信息被刷新到所述配置寄存器模组中的各对应的配置寄存器，作为所述像素单元电路对应的像素单元的下一帧的工作状态定义；

从所述时钟下降沿开始的第二个时钟周期内：被封锁的计数器链中的所述上一帧的计数统计结果被加载至所述移位寄存器链中；

从所述时钟下降沿开始的第三个时钟周期内：所述计数器链的所述计数统计结果被清零，同时所述计数器链的封锁被解除。

进一步地，在所述计数器链的封锁被解除之后还包括：

所述计数器链中的N位计数器开始在新一帧中对过阈的有用信号进行计数统计，所述新一帧的配置信息从所述移位寄存器链的输入端输入，同时上一帧的计数数据从移位链输出端输出，配置数据流和计数数据流恰好不重叠的通过移位链进行流动。

进一步地，在所述电荷灵敏前置放大器与所述甄别器之间，还包括成形/放大模块，用于将所述进行低噪声放大后的探测信号进一步放大滤波；

所述甄别器，用于将所述放大滤波后的探测信号同阈值进行比较，对有用信号进行甄别判断。

进一步地，所述N为大于或等于4，且小于或等于20的整数。

第二方面，本发明实施例还提供了一种像素读出芯片，包括多个如第一方面所述的像素单元电路。

进一步地，所述像素读出芯片包括：

104行X72列像素阵列；

9个如权利要求1-5任一项所述的像素单元电路；

每条所述像素单元电路中包含104行X72列的像素，像素深度为20位。

进一步地，所述像素读出芯片的帧刷新频率大于或等于1.2千赫兹，所述像素读出芯片的时钟频率大于或等于20兆赫兹。

本发明实施例提出的技术方案的有益技术效果是：

本发明实施例所述的像素单元电路包括N位计数器的一计数器链，对于像素单元中通过甄别判断的有用信号进行计数统计；包括N位分别与所述计数器链连接的寄存器的一移位寄存器链，当帧刷新信号到来时，所述移位寄存器链将所述计数器链中的计数统计结果进行移位读出。能显著提高帧刷新率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本发明实施例的内容和这些附图获得其他的附图。

图1是本发明背景技术中所述的一种积分电压读出方式电路原理图；

图2是本发明背景技术中所述的积分电压读出方式电路原理图对应的工作时序图；

图3是本发明背景技术中所述的一种单光子计数型像素读出方式原理框图；

图4是本发明背景技术中所述的一种主流单光子计数型像素读出芯片产品之一的像素单元电路结构框图；

图5是本发明背景技术中一种主流单光子计数型像素读出芯片产品之二的像素单元电路结构框图；

图6是本发明背景技术中所述的三模冗余和仲裁逻辑框图；

图7是本发明背景技术中所述的一种DICE Latch的晶体管级电路图；

图8是本发明实施例一所述的像素单元电路结构框图；

图9是本发明实施例一所述的像素单元电路读出部分的门级结构框图；

图10是本发明实施例一所述的像素单元电路读出部分帧刷新时的工作时序图；

图11是本发明实施例二所述的一款单光子计数型像素读出芯片的整体结构框图。

具体实施方式

为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。

实施例一

图8是本实施例所述的像素单元电路，如图8所示，本实施例所述的像素单元电路包括：

一电荷灵敏前置放大器1，对像素的探测器信号进行低噪声放大；

一甄别器2，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断；

一计数器链3，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计；

一移位寄存器链4，包括N位元寄存器，分别与所述计数器链3连接，当帧刷新信号到来时，所述移位寄存器链4将所述计数器链3中的计数统计结果进行移位读出。

需要说明的是，本实施例所述的像素单元电路在模拟前端部分利用电荷灵敏前置放大器1对探测器信号进行低噪声放大，能保证像素读出芯片的低噪声性能。甄别器2将前放输出同阈值进行比较，从而对有用信号完成甄别判断；甄别结果送给计数器进行计数统计。

为了将信号进一步放大滤波，便于甄别，本实施例还可在所述电荷灵敏前置放大器1与所述甄别器2之间，采用成形/放大模块5将所述进行低噪声放大后的探测信号进一步放大滤波。此时，所述甄别器2，用于将所述放大滤波后的探测信号同阈值进行比较，对有用信号进行甄别判断。

本发明实施例所述的像素单元电路包括N位计数器的一计数器链3，对于像素单元中通过甄别判断的有用信号进行计数统计；包括N位分别与所述计数器链3连接的寄存器的一移位寄存器链4，当帧刷新信号到来时，所述移位寄存器链4将所述计数器链3中的计数统计结果进行移位读出。能降低读出死时间，提升芯片的帧刷新率指标。

其中,N为大于1的整数,优选为N大于或等于4小于或等于20的整数。例如N为20，所述计数器链3在每个像素单元中包括一个20位计数器,即按照每个像素1兆赫兹的计数率，以每秒1帧的刷新率进行刷新，恰好计满计数器的20位。如果以更快的刷新率进行刷新，那么在同样的计数率下所需的计数器位数将相应减少。对应地，所述移位寄存器链4也在每个像素单元中包括20位移位信息，各计数器位分别与对应的移位寄存器位连接。

进一步地，在读出部分，本发明实施例同各同类产品有较大差异。为了避免数据读出阶段对计数器的占用，本实施例所述的像素单元电路中需设计彼此独立工作、且位数相同的计数器链3和移位寄存器链4各一条。两者间仅在帧刷新信号到来时发生数据交换，其占用时间为一个时钟周期。

另外，所述像素单元电路还包括一配置寄存器模组，与所述移位寄存器链4连接。当帧刷新信号到来时，所述配置寄存器模组向所述移位寄存器链4的输入端输入下一帧的配置信息，同时所述移位寄存器链4将上一帧的计数统计结果从输出端输出，所述配置信息和所述计数统计结果不重叠地通过所述移位寄存器链4。

本实施例所述的像素单元电路的配置信息将利用同一条移位链进行输入，当帧刷新信号到来时，移位链上的配置信息被刷新至各像素单元对应位的配置寄存器中。例如，当帧刷新信号到来时，读出部分的具体工作细节如下：

当帧刷新信号在时钟上升沿到来时，所述甄别器2与所述计数器链3信号通路被屏蔽，以使所述计数器链3中的所述上一帧的计数统计结果被封锁；

从随后的时钟下降沿开始的第一个时钟周期内：所述配置寄存器模组变为透明锁存状态，所述移位寄存器链4上的配置信息被刷新到所述配置寄存器模组中的各对应的配置寄存器，作为所述像素单元电路对应的像素单元的下一帧的工作状态定义；

从所述时钟下降沿开始的第二个时钟周期内：被封锁的计数器链3中的所述上一帧的计数统计结果被加载至所述移位寄存器链4中；

从所述时钟下降沿开始的第三个时钟周期内：所述计数器链3的所述计数统计结果被清零，同时所述计数器链3的封锁被解除；

之后计数器、移位寄存器和配置寄存器分别独立工作。

循环上述操作直至读出所述像素单元电路对应的像素单元所有的帧。

图9给出了读出部分更具体的门级电路结构框图。其中各部分电路仅以其最基本的组成部分示意，表明设计思路，但并不局限于图中所示的具体电路形式。凡是基于该结构的衍生电路结构，均在本发明涵盖范围内。图10给出了像素单元电路在帧刷新信号到来前后的关键工作时序。

如图9、图10所示，在正常工作状态，计数器持续对甄别脉冲进行计数，而移位寄存器作为整体移位的一段，参加计数数据的移位读出，同时将配置信息进行移位输入；当帧刷新信号(图中frame信号)在时钟上升沿到来时，依次发生四个步骤的动作：计数器同数据源，即甄别器输出断开，数据被封锁，对应图中pixel_down信号；从随后的时钟下降沿开始的一个时钟周期内，像素单元电路中的配置寄存器变为透明锁存状态，移位链上的配置信息被刷新到像素单元各对应的配置寄存器中，对应图中refresh信号，作为该像素单元下一帧的工作状态定义；接下来的一个时钟周期(仍然从时钟下降沿开始)，被封锁的计数器计数数据被锁存加载至移位链中，对应图中load_shiftb信号；在第三个时钟周期中(从时钟下降沿开始)，计数器结果被清零，同时数据封锁被解除，对应图中counter_clear信号。至此之后，计数器和移位链又可完全独立工作：计数器开始在新一帧中对甄别过阈信号计数；下一帧的配置信息从移位链输入端输入，同时上一帧的计数数据从移位链输出端输出，配置数据流和计数数据流恰好不重叠的通过移位链进行流动。直到帧刷新信号再次到来时，重复上述的过程。

其中，需要说明的是，配置寄存器主要用于存储各像素的工作模式控制位信息，包含阈值信息，像素使能信息以及电荷极性信息等。在每帧工作期间，配置信息以静态电平的方式控制甄别器等模拟电路的工作状态，从而对信号的甄别判断进行调整控制，因而会影响计数结果；在帧刷新信号到来时刷新为下一帧的配置状态，从而控制新一轮的计数工作模式。移位链的每一位可带有一位配置寄存器或者空载，在帧信号到来的refresh信号期间进行刷新。每个像素对应配置寄存器的位数由具体应用需求决定，但不多于移位寄存器链的长度，本例为八位。在配置寄存器在位数不多于移位寄存器链，且和移位链单元一一对应的前提下可以以任意组合同移位寄存器链连接。

按照这样的读出方式，在每帧中计数器不用等待读出完成后再开始新一帧的计数，即计数和读出是完全独立的。在每帧时间中，计数器仅在帧刷新信号到来的3.5个时钟周期内被占用，因此死时间仅为3.5倍的时钟周期。按照20MHz的典型时钟来计算，也就是每帧的死时间仅为175ns，相比目前最新主流产品典型的每帧3ms的死时间，其性能指标至少提升了十倍。并且当时钟频率提高时，死时间还将相应减小。

由于读出时间和死时间已经无关，因此不必再利用高速时钟，也不必再挑战高速数字电路设计来尽量减少读出时间。按照本发明所述的读出结构，像素单元内的移位寄存器长度需要和计数器深度完全一致，同时也表示了每帧时间的时钟周期数。假设计数器深度为N位，移位链上的像素单元数为M，时钟频率为F，则每帧的时钟周期数为(M*N+1)，也就是帧刷新率为F/(M*N+1)。其中计数深度N一般小于20位，像素单元数M通常为1000，因此在20MHz的时钟频率下，帧刷新率就将达到1kHz，相比目前最新主流产品不到100Hz的帧刷新率水平，性能指标也提升了十倍。在此过程中，并未采用高速时钟，因此模数之间的串扰将会得到有效控制；同时也不需要复杂的电路设计，可实施性强。考虑到在高帧刷新率指标下，计数深度一般可以缩短，例如10位，那么帧刷新率指标还将进一步升高。

按照本发明所述的工作方式，各像素单元每帧的配置信息将通过移位寄存器输入，并实现每帧的更新。这样，一旦发生单事例翻转事件，造成了某位配置信息锁存位在正常工作期间的错误翻转，其造成的错误影响也将在紧接着的下一帧被修正。由于同时实现了高的帧刷新率，因此影响是非常有限的。这样一来，配置寄存器即可采用较为常规的锁存器设计，而避免设计较为复杂的冗余逻辑，在本已非常有限的像素单元电路中占用大量版图空间。另一方面，常规的像素芯片的配置信息通常仅在上电阶段加载一次，正常工作时一般不更新，而三模冗余电路对于两次错误翻转将无法检测。因此一旦发生两次相同点的错误翻转，像素芯片将会在错误的状态下持续工作，持续获得错误数据。本发明采用帧刷新的方式彻底避免了这种情况的发生，将错误影响局限在很短时间内，保证电路在绝大部分时间内都工作在正常工作状态中。

通过两条独立工作的计数器链3和移位链，降低读出死时间，同时对芯片的帧刷新率指标有显著提升。通过配置寄存器帧刷新的方式，避免了复杂的锁存器抗辐照加固设计。本发明具有结构可靠，可实施性强，可扩展性强等特点。

实施例二

在实施例一的基础之上，本实施例提出了一种像素读出芯片，包括多个如实施例一所述的像素单元电路。图11是本发明实施例二所述的一款单光子计数型像素读出芯片的整体结构框图，如图11所示，所述像素读出芯片采用多个如实施例一所述的像素单元电路，可实现对芯片所包含的所有像素陈列中的像素进行像素读取。

为了使本技术领域的人员更好的理解本发明的技术方案，下面结合实施例及附图对本发明产品作进一步的说明。

按照本发明所述的工作方式，发明人完成了一款单光子计数型像素读出芯片的设计。芯片包含104行×72列像素阵列，按列分割成9条独立工作的移位链，即每条移位链中包含104行×8列共832个像素，像素计数深度为20位。经过实际流片和测试，芯片能良好工作在20MHz甚至更高的系统时钟频率下，且并未发现模数电路之间的串扰。这表明读出芯片能工作在1.2kHz的帧刷新率频率下，每帧死时间小于175ns。该像素芯片的规模同目前市场上的主流芯片相当，模拟部分的实测性能指标也同该类芯片持平，然而帧刷新率指标和死时间指标相比主流芯片提升了近10倍，并且芯片并未依赖高速时钟或者高速电路设计。这证明本发明所述的结构和设计方法具有很好的可实施性。

为了保证像素读出芯片可对探测器微弱信号进行处理，首先应该保证像素单元电路中良好的模拟前端电路的设计，特别是电荷灵敏前置放大器，它决定了整个像素芯片的噪声水平和最小可探测的信号。模拟前端电路的设计可遵循核电子学经典的电路设计方法，仔细设计电荷灵敏前放输入管尺寸，从而获得最优的信噪比水平。由于高帧刷新率通常意味着高的事例率水平，因此需仔细设计电荷灵敏前放的反馈结构，使得输出信号底宽满足所需的计数率水平。甄别器电路要求能够对甄别阈值进行微调，通常可以由4～6位的数摸变换电路实现。

单元数字电路整体上可由图9所示的计数器、移位寄存器和锁存器三部分组成。在像素单元面积允许的情况下，各数字门级电路可以采用标准单元库实现。优选地，各数字门级电路还可采用全定制的方法设计，这将有效节省像素单元面积，但也意味着设计工作量的显著提升，同时也可能牺牲一定的最高帧刷新率水平。在帧刷新信号到来时，各单元间短时间将进行大量数据交换，因此需仔细规划该部分时序，进行充分的仿真，避免竞争冒险现象的发生。

如前文所述，单元内计数器和移位锁存器的位数应完全相同。该位数N应由目标帧刷新率Fr和像素单元的最高计数率水平M确定，即应该使得：2^NFr>M，即N>log₂(M/Fr)。计数深度应取该最小值的向上取整整数或增加1位，更深的计数深度将不可能被使用，而无谓降低帧刷新率指标。优选地，计数器深度可以考虑设计成可选，则可以在不同的计数率水平下获得最高的帧刷新率指标。

单元数字电路的版图布局需要仔细规划，避免数字电路翻转时对模拟电路产生串扰。优选地，可按工作频率的由低至高依次使该部分电路同模拟电路相远离，从而增加同灵敏模拟电路的物理隔离。通常应该有锁存器、计数器、移位寄存器的工作频率依次由低至高分布。

相邻像素的移位寄存器链的输入和输出将顺次连接，通常按照列向分布，从而每列像素形成一条较长的移位寄存器链。由于帧刷新率同每条移位链上的像素个数直接相关，在像素阵列规模一定的情况下，为了提高帧刷新率水平，优选的方式是将像素阵列按列分为几个独立的群组，每个群组共用一条移位链，不同群组间的移位链彼此独立工作，从而增加了并行性，缩短了移位链的长度。然而不能无限制增加移位链的并行数，否则将占用大量芯片引脚资源。

本实施例针对目前单光子计数型像素读出芯片各类产品死时间大、帧刷新率不能满足要求，并且由于结构限制很难进一步提高的问题，所提出的一种像素读出芯片，具有高帧刷新率，该像素读出芯片能在保证其他性能指标不变的前提下，使帧刷新率在目前的主流产品水平上提升十倍以上，并显著减少死时间，同时降低对系统时钟频率的要求。除此之外，还可以兼顾单事例翻转的抗辐照加固设计需求，降低配置寄存器的设计复杂度，在非常有限的像素单元电路面积内，节省由大量冗余的寄存器电路所占用的空间。

以上所述，仅为本发明的较佳实施例而已，并非对本发明作任何形式上的限制；凡本行业的普通技术人员均可按说明书附图所示和以上所述而顺畅地实施本发明；但是，凡熟悉本专业的技术人员在不脱离本发明技术方案范围内，可利用以上所揭示的技术内容而作出的些许更动、修饰与演变的等同变化，均为本发明的等效实施例；同时，凡依据本发明的实质技术对以上实施例所作的任何等同变化的更动、修饰与演变等，均仍属于本发明的技术方案的保护范围之内。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种像素单元电路，其特征在于，包括：

一电荷灵敏前置放大器，对像素的探测器信号进行低噪声放大；

一甄别器，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断；

一计数器链，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计，其中N为大于1的整数；

一移位寄存器链，包括N位寄存器，分别与所述计数器链的N位计数器连接，当帧刷新信号到来后，将所述计数器链的N位计数器中的计数数据锁存加载至所述移位寄存器链的N位寄存器中；

一配置寄存器模组，与所述移位寄存器链连接；

其中所述计数器与所述寄存器的N由目标帧刷新率Fr和像素单元的最高计数率水平M确定，N＞log₂(M/Fr)；

当帧刷新信号到来时，具体包括：

当帧刷新信号在时钟上升沿到来时，所述甄别器与所述计数器链信号通路被屏蔽，以使所述计数器链中的上一帧的计数统计结果被封锁；

从随后的时钟下降沿开始的第一个时钟周期内：所述配置寄存器模组变为透明锁存状态，所述移位寄存器链上的配置信息被刷新到所述配置寄存器模组中的各对应的配置寄存器，作为所述像素单元电路对应的像素单元的下一帧的工作状态定义；

从所述时钟下降沿开始的第二个时钟周期内：被封锁的计数器链中的所述上一帧的计数统计结果被加载至所述移位寄存器链中；

从所述时钟下降沿开始的第三个时钟周期内：所述计数器链的所述计数统计结果被清零，同时所述计数器链的封锁被解除。

2.如权利要求1所述的像素单元电路，其特征在于，当帧刷新信号到来时，具体包括：

所述配置寄存器模组向所述移位寄存器链的输入端输入下一帧的配置信息，同时所述移位寄存器链将上一帧的计数统计结果从输出端输出，所述配置信息和所述计数统计结果不重叠地通过所述移位寄存器链。

3.如权利要求1所述的像素单元电路，其特征在于，在所述计数器链的封锁被解除之后还包括：

所述计数器链中的N位计数器开始在新一帧中对过阈的有用信号进行计数统计，所述新一帧的配置信息从所述移位寄存器链的输入端输入，同时上一帧的计数数据从移位链输出端输出，配置数据流和计数数据流恰好不重叠的通过移位链进行流动。

4.如权利要求1所述的像素单元电路，其特征在于，在所述电荷灵敏前置放大器与所述甄别器之间，还包括成形/放大模块，用于将所述进行低噪声放大后的探测信号进一步放大滤波；

所述甄别器，用于将所述放大滤波后的探测信号同阈值进行比较，对有用信号进行甄别判断。

5.如权利要求1所述的像素单元电路，其特征在于，所述N为大于或等于4且小于或等于20的整数。

6.一种像素读出芯片，其特征在于，包括多个如权利要求1-5任一项所述的像素单元电路。

7.如权利要求6所述的像素读出芯片，其特征在于，包括：

104行× 72 列像素阵列；

9个如权利要求1-5任一项所述的像素单元电路；

每个 所述像素单元电路中包含104行× 72 列的像素，像素深度为20位。

8.如权利要求7所述的像素读出芯片，其特征在于，所述像素读出芯片的帧刷新频率大于或等于1.2千赫兹，所述像素读出芯片的时钟频率大于或等于20兆赫兹。