CN103685991B - 一种串行读出光子计数芯片 - Google Patents

Abstract

本发明公开了一种串行读出光子计数芯片，与探测器连接，其包括像素单元阵列模块和读出逻辑模块，像素单元阵列模块包括多个以阵列方式排列成若干行和若干列的像素，每行中的所有像素依次串联，且每两行像素串联，串联的两行像素为非相邻行像素；以减少芯片扇出引脚数目，即使出现某一像素失效，图像仍然可以通过相邻行像素数值插值复原。读出逻辑模块用于控制像素单元阵列模块的读出/计数状态，以及根据外部输入的控制指令产生控制信号；每个像素对探测器的像素产生的光电信号进行信号处理生成数字脉冲；根据控制信号和所述数字脉冲选择计数模式、读出数据或计数；通过选择计数模式，可使串行输出频率达375MHz以上，从而保证射线利用率。

Description

一种串行读出光子计数芯片

技术领域

本发明涉及辐射成像电子技术领域，特别涉及一种串行读出光子计数芯片。

背景技术

传统的X射线医学影像系统中，探测器探测到的高能射线信号通常通过积分电路转换成电压信号，电压信号再经过ADC（Analog To Digital Converter，模拟数字转换器）转换成数字信号读出。这种检测与读出的模式称为积分模式。为保证成像质量，积分模式需要较高的辐射剂量，而过大的辐射剂量会对人体造成很多伤害。近年来，在医学成像领域中新兴起了光子计数模式成像方法，这种方法将高能射线光子个数直接转换成有效灰度值，能够达到物理上的最大量子利用率，还可以避免积分系统中由于模数转换造成的量化误差，并且对低于能量阈值的散射线有抑制能力。可以在相同成像质量下降低射线剂量，使患者的身体减少高能射线的损伤。与积分模式采用TFT（Thin Film Transistor）开关阵列读出不同，光子计数模式的信号读出需要专用的光子计数芯片来完成。

通常光子计数芯片的像素与探测器的像素一一对应，光子计数芯片的每个像素内包含一个通道模拟放大电路和一组计数器。与传统成像系统利用TFT开关阵列读出模拟量不同之处在于，光子计数芯片每个像素中均包含一个多位的计数器，直接读出数字信号，且读出数据量大。由于受到这种电路特征的限制，数据通常采用高速移位串行架构读出。

在高速移位串行架构中，信号读出的高速时钟会对光子计数芯片中模拟电路产生干扰，很容易导致计数失准；同时光子计数芯片存在对工艺缺陷容忍度低的问题。光子计数芯片中的数字电路，尤其是高速数字电路与模拟电路同时工作，由于信号串扰和电源干扰，模拟电路的性能会大打折扣。另外，目前的光子计数芯片普遍采用的数据读出方式是将相邻的若干行（通常是两行）数据串行读出，多行串行读出可以减少光子计数芯片的扇出引脚数目，如图1所示，将多个像素10排成多行，每相邻两行组合连接，从组合中的第二行读出（箭头为读出示意）。但相邻多行串行读出存在一缺陷：一旦光子计数芯片在制造过程中由于工艺缺陷而引起芯片的一个像素失效，则整条串行路径上的像素均无法正确读出，体现在图像上即相邻若干行像素缺失，这将给图像复原造成困难。

有鉴于此，本发明提供一种串行读出光子计数芯片。

发明内容

鉴于上述现有技术的不足之处，本发明的目的在于提供一种串行读出光子计数芯片，以解决现有光子计数芯片串行读出时，当一个像素失效导致该像素所在的串行路径上所有像素均无法读出的问题。

为了达到上述目的，本发明采取了以下技术方案：

一种串行读出光子计数芯片，与探测器连接，其包括像素单元阵列模块和读出逻辑模块：

所述像素单元阵列模块包括有多个像素，所述多个像素以阵列方式排列成若干行和若干列；每行中的所有像素依次串联，且每两行像素串联，所述串联的两行像素为非相邻行像素；每个像素用于对探测器的像素产生的光电信号进行信号处理生成数字脉冲；

所述读出逻辑模块用于控制像素单元阵列模块的读出/计数状态，以及根据外部输入的控制指令产生控制信号；

所述像素单元阵列模块连接探测器和读出逻辑模块。

所述的串行读出光子计数芯片，其中，所述每两行像素串联采用隔行交叉互连的方式。

所述的串行读出光子计数芯片，其中，所述像素包括：

前置放大电路，用于将探测器的像素产生的光电信号转换成电压脉冲；

脉冲成形电路，用于将所述电压脉冲整形为预设脉宽的预设电压脉冲；

甄别电路，用于将所述预设电压脉冲与阈值电压比较、产生数字脉冲；

阈值调整电路，用于将全局参考电压和局部DAC电压叠加生成阈值电压；

所述前置放大电路、脉冲成形电路、甄别电路依次连接，所述阈值调整电路连接甄别电路。

所述的串行读出光子计数芯片，其中，所述甄别电路包括比较器，所述阈值调整电路包括叠加器；

所述比较器的第一输入端连接叠加器的输出端，比较器的第二输入端连接第二放大器的输出端；所述叠加器的第一输入端连接Vth端，叠加器的第二输入端连接数字读出控制单元；

所述Vref端输入全局参考电压，所述数字读出控制单元输出局部DAC电压。

所述的串行读出光子计数芯片，其中，所述像素还包括：

DAC配置存储器，用于输出局部DAC电压；

二选一选择器，用于根据控制信号和数字脉冲控制计数器的读出/计数状态;

计数器，用于根据控制信号切换为3bit模式或5bit模式；

所述DAC配置存储器连接所述叠加器的第二输入端，二选一选择器连接计数器。

所述的串行读出光子计数芯片，其中，所述二选一选择器包括门控锁存电路，二选一选择器的第一输入端连接甄别电路的输出端，二选一选择器的第二输入端连接clk端，二选一选择器的控制端连接cnt端；二选一选择器的输出端连接计数器；所述cnt端用于输入cnt信号，clk端用于输入clk信号；

在cnt信号的上升沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平；在clk信号的第二个下降沿时刻后，输出第一时钟；在cnt信号的下降沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平，在该clk信号的第二个下降沿时刻后，输出第二时钟。

所述的串行读出光子计数芯片，其中，所述前置放大电路包括：第一放大器、第一电容和MOS开关；所述第一电容串联在第一放大器的输入端与输出端之间，所述MOS开关的第一连接端连接第一放大器的输入端，MOS开关的第二连接端连接第一放大器的输出端，MOS开关的控制端连接cnt端。

所述的串行读出光子计数芯片，其中，所述脉冲成形电路包括第二放大器、第一电阻、第二电阻、第三电阻、第二电容、第三电容和第四电容；所述第二放大器的第一输入端连接Vref端，第二放大器的第二输入端依次通过第一电阻、第四电容连接第一放大器的输出端、也通过第二电容连接第二放大器的输出端、还通过第二电阻连接第三电阻的一端和第三电容的一端，所述第三电容的另一端接地，第三电阻的另一端连接第二放大器的输出端；所述Vref端用于输入偏置电压。

相较于现有技术，本发明提供的串行读出光子计数芯片，由像素单元阵列模块和读出逻辑模块组成；其中，像素单元阵列模块包括有多个像素，多个像素以阵列方式排列成若干行和若干列；每行中的所有像素依次串联，且每两行像素串联，所述串联的两行像素为非相邻行像素；以减少芯片扇出引脚数目，便于芯片与板级电路封装，即使出现一条路径上的像素失效，图像仍然可以通过相邻行像素数值插值复原。读出逻辑模块用于控制像素单元阵列模块的读出/计数状态，以及根据外部输入的控制指令产生控制信号；像素单元阵列模块中的每个像素用于对探测器的像素产生的光电信号进行信号处理生成数字脉冲；根据控制信号和所述数字脉冲选择计数模式、读出数据或计数；通过选择计数模式，可使串行输出频率达375MHz以上，从而保证射线利用率。

附图说明

图1为现有光子计数芯片的像素串行连接示意图。

图2为本发明串行读出光子计数芯片的拓扑结构图。

图3为本发明串行读出光子计数芯片中模拟放大单元的电路图。

图4为本发明串行读出光子计数芯片中数字读出控制单元的电路图。

图5为本发明串行读出光子计数芯片中二选一选择器的电路图。

图6为本发明串行读出光子计数芯片中每行像素隔行交叉互连的示意图。

图7为本发明串行读出光子计数芯片工作时序的示意图。

具体实施方式

为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本发明提供一种串行读出光子计数芯片，与探测器连接，也即是说，串行读出光子计数芯片内的每个像素与探测器的像素一一对应连接。请参阅图2，本发明提供的串行读出光子计数芯片包括像素单元阵列模块1和读出逻辑模块。所述像素单元阵列模块1包括有多个像素100，将所有像素以阵列方式排列成若干行和若干列，如图2所示，每行像素等距间隔且水平对齐，每列像素等距间隔且竖直对齐。本实施例中串行读出光子计数芯片的尺寸为6mm（长）×6mm（宽）×0.5mm（厚），多个像素100的排列为16行×15列，每个像素100的尺寸为330μm×330μm。如图2所示，第1行像素从左到右依次为像素AA、像素AB、……、像素AO；第2行像素从左到右依次为像素BA、像素BB、……、像素BO；第3行像素从左到右依次为像素CA、像素CB、……、像素CO；第4行像素从左到右依次为像素DA、像素DB、……、像素DO；……第16行像素从左到右依次为像素PA、像素PB、……、像素PO。每行中的所有像素依次串联，且每两行像素串联，该串联的两行像素为非相邻行像素；在本实施例中，各行像素隔行交叉互连，即一行像素与隔一行的下一行像素串联组成一个光子读取单元，具体为，第1行像素与第3行像素连接，第2行像素与第4行像素连接，第5行像素与第7行像素连接，依次类推。相连的两行像素在读出数据时，数据传输方向如图2中箭头所示，以第1行和第3行像素为例，从像素AO开始、依次串行读出数据，最后到像素CO结束。

其中，所述读出逻辑模块用于控制像素单元阵列模块的读出/计数状态，以及根据外部输入的控制指令产生控制信号，其包括：缓冲寄存器、LVDS（Low-VoltageDifferential Signaling 低电压差分信号）传输器、控制逻辑、模拟缓冲器、偏压电路和时钟树。请同时参阅图2至图4，本实施例中，产生的控制信号包括： CWin（Control Word in）信号用于进行全局串行配置；Wcw（Write control word）信号用于输入控制字；XOi为数据读出总线，其每一位信号线串行读出两行像素值，如图2所示，第一行像素与第三行像素连接，按照图2中的箭头串行读出第一行像素与第三行像素的像素值，最终由缓冲寄存器输出给LVDS传输器输出，其他交叉互连的像素行依此类推；x3bit（excute 3 bit mode）信号为计数器位数切换控制信号，控制像素中的计数器切换为3bit模式或5bit模式；cnt（count）信号用于控制芯片的计数/读出状态，本实施例中，cnt为高电平时控制串行读出光子计数芯片计数，低电平时控制串行读出光子计数芯片读出；rst_n信号为复位信号；clk信号为时钟信号；sxi和sxo为像素中计数器与相邻像素中计数器之间互连的信号端口；Rcw（Readcontrol word）为信号读出控制字。读出逻辑模块为现有技术，此处对此工作原理和连接关系不作详述，本发明涉及上述信号在像素单元阵列模块1的使用。

请同时参阅图3和图4，所述像素100包括：模拟放大单元200（如图3所示）和数字读出控制单元300（如图4所示），所述模拟放大单元200连接数字读出控制单元300和探测器。所述模拟放大单元200对探测器的像素产生的光电信号进行信号转换、脉宽设置和电压调整，生成数字脉冲。数字读出控制单元300根据相关控制信号（即rst_n信号、x3bit信号、clk信号、cnt信号、Wcw信号、sxi和sxo）和所述数字脉冲Vout选择计数模式、生成阈值电压。

其中，所述模拟放大单元200包括前置放大电路201、脉冲成形电路202、甄别电路203和阈值调整电路，所述前置放大电路201、脉冲成形电路202、甄别电路203依次连接，所述阈值调整电路连接甄别电路203。

所述前置放大电路201用于将探测器的像素产生的光电信号转换成电压脉冲，其包括第一放大器A1、第一电容C1和MOS开关2011；所述MOS开关2011为PMOS管Q1；所述第一电容C1串联在第一放大器A1的输入端与输出端之间，所述MOS开关2011的第一连接端（即PMOS管Q1的源极）连接第一放大器A1的输入端，MOS开关2011的第二连接端（即PMOS管Q1的漏极）连接第一放大器A1的输出端，MOS开关2011的控制端（即PMOS管Q1的栅极）连接cnt端。所述cnt端用于输入cnt信号。

在计数过程中，随着时间推移，前置放大电路201的基线会有漂移，需通过cnt信号来控制PMOS管Q1导通来对电荷清零，减小漂移随时间的积累。前置放大电路201与探测器的像素直接连接，其具有低噪声（<200e-），高带宽（>300MHz单位增益带宽）的特点。

所述脉冲成形电路202用于将所述电压脉冲整形为预设脉宽的预设电压脉冲，其包括第二放大器A2、第一电阻R1、第二电阻R2、第三电阻R3、第二电容C2和第三电容C3；所述第二放大器A2的第一输入端a连接Vref端，第二放大器A2的第二输入端b通过第一电阻R1连接第一放大器A1的输出端、也通过第二电容C2连接第二放大器A2的输出端c、还通过第二电阻R2连接第三电阻R3的一端和第三电容C3的一端，所述第三电容C3的另一端接地，第三电阻R3的另一端连接第二放大器A2的输出端c；所述Vref端用于输入偏置电压Vref。

脉冲成形电路202的成形时间短（50ns~100ns），其频域内的输出传递函数H(s)具有如下关系：

，

其中，Q为探测器输入电荷，R2=R3=Rs，，，s（非下标）是复频率，j为虚数单位。本处选取，对上式采用Laplace反变换，得到成形电路的时域输出为：

，

脉冲峰值在处取得，即达峰时间为：

，

成形电路的输出幅度为：

，

可见成形电路具有的电荷增益。

根据数值计算结果，所述输出脉冲信号的半峰宽度小于100ns，90%峰值宽度小于150ns。由于第一放大器A1具有足够的带宽，第二放大器A2具有较少的成形时间，使模拟放大单元200具有大于3M count /pixel/s的计数能力。

所述甄别电路203用于将所述预设电压脉冲与阈值电压比较，产生数字脉冲Vout；阈值调整电路将全局参考电压和局部DAC电压叠加生成阈值电压。所述甄别电路203包括比较器A3，所述阈值调整电路包括叠加器204。所述比较器A3的第一输入端d连接叠加器204的输出端1，比较器A3的第二输入端e连接第二放大器A2的输出端c；所述叠加器204的第一输入端连接Vth端，叠加器204的第二输入端3连接数字读出控制单元300。所述Vth端输出全局参考电压Vth，所述数字读出控制单元300输出局部DAC电压。

所述数字读出控制单元300包括：DAC配置存储器301、计数器302和二选一选择器303，所述DAC配置存储器301连接所述叠加器的第二输入端3，用于输出局部DAC电压给叠加器。所述二选一选择器303连接计数器302，用于根据控制信号（即cnt信号）和数字脉冲Vout控制计数器302的读出/计数状态，clk信号提供工作时钟。当cnt信号为1时，计数器302工作在计数状态，此时工作速率低，不超过3MHz；当cnt信号为0时，计数器302工作在串行读出状态，此时工作频率高，大约数百MHz。rst_n信号对整个数字读出控制单元进行复位，即对数据清零。

本实施例中，阈值电压由一个全局参考电压Vth和每个像素内的DAC配置存储器输出的局部DAC电压（即DAC0~DAC2）通过叠加器叠加而成。局部DAC电压可对阈值电压进行微调，以补偿由于工艺等原因造成的阈值失调。

一个像素的sxi（相当于输入端口）连接前一个像素的sxo（相当于输出端口），该像素的sxo连接下一个像素的sxi。也即是说，每个像素通过计数器302相互连。每当一个时钟沿触发，两行像素的所有bit顺次串行移动一位，数据最终从XOi串行输出。计数器302在读出或计数时，根据控制信号（x3bit信号）切换为3bit模式或5bit模式。两行像素输出的数据通过sxi与sxo依次串联，最终通过XOi输出。如果x3bit为低，则两行像素输出的数据共有15×2行×3bit=90bit。

为了保证高能射线的有效利用率，读出时间与计数时间之比应足够小，本实施例提供的串行读出光子计数芯片的读出频率可达375MHz以上。可以通过配置内部LFSR（Linear Feedback Shift Register ）计数器位数来实现帧结构的配置，即计数器302位数（即bit的个数）越多，对应的带宽越高，读出数据量越小。故对于普通成像设备，宜用高位数计数器；对于某些低剂量的成像系统，如SBDX（扫描束X数字射线）系统中，每帧计数时间很短（在数微秒量级），且高能辐射间断发出，用过多位数的计数器读出则会使读出效率下降。考虑到不同应用需求，本实施例中的计数器302设置为可配置为3bit输出或5bit输出的情况，其采用LFSR结构。该LFSR结构输出一组伪随机序列，其反馈逻辑简单，运算速度快于二进制计数器。LFSR结构计数器在计数初始时需要赋给一个种子序列，本串行读出光子计数芯片每次复位后以全1作为初始种子序列。

所述串行读出光子计数芯片有两种工作状态，即计数状态与读出状态。光子脉冲是微弱的模拟信号，为了避免高速读出数字信号对其产生干扰而错误计数，计数和读出只能交替进行。clk信号是高速时钟，触发计数器302工作的内部时钟clk_out信号（即二选一选择器303的输出）是在高、低速间不断切换的，需要门控逻辑电路来控制切换以去除在切换过程中可能出现的毛刺，避免引发误计数。因此，本实施例中对clk_out信号采用门控锁存技术，即所述二选一选择器303包括门控锁存电路（门控锁存电路的具体电路结构如图5所示）。请同时参阅图3至 5图，二选一选择器303的第一输入端连接甄别电路的输出端（即比较器A3的输出端f），二选一选择器的第二输入端连接clk端，二选一选择器的控制端连接cnt端；二选一选择器的输出端连接计数器302；所述cnt端用于输入cnt信号，clk端用于输入clk信号（为高速时钟，频率为375MHz）；比较器A3的输出端f输出数字脉冲Vout（相当于低速时钟，频率由单位时间内入射光子数决定，最高不超过3MHz）。所述二选一选择器303根据cnt信号、clk信号和数字脉冲Vout生成计数器302的时钟信号clk_out。

请一并参阅图7，在cnt信号的上升沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平；在clk信号的第二个下降沿时刻后，输出第一时钟（为低速时钟，频率由单位时间入射光子数决定，最高不超过3MHz）；在cnt信号的下降沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平，在该clk信号的第二个下降沿时刻后，输出第二时钟（为高速时钟，频率为375MHz）。也即是说，在串行读出光子计数芯片计数时，门控逻辑电路由cnt信号的上升沿触发高速时钟关断，在cnt信号的上升沿后clk信号的第二个下降沿时刻，clk_out稳定在低速输出；cnt信号的下降沿触发高速时钟开启，在cnt信号的下降沿后clk信号的第二个下降沿时刻，clk_out稳定在高速输出，高、低速转换过程中无毛刺产生。

本实施例对现有光子计数芯片的又一改进在于各行像素隔行交叉互连读取光子计数，请一并参阅图6，具体为：从第一行像素开始扫描，将未连接的当前行像素与相邻行的下一行像素连接，从所述下一行像素读出光子计数。假设第一行像素为当前像素，其未连接其他行像素，将第一行像素与相邻行（即第二行像素）的下一行像素（即第三行像素）连接，从第三行像素读出光子计数。接着扫描到第二行像素，其未连接，将第二行像素与第四行像素连接，从第四行像素读出。接着扫描到第三行像素，其已连接；扫描第四行像素，也已连接；依序扫描至第五行像素，未连接，即可将第五行像素与相邻行（即第六行像素）的下一行像素（即第七行像素）连接，从第七行像素读出，以此类推。

一旦串行读出光子计数芯片由于工艺缺陷而造成某行中任一像素损坏、或在一行像素中像素与像素之间的互连线断路时，就会有两行像素失效，如果两行失效像素相邻，则会影响图像的重建。如果上述每行像素隔行交叉互连，由于串行读出光子计数芯片每两行共用一路LVDS串行输出，即使有两行像素失效，在图像上仍然可以通过相邻两行的像素进行插值重建图像。每行像素隔行交叉互连的方法不限于本发明图6中的间隔一行的方式，还可以间隔两行、或三行；主要根据串行读出光子计数芯片的尺寸和像素数来采取间隔不同行数互连。考虑到芯片版图布线对各像素延迟均一性的影响，间隔行数不宜过大，且每组互连线宜对称。

通过上述隔行交叉互连读出光子计数后，即可将光子个数转换成有效灰度值。根据串行读出光子计数芯片的计数能力，设单个像素单位时间的平均计数为3M个光子，并将这些光子转换成有效灰度值。以转化成14bit无符号的图像灰度值为例，则可达到的最大帧速率为：

f_{rate_max}=3M×(1-D)/2¹⁴=183.1×(1-D) fps；

其中，3M为每秒钟最大计数，即一秒钟能计的最大光子数；D为计数时间/（读出时间+计数时间）；fps (frame per second)为帧速率的单位；2¹⁴为一帧像素的最大灰度值；此处计算忽略了计数器工作状态切换过程中需要等待的两个极短的高速时钟周期的影响。

若D小于1/5，则读出帧速率可达146fps以上，远高于目前的积分系统帧速率；同理如果在相同帧速率情况下，则光子计数系统的有效灰度值远高于积分系统。

请同时参阅图7，以像素=的排列为16行×15列、计数器为5bit模式为例，从本发明提供的串行读出光子计数芯片工作时序的示意图中可以看出，成像过程中高能射线连续发出，将光子数编码成5bit数据，设读出频率为375MHz，则读出时间为：T2=15×2×5/375MHz=0.4μs；其中15表示每行的像素数（即一行有15个像素），2表示两行（即本实施例中每两行像素共用一个输出端），5表示每个计数器的bit数。

计数时间最大值为：T1_max=2⁵/3M =10.67μs，其中，2⁵为5bit计数器的最大计数值。

此时读出时间与计数时间之比D为0.0375，射线最高利用率为（1-D）=96.25%。若要达到14bit的图像灰度，需要29帧图像叠加成一帧图像。

而现有的光子计数读出芯片的计数器位数通常为12bit~14bit，其采集一帧数据对应于系统的一帧图像，这样虽然简化了芯片外板级电路的设计，但系统读出的灵活性会降低，尤其是对于DSA类对不同组织和部位有不同帧速率要求的系统，尤为不便。因此，本发明提供的串行读出光子计数芯片包含的计数器具有较低位数（如3bit或5bit），采用该串行读出光子计数芯片的系统可以根据图像灰度值的要求而灵活地采用不同帧数的数据合成单帧图像，同时能够保证射线利用率达到96.25%。

综上所述，本发明提供的串行读出光子计数芯片，将像素单元阵列模块中的像素以阵列方式排列成若干行和若干列，每行中的所有像素依次串联，且每行未连接的像素与隔行未连接的像素连接，在某一像素失效时可通过相邻行像素插值复原，解决了现有芯片采用相邻行串联时由于工艺缺陷造成某个像素损坏而引起两行像素失效，导致图像上即相邻若干行像素缺失、使图像复原困难的问题。

同时，每个像素中均设置模拟放大单元对探测器的像素产生的光电信号进行信号转换、脉宽设置，以及根据数字读出控制单元输出的阈值电压进行电压调整，生成数字脉冲；由数字读出控制单元根据读出逻辑模块产生的控制信号和所述数字脉冲选择计数模式、生成阈值电压；所述模拟放大单元的技术能力为3M，减小了高速串行架构中数字电路对模拟电路的干扰；通过电压调整以能避免由于芯片工艺造成的失调不均。

另外，数字读出控制单元中设置计数器为3bit模式或5bit模式，使计数器串行输出频率可达375MHz以上。芯片在计数时，采用门控逻辑电路来控制高速时钟的启闭，以减小对模拟电路的干扰；同时，带有锁存结构的二选一选择器消除了高速读出时钟开启和关断瞬间产生的毛刺，避免计数器误计数。

可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。

Claims (8)

1.一种串行读出光子计数芯片，与探测器连接，其特征在于，包括像素单元阵列模块和读出逻辑模块：

所述像素单元阵列模块包括有多个像素，所述多个像素以阵列方式排列成若干行和若干列；每行中的所有像素依次串联，且每两行像素串联，所述串联的两行像素为非相邻行像素；每个像素用于对探测器的像素产生的光电信号进行信号处理生成数字脉冲；

所述读出逻辑模块用于控制像素单元阵列模块的读出/计数状态，以及根据外部输入的控制指令产生控制信号；

所述像素单元阵列模块连接探测器和读出逻辑模块；

所述像素包括：

前置放大电路，用于将探测器的像素产生的光电信号转换成电压脉冲；

脉冲成形电路，用于将所述电压脉冲整形为预设脉宽的预设电压脉冲；

甄别电路，用于将所述预设电压脉冲与阈值电压比较、产生数字脉冲；

所述脉冲成形电路包括第二放大器、第一电阻、第二电阻、第三电阻、第二电容、第三电容和第四电容；所述第二放大器的第一输入端连接Vref端，第二放大器的第二输入端依次通过第一电阻、第四电容连接前置放大电路、也通过第二电容连接第二放大器的输出端、还通过第二电阻连接第三电阻的一端和第三电容的一端，所述第三电容的另一端接地，第三电阻的另一端连接第二放大器的输出端；所述Vref端用于输入偏置电压。

2.根据权利要求1所述的串行读出光子计数芯片，其特征在于，所述每两行像素串联采用隔行交叉互连的方式。

3.根据权利要求1或2所述的串行读出光子计数芯片，其特征在于，所述像素还包括：

阈值调整电路，用于将全局参考电压和局部DAC电压叠加生成阈值电压；

所述前置放大电路、脉冲成形电路、甄别电路依次连接，所述阈值调整电路连接甄别电路。

4.根据权利要求3所述的串行读出光子计数芯片，其特征在于，所述甄别电路包括比较器，所述阈值调整电路包括叠加器；

所述比较器的第一输入端连接叠加器的输出端，比较器的第二输入端连接第二放大器的输出端；所述叠加器的第一输入端连接Vth端，叠加器的第二输入端连接数字读出控制单元；

所述Vth端输入全局参考电压，所述数字读出控制单元输出局部DAC电压。

5.根据权利要求4所述的串行读出光子计数芯片，其特征在于，所述像素还包括：

DAC配置存储器，用于输出局部DAC电压；

二选一选择器，用于根据控制信号和数字脉冲控制计数器的读出/计数状态;

计数器，用于根据控制信号切换为3bit模式或5bit模式；

所述DAC配置存储器连接所述叠加器的第二输入端，二选一选择器连接计数器。

6.根据权利要求5所述的串行读出光子计数芯片，其特征在于，所述二选一选择器包括门控锁存电路，二选一选择器的第一输入端连接甄别电路的输出端，二选一选择器的第二输入端连接clk端，二选一选择器的控制端连接cnt端；二选一选择器的输出端连接计数器；所述cnt端用于输入cnt信号，clk端用于输入clk信号；

在cnt信号的上升沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平；在clk信号的第二个下降沿时刻后，输出第一时钟；在cnt信号的下降沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平，在该clk信号的第二个下降沿时刻后，输出第二时钟。

7.根据权利要求3所述的串行读出光子计数芯片，其特征在于，所述前置放大电路包括：第一放大器、第一电容和MOS开关；所述第一电容串联在第一放大器的输入端与输出端之间，所述MOS开关的第一连接端连接第一放大器的输入端，MOS开关的第二连接端连接第一放大器的输出端，MOS开关的控制端连接cnt端。

8.根据权利要求7所述的串行读出光子计数芯片，其特征在于，所述第二放大器的第二输入端依次通过第一电阻、第四电容连接第一放大器的输出端。