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CN104867946B - Esl型tft基板结构及其制作方法 - Google Patents

Esl型tft基板结构及其制作方法 Download PDF

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Abstract

本发明提供一种ESL型TFT基板结构及其制作方法。该ESL型TFT基板结构中，蚀刻阻挡层(5)对应氧化物半导体层(4)的两侧分别设有第一过孔(51)、与第二过孔(52)；漏极(6)经由第一过孔(51)接触氧化物半导体层(4)；钝化保护层(7)设有与第二过孔(52)贯通的通孔(72)；电极层(8)设于钝化保护层(7)上，其一侧相对靠近所述漏极(6)并经由所述通孔(72)与第二过孔(52)接触氧化物半导体层(4)，构成源极(81)，另一侧沿相对远离所述漏极(6)的方向延伸，构成像素电极(82)。该ESL型TFT基板结构具有较小的沟道长度，一方面使得TFT具有良好的导电能力，一方面使TFT尺寸较小，从而可以提高像素开口率，降低像素设计难度。

Description

ESL型TFT基板结构及其制作方法
技术领域
本发明涉及显示技术领域，尤其涉及一种ESL型TFT基板结构及其制作方法。
背景技术
在显示技术领域，液晶显示器(Liquid Crystal Display，LCD)与有机发光二极管显示器(Organic Light Emitting Diode，OLED)等平板显示器已经逐步取代CRT显示器，广泛的应用于液晶电视、手机、个人数字助理、数字相机、计算机屏幕或笔记本电脑屏幕等。
显示面板是LCD、OLED的重要组成部分。不论是LCD的显示面板，还是OLED的显示面板，通常都具有一薄膜晶体管(Thin Film Transistor，TFT)基板。以LCD的显示面板为例，其主要是由一TFT基板、一彩色滤光片基板(Color Filter，CF)、以及配置于两基板间的液晶层(Liquid Crystal Layer)所构成，其工作原理是通过在TFT基板与CF基板上施加驱动电压来控制液晶层中液晶分子的旋转，将背光模组的光线折射出来产生画面。
目前，现有的TFT基板主要有：共平面(Coplanar)型、具有蚀刻阻挡层(Etch StopLayer，ESL)型、背沟道蚀刻(Back Channel Etch，BCE)型等多种类型。
请参阅图1，现有的ESL型TFT基板包括基板10、依次设于基板10上的栅极20、栅极绝缘层30、氧化物半导体层40、蚀刻阻挡层50、源极61、漏极62、钝化保护层70、及像素电极80。
图1所示的ESL型TFT基板采用蚀刻阻挡层ESL来避免背沟道损伤，但由于制程精度存在偏差(如曝光制程的对位偏差，蚀刻制程的线宽偏差等)，源极61与漏极62必须与蚀刻阻挡层50存在一定的重叠长度L1和L3，加上在现有的制程能力下源极61与漏极62之间的最小狭缝长度L2，实际的沟道长度L为L1、L2、L3之和，即L＝L1+L2+L3，大于同样设计的BCE型TFT基板内背沟道的长度，BCE型TFT基板内背沟道的长度即为源极与漏极之间的最小狭缝长度L2。
较大的沟道长度L，一方面容易造成TFT的导电性能下降，另一方面使TFT尺寸增大，从而造成像素的开口率下降，增加了像素设计的难度。
发明内容
本发明的目的在于提供一种ESL型TFT基板结构，其具有较小的沟道长度，一方面使得TFT具有良好的导电能力，一方面使TFT尺寸较小，从而可以提高像素开口率，降低像素设计难度。
本发明的目的还在于提供一种ESL型TFT基板的制作方法，能够减小沟道长度，提高TFT的导电能力，同时减小TFT尺寸，从而可以提高像素开口率，降低像素设计难度。
为实现上述目的，本发明提供一种ESL型TFT基板结构，包括：
基板；
设于所述基板上的栅极；
设于所述栅极及基板上的栅极绝缘层；
位于所述栅极上方设于所述栅极绝缘层上的氧化物半导体层；
设于所述氧化物半导体层上的蚀刻阻挡层，所述蚀刻阻挡层对应所述氧化物半导体层的两侧分别设有第一过孔、与第二过孔；
设于所述蚀刻阻挡层上经由第一过孔接触氧化物半导体层的漏极；
设于所述漏极与蚀刻阻挡层上的钝化保护层，所述钝化保护层设有与第二过孔贯通的通孔；
设于所述钝化保护层上的电极层；所述电极层的一侧相对靠近所述漏极并经由所述通孔与第二过孔接触氧化物半导体层，构成源极；所述电极层的另一侧沿相对远离所述漏极的方向延伸，构成像素电极。
所述源极与所述漏极在所述栅极上方的空间内无交叠。
所述源极与所述漏极在所述栅极上方的空间内有交叠。
所述氧化物半导体层的材料为铟镓锌氧化物。
所述电极层的材料为氧化铟锡。
本发明还提供一种ESL型TFT基板的制作方法，包括以下步骤：
步骤1、提供一基板，在所述基板上沉积第一金属层，并对所述第一金属层进行图案化处理，得到栅极；
步骤2、在所述栅极及基板上沉积栅极绝缘层；在所述栅极绝缘层上沉积并图案化氧化物半导体层；
步骤3、在所述氧化物半导体层上沉积蚀刻阻挡层，并采用灰阶光罩对所述蚀刻阻挡层进行图案化处理，将对应于所述氧化物半导体层一侧上方的蚀刻阻挡层完全蚀刻掉，暴露出所述氧化物半导体层的一侧区域，形成通透的第一过孔，将对应于所述氧化物半导体层另一侧上方的蚀刻阻挡层部分蚀刻掉，不暴露出所述氧化物半导体层的另一侧区域，形成盲孔形式的第二过孔；
所述第一、第二过孔之间的间隔距离定义出沟道长度；
步骤4、在所述蚀刻阻挡层上沉积第二金属层，并对所述第二金属层进行图案化处理，得到漏极；所述漏极经由所述第一过孔与所述氧化物半导体层相接触；
步骤5、在所述漏极与蚀刻阻挡层上沉积钝化保护层，并对钝化保护层进行图案化处理，形成与所述盲孔形式的第二过孔贯通的通孔，同时将所述盲孔形式的第二过孔完全挖开，形成通透的第二过孔，保持沟道长度不变；
步骤6、在所述钝化保护层上沉积并图案化电极层，所述电极层的一侧相对靠近所述漏极并经由所述通孔与第二过孔接触氧化物半导体层，构成源极；所述电极层的另一侧沿相对远离所述漏极的方向延伸，构成像素电极。
所述步骤3具体包括以下步骤：
步骤31、在所述蚀刻阻挡层上涂布光阻层，采用灰阶光罩对所述光阻层进行曝光、显影，分别得到对应位于所述氧化物半导体层一侧上方的全曝光区域，及对应位于所述氧化物半导体层另一侧上方的半曝光区域；
步骤32、以所述光阻层为遮蔽层，对所述蚀刻阻挡层进行蚀刻，将对应位于所述全曝光区域下方的蚀刻阻挡层完全蚀刻掉，得到通透的第一过孔，将对应位于所述半曝光区域下方的蚀刻阻挡层部分蚀刻掉，形成盲孔形式的第二过孔；
步骤33、剥离所述光阻层。
所述步骤32中，所述蚀刻采用干法蚀刻工艺。
所述源极与所述漏极在所述栅极上方的空间内无交叠。
所述源极与所述漏极在所述栅极上方的空间内有交叠。
本发明的有益效果：本发明提供的一种ESL型TFT基板结构，设置同一电极层既作为源极，又作为像素电极，且漏极与源极分别位于不同层别，使得TFT的沟道长度较小，一方面能够使TFT具有良好的导电能力，一方面能够使TFT尺寸较小，从而可以提高像素开口率，降低像素设计难度。本发明提供的一种ESL型TFT基板的制作方法，先采用灰阶光罩对蚀刻阻挡层进行图案化处理，得到通透的第一过孔与盲孔形式的第二过孔，通过第一、第二过孔之间的间隔距离定义出沟道长度，再形成漏极，然后沉积并图案化钝化保护层，同时将所述盲孔形式的第二过孔完全挖开，保持沟道长度不变，最后形成同时作为源极与像素电极的电极层，能够减小沟道长度，提高TFT的导电能力，同时减小TFT尺寸，从而可以提高像素开口率，降低像素设计难度。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为现有的ESL型TFT基板的剖面结构示意图；
图2为本发明ESL型TFT基板结构的第一实施例的剖面示意图；
图3为本发明ESL型TFT基板结构的第二实施例的剖面示意图；
图4为本发明ESL型TFT基板的制作方法的流程图；
图5为本发明ESL型TFT基板的制作方法的步骤1的示意图；
图6为本发明ESL型TFT基板的制作方法的步骤2的示意图；
图7至图9为本发明ESL型TFT基板的制作方法的步骤3的示意图；
图10为本发明ESL型TFT基板的制作方法的步骤4的示意图；
图11为本发明ESL型TFT基板的制作方法的步骤5的示意图；
图12为本发明ESL型TFT基板的制作方法的步骤6的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
本发明首先提供一种ESL型TFT基板结构。图2所示为本发明ESL型TFT基板结构第一实施例的示意图，该ESL型TFT基板结构包括：
基板1；
设于所述基板1上的栅极2；
设于所述栅极2及基板1上的栅极绝缘层3；
位于所述栅极2上方设于所述栅极绝缘层2上的氧化物半导体层4；
设于所述氧化物半导体层4上的蚀刻阻挡层5，所述蚀刻阻挡层5对应所述氧化物半导体层4的两侧分别设有第一过孔51、与第二过孔52；所述第一、第二过孔51、52之间的间隔距离L4定义出了沟道长度；
设于所述蚀刻阻挡层ESL上经由第一过孔51接触氧化物半导体层4的漏极6；
设于所述漏极6与蚀刻阻挡层5上的钝化保护层7，所述钝化保护层7设有与第二过孔52贯通的通孔72；
设于所述钝化保护层7上的电极层8；所述电极层8的一侧相对靠近所述漏极6并经由所述通孔72与第二过孔52接触氧化物半导体层4，构成源极81；所述电极层8的另一侧沿相对远离所述漏极6的方向延伸，构成像素电极82。
具体地，所述氧化物半导体层4的材料为铟镓锌氧化物(Indium Gallium ZincOxide，IGZO)。所述电极层8的材料为氧化铟锡(Indium Tin Oxide，ITO)。
值得一提的是，在图2所示的第一实施例中，所述源极81与所述漏极6在所述栅极2上方的空间内无交叠。
图3所示为本发明ESL型TFT基板结构第二实施例的示意图，该第二实施例与第一实施例的区别在于，所述源极81与所述漏极6在所述栅极2上方的空间内有交叠，相应对所述电极层8的制程精度要求相对较低一些。其余均与第一实施例相同，此处不再赘述。
本发明的ESL型TFT基板结构，设置同一电极层8既作为源极81，又作为像素电极82，且漏极6与源极81分别位于不同层别，使得TFT的沟道长度为所述第一、第二过孔51、52之间的间隔距离L4，小于现有的ESL型TFT基板的沟道长度，一方面能够使TFT具有良好的导电能力，一方面能够使TFT尺寸较小，从而可以提高像素开口率，降低像素设计难度。
请参阅图4，本发明还提供一种ESL型TFT基板的制作方法，包括以下步骤：
步骤1、如图5所示，提供一基板1，在所述基板1上沉积第一金属层，并对所述第一金属层进行图案化处理，得到栅极2。
步骤2、如图6所示，在所述栅极2及基板1上沉积栅极绝缘层3；在所述栅极绝缘层3上沉积并图案化氧化物半导体层4。
具体地，所述氧化物半导体层4的材料为IGZO。
步骤3、如图7至9所示，在所述氧化物半导体层4上沉积蚀刻阻挡层5，并采用灰阶光罩对所述蚀刻阻挡层5进行图案化处理，将对应于所述氧化物半导体层4一侧上方的蚀刻阻挡层5完全蚀刻掉，暴露出所述氧化物半导体层4的一侧区域，形成通透的第一过孔51，将对应于所述氧化物半导体层4另一侧上方的蚀刻阻挡层5部分蚀刻掉，不暴露出所述氧化物半导体层4的另一侧区域，形成盲孔形式的第二过孔52。所述第一、第二过孔51、52之间的间隔距离L4定义出沟道长度。
具体地，该步骤3具体包括以下步骤：
步骤31、如图7所示，在所述蚀刻阻挡层5上涂布光阻层30，采用灰阶光罩对所述光阻层30进行曝光、显影，分别得到对应位于所述氧化物半导体层4一侧上方的全曝光区域301，及对应位于所述氧化物半导体层4另一侧上方的半曝光区域302。
步骤32、如图8所示，以所述光阻层30为遮蔽层，对所述蚀刻阻挡层5进行蚀刻，将对应位于所述全曝光区域301下方的蚀刻阻挡层5完全蚀刻掉，得到通透的第一过孔51，将对应位于所述半曝光区域302下方的蚀刻阻挡层5部分蚀刻掉，形成盲孔形式的第二过孔52。
步骤33、如图9所示，剥离所述光阻层30。
步骤4、如图10所示，在所述蚀刻阻挡层5上沉积第二金属层，并对所述第二金属层进行图案化处理，得到漏极6；所述漏极6经由所述第一过孔51与所述氧化物半导体层4相接触。
步骤5、如图11所示，在所述漏极6与蚀刻阻挡层5上沉积钝化保护层7，并对钝化保护层7进行图案化处理，形成与所述盲孔形式的第二过孔52贯通的通孔72，同时将所述盲孔形式的第二过孔52完全挖开，形成通透的第二过孔52，保持沟道长度不变。
步骤6、如图12所示，在所述钝化保护层7上沉积并图案化电极层8，所述电极层8的一侧相对靠近所述漏极6并经由所述通孔72与第二过孔52接触氧化物半导体层4，构成源极81；所述电极层8的另一侧沿相对远离所述漏极6的方向延伸，构成像素电极82。
具体地，所述电极层8的材料为ITO。
图12示意出了所述源极81与所述漏极6在所述栅极2上方的空间内无交叠，当然，受制程精度的限制，所述源极81与所述漏极6也可如图3所示那样在所述栅极2上方的空间内有交叠。
上述ESL型TFT基板的制作方法，先采用灰阶光罩对蚀刻阻挡层5进行图案化处理，得到通透的第一过孔51与盲孔形式的第二过孔52，通过第一、第二过孔51、52之间的间隔距离L4定义出沟道长度，再形成漏极6，然后沉积并图案化钝化保护层7，同时将所述盲孔形式的第二过孔52完全挖开，保持沟道长度不变，最后形成同时作为源极81与像素电极82的电极层，能够减小沟道长度，提高TFT的导电能力，同时减小TFT尺寸，从而可以提高像素开口率，降低像素设计难度。
综上所述，本发明的ESL型TFT基板结构，设置同一电极层既作为源极，又作为像素电极，且漏极与源极分别位于不同层别，使得TFT的沟道长度较小，一方面能够使TFT具有良好的导电能力，一方面能够使TFT尺寸较小，从而可以提高像素开口率，降低像素设计难度。本发明的ESL型TFT基板的制作方法，先采用灰阶光罩对蚀刻阻挡层进行图案化处理，得到通透的第一过孔与盲孔形式的第二过孔，通过第一、第二过孔之间的间隔距离定义出沟道长度，再形成漏极，然后沉积并图案化钝化保护层，同时将所述盲孔形式的第二过孔完全挖开，保持沟道长度不变，最后形成同时作为源极与像素电极的电极层，能够减小沟道长度，提高TFT的导电能力，同时减小TFT尺寸，从而可以提高像素开口率，降低像素设计难度。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (5)

1.一种ESL型TFT基板的制作方法，其特征在于，包括以下步骤：
步骤1、提供一基板(1)，在所述基板(1)上沉积第一金属层，并对所述第一金属层进行图案化处理，得到栅极(2)；
步骤2、在所述栅极(2)及基板(1)上沉积栅极绝缘层(3)；在所述栅极绝缘层(3)上沉积并图案化氧化物半导体层(4)；
步骤3、在所述氧化物半导体层(4)上沉积蚀刻阻挡层(5)，并采用灰阶光罩对所述蚀刻阻挡层(5)进行图案化处理，将对应于所述氧化物半导体层(4)一侧上方的蚀刻阻挡层(5)完全蚀刻掉，暴露出所述氧化物半导体层(4)的一侧区域，形成通透的第一过孔(51)，将对应于所述氧化物半导体层(4)另一侧上方的蚀刻阻挡层(5)部分蚀刻掉，不暴露出所述氧化物半导体层(4)的另一侧区域，形成盲孔形式的第二过孔(52)；
所述第一、第二过孔(51、52)之间的间隔距离(L4)定义出沟道长度；
步骤4、在所述蚀刻阻挡层(5)上沉积第二金属层，并对所述第二金属层进行图案化处理，得到漏极(6)；所述漏极(6)经由所述第一过孔(51)与所述氧化物半导体层(4)相接触；
步骤5、在所述漏极(6)与蚀刻阻挡层(5)上沉积钝化保护层(7)，并对钝化保护层(7)进行图案化处理，形成与所述盲孔形式的第二过孔(52)贯通的通孔(72)，同时将所述盲孔形式的第二过孔(52)完全挖开，形成通透的第二过孔(52)，保持沟道长度不变；
步骤6、在所述钝化保护层(7)上沉积并图案化电极层(8)，所述电极层(8)的一侧相对靠近所述漏极(6)并经由所述通孔(72)与第二过孔(52)接触氧化物半导体层(4)，构成源极(81)；所述电极层(8)的另一侧沿相对远离所述漏极(6)的方向延伸，构成像素电极(82)。
2.如权利要求1所述的ESL型TFT基板的制作方法，其特征在于，所述步骤3具体包括以下步骤：
步骤31、在所述蚀刻阻挡层(5)上涂布光阻层(30)，采用灰阶光罩对所述光阻层(30)进行曝光、显影，分别得到对应位于所述氧化物半导体层(4)一侧上方的全曝光区域(301)，及对应位于所述氧化物半导体层(4)另一侧上方的半曝光区域(302)；
步骤32、以所述光阻层(30)为遮蔽层，对所述蚀刻阻挡层(5)进行蚀刻，将对应位于所述全曝光区域(301)下方的蚀刻阻挡层(5)完全蚀刻掉，得到通透的第一过孔(51)，将对应位于所述半曝光区域(302)下方的蚀刻阻挡层(5)部分蚀刻掉，形成盲孔形式的第二过孔(52)；
步骤33、剥离所述光阻层(30)。
3.如权利要求2所述的ESL型TFT基板的制作方法，其特征在于，所述步骤32中，所述蚀刻采用干法蚀刻工艺。
4.如权利要求1所述的ESL型TFT基板的制作方法，其特征在于，所述源极(81)与所述漏极(6)在所述栅极(2)上方的空间内无交叠。
5.如权利要求1所述的ESL型TFT基板的制作方法，其特征在于，所述源极(81)与所述漏极(6)在所述栅极(2)上方的空间内有交叠。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105226015B (zh) * 2015-09-28 2018-03-13 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法
CN107490917A (zh) 2017-09-27 2017-12-19 武汉华星光电技术有限公司 一种薄膜晶体管阵列基板及显示装置
CN108320705B (zh) * 2018-02-14 2021-04-27 京东方科技集团股份有限公司 像素单元及其制作方法和阵列基板
WO2021147039A1 (zh) * 2020-01-22 2021-07-29 京东方科技集团股份有限公司 驱动背板及其制备方法、显示面板、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6219114B1 (en) * 1995-12-01 2001-04-17 Lg Electronics Inc. Liquid crystal display device with reduced source/drain parasitic capacitance and method of fabricating same
CN102082179A (zh) * 2010-11-04 2011-06-01 友达光电股份有限公司 薄膜晶体管与具有此薄膜晶体管的像素结构
CN103824862A (zh) * 2012-11-16 2014-05-28 群康科技(深圳)有限公司 薄膜晶体管基板与显示器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732849B1 (ko) * 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
KR20120075110A (ko) * 2010-12-28 2012-07-06 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6219114B1 (en) * 1995-12-01 2001-04-17 Lg Electronics Inc. Liquid crystal display device with reduced source/drain parasitic capacitance and method of fabricating same
CN102082179A (zh) * 2010-11-04 2011-06-01 友达光电股份有限公司 薄膜晶体管与具有此薄膜晶体管的像素结构
CN103824862A (zh) * 2012-11-16 2014-05-28 群康科技(深圳)有限公司 薄膜晶体管基板与显示器

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