CN103219341B - 一种阵列基板及制备方法、显示装置 - Google Patents
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Abstract
本发明实施例提供了一种阵列基板及制备方法、显示装置，涉及显示技术领域，可提高开口率并避免透明导电材料电阻较大而导致的薄膜晶体管延迟现象，从而满足高PPI产品的需求；该阵列基板包括：薄膜晶体管，所述薄膜晶体管包括栅电极、源电极和漏电极、以及有源层；进一步还包括设置于所述栅电极上方或下方的金属导电区，所述金属导电区用于降低所述薄膜晶体管开启的延迟时间；其中，所述栅电极、所述源电极和所述漏电极的材质为透明导电材料。用于显示装置的制造。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及制备方法、显示装置。
背景技术
目前，如图1所示，阵列基板包括栅电极20的栅金属层、包括源电极和漏电极的源漏金属层、以及像素电极30；由于构成阵列基板的栅金属层和源漏金属层是不透明的，导致开口率在一定程度降低了。
ADS(Advanced-Super Dimension Switch，高级超维场转换技术)显示技术由于其具有高分辨率、高透过率、低功耗、宽视角、高开口率等优点被广泛应用，即，如图1所示，在阵列基板上形成公共电极90。
然而，随着市场对高PPI(Pixels per inch，每英寸所拥有的像素数目)产品的开发，使用现有技术生产的产品的开口率很难满足需求，因此，如何提高开口率成为一个新的研究方向。
发明内容
本发明的实施例提供一种阵列基板及制备方法、显示装置，可提高开口率并避免透明导电材料电阻较大而导致的薄膜晶体管延迟现象，从而满足高PPI产品的需求。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种阵列基板，包括：薄膜晶体管，所述薄膜晶体管包括栅电极、源电极和漏电极、以及有源层；进一步还包括设置于所述栅电极上方或下方的金属导电区，所述金属导电区用于降低所述薄膜晶体管开启的延迟时间；其中，所述栅电极、所述源电极和所述漏电极的材质为透明导电材料。
一方面，提供一种显示装置，包括上述的阵列基板。
另一方面，提供一种阵列基板的制备方法，包括：在基板上形成薄膜晶体管、像素电极，所述薄膜晶体管包括栅电极、源电极和漏电极、以及有源层；进一步还包括：在所述栅电极上方或下方形成用于降低所述薄膜晶体管开启延迟时间的金属导电区；
所述在基板上形成栅电极、源电极和漏电极包括：在基板上形成透明导电材质的所述栅电极、所述源电极和所述漏电极。
本发明实施例提供了一种阵列基板及制备方法、显示装置，该阵列基板包括设置在基板上薄膜晶体管，所述薄膜晶体管包括栅电极、源电极和漏电极、以及有源层；进一步还包括：设置于所述栅电极上方或下方的金属导电区，所述金属导电区用于降低所述薄膜晶体管开启的延迟时间；其中，所述栅电极、所述源电极和所述漏电极的材质为透明导电材料；这样，将原来不透明金属材质的栅电极、所述源电极和所述漏电极替换为透明导电材料(例如ITO)，且还设置有用于降低所述薄膜晶体管开启的延迟时间的所述金属导电区，可以提高开口率并避免了透明导电材料电阻较大而导致的薄膜晶体管延迟现象，从而满足高PPI产品的需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种阵列基板的俯视示意图；
图2为本发明实施例提供的一种底栅型阵列基板的结构示意图；
图3为本发明实施例提供的另一种底栅型阵列基板的结构示意图；
图4为本发明实施例提供的一种顶栅型阵列基板的结构示意图；
图5为本发明实施例提供的另一种顶栅型阵列基板的结构示意图；
图6为本发明实施例提供的阵列基板的俯视示意图；
图7为本发明实施例一提供的一种底栅型阵列基板的制备方法的流程示意图；
图8～图13为本发明实施例一提供的一种制备底栅型阵列基板的过程示意图；
图14为本发明实施例二提供的一种底栅型阵列基板的制备方法的流程示意图；
图15～图19为本发明实施例二提供的一种制备底栅型阵列基板的过程示意图；
图20为本发明实施例三提供的一种顶栅型阵列基板的制备方法的流程示意图；
图21～图25为本发明实施例三提供的一种制备顶栅型阵列基板的过程示意图。
附图标记：
01-阵列基板；10-基板；20-栅电极；30-像素电极；40-金属导电区；50-栅绝缘层，501-过孔；60-有源层；701-源电极，702-漏电极；80-钝化层；90-公共电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种阵列基板01，如图2至图6所示，所述阵列基板01包括：设置在基板10上薄膜晶体管，所述薄膜晶体管包括栅电极20、源电极701和漏电极702、以及有源层60；进一步还包括：设置于所述栅电极20上方或下方的金属导电区40，所述金属导电区用于降低所述薄膜晶体管例如TFT(Thin Film Transistor，薄膜场效应晶体管)开启的延迟时间；其中，所述栅电极20、所述源电极701和所述漏电极702的材质为透明导电材料。
所述透明导电材料在本发明实施例中优选的为ITO(Indium TinOxides，铟锡氧化物)或IZO(Indium Zinc Oxide，铟锌氧化物)。
所述金属导电区40的材质可以为Al(铝)、Mo(钼)等。
需要说明的是，第一，由于透明导电材料例如目前广泛使用的ITO的电阻较大，当栅电极20的材质为ITO时，在薄膜晶体管位置会有输入信号电压延迟的现象，因此，对于本发明实施例中设置金属导电区40的目的即为降低薄膜晶体管开启的延迟时间，至于其什么情况位于栅电极20上方，什么情况位于栅电极20下方，以能降低透明导电材料电阻较大而导致的薄膜晶体管延迟现象为准，即，能使薄膜晶体管达到正常的开启和关闭效果即可。
第二，本发明实施例中所指的设置于所述栅电极20上方或下方的金属导电区40，是指，所述金属导电区40紧挨所述栅电极20，并位于其上方或下方。
由图6的俯视示意图可以看出，本发明实施例提供的阵列基板只在金属导电区40处不透明，相比现有技术，其开口了有了很大的提高。
本发明实施例提供了一种阵列基板01，该阵列基板包括设置在基板10上薄膜晶体管，所述薄膜晶体管包括栅电极20、源电极701和漏电极702、以及有源层60；进一步还包括：设置于所述栅电极20上方或下方的金属导电区40，所述金属导电区用于降低所述薄膜晶体管开启的延迟时间；其中，所述栅电极20、所述源电极701和所述漏电极702的材质为透明导电材料；这样，将原来不透明金属材质的栅电极20、所述源电极701和所述漏电极702替换为透明导电材料(例如ITO)，且还设置有用于降低所述薄膜晶体管开启的延迟时间的所述金属导电区40，可以提高开口率并避免了透明导电材料电阻较大而导致的薄膜晶体管延迟现象，从而满足高PPI产品的需求。
本发明实施例提供的阵列基板可以是ADS、内平面转换式(In-Plane Switching，简称IPS)、有机电激光显示(OrganicElectroluminesence Display，简称OLED型等类型的液晶显示装置的生产。其中，ADS其核心技术特性描述为：通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。高级超维场转换技术可以提高薄膜场效应晶体管液晶显示器(Thin FilmTransistor-Liquid Crystal Display，简称TFT-LCD)产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点。OLED具有自发光的特性，且其具有可视角度大，显著节省电能等优点。
因此，对于ADS型，如图2至6所示，所述阵列基板还包括：公共电极90。
可选的，对于底栅型阵列基板，参考如图2和图3所示，所述金属导电区40设置于所述栅电极20上方，且所述金属导电区40与所述有源层60对应。
可选的，对于顶栅型阵列基板，参考如图4和图5所示，所述金属导电区40设置于所述栅电极20下方，且所述金属导电区40与所述有源层60对应。
这里，所述金属导电区40与所述有源层60对应，具体是指，沿垂直所述阵列基板的方向看过去，所述金属导电区40与所述有源层60重叠，这里重叠可以是所述金属导电区40与所述有源层60一个面积大一个面积小，即面积较小的位于面积较大的内，也可以是所述金属导电区40与所述有源层60面积大小相等，以能实现最大开口率并避免透明导电材料电阻较大而导致的薄膜晶体管开启延迟现象为准，即满足最大开口率并使薄膜晶体管达到正常的开启和关闭效果即可。
由于，一般ITO的电阻率约为0.55，Al或Mo的电阻率约为0.12，当把栅电极材料例如改为ITO后，相应的栅线的材料也为ITO，使得栅线上的电阻率较大，导致栅线开启后会延迟源漏之间沟道开启的速度，从而导致影响显示效果；当在栅电极20上方且与所述有源层60对应处设置所述金属导电区40，其材质例如为Al或Mo时，可以局部减小对应位置处栅线上电阻率，从而降低所述薄膜晶体管开启的延迟时间。
进一步地，考虑到在实际的阵列基板的制备过程中，若为了进一步的增加开口率，所述有源层60的面积大小在能满足正常薄膜晶体管开启和关闭效果的情况下，可能会做的尽量小，因此，所述有源层60的面积需根据实际情况而定。
对于所述金属导电区40的面积，则需根据有源层60的面积而定，为了最大化的降低所述薄膜晶体管开启的延迟时间，在本步骤中，优选的，如图2至图5所示，将所述金属导电区40与有源层60的面积设置为相等。
可选的，由于栅电极20的材质为透明导电材质，当该透明导电材质与像素电极30的材质一样(例如均为ITO)时，所述栅电极20和所述像素电极30可通过一次构图工艺形成，即，所述栅电极20和所述像素电极30位于同层；这样可减少构图工艺的此处，节省成本。
此外，由于所述源电极701和所述漏电极702的材质为透明导电材质，当该透明导电材质与像素电极30的材质一样(例如均为ITO)时，所述源电极701、漏电极702和所述像素电极30也可通过一次构图工艺形成，即，所述源电极701、漏电极702和所述像素电极30位于同层；这样也可减少构图工艺的此处，节省成本。
本发明实施例提供了一种阵列基板01，该阵列基板包括设置在基板上的像素电极30、公共电极90、栅电极20、源电极701和漏电极702、有源层60、以及金属导电区40，所述金属导电区40与所述有源层60对应，并根据阵列基板为底栅型或顶栅型而将所述金属导电区40设置在所述栅电极20上方或下方，所述栅电极20、所述源电极701和所述漏电极702的材质为透明导电材料；这样，一方面，由于本发明实施例提供的阵列基板采用ADS技术，可以增大开口率；另一方面，将原来不透明金属材质的栅电极20、所述源电极701和所述漏电极702替换为透明导电材料(例如ITO)，且还设置有与所述有源层60对应的所述金属导电区40，可以进一步提高开口率并避免了透明导电材料电阻较大而导致的薄膜晶体管延迟现象，从而满足高PPI产品的需求。
本发明实施例提供了一种显示装置，包括对盒后的彩膜基板和阵列基板，其中，所述阵列基板可以是上述任一种的阵列基板01。所述显示装置可以为液晶显示器、液晶电视、数码相机、手机、平板电脑等具有任何显示功能的产品或者部件。
本发明实施例提供了一种阵列基板的制备方法，该方法包括：在基板上形成薄膜晶体管、像素电极30，所述薄膜晶体管包括栅电极20、源电极701和漏电极702、以及有源层60；进一步所述方法还包括：在所述栅电极20上方或下方形成用于降低所述薄膜晶体管开启延迟时间的金属导电区40。
其中所述在基板上形成栅电极20、源电极701和漏电极702包括：在基板上形成透明导电材质的所述栅电极20、所述源电极701和所述漏电极702。
本发明实施例提供了一种阵列基板的制备方法，该方法包括：在基板上形成薄膜晶体管、像素电极30，所述薄膜晶体管包括栅电极20、源电极701和漏电极702、以及有源层60；进一步所述方法还包括：在所述栅电极20上方或下方形成用于降低所述薄膜晶体管开启延迟时间的金属导电区40，所述栅电极20、所述源电极701和所述漏电极702的材质为透明导电材料；这样，将原来不透明金属材质的栅电极20、所述源电极701和所述漏电极702替换为透明导电材料(例如ITO)，且还设置有用于降低所述薄膜晶体管开启的延迟时间的所述金属导电区40，可以提高开口率并避免了透明导电材料电阻较大而导致的薄膜晶体管延迟现象，从而满足高PPI产品的需求。
优选的，所述方法还包括：在基板上形成公共电极90。这样，可以进一步增大开口率。
对于底栅型阵列基板，可选的，其制备方法具体可以包括：
步骤1、在基板10上制作透明导电薄膜，通过一次构图工艺处理形成所述栅电极20和所述像素电极30。
此处，该透明导电薄膜例如可以为ITO，也就是说，所述栅电极20也由ITO制成。这样，可以通过一次构图工艺，即，使用即包括栅电极20图案又包括像素电极30图案的掩膜板进行曝光工艺，从而在基板的一定区域同时形成栅电极20和所述像素电极30。
这样，所述栅电极20和所述像素电极30通过一次构图工艺处理形成，可减少构图工艺的次数，节省成本。
此外，这里仅提到栅电极20，但在实际制备过程中，在形成栅电极20的同时，还会形成与栅电极20电连接的栅线和栅线引线等，在此不做详述。
步骤2、在完成前述步骤的基板上，在所述栅电极20上形成所述金属导电区40，所述金属导电区40与下述步骤4要形成的所述有源层60对应。
这里需根据有源层60的形成位置来确定金属导电区40的形成位置，即需先确定有源层60位于基板的哪些区域，再根据有源层60的位置，来确定金属导电区40的形成位置。
金属导电区40的材质可以为Al。所述金属导电区40的面积大小需根据所述有源层60的面积大小而定，对于所述有源层60的面积和所述金属导电区40的面积以能在提高开口率的基础上，避免透明导电材料电阻较大而导致的薄膜晶体管延迟现象为准，即能使薄膜晶体管达到正常的开启和关闭效果即可。
步骤3、在完成前述步骤的基板上，形成所述栅绝缘层50。
步骤4、在完成前述步骤的基板上，形成所述有源层60。
步骤5、在完成前述步骤的基板上，形成源电极701和漏电极702。
进一步还可以包括：
步骤6、在完成前述步骤的基板上，形成所述钝化层80和所述公共电极90。
实施例一，本发明实施例提供了一种底栅型阵列基板的制备方法，如图7所示，包括如下步骤：
S101、在基板10上制作透明导电薄膜，通过一次构图工艺处理形成如图8所示的栅电极20和像素电极30。
具体的，可以利用化学汽相沉积法在整个基板上沉积一层厚度在到之间的透明导电薄膜层，其中常用的透明导电薄膜可以为ITO或IZO薄膜；然后在所述透明导电薄膜上涂覆一层光刻胶，并利用即包括栅电极20图案又包括像素电极30图案的掩膜板对形成有光刻胶的基板进行曝光，显影、刻蚀后，在基板的一定区域形成所述栅电极20和所述像素电极30。当然，还形成与栅电极20电连接的栅线和栅线引线。
S102、在完成步骤S101的基板上，制作金属导电薄膜，通过一次构图工艺处理在所述栅电极20上形成如图9所示的金属导电区40，所述金属导电区40与下述步骤S104要形成的所述有源层60对应。
具体的，可以利用化学汽相沉积法在基板之上沉积厚度为约为到的Al材质薄膜，然后在所述Al材质薄膜上涂覆光刻胶，并利用普通的掩膜板对基板进行曝光、显影、刻蚀形成位于所述栅电极20上方的金属导电区40。
这里，在实际的阵列基板的制备过程中，若为了进一步的增加开口率，所述有源层60的面积大小在能满足正常薄膜晶体管开启和关闭效果的情况下，可能会做的尽量小，因此，所述有源层60的面积需根据实际情况而定。
对于所述金属导电区40的面积，则需根据有源层60的面积而定，为了最大化的降低所述薄膜晶体管开启的延迟时间，从而避免薄膜晶体管延迟现象，在本步骤中，优选的，所述金属导电区40与有源层60的面积相等。
S103、在完成步骤S102的基板上，制作绝缘薄膜，通过一次构图工艺处理形成如图10所示的栅绝缘层50，所述栅绝缘层50包括过孔501。
具体的，可以利用化学汽相沉积法在基板上连续沉积厚度为至的绝缘薄膜，绝缘薄膜的材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等，然后在所述绝缘薄膜上涂覆光刻胶，并利用普通掩膜板对基板进行曝光、显影、刻蚀形成带有过孔501的栅绝缘层50。
S104、在完成步骤S103的基板上，制作有源层薄膜，通过一次构图工艺处理形成如图11所示的有源层60。
具体的，可以利用化学汽相沉积法在基板之上沉积厚度为至的金属氧化物半导体薄膜，然后在金属氧化物半导体薄膜上涂覆光一层刻胶，并利用普通的掩膜板对基板进行曝光、显影、刻蚀形成位于所述栅电极20上方的有源层60。
S105、在完成步骤S104的基板上，制作透明导电薄膜，通过一次构图工艺处理形成如图12所示的源电极701和漏电极702，所述漏电极702通过所述过孔501与所述像素电极30电连接。
当然，这里在形成所述源电极701和漏电极702同时，还形成数据线，数据线引线。
具体的，可以利用化学汽相沉积法在整个基板上沉积一层厚度在至之间的透明导电薄膜，其常用的透明导电薄膜可以为ITO或IZO薄膜；然后在所述透明导电薄膜上涂覆一层光刻胶，并利用普通的掩膜板对基板进行曝光、显影、刻蚀形成源电极701和漏电极702，所述漏电极702通过所述过孔501与所述像素电极30电连接。
S106、在完成步骤S105的基板上，制作钝化层薄膜，形成如图13所示的钝化层80。
具体的，可以在整个基板上涂覆一层厚度在到的钝化层薄膜，其材料通常是氮化硅或透明的有机树脂材料。
S107、在完成步骤S106的基板上，制作透明导电薄膜，通过一次构图工艺处理形成参考图2所示的公共电极90。
本发明实施例提供了一种底栅型阵列基板的制备方法，该方法包括：在基板上依次形成栅电极20和像素电极30、金属导电区40、栅绝缘层50、有源层60、源电极701和漏电极702、钝化层80、以及公共电极90，其中所述金属导电区40位于所述栅电极20上方并与所述有源层60对应，且所述金属导电区40与所述有源层60的面积也相等，所述栅电极20、源电极701和漏电极702为与所述像素电极30相同材质；这样，在增大开口率并避免透明导电材料(例如ITO)电阻较大而导致的薄膜晶体管延迟现象的同时，由于栅电极20和像素电极30通过一次构图工艺形成，可减少构图工艺次数，节省成本。
对于底栅型阵列基板，可选的，其制备方法还具体可以包括：
步骤1、在基板10上形成所述栅电极20。
步骤2、在完成前述步骤的基板上，在所述栅电极20上形成所述金属导电区40，所述金属导电区40与下述步骤4要形成的所述有源层60对应。
步骤3、在完成前述步骤的基板上，形成所述栅绝缘层50。
步骤4、在完成前述步骤的基板上，形成所述有源层60。
步骤5、在完成前述步骤的基板上，制作透明导电薄膜，通过一次构图工艺处理形成所述源电极701、漏电极702和所述像素电极30。
此处，该透明导电薄膜可以为ITO，也就是说，所述源电极701和漏电极702也由ITO制成。这样，可以通过一次构图工艺，即，使用即包括源电极701和漏电极702图案又包括像素电极30图案的掩膜板进行曝光工艺，从而在基板的一定区域形成源电极701、漏电极702和像素电极30。当然，在形成所述源电极701和漏电极702同时，还形成数据线，数据线引线。
这里，所述源电极701、漏电极702和像素电极30通过一次构图工艺形成，可以减少构图工艺的次数，节省成本。
进一步，所述方法还可以包括：
步骤6、在完成前述步骤的基板上，形成所述钝化层80和所述公共电极90。
实施例二，本发明实施例提供了一种底栅型阵列基板的制备方法，如图14所示，包括如下步骤：
S201、在基板10上制作透明导电薄膜，通过一次构图工艺处理形成如图15所示的栅电极20。
当然，这里在形成栅电极20的同时，还形成与栅电极20电连接的栅线和栅线引线。
S202、在完成步骤S201的基板上，制作金属导电薄膜，通过一次构图工艺处理在所述栅电极20上形成如图16所示的金属导电区40，所述金属导电区40与下述步骤S204要形成的所述有源层60对应。
这里需根据有源层60的形成位置来确定金属导电区40的形成位置，即需先确定有源层60位于基板的哪些区域，再根据有源层60的位置，来确定金属导电区40的形成位置。
此外，在实际的阵列基板的制备过程中，若为了进一步的增加开口率，所述有源层60的面积大小在能满足正常薄膜晶体管开启和关闭效果的情况下，可能会做的尽量小，因此，所述有源层60的面积需根据实际情况而定。
对于所述金属导电区40的面积，则需根据有源层60的面积而定，为了最大化的降低所述薄膜晶体管开启的延迟时间，从而避免薄膜晶体管延迟现象，在本步骤中，优选的，所述金属导电区40与有源层60的面积相等。
S203、在完成步骤S202的基板上，制作绝缘薄膜，形成如图17所示的栅绝缘层50。
S204、在完成步骤S203的基板上，制作有源层薄膜，通过一次构图工艺处理形成如图18所示的有源层60。
S205、在完成步骤S204的基板上，制作透明导电薄膜，通过一次构图工艺处理形成如图19所示的源电极701和漏电极702、以及像素电极30。
具体的，可以利用化学汽相沉积法在整个基板上沉积一层厚度在到之间的透明导电薄膜层，其中常用的透明导电薄膜可以为ITO或IZO薄膜；然后在所述透明导电薄膜上涂覆一层光刻胶，并利用即包括源电极701和漏电极702图案又包括像素电极30图案的掩膜板对形成有光刻胶的基板进行曝光，显影、刻蚀后，在基板的一定区域形成所述源电极701和漏电极702、以及所述像素电极30。当然，这里在形成所述源电极701和漏电极702同时，还形成数据线，数据线引线。
S206、在完成步骤S205的基板上，形成参考如图3所示的钝化层80和公共电极90。
本发明实施例提供了一种底栅型阵列基板的制备方法，该方法包括：在基板上依次形成栅电极20、金属导电区40、栅绝缘层50、有源层60、源电极701、漏电极702和像素电极30、钝化层80、以及公共电极90，其中所述金属导电区40位于所述栅电极20上方并与所述有源层60对应，且所述金属导电区40与所述有源层60的面积也相等，所述栅电极20、源电极701和漏电极702为与所述像素电极30相同材质；这样，在增大开口率并避免透明导电材料(例如ITO)电阻较大而导致的薄膜晶体管延迟现象的同时，由于源电极701和漏电极702与像素电极30通过一次构图工艺形成，可减少构图工艺次数，节省成本。
对于顶栅型阵列基板，可选的，其制备方法包括：
步骤1、在基板上制作透明导电薄膜，通过一次构图工艺处理形成所述源电极701、漏电极702和所述像素电极30。
这里，所述源电极701、漏电极702和像素电极30通过一次构图工艺形成，可以减少构图工艺的次数，节省成本。
步骤2、在完成前述步骤的基板上，形成所述有源层60。
步骤3、在完成前述步骤的基板上，形成所述栅绝缘层50。
步骤4、在完成前述步骤的基板上，形成所述金属导电区40，所述金属导电区40与所述有源层60对应。
步骤5、在完成前述步骤的基板上，在所述金属导电区60上形成所述栅电极20。
进一步地，所述方法还可以包括：
步骤6、在完成前述步骤的基板上，形成所述钝化层80和所述公共电极90。
本发明实施例提供了一种顶栅型阵列基板，如图20所示，该阵列基板包括如下步骤：
S301、在基板上制作透明导电薄膜，通过一次构图工艺处理形成如图21所示的源电极701和漏电极702、以及像素电极30。
具体的，可以利用化学汽相沉积法在整个基板上沉积一层厚度在到之间的透明导电薄膜层，其中常用的透明导电薄膜可以为ITO或IZO薄膜；然后在所述透明导电薄膜上涂覆一层光刻胶，并利用即包括源电极701和漏电极702图案又包括像素电极30图案的掩膜板对形成有光刻胶的基板进行曝光，显影、刻蚀后，在基板的一定区域形成所述源电极701和漏电极702、以及所述像素电极30。当然，在形成所述源电极701和漏电极702同时，还形成数据线，数据线引线。
这里，所述源电极701、漏电极702和像素电极30通过一次构图工艺形成，可以减少构图工艺的次数，节省成本。
S302、在完成步骤S301的基板上，制作有源层薄膜，通过一次构图工艺处理形成如图22所示的有源层60。
S303、在完成步骤S302的基板上，制作绝缘薄膜，形成如图23所示的栅绝缘层50。
S304、在完成步骤S303的基板上，制作金属导电薄膜，通过一次构图工艺处理形成如图24所示的金属导电区40，所述金属导电区40与所述有源层60对应。
这里，在实际的阵列基板的制备过程中，若为了进一步的增加开口率，所述有源层60的面积大小在能满足正常薄膜晶体管开启和关闭效果的情况下，可能会做的尽量小，因此，所述有源层60的面积需根据实际情况而定。
对于所述金属导电区40的面积，则需根据有源层60的面积而定，为了最大化的降低所述薄膜晶体管开启的延迟时间，从而避免薄膜晶体管延迟现象，在本步骤中，优选的，所述金属导电区40与有源层60的面积相等。
S305、在完成步骤S304的基板上，制作透明导电薄膜，通过一次构图工艺处理在所述金属导电区40上方形成如图25所示的栅电极20。
S306、在完成步骤S305的基板上，形成参考如图3所示的钝化层80和公共电极90。
本发明实施例提供了一种顶栅型阵列基板的制备方法，该方法包括：在基板上依次形成源电极701、漏电极702和像素电极30、有源层60、栅绝缘层50、金属导电区40、栅电极20、钝化层80、以及公共电极90，其中所述金属导电区40位于所述栅电极20下方并与所述有源层60对应，且所述金属导电区40与所述有源层60的面积也相等，所述栅电极20、源电极701和漏电极702为与所述像素电极30相同材质；这样，在增大开口率并避免透明导电材料(例如ITO)电阻较大而导致的薄膜晶体管延迟现象的同时，由于源电极701和漏电极702与像素电极30通过一次构图工艺形成，可减少构图工艺次数，节省成本。
当然，对于顶栅型阵列基板，可选的，其制备方法还可以包括：
步骤1、在基板上制作所述源电极701和所述漏电极702。
步骤2、在完成前述步骤的基板上，形成所述有源层60；
步骤3、在完成前述步骤的基板上，形成所述栅绝缘层50。
步骤4、在完成前述步骤的基板上，形成所述金属导电区40，所述金属导电区40与所述有源层60对应。
步骤5、在完成前述步骤的基板上，在基板上制作透明导电薄膜，通过一次构图工艺处理形成所述栅电极20和所述像素电极30。
进一步地，所述方法还可以包括：
步骤6、在完成前述步骤的基板上，形成所述钝化层80和所述公共电极90。
通过上述步骤可制备成如图4所示的阵列基板，在此不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种阵列基板，包括：薄膜晶体管，所述薄膜晶体管包括栅电极、源电极和漏电极、以及有源层；其特征在于，还包括设置于所述栅电极上方或下方的金属导电区；
其中，所述栅电极、所述源电极和所述漏电极的材质为透明导电材料，所述金属导电区与所述有源层对应，所述金属导电区与所述有源层的面积相等；所述透明导电材料为铟锡氧化物ITO或铟锌氧化物IZO。
2.根据权利要求1所述的阵列基板，其特征在于，所述金属导电区设置于所述栅电极上方，且所述金属导电区与所述有源层对应；其中所述阵列基板为底栅型阵列基板；或者，
所述金属导电区设置于所述栅电极下方，且所述金属导电区与所述有源层对应；其中所述阵列基板为顶栅型阵列基板。
3.根据权利要求1或2所述的阵列基板，其特征在于，还包括像素电极；且所述像素电极和所述栅电极位于同层，或者所述像素电极和所述源电极、所述漏电极位于同层。
4.根据权利要求1或2所述的阵列基板，其特征在于，还包括：公共电极。
5.一种显示装置，其特征在于，包括权利要求1至4任一项所述的阵列基板。
6.一种阵列基板的制备方法，包括：在基板上形成薄膜晶体管、像素电极，所述薄膜晶体管包括栅电极、源电极和漏电极、以及有源层；其特征在于，还包括：在所述栅电极上方或下方形成金属导电区，所述金属导电区与所述有源层对应，所述金属导电区与所述有源层的面积相等；
所述在基板上形成栅电极、源电极和漏电极包括：在基板上形成透明导电材质的所述栅电极、所述源电极和所述漏电极；所述透明导电材料为铟锡氧化物ITO或铟锌氧化物IZO。
7.根据权利要求6所述的制备方法，其特征在于，对于底栅型阵列基板，所述金属导电区形成于所述栅电极下方，且所述金属导电区与所述有源层对应；或者，
对于顶栅型阵列基板，所述金属导电区形成于所述栅电极下方，且所述金属导电区与所述有源层对应。
8.根据权利要求6或7所述的制备方法，其特征在于，所述栅电极和所述像素电极通过一次构图工艺处理形成；或者，
所述源电极、所述漏电极和所述像素电极通过一次构图工艺处理形成。
9.根据权利要求6或7所述的方法，其特征在于，还包括：在基板上形成公共电极。
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