CN104767487B - 电压产生器以及振荡装置与操作方法 - Google Patents
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Abstract
本发明实施例提供了一种电压产生器以及振荡装置与操作方法。所述振荡装置包括非易失性存储器、电压产生器以及压控振荡电路。所述电压产生器使用所述非易失性存储器所提供的非易失性电阻值来产生偏压。所述压控振荡电路耦接至该电压产生器，用以根据该偏压来产生对应的一振荡频率。
Description
技术领域
本发明实施例是有关于一种电子装置及其操作方法，且特别是有关于一种电压产生器以及振荡装置与其操作方法。
背景技术
压控振荡器(voltage-controlled oscillator,VCO)是一种以输入电压控制振荡频率的电子振荡电路。压控振荡器的振荡频率会随着输入电压的不同准位而改变。然而，在现有压控振荡器失去操作电能时，已调校好的相关设定参数(例如振荡频率等)将会佚失。在现有压控振荡器重新启动(重新上电)后，使用者(或系统)必须重新微调设定压控振荡器的振荡频率。
发明内容
本发明实施例提供一种振荡装置，其包括至少一非易失性存储器、一电压产生器以及一压控振荡电路。电压产生器使用至少一非易失性存储器所提供的非易失性电阻值来产生偏压。压控振荡电路耦接至该电压产生器，用以根据该偏压来产生对应的振荡频率。
本发明实施例提供一种电压产生器，其包括电流源以及非易失性存储器。所述非易失性存储器的第一端与第二端分别耦接至所述电流源与低位准电压，其中所述非易失性存储器通过编程的方式而具有非易失性电阻值，并通过该非易失性电阻值与该电流源提供偏压。
本发明实施例提供一种压控振荡电路的操作方法，其包括：通过至少一非易失性存储器来提供非易失性电阻值；通过所述非易失性电阻值产生偏压给所述压控振荡电路；以及设定所述非易失性存储器的所述非易失性电阻值以调整所述偏压，进而控制所述压控振荡电路根据所述偏压来产生对应的振荡频率。
本发明实施例提供的电压产生器以及振荡装置与操作方法，可在重新启动后保留先前于非易失性存储器所设定的非易失性电阻值，不需外接存储装置来存储非易失性电阻值的数字值，且可提供稳定的振荡频率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是根据本发明一实施例说明一种振荡装置的电路方块示意图。
图2是依照本发明的另一实施例的一种振荡装置的电路方块示意图。
图3是本发明的一实施例说明图2所使用的压控振荡电路的电路示意图。
图4是依照本发明的另一实施例的一种振荡装置的电路方块示意图。
图5是依照本发明的一实施例说明图4所示电阻式非易失性存储电路的电路结构示意图。
图6是依照本发明的另一实施例说明图2或图4所示非易失性存储器内部电阻式非易失性存储电路的排列样式示意图。
图7是依照本发明的又一实施例说明图2或图4所示非易失性存储器内部电阻式非易失性存储电路的排列样式示意图。
图8是依照本发明的再一实施例说明图2或图4所示非易失性存储器内部电阻式非易失性存储电路的排列样式示意图。
图9是依照本发明另一实施例说明振荡装置的电路示意图。
图10是依照本发明的一实施例的一种压控振荡电路的操作方法的流程示意图。
符号说明：
60：电阻式非易失性存储单元 651：切换单元
200、300、900：振荡装置 652：程序化单元
210、310、910：电压产生器 653：阻抗输出单元
250、350、950：压控振荡电路 951、925：PMOS晶体管
311：电流源 953：NMOS晶体管
313：非易失性存储器 Data：数据信号
314、511、531：反闸 Data[n]：数据信号的其中一个对应位
315：开关 Iref：参考电流
316：电容 Progm：程序化信号
512～515、521～522、532～533：晶体管 Vctrl：偏压
VDD：系统电压
600：电阻式非易失性存储电路 Vpp：程序化电压
610：电阻式存储元件 VSS：低位准电压
650：控制电路
具体实施方式
在本案说明书全文(包括权利要求书)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图1是根据本发明一实施例说明一种振荡装置200的电路方块示意图，其中，振荡装置200可位于一微控制单元(micro controller unit，MCU)中。如图1所示，振荡装置200可包括电压产生器210以及压控振荡电路250。在此实施例中，压控振荡电路250的控制电压值乃是通过电压产生器210而产生。电压产生器210可使用至少一非易失性存储器(non-volatile memory,NVM)所提供的非易失性电阻值来产生偏压(控制电压值)。电压产生器210内的非易失性存储器可为电阻式随机存取存储器(resistive random access memory,RRAM)、相变式随机存取存储器(phase-change random access memory,PCRAM)或其他可实现本发明实施例的存储器。
在所述控制电压值的作用下，压控振荡电路250可以根据该偏压而振荡于特定频率。为方便调整压控振荡电路250的振荡频率，电压产生器210可提供调整机制来调整控制电压值，以及利用控制电压值对应调整压控振荡电路250的振荡频率。例如，电压产生器210内的非易失性存储器可以通过编程(program)的方式依据数字信号而决定该非易失性电阻值，并通过该非易失性电阻值与一电流源提供该偏压给压控振荡电路250。在振荡装置200失去操作电能时，电压产生器210内的非易失性存储器可以保持所述调整机制的相关设定参数。在振荡装置200重新启动(例如重新上电)后，使用者(或系统)不须重新微调设定电压产生器210。
图2是根据本发明另一实施例的振荡装置300的示意图。图2所示实施例可以参照图1的相关说明而类推之。如图2所示，振荡装置300可包括电压产生器310以及压控振荡电路350。电压产生器310可使用非易失性存储器313所提供的非易失性电阻值Rout来产生偏压Vctrl给压控振荡电路350。非易失性存储器313可以通过编程(program)的方式而具有非易失性电阻值Rout。例如，非易失性存储器313可以依据数字信号而进行编程(program)，以决定该非易失性电阻值Rout。
以图2所示实施方式为例，电压产生器310包括电流源311以及非易失性存储器313。电流源311耦接于系统电压VDD与非易失性存储器313的第一端之间，而非易失性存储器313的第二端耦接至低位准电压VSS(例如接地电压)。电流源311所提供的参考电流Iref可以从非易失性存储器313的第一端流向非易失性存储器313的第二端。由于非易失性存储器313的第一端与第二端之间具有非易失性电阻值Rout，所以所述参考电流Iref可在非易失性存储器313的第一端形成偏压Vctrl，其中偏压Vctrl＝Iref*Rout。因此，非易失性存储器313的第一端可以提供偏压Vctrl以控制压控振荡电路350的振荡频率。因此，非易失性存储器313可以通过非易失性电阻值Rout与电流源311提供对应的偏压Vctrl，以控制压控振荡电路350的振荡频率。
非易失性存储器313可以任何方式实现之。例如，在一些实施例中，非易失性存储器313可以包括一个或多个电阻式非易失性存储单元。这些电阻式非易失性存储单元耦接于非易失性存储器313的第一端与第二端之间，借以共同提供非易失性电阻值Rout。
无论如何，电压产生器310不应受限于图2所示实施例。例如，在其他实施例中，所述电流源311可以改耦接于低位准电压VSS(例如接地电压)与非易失性存储器313的第二端之间，而非易失性存储器313的第一端耦接至系统电压VDD。因此，非易失性存储器313的第二端可以提供偏压Vctrl给压控振荡电路350。
请参照图2，压控振荡电路350耦接至电压产生器310，用以根据偏压Vctrl来产生对应的振荡频率。偏压Vctrl响应于非易失性存储器313的非易失性电阻值Rout。换句话说，当调整非易失性存储器313的非易失性电阻值Rout时，便可对应的改变压控振荡电路350的振荡频率。在振荡装置300失去操作电能时，非易失性存储器313的阻态(非易失性电阻值Rout)不会佚失。在振荡装置300重新启动(例如重新上电)后，非易失性存储器313可以依据非易失性电阻值Rout重新产生并提供偏压Vctrl给压控振荡电路350。再者，由于非易失性存储器313的阻态(非易失性电阻值Rout)可以被使用者(或系统)依照应用需求来对应设定，因此振荡装置300所输出的振荡频率具有可程序化特性。
在图2所示实施例中，压控振荡电路350可以是具有环式振荡器(ringoscillator)或各种其他类型的压控振荡器，在此不加以限制。环式振荡器是一种利用多级延迟缓冲器(delay cell)来组成的反馈网络，不具稳态。环式振荡器是由奇数个反相器(inverter)首尾相接。例如，图3是依照本发明一实施例说明图2所使用的压控振荡电路350的电路示意图。图3所示实施例是采用七个互补型金属氧化物半导体反相器(CMOSinverter)相互串联而构成的环式振荡器，然而在此不对反相器的数量以及种类加以限制。相较于使用电感与电容来实施的LC振荡器，环式振荡器具有体积较小而利于微缩化的特性。环式振荡器的振荡频率则是根据巴克豪森准则(Barkhausen Criteria)来决定，此准则是本发明所属技术领域具有通常知识者所能知悉，在此不再赘述。
图4是根据本发明另一实施例的电压产生器310以及压控振荡电路350的示意图。图4所示实施例可以参照图2的相关说明而类推之。图4所示实施例中电压产生器310还包括反闸314、开关315与电容316。反闸314具有输入端与输出端。请参照图4，反闸314的所述输入端接收程序化信号Progm。开关315具有控制端、第一端与第二端。开关315可以任何方式实现之。例如，在本实施例中，开关315可以是N型金属氧化物半导体(N-type Metal OxideSemiconductor,NMOS)晶体管。在其他实施例中，开关315可以是P型金属氧化物半导体(P-type Metal Oxide Semiconductor,PMOS)晶体管、传输门(transmission gate)或是其他开关元件\电路。开关315的所述控制端耦接至反闸314的所述输出端，开关315的所述第一端耦接至所述非易失性存储器313的所述第一端以接收所述偏压Vctrl，开关315的所述第二端耦接至所述压控振荡电路350的输入端。电容316耦接于开关315的所述第二端与低位准电压VSS(例如接地电压)之间。在电压产生器310的正常操作期间，开关315为导通以便将非易失性存储器313所提供的偏压Vctrl传输至电容316与压控振荡电路350。在电压产生器310的非正常操作期间(例如在程序化期间)，开关315为截止，此时由电容316维持压控振荡电路350的偏压。开关315的截止可以避免在非正常操作期间的偏压Vctrl去影响到压控振荡电路350的输出频率。
如图4所示，在本实施例中，非易失性存储器313可包括一个或多个电阻式非易失性存储单元60。图4所示实施例虽绘示三个电阻式非易失性存储单元60相互并联，然而在其他实施例中，电阻式非易失性存储单元60的数量与连接方式不应受限于图4的相关说明。电阻式非易失性存储单元60的数量与连接方式可以视实际产品的设计需求来决定。耦接于非易失性存储器313的第一端与第二端之间的一个或多个电阻式非易失性存储单元60可以共同提供非易失性电阻值Rout。
每一个电阻式非易失性存储单元60各自包括至少一个电阻式非易失性存储电路600，其中电阻式非易失性存储电路600耦接于所属电阻式非易失性存储单元60的第一端与第二端之间，如图4所示。这些电阻式非易失性存储单元60的电阻式非易失性存储电路600的数量互不相同。在其他实施例中，这些电阻式非易失性存储单元60的电阻式非易失性存储电路600的数量互为相同。电阻式非易失性存储单元60以及在电阻式非易失性存储单元60内的电阻式非易失性存储电路600的数量与连接方式可以视实际产品的设计需求而定，在此不加以限制。例如，非易失性存储器313内的电阻式非易失性存储单元60可以相互串联、相互并联或是其他的串联与并联的各种组合，以及电阻式非易失性存储单元60内部的多个电阻式非易失性存储电路600可以相互串联、相互并联或是其他的串联与并联的各种组合，借以提供非易失性存储器313的非易失性电阻值Rout。电阻式非易失性存储电路600的实现范例容后详述。
多个电阻式非易失性存储单元60可相互并联于非易失性存储器313的第一端与第二端之间，例如图4所示，三个相互并联的电阻式非易失性存储单元60可分别具有一、二与四个电阻式非易失性存储电路600，形成一种二进位的加权配置。在本发明另一实施例中，多个电阻式非易失性存储单元60亦可相互串联于非易失性存储器313的第一端与第二端之间(例如图7所示，容后说明)。
非易失性存储器313可根据数据信号Data、程序化电压Vpp以及程序化信号Progm的输入，分别设定/调整各电阻式非易失性存储电路600的阻抗，来改变非易失性存储器313的非易失性电阻值Rout，进而改变压控振荡电路350的振荡频率。例如，假设图4所示数据信号Data为三位信号，其中数据信号Data的第一位可被传输至第一个电阻式非易失性存储单元60的各电阻式非易失性存储电路600，数据信号Data的第二位可被传输至第二个电阻式非易失性存储单元60的各电阻式非易失性存储电路600，以及数据信号Data的第三位可被传输至第三个电阻式非易失性存储单元60的各电阻式非易失性存储电路600。当程序化信号Progm为第一逻辑准位(例如逻辑“0”，表示电压产生器310操作在正常操作期间)时，电阻式非易失性存储电路600的程序化(programing)操作被禁能(disable)。当程序化信号Progm为第二逻辑准位(例如逻辑“1”，表示电压产生器310操作在程序化期间)时，每一个电阻式非易失性存储电路600可以各自依照数据信号Data的对应位而被设定为“低阻态”或被重设为“高阻态”。所述“低阻态”的阻值为大于0欧姆，而所述“高阻态”的阻值为大于“低阻态”的阻值。
图5是根据本发明一实施例说明图4所示电阻式非易失性存储电路600的示意图。请参照图5，电阻式非易失性存储单元60的电阻式非易失性存储电路600包含至少一电阻式存储元件610以及控制电路650。电阻式存储元件610可具有第一端及第二端。控制电路650耦接至电阻式存储元件610的第一端与第二端，用以选择性地于程序化期间将程序化电压Vpp传输至电阻式存储元件610的第一端或第二端，或者是选择性地于正常操作期间使电阻式存储元件610的第一端及第二端分别耦接至电阻式非易失性存储电路600的第一端(端点A)及第二端(端点B)。
上述电阻式存储元件610可以视设计需求而以任何方式实现之。例如，电阻式存储元件610包含下电极、可变电阻体与上电极，其中可变电阻体配置于下电极与上电极之间。所述下电极材料可以是钇钡铜氧化物YBa2Cu3O7(YBCO)膜，或是氮化钛(TiN)，或是包含选自锰、铁、镍、钴、钛、铜、钒、硅中的元素的氧化物、氮化物、氧氮化物或前述的组合(例如钛(Ti)、二氧化硅(SiO2)、硅(Si)等)。所述可变电阻体材料可以是钙钛矿型氧化物的结晶性镨钙锰氧化物Pr1-XCaXMnO3(PCMO)膜，或是ZnSe-Ge异质构造，或者关于Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金属的氧化物(例如二氧化铪(HfO2)薄膜)。所述上电极材料可以是溅射所沉积的Ag膜，或是氮化钛(TiN)。随着上电极、可变电阻体与下电极的材质及/或制造工艺条件的改变，电阻式存储元件610的电阻值以及阈电压(clamp voltage)会有所不同。通过调整电阻式存储元件610的上电极与下电极之间的电压方向与电压大小，可以改变电阻式存储元件610的阻态，进而调整电阻式非易失性存储电路600的非易失性阻抗值。
在程序化期间，若控制电路650将程序化电压Vpp(大于电阻式存储元件610的阈电压)传输至电阻式存储元件610的上电极，而将低位准电压VSS(例如接地电压)传输至电阻式存储元件610的下电极，则电阻式存储元件610会发生“设定(set)”操作，使得电阻式存储元件610的阻态改变为低阻态。所述低阻态的电阻值为大于数百欧姆(例如数KΩ)。或者在程序化期间，若控制电路650将程序化电压Vpp传输至电阻式存储元件610的下电极，而将低位准电压VSS(例如接地电压)传输至电阻式存储元件610的上电极，则电阻式存储元件610会发生“重置(reset)”操作，使得电阻式存储元件610的阻态改变为高阻态。所述高阻态的电阻值为大于低阻态阻值的数十倍以上(例如10K～100MΩ)。
然而在不同实施例中，电阻式存储元件610的操作条件可能会有不同。例如在另一些实施例中，若控制电路650将程序化电压Vpp传输至电阻式存储元件610的上电极，而将低位准电压VSS(例如接地电压)传输至电阻式存储元件610的下电极，则电阻式存储元件610的阻态可能被改变为“高阻态”。若控制电路650将程序化电压Vpp传输至电阻式存储元件610的下电极，而将低位准电压VSS传输至电阻式存储元件610的上电极，则电阻式存储元件610可能被改变为“低阻态”。
如图5所示，其中控制电路650包括切换单元651、程序化单元652以及阻抗输出单元653。切换单元651可根据数据信号Data的其中一个对应位Data[n]而选择性地将程序化电压Vpp传输至切换单元651的第一端，且将低位准电压VSS(例如接地电压或是其他固定电压)传输至切换单元651的第二端。或者，切换单元651也可根据对应位Data[n]而选择性地将程序化电压Vpp传输至切换单元651的第二端，且将低位准电压VSS传输至切换单元651的第一端。程序化单元652耦接至电阻式存储元件610的第一端与第二端，以及耦接至切换单元651的第一端与第二端。程序化单元652可根据程序化信号Progm选择性地于程序化期间将切换单元651的第一端与第二端分别耦接至电阻式存储元件610的第一端与第二端，或者是选择性地于正常操作期间断开电阻式存储元件610与切换单元651之间的电连接。
阻抗输出单元653耦接于电阻式非易失性存储电路600的第一端与电阻式存储元件610的第一端之间，以及耦接于电阻式存储元件610的第二端以及电阻式非易失性存储电路600的第二端之间。根据程序化信号Progm，阻抗输出单元653可选择性地于正常操作期间使电阻式存储元件610的第一端耦接至电阻式非易失性存储电路600的第一端，并且使电阻式存储元件610的第二端耦接至电阻式非易失性存储电路600的第二端。或者，阻抗输出单元653可根据程序化信号Progm，选择性地于程序化期间断开电阻式非易失性存储电路600的第一端与电阻式存储元件610的第一端之间的电连接，并且断开电阻式存储元件610的第二端与电阻式非易失性存储电路600的第二端之间的电连接。
切换单元651可以任何方式实施之。例如，于本实施例中，切换单元651包括反闸511、晶体管512、晶体管513、晶体管514以及晶体管515。反闸511的输入端接收所述数据信号Data的其中一个对应位Data[n]。晶体管512具有控制端、第一端与第二端，其中所述晶体管512的所述控制端用以接收所述数据信号Data的所述对应位Data[n]，所述晶体管512的所述第一端耦接至所述切换单元651的所述第一端(端点C)，而所述晶体管512的所述第二端用以接收所述程序化电压Vpp。晶体管513具有控制端、第一端与第二端，其中晶体管513的控制端耦接至反闸511的输出端，晶体管513的第一端耦接至晶体管512的第一端，晶体管513的第二端用以接收所述低位准电压VSS(例如接地电压或是其他固定电压)。晶体管514具有控制端、第一端与第二端，其中所述晶体管514的控制端用以接收所述数据信号Data的其中一个对应位Data[n]，晶体管514的所述第一端耦接至所述切换单元651的所述第二端(端点D)，而晶体管514的第二端用以接收所述低位准电压VSS。晶体管515具有控制端、第一端与第二端，其中所述晶体管515的控制端耦接至所述反闸511的输出端，所述晶体管515的第一端耦接至晶体管514的第一端，所述晶体管515的第二端用以接收所述程序化电压Vpp。
程序化单元652可以任何方式实施之。例如，于本实施例中，程序化单元652包括晶体管521以及晶体管522。晶体管521具有控制端、第一端与第二端，其中晶体管521的控制端用以接收所述程序化信号Progm，晶体管521的第一端耦接至所述电阻式存储元件610的第一端，晶体管521的第二端耦接至切换单元651的所述第一端。晶体管522具有控制端、第一端与第二端，其中晶体管522的所述控制端用以接收所述程序化信号Progm，晶体管522的第一端耦接至电阻式存储元件610的第二端，晶体管522的第二端耦接至切换单元651的所述第二端。
当程序化信号Progm为第一逻辑准位(例如逻辑“0”，表示电压产生器310操作在正常操作期间)时，晶体管521与晶体管522为截止，使得电阻式非易失性存储电路600的程序化(programing)操作被禁能(disable)。当程序化信号Progm为第二逻辑准位(例如逻辑“1”，表示电压产生器310操作在程序化期间)时，晶体管521与晶体管522为导通。在程序化期间，当对应位Data[n]为第一逻辑准位(例如逻辑“0”)时，晶体管512与晶体管514为截止，而晶体管513与晶体管515为导通，此时低位准电压VSS(例如接地电压)会经由晶体管513与晶体管521而被传输至电阻式存储元件610的第一端，而程序化电压Vpp会经由晶体管515与晶体管522而被传输至电阻式存储元件610的第二端。因此，电阻式存储元件610会发生“重置”操作，使得电阻式存储元件610的阻态改变为高阻态。当对应位Data[n]为第二逻辑准位(例如逻辑“1”)时，晶体管512与晶体管514为导通，而晶体管513与晶体管515为截止，此时程序化电压Vpp会经由晶体管512与晶体管521而被传输至电阻式存储元件610的第一端，而低位准电压VSS(例如接地电压)会经由晶体管514与晶体管522而被传输至电阻式存储元件610的第二端。因此，电阻式存储元件610会发生“设定”操作，使得电阻式存储元件610的阻态改变为低阻态。
然而，本实施例并不限至于上述段落的内容。例如在其他实施例中，晶体管512～515、521～522或532～533可以是PMOS晶体管。在一实施例中，当晶体管512～515为PMOS晶体管时，此时反闸511的输入端接收所述数据信号Data的其中一个对应位Data[n]，反闸511的输出端耦接至晶体管512及晶体管514的控制端，晶体管513及晶体管515的控制端则接收前述位Data[n]。在程序化期间，当对应位Data[n]为逻辑“0”时，晶体管512与晶体管514为截止，而晶体管513与晶体管515为导通，此时低位准电压VSS(例如接地电压)会经由晶体管513与晶体管521而被传输至电阻式存储元件610的第一端，而程序化电压Vpp会经由晶体管515与晶体管522而被传输至电阻式存储元件610的第二端。当对应位Data[n]为逻辑“1”时，晶体管512与晶体管514为导通，而晶体管513与晶体管515为截止，此时程序化电压Vpp会经由晶体管512与晶体管521而被传输至电阻式存储元件610的第一端，而低位准电压VSS(例如接地电压)会经由晶体管514与晶体管522而被传输至电阻式存储元件610的第二端。
阻抗输出单元653可以任何方式实施之。例如，于本实施例中，阻抗输出单元653包括反闸531、晶体管532、晶体管533。反闸531具有输入端与输出端，其中反闸531的输入端接收程序化信号Progm。晶体管532的控制端耦接至反闸531的输出端，晶体管532的第一端耦接至电阻式非易失性存储电路600的所述第一端，晶体管532的第二端耦接至电阻式存储元件610的第一端。晶体管533的控制端耦接至反闸531的输出端，晶体管533的第一端耦接至电阻式存储元件610的第二端，晶体管533的第二端耦接至电阻式非易失性存储电路600的所述第二端。
当程序化信号Progm为第一逻辑准位(例如逻辑“0”，表示电压产生器310操作在正常操作期间)时，电阻式非易失性存储电路600的程序化操作会被禁能，而晶体管532与晶体管533为导通，此时电阻式存储元件610可以与电阻式非易失性存储单元60中的其他电阻式非易失性存储电路相互并联(或串联)。当程序化信号Progm为第二逻辑准位(例如逻辑“1”，表示电压产生器310操作在程序化期间)时，电阻式非易失性存储电路600的程序化操作会被使能(enable)，而晶体管532与晶体管533为截止。因为晶体管532与晶体管533被截止，所以程序化电压Vpp不会影响压控振荡电路350的输出频率。在其他实施例中，当晶体管532与晶体管533为PMOS晶体管，且无反闸531的存在时。若程序化信号Progm为第一逻辑准位(例如逻辑“0”，表示电压产生器310操作在正常操作期间)时，电阻式非易失性存储电路600的程序化操作会被禁能。当程序化信号Progm为第二逻辑准位(例如逻辑“1”，表示电压产生器310操作在程序化期间)时，电阻式非易失性存储电路600的程序化操作会被使能(enable)。
图6是依照本发明的另一实施例说明图2或图4所示非易失性存储器313内部的电阻式非易失性存储电路600的排列样式示意图。图6所示实施例可以参照图2、图4与图5的相关说明而类推之。图6所示实施例中电阻式非易失性存储单元60内部的多个电阻式非易失性存储电路600彼此相互串联。以图6为例，假设数据信号Data为三位信号，其中数据信号Data的第一位被传输至第一个电阻式非易失性存储单元60的各个电阻式非易失性存储电路600，数据信号Data的第二位被传输至第二个电阻式非易失性存储单元60的各个电阻式非易失性存储电路600，以及数据信号Data的第三位被传输至第三个电阻式非易失性存储单元60的各个电阻式非易失性存储电路600。当程序化信号Progm表示电压产生器310操作在程序化期间时，每一个电阻式非易失性存储电路600可以各自依照数据信号Data的对应位而被设定为“低阻态”或被重设为“高阻态”。当程序化信号Progm表示电压产生器310操作在正常操作期间时，电阻式非易失性存储电路600的程序化操作被禁能。
图7是依照本发明的又一实施例说明图2或图4所示非易失性存储器313内部的电阻式非易失性存储电路600的排列样式示意图。图7所示实施例可以参照图2、图4与图5的相关说明而类推之。图7所示实施例中多个电阻式非易失性存储单元60彼此相互串联。请参照图7，当程序化信号Progm表示电压产生器310操作在程序化期间时，每一个电阻式非易失性存储电路600可以各自依照数据信号Data的对应位而被设定为“低阻态”或被重设为“高阻态”。当程序化信号Progm表示电压产生器310操作在正常操作期间时，电阻式非易失性存储电路600的程序化操作被禁能。
图8是依照本发明的再一实施例说明图2或图4所示非易失性存储器313内部电阻式非易失性存储电路600的排列样式示意图。图8所示实施例可以参照图2、图4、图5、图6与图7的相关说明而类推之。图8所示实施例中一部分电阻式非易失性存储单元60内部多个电阻式非易失性存储电路600彼此相互串联，而另一部分电阻式非易失性存储单元60内部多个电阻式非易失性存储电路600彼此相互并联。通过例如图4、图6至图8所述的排列样式，即可依使用者的需求得到所需的非易失性电阻值Rout。
图9是依照本发明另一实施例说明振荡装置900的电路示意图。图9所示实施例中振荡装置900包括电压产生器910与压控振荡电路950。图9所示电压产生器910与压控振荡电路950可以参照图1所示电压产生器210与压控振荡电路250的相关说明而类推之，也可以参照至图2至图8所示电压产生器310与压控振荡电路350的相关说明而类推之。
请参照图9，电压产生器910包括电流源311、非易失性存储器313、反闸314、开关315与电容316。非易失性存储器313的第一端与第二端分别耦接至电流源311与低位准电压VSS(例如接地电压)。电流源311所提供的参考电流Iref可以从非易失性存储器313的第一端流向非易失性存储器313的第二端。由于非易失性存储器313的第一端与第二端之间具有非易失性电阻值Rout，所以所述参考电流Iref可在非易失性存储器313的第一端形成偏压Vctrl，其中偏压Vctrl＝Iref*Rout。因此，非易失性存储器313的第一端可以提供偏压Vctrl以控制压控振荡电路950的振荡频率。
在本实施例中，开关315可以是NMOS晶体管。在其他实施例中，开关315可以是PMOS晶体管、传输门或是其他开关元件\电路。在电压产生器910的正常操作期间，开关315为导通以便将非易失性存储器313所提供的偏压Vctrl传输至电容316与压控振荡电路950。在电压产生器910的非正常操作期间(例如在程序化期间)，开关315为截止，此时由电容316维持压控振荡电路950的偏压Vctrl。开关315的截止可以避免在非正常操作期间非易失性存储器313的第一端电压去影响到压控振荡电路950的输出频率。
图9所示实施例中压控振荡电路950是采用七个CMOS反相器相互串联而构成的环式振荡器，然而在其他实施例中反相器的数量以及种类不应受限于图9所示。环式振荡器的振荡频率可以根据巴克豪森准则来决定，此准则是本发明所属技术领域具有通常知识者所能知悉，在此不再赘述。除了环式振荡器外，压控振荡电路950还包括了PMOS晶体管951、PMOS晶体管925与NMOS晶体管953。PMOS晶体管925可以依据偏压Vctrl的控制而决定电流Iosc。PMOS晶体管951与NMOS晶体管953可以将电流Iosc镜射至图9所示环式振荡器中部分(或全部)CMOS反相器。因此，偏压Vctrl可以控制压控振荡电路950的振荡频率。在一实施例中，电流Iosc大小以及反相器的数量可影响压控振荡电路950的振荡频率。如前所述，PMOS晶体管925可以依据偏压Vctrl的控制而决定电流Iosc，当Iosc越大，则振荡频率越高。另外，随着反向器的数量增加，会延迟信号的传递时间，因而可改变压控振荡电路950的振荡频率。
图10是根据本发明一实施例的一种压控振荡电路的操作方法的流程图。图10的相关说明可以适用于图2或图4所示实施例。请参照图2与图10，当振荡装置300上电后，电压产生器310进入正常操作期间并进行步骤S910，以通过至少一非易失性存储器313来提供非易失性电阻值Rout。于步骤S920中，电流源311提供参考电流Iref至非易失性存储器313。由于非易失性存储器313的第一端与第二端之间具有非易失性电阻值Rout，所以所述参考电流Iref会在非易失性存储器313的第一端形成偏压Vctrl，其中偏压Vctrl＝Iref*Rout。因此，非易失性存储器313可以通过非易失性电阻值Rout来产生偏压Vctrl给压控振荡电路350。于程序化期间，非易失性存储器313在步骤S930中设定非易失性存储器313的非易失性电阻值Rout以调整偏压Vctrl，进而控制压控振荡电路350根据偏压Vctrl来产生对应的振荡频率。
以图4为例，于非易失性存储器313的第一端与第二端之间提供了多个电阻式非易失性存储单元60，借以共同提供非易失性电阻值Rout。非易失性存储器313可以分别设定多个电阻式非易失性存储电路600的阻态，来决定非易失性存储器313的非易失性电阻值Rout。在正常操作期间，电流源311提供电流Iref至非易失性存储器313，以使非易失性存储器313依据非易失性电阻值Rout对应产生偏压Vctrl。非易失性存储器313的第一端所提供的偏压Vctrl经由开关315被传输至电容316与压控振荡电路350，以控制压控振荡电路350产生对应的振荡频率。换句话说，偏压Vctrl响应于非易失性电阻值Rout。当调整非易失性存储器313的非易失性电阻值Rout时，便可对应的改变压控振荡电路350的振荡频率。于程序化期间，电阻式非易失性存储单元60的阻态可以被分别设定，以决定非易失性存储器313的非易失性电阻值Rout，进而改变偏压Vctrl。在偏压Vctrl的改变期间，开关315为截止状态。在开关315为截止期间，电容316可以维持压控振荡电路350的偏压。
综上所述，本发明实施例提供一种振荡装置300，即使重新启动也能保留先前于非易失性存储器313所设定的非易失性电阻值Rout，使得操作者方便使用而不必重新微调非易失性电阻值Rout，而且也不需外接存储装置来存储非易失性电阻值的数字值。本发明实施例所揭示的压控振荡电路350的操作方式，可提供稳定的振荡频率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (17)
1.一种振荡装置，其特征在于，该振荡装置包括：
一电压产生器，其使用至少一非易失性存储器所提供的一非易失性电阻值来产生一偏压；以及
一压控振荡电路，耦接至该电压产生器，用以根据该偏压来产生对应的一振荡频率；
该电压产生器包括：
一电流源；
所述至少一非易失性存储器，其中所述非易失性存储器位于该电压产生器中，所述非易失性存储器的一第一端与一第二端分别耦接至该电流源与一低位准电压；
其中所述非易失性存储器包括至少一个电阻式非易失性存储单元，耦接于所述非易失性存储器的该第一端与该第二端之间，借以共同提供该非易失性电阻值；以及
其中所述非易失性存储器的该第一端提供该偏压；
一反闸，其具有一输入端与一输出端，其中该反闸的该输入端接收一程序化信号；
一开关，具有一控制端、一第一端与一第二端，其中该开关的该控制端耦接至该反闸的该输出端，该开关的该第一端耦接至该非易失性存储器的该第一端以接收该偏压，该开关的该第二端耦接至该压控振荡电路的一输入端；以及
一电容，耦接于该开关的该第二端与一低位准电压之间；
其中在一非正常操作期间，该开关为截止，此时由该电容维持该偏压。
2.根据权利要求1所述的振荡装置，其特征在于，所述非易失性存储器为电阻式随机存取存储器。
3.根据权利要求1所述的振荡装置，其特征在于，所述非易失性存储器通过编程的方式依据一数字信号而决定该非易失性电阻值，并通过该非易失性电阻值与一电流源提供该偏压。
4.根据权利要求1所述的振荡装置，其特征在于，所述电阻式非易失性存储单元相互并联或相互串联于所述非易失性存储器的该第一端与该第二端之间。
5.根据权利要求4所述的振荡装置，其特征在于，所述电阻式非易失性存储单元各自包含至少一电阻式非易失性存储电路；以及其中在所述电阻式非易失性存储单元的其中一者内，所述至少一电阻式非易失性存储电路相互串联或相互并联。
6.根据权利要求1所述的振荡装置，其特征在于，所述电阻式非易失性存储单元中各自包括至少一电阻式非易失性存储电路，而任一电阻式非易失性存储电路包括：
一电阻式存储元件，具有一第一端及一第二端；以及
一控制电路，耦接至该电阻式存储元件的该第一端与该第二端，用以选择性地于一程序化期间将一程序化电压传输至该电阻式存储元件的该第一端或该第二端，或者是选择性地于一正常操作期间使该电阻式存储元件的该第一端及该第二端分别耦接至该电阻式非易失性存储电路的一第一端及一第二端。
7.根据权利要求6所述的振荡装置，其特征在于，该控制电路包括：
一切换单元，其根据一数据信号而选择性地将该程序化电压传输至该切换单元的一第一端以及将一低位准电压传输至该切换单元的一第二端，或者选择性地将该程序化电压传输至该切换单元的该第二端以及将该低位准电压传输至该切换单元的该第一端；
一程序化单元，耦接至该电阻式存储元件的该第一端与该第二端以及该切换单元，用以根据一程序化信号，选择性地于该程序化期间将该切换单元的该第一端与该第二端分别耦接至该电阻式存储元件的该第一端与该第二端，或者是选择性地于该正常操作期间断开该电阻式存储元件与该切换单元之间的电连接；以及
一阻抗输出单元，耦接于该电阻式非易失性存储电路的该第一端与该电阻式存储元件的该第一端之间，以及耦接于该电阻式存储元件的该第二端以及该电阻式非易失性存储电路的该第二端之间，用以根据该程序化信号，于该正常操作期间使该电阻式存储元件的该第一端耦接至该电阻式非易失性存储电路的该第一端并且使该电阻式存储元件的该第二端耦接至该电阻式非易失性存储电路的该第二端，或者是于该程序化期间断开该电阻式非易失性存储电路的该第一端与该电阻式存储元件的该第一端之间的电连接，并且断开该电阻式存储元件的该第二端与该电阻式非易失性存储电路的该第二端之间的电连接。
8.一种电压产生器，其特征在于，该电压产生器包括：
一电流源；以及
一非易失性存储器，其一第一端与一第二端分别耦接至该电流源与一低位准电压，其中该非易失性存储器通过编程的方式而具有一非易失性电阻值，并通过该非易失性电阻值与该电流源提供一偏压；
一反闸，其具有一输入端与一输出端，其中该反闸的该输入端接收一程序化信号；
一开关，具有一控制端、一第一端与一第二端，其中该开关的该控制端耦接至该反闸的该输出端，该开关的该第一端耦接至该非易失性存储器的该第一端以接收该偏压，该开关的该第二端耦接至一压控振荡电路的一输入端；以及
一电容，耦接于该开关的该第二端与一低位准电压之间；
其中在一非正常操作期间，该开关为截止，此时由该电容维持该偏压。
9.根据权利要求8所述的电压产生器，其特征在于，该非易失性存储器通过编程的方式依据一数字信号而决定该非易失性电阻值。
10.根据权利要求8所述的电压产生器，其特征在于，该非易失性存储器包括：
至少一个电阻式非易失性存储单元，耦接于该非易失性存储器的该第一端与该第二端之间，借以共同提供该非易失性电阻值。
11.根据权利要求10所述的电压产生器，其特征在于，所述电阻式非易失性存储单元相互并联或相互串联于该非易失性存储器的该第一端与该第二端之间。
12.根据权利要求11所述的电压产生器，其特征在于，所述电阻式非易失性存储单元各自包含至少一电阻式非易失性存储电路；以及其中在所述电阻式非易失性存储单元的其中一者内，所述至少一电阻式非易失性存储电路相互串联或相互并联。
13.根据权利要求10所述的电压产生器，其特征在于，所述电阻式非易失性存储单元中各自包括至少一电阻式非易失性存储电路，而任一电阻式非易失性存储电路包括：
一电阻式存储元件，具有一第一端及一第二端；以及
一控制电路，耦接至该电阻式存储元件的该第一端与该第二端，用以选择性地于一程序化期间将一程序化电压传输至该电阻式存储元件的该第一端或该第二端，或者是选择性地于一正常操作期间使该电阻式存储元件的该第一端及该第二端分别耦接至该电阻式非易失性存储电路的一第一端及一第二端。
14.根据权利要求13所述的电压产生器，其特征在于，该控制电路包括：
一切换单元，其根据一数据信号而选择性地将该程序化电压传输至该切换单元的一第一端以及将一低位准电压传输至该切换单元的一第二端，或者选择性地将该程序化电压传输至该切换单元的该第二端以及将该低位准电压传输至该切换单元的该第一端；
一程序化单元，耦接至该电阻式存储元件的该第一端与该第二端以及该切换单元，用以根据一程序化信号，选择性地于该程序化期间将该切换单元的该第一端与该第二端分别耦接至该电阻式存储元件的该第一端与该第二端，或者是选择性地于该正常操作期间断开该电阻式存储元件与该切换单元之间的电连接；以及
一阻抗输出单元，耦接于该电阻式非易失性存储电路的该第一端与该电阻式存储元件的该第一端之间，以及耦接于该电阻式存储元件的该第二端以及该电阻式非易失性存储电路的该第二端之间，用以根据该程序化信号，于该正常操作期间使该电阻式存储元件的该第一端耦接至该电阻式非易失性存储电路的该第一端并且使该电阻式存储元件的该第二端耦接至该电阻式非易失性存储电路的该第二端，或者是于该程序化期间断开该电阻式非易失性存储电路的该第一端与该电阻式存储元件的该第一端之间的电连接，并且断开该电阻式存储元件的该第二端与该电阻式非易失性存储电路的该第二端之间的电连接。
15.根据权利要求14所述的电压产生器，其特征在于，该切换单元包括：
反闸511，其具有一输入端与一输出端，该反闸511的该输入端接收该数据信号；
一晶体管512，其具有一控制端、一第一端与一第二端，其中该晶体管512的该控制端用以接收该数据信号，该晶体管512的该第一端耦接至该切换单元的该第一端，该晶体管512的该第二端用以接收该程序化电压；
一晶体管513，其具有一控制端、一第一端与一第二端，其中该晶体管513的该控制端耦接至该反闸511的该输出端，该晶体管513的该第一端耦接至该晶体管512的该第一端，该晶体管513的该第二端用以接收该低位准电压；
一晶体管514，其具有一控制端、一第一端与一第二端，其中该晶体管514的该控制端用以接收该数据信号，该晶体管514的该第一端耦接至该切换单元的该第二端，该晶体管514的该第二端用以接收该低位准电压；以及
一晶体管515，其具有一控制端、一第一端与一第二端，其中该晶体管515的该控制端耦接至该反闸511的该输出端，该晶体管515的该第一端耦接至该晶体管514的该第一端，该晶体管515的该第二端用以接收该程序化电压。
16.根据权利要求14所述的电压产生器，其特征在于，该程序化单元包括：
一晶体管521，其具有一控制端、一第一端与一第二端，其中该晶体管521的该控制端用以接收该程序化信号，该晶体管521的该第一端耦接至该电阻式存储元件的该第一端，该晶体管521的该第二端耦接至该切换单元的该第一端；以及
一晶体管522，其具有一控制端、一第一端与一第二端，其中该晶体管522的该控制端用以接收该程序化信号，该晶体管522的该第一端耦接至该电阻式存储元件的该第二端，该晶体管522的该第二端耦接至该切换单元的该第二端。
17.根据权利要求14所述的电压产生器，其特征在于，该阻抗输出单元包括：
反闸531，其具有一输入端与一输出端，其中该反闸531的该输入端接收该程序化信号；
一晶体管532，具有一控制端、一第一端与一第二端，其中该晶体管532的该控制端耦接至该反闸的该输出端，该晶体管532的该第一端耦接至该电阻式非易失性存储电路的该第一端，该晶体管532的该第二端耦接至该电阻式存储元件的该第一端；以及
一晶体管533，具有一控制端、一第一端与一第二端，其中该晶体管533的该控制端耦接至该反闸531的该输出端，该晶体管533的该第一端耦接至该电阻式存储元件的该第二端，该晶体管533的该第二端耦接至该电阻式非易失性存储电路的该第二端。
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