CN104821179B - 记忆体驱动电路 - Google Patents

Abstract

一种记忆体驱动电路于此揭露。记忆体驱动电路包含电流镜电路、第一开关单元、电容性储能单元以及第二开关单元。电流镜电路用以根据第一电流输出相应的第二电流。第一开关单元用以选择性地导通电流镜电路与记忆单元，使得第二电流驱动记忆单元。电容性储能单元用以根据参考电压储能。第二开关单元用以选择性地导通电容性储能单元与记忆单元以输出第三电流，使得第三电流驱动记忆单元。本发明透过设置电容性储能单元以及开关单元的切换控制，可简单地调整驱动电流，简化了记忆体驱动电路的设计架构。

Description

记忆体驱动电路

技术领域

本发明是关于一种记忆体的驱动电路，特别是关于一种用以写入一种忆阻性记忆体的驱动电路。

背景技术

现有的记忆体技术，如动态随机存取记忆体(DRAM)以及静态随机存取记忆体(SRAM)等等的发展渐趋成熟，快速面临到尺度上的物理极限。因此，发展新的记忆体技术以符合未来记忆体应用为目前相关领域重要的研发课题，其中忆阻性记忆体包含相变化记忆体(Phase change memory，PCM)、电阻式记忆体(Resistive Memory，RRAM)及磁阻性记忆体(Magnetoresistive memory，MRAM)，其存储数据的物理机制不同，但判读“1”或“0”的数据是以记忆元件外显的电阻值大小来区分。其中相变化记忆体可通过本身材料的晶相变化改变元件电阻值，以电阻值的变化储存信息，当记忆元件中的材料为结晶态时，其呈现低电阻值，反之，当为非结晶态时，其呈现高电阻值。

然而，忆阻性记忆体须透过相应的驱动电流以执行写入或抹除的操作，因此，如何能在设计出适用于忆阻性记忆体的驱动电路，实属当前重要研发课题之一，亦成为当前相关领域极需改进的目标。

发明内容

为了解决上述的问题，本发明的一方面为一种记忆体驱动电路。记忆体驱动电路包含电流源、第一开关单元、电压产生单元、电容性储能单元、第二开关单元、第三开关单元以及电流输出端。电流源用以输出第二电流。第一开关单元用以选择性地导通电流源以输出第二电流。电压产生单元用以提供参考电压。电容性储能单元用以根据参考电压储能。第三开关单元用以选择性地导通电压产生单元与电容性储能单元。第二开关单元用以选择性地导通电容性储能单元以输出第三电流。电流输出端用以选择性输出第二电流、第三电流或第二电流与第三电流的加总。

在本发明一实施例中，记忆体驱动电路还包含记忆单元。记忆体驱动电路以电流输出端驱动记忆单元。

在本发明一实施例中，记忆单元包含相变化记忆体、电阻式记忆体，或磁阻性记忆体。

在本发明一实施例中，电流源包含电流镜电路。电流镜电路是根据第一电流输出相应的第二电流。

在本发明一实施例中，电压产生单元包含运算放大器。运算放大器的第一输入端电性连接至第一开关单元与电流输出端。运算放大器的第二输入端和输出端电性连接至第三开关单元。

在本发明一实施例中，电压产生单元包含电压电流源。电压电流源电性连接至第三开关单元。

在本发明一实施例中，记忆体驱动电路还包含补偿电阻单元，其与电容性储能单元以串联方式电性连接。补偿电阻单元用以调整第三电流的变化率。

在本发明一实施例中，补偿电阻单元包含第一端以及第二端。补偿电阻单元的第一端电性连接于第一开关单元。补偿电阻单元的第二端电性连接于电流输出端。

在本发明一实施例中，记忆体驱动电路还包含电流提供单元。电流提供单元电性连接于电容性储能单元，用以提供补偿电流或吸收电流以调整第三电流的变化率。

在本发明一实施例中，电流提供单元包含定电压源以及电阻单元。电阻单元的第一端电性连接至定电压源，电阻单元的第二端电性连接至电容性储能单元。

在本发明一实施例中，第三开关单元于第一开关单元导通期间内，第二开关单元导通前，选择任意期间导通，以使电压产生单元产生参考电压。当第二开关单元即将导通前，第三开关单元先行断开，且于第二开关单元导通期间，第三开关单元维持断开状态，据此电容性储能单元被储能至参考电压。

综上所述，本发明透过设置电容性储能元件以及开关单元的切换控制，可简单地调整驱动电流于最大输出阶段及慢速变化阶段中的电流大小以及电流变化率，改善了以多个电流镜电路达到步级方式调整驱动电流所造成的缺点，简化了记忆体驱动电路的设计架构。本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值。

附图说明

图1为一种已知忆阻性记忆体驱动电路的示意图；

图2A～图2B分别为图1所示记忆体驱动电路于不同操作状态下输出驱动电流对时间变化的关系图；

图3为根据本发明一实施例所绘示的记忆体驱动电路的示意图；

图4A～图4B分别为根据本发明一实施例所绘示的记忆体驱动电路的操作示意图；

图5A～图5D分别是根据本发明一实施例的记忆体驱动电路所绘示的驱动电流对时间变化的关系图；

图6A～图6C分别为根据本发明一实施例所绘示控制信号以及驱动电流的关系的示意图；

图7A～图7B分别为根据本发明一实施例所绘示控制信号以及驱动电流的关系的示意图；

图8为根据本发明一实施例所绘示的记忆体驱动电路的示意图；

图9A～图9C分别为根据本发明一实施例所绘示的记忆体驱动电路的示意图；

图10A～图10B分别为根据本发明一实施例所绘示的记忆体驱动电路示意图；以及

图11为根据本发明一实施例所绘示的记忆体的写入方法的流程图。

具体实施方式

下文是举实施例配合所附附图作详细说明，以更好地理解本发明的实施方式，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。

请参考图1。图1为一种已知的忆阻性记忆体驱动电路100的示意图。以相变化记忆体(PCM)为例，如图1中所示，记忆体驱动电路100用以提供驱动电流Iout至记忆单元(memory cell)160。记忆单元160包含一可编程电阻(programmable resistor)R1与晶体管T1，组成一个晶体管与一个电阻(1t1R)的基本结构。在某些实施例中记忆单元160可由一个R1一个二极管(diode)组成(1D1R)，或由一个R1与多个并联的晶体管或二极管组成(xD1R；xT1R)。记忆单元160可通过外加的驱动电流Iout来改变电阻R1的电阻值，以执行写入与抹除的动作，根据电阻R1高电阻或低电阻的状态储存信息。

以相变化记忆体(PCM)为例，记忆单元160的材料可根据温度变化而处于结晶态或非晶态，由于结晶态与非晶态下记忆单元160的导电特性不同，因此只要透过适当驱动电流改变结晶型态，就能在记忆单元160上储存信息。在执行写入与抹除的动作时，为了控制记忆单元160的结晶形态，驱动电流Iout的大小必须经过适当的控制。详细内容将于后续段落中配合附图加以说明。

记忆体驱动电路100包含由晶体管Q10、晶体管Q11～Q1n以及开关S11～S1n组成的多组电流镜电路120以及控制单元140。开关S11～S1n分别根据控制单元140输出的控制信号CS11～CS1n选择性地导通或关断，调整导通的电流镜电路组数，以控制驱动电流Iout的大小。

驱动电流Iout于执行写入与抹除的动作时的具体控制方式请一并参考图2A和图2B。图2A和图2B分别为图1所示记忆体驱动电路100于不同操作状态下输出的驱动电流Iout大小对时间变化的关系图。

如图2A所示，在写入过程中，为了适当控制材料的结晶型态，记忆体驱动电路100在最大输出阶段(Fast Transition)和慢速变化阶段(slow Transition)两阶段当中相应地控制驱动电流Iout。

首先，于时间t1至时间t2之间的最大输出阶段中，开关S11～S1n全数导通，使得每一组电流镜电路120导通。如此一来，记忆体驱动电路100便能输出最大电流。接着，于时间t2时，记忆体驱动电路100进入慢速变化阶段。在此阶段中，为了控制驱动电流Iout逐渐下降，控制单元140相应地透过控制信号C11～C1n逐一断开开关S11～S1n，使得导通的电流镜电路组数逐渐减少。如此一来，在慢速变化阶段中，记忆体驱动电路100便能一阶一阶地降低所输出的驱动电流Iout。

相似地，在图2B中，在时间t1至时间t2之间的慢速变化阶段，为了控制驱动电流Iout逐渐上升，控制单元140相应地透过控制信号C11～C1n逐一导通开关S11～S1n，使得导通的电流镜电路组数逐渐增加。如此一来，在慢速变化阶段中，记忆体驱动电路100便能一阶一阶地提高所输出的驱动电流Iout。接着，于时间t2时，记忆体驱动电路100进入最大输出阶段，开关S11～S1n全数导通，使得每一组电流镜电路120导通。如此一来，记忆体驱动电路100便能输出最大电流。

然而，上述驱动方式于慢速变化阶段的驱动电流Iout为步级式变化，为了使驱动电流Iout变化平滑，记忆体驱动电路100内需要包含多组电流镜电路，使得电路面积增大，也提高了控制的复杂度。

为了解决上述问题，本发明提出一种记忆体驱动电路，以平滑地控制驱动电流Iout。请参考图3。图3为根据本发明一实施例所绘示的记忆体驱动电路300的示意图。

在本实施例中，记忆体包含记忆体驱动电路300以及至少一记忆单元160。每个记忆单元160分别包含电阻R1与晶体管T1，组成一个晶体管与一个电阻(1T1R)的基本结构，可通过外加的驱动电流Iout来改变电阻R1的电阻值，以执行写入与抹除的动作。在本例中，记忆单元160可包含相变化记忆体、电阻式记忆体，或磁阻性记忆体。

当针对记忆单元160执行写入与抹除的动作时，记忆体的某一字符线会导通记忆单元160内的晶体管T1，将开关单元180相应地导通以提供驱动电流Iout电流回路。如此一来，在由多个记忆单元160所组成的记忆体阵列中，透过控制相应字符线和位线上的开关，便可针对目标的记忆单元160执行相应操作。

记忆体驱动电路300包含电流源310、开关单元S31、电流变化控制器(slew ratecontroller)320、开关单元S32以及电流输出端340。其中电流变化控制器320包含电容性储能单元C31、电压产生单元322，以及开关单元S33。在结构上，开关单元S31电性连接于电流源310和记忆单元160之间。开关单元S32电性连接于电容性储能单元C31与开关单元S31电性之间，并且与电压产生单元322的一端点及驱动电流(Iout)端电性连接。开关单元S33电性连接于电压产生单元322的另一端点与电容性储能单元C31之间。电容性储能单元C31的一端电性连接于定电压源VD1。开关单元S31、S32以及S33可电性连接于处理单元(未绘示于图中)，并分别根据处理单元输出的控制信号(如：控制信号CS31、CS32)选择性的导通或断开。

如图3所示，电流源310可包含包含由晶体管Q30以及晶体管Q31形成的电流镜电路，然而本发明并不以此为限。本领域具备通常知识者应用其他已知的电流镜电路于本实施例中，亦不脱离本发明可能的实施方式。电流源310用以根据第一电流I1输出相应的第二电流I2。值得注意的是，在本实施例中，电流源310所输出相应的第二电流I2可设计为相当于图1所示的多组电流镜电路120同时导通时所输出电流的总合。换言之，图3所示实施例的电流镜电路可与图1所示的电流镜电路120具有相同等级的最大驱动电流。

开关单元S31用以根据相应的控制信号CS31选择性地导通电流源310与记忆单元160，使得第二电流I2驱动记忆单元160。开关单元S32，用以根据相应的控制信号CS32选择性地导通电容性储能单元C31与记忆单元160以输出第三电流I3，使得第三电流I3驱动记忆单元160。如此，电流输出端340便能根据开关单元S31和开关单元S32的操作，选择性输出第二电流I2、第三电流I3或第二电流I2与第三电流I3的加总，提供驱动电流Iout。

图4A与图4B为根据本发明一实施例所绘示的记忆体驱动电路300操作示意图。如图4A所示，在最大输出阶段中，开关单元S31根据相应的控制信号CS31导通，使电流源310得以第二电流I2作为驱动电流Iout驱动记忆单元160。此阶段中，开关单元S32根据相应的控制信号CS32断开，开关单元S33于开关单元S32导通前，选择一任意期间导通以使电压产生单元322对电容性储能单元C31充电至参考电压V1。

例如在本实施例中，电压产生单元322包含运算放大器OP1。运算放大器OP1本身以负回授方式连接，其第一输入端电性连接至开关单元S31，其第二输入端和输出端电性连接至开关单元S33。如此运算放大器OP1成为电压随耦器(voltage follower)，使得其输出端的电压V2与参考电压V1具有相同的电压准位。

在慢速变化阶段中，如图4B所示，开关单元S31根据相应的控制信号CS31断开，阻断电流源310与记忆单元160间的电流路径。开关单元S33也同样断开，以阻断电压产生单元322与电容性储能单元C31间的电流路径。惟开关单元S32于开关单元S31、开关单元S33断开同时或断开后一段时间导通，以电容性储能单元C31对记忆单元160以输出第三电流I3作为驱动电流Iout驱动记忆单元160。如此，透过由电容性储能单元C31和记忆单元160本身电阻R1所形成的电阻－电容电路(RC Circuit)，第三电流I3(即，此时的驱动电流Iout)便会随着时间平滑地降低，达到平滑控制驱动电流Iout的效果。

由于在电容性储能单元C31的端点电压乃是根据电压产生单元322被控制在与开关单元S31相同的参考电压V1，因此当开关单元S32导通(开关单元S33同时断开)时，记忆体驱动电路300的端点电压不会瞬间改变。如此，驱动电流Iout不会剧烈变化导致记忆单元160的异常操作。

上述实施例中所举例的操作可控制驱动电流Iout逐渐下降，但驱动电路300亦可控制驱动电流先进入慢速变化阶段逐渐提高驱动电流Iout，最后维持在最大驱动电流Iout。例如，记忆体驱动电路300可同时导通开关单元S31和开关单元S32，因此在开关单元S32导通的慢速变化阶段，电流源310输出的第二电流I2有部分电流将对电容性储能单元C31进行充电，仅有部分输出电流作为驱动电流Iout。随着电容性储能单元C31的储能进入饱和，驱动电流Iout将逐渐升高，直到开关单元S32断开，电流源310输出的第二电流I2全数作为驱动电流Iout输出至记忆单元160。具体详细操作与上述实施例相似，于此不再赘述。值得注意的是，上述的所有实施例中，当开关单元S32导通的同时，开关单元S33必为断开状态，当开关单元S32断开时，开关单元S33则视需要对电容性储能单元C31充电与否，决定其为断开或导通状态。

请参考图5A以及图5B。图5A以及图5B是根据图3所示实施例中记忆体驱动电路300所绘示的驱动电流Iout示意图。曲线L1、L2、L3分别为电容性储能单元C31具有不同电容值时驱动电流Iout对时间的变化曲线，曲线L4、L5、L6分别为电阻R1具有不同电阻值时驱动电流Iout对时间的变化曲线。如图5A和图5B所示，在时间t1时，记忆体驱动电路300进入最大输出阶段，输出最大的驱动电流Iout，在时间t2时，记忆体驱动电路300切换至慢速变化阶段，驱动电流Iout逐渐下降，并根据电阻和电容设定参数值的差异具有不同的电流变化率(slew rate)，分别在时间t3、t4以及t5截止。

请参考图5C以及图5D，图5C以及图5D是根据图3所示实施例中记忆体驱动电路300所绘示的驱动电流Iout示意图。曲线L1、L2、L3分别为电容性储能单元C31具有不同电容值时驱动电流Iout对时间的变化曲线，曲线L4、L5、L6分别为电阻R1具有不同电阻值时驱动电流Iout对时间的变化曲线。如图5C和图5D所示，记忆体驱动电路300分别于时间t1、t2、t3进入慢速变化阶段，驱动电流Iout逐渐上升，并根据电阻和电容设定参数值的差异具有不同的电流变化率(slew rate)。于时间t4时，记忆体驱动电路300切换至最大输出阶段，输出最大的驱动电流Iout，直到时间t5时停止输出驱动电流Iout。

如图5A～图5D所示，由于在慢速变化阶段中，驱动电流Iout由电阻－电容电路(RCCircuit)的时间常数(即：R1电阻值与C1电容值的乘积)而定，时间常数较大时，驱动电流Iout下降(或上升)的速度较慢，时间常数较小时，驱动电流Iout下降(或上升)的速度较快。因此当电容性储能单元C31的电容值越大时，驱动电流Iout下降的速度越慢(如曲线L3所示)，电容性储能单元C31的电容值越小时，驱动电流Iout下降的速度越快(如曲线L1所示)。相似地，当电阻R1的电阻值越大时，驱动电流Iout下降(或上升)的速度越慢(如曲线L6所示)，电阻R1的电阻值越小时，驱动电流Iout下降(或上升)的速度越快(如曲线L4所示)。

此外，透过改变开关单元S32的切换时间，也可以调整慢速变化阶段中驱动电流Iout的特性曲线。图6A～图6C以及图7A～图7B为根据本发明一实施例所绘示控制信号以及驱动电流Iout示意图。其中当控制信号CS32为高准位时，开关单元S32导通，电容性储能单元C31与记忆单元160通路；相对地，当控制信号CS32为低准位时，开关单元S32断开，电容性储能单元C31与记忆单元160断路。

在图6A～图6C所示的实施例中(请同时参考第3、4A与4B图)，记忆体驱动电路300控制驱动电流Iout先进入最大输出阶段提供最大输出，接着进入慢速变化阶段，逐渐降低驱动电流Iout。如图6A中曲线L7所示，当开关单元S31断开时，若开关单元S32并未立即导通，而是经过一段延迟时间(即：图6A中时段P1)之后导通，则在开关单元S32导通前，相较于开关单元S32导通后(即：图6A中时段P2)，驱动电流Iout具有较大的下降变化率。相似地，如图6B中曲线L8所示，若开关单元S32导通一段时间(即：图6B中时段P3)之后提前断开，在开关单元S32断开后(即：图6B中时段P4)驱动电流Iout具有较大的下降变化率。相对地，如图6C所示，当开关单元S31断开时，若开关单元S32立即导通，且并不提前断开开关单元S32，则在慢速变化阶段中驱动电流Iout具有稳定的下降变化率。

相似地，在图7A～图7B所示的实施例中，记忆体驱动电路300控制驱动电流Iout先进入慢速变化阶段，逐渐提高驱动电流Iout，最后维持在最大输出。相似地，如图7A中曲线L11所示，若开关单元S32导通一段时间(即：图7A中时段P5)之后提前断开，在开关单元S32断开后(即：图7A中时段P6)驱动电流Iout具有较大的上升变化率。相对地，如图7B中曲线L12所示，若开关单元S32直接导通，且并不提前断开开关单元S32，在慢速变化阶段中驱动电流Iout具有稳定的上升变化率。因此，透过控制开关单元S32的导通或断开时间，可调整在慢速变化阶段中驱动电流Iout的变化特性，以符合实际的驱动需求。

在部分实施例中，电压产生单元322可由运算放大器以外的方式实作。请参考图8。图8为根据本发明另一实施例所绘示的记忆体驱动电路300的示意图。如图8所示，电压产生单元322可由其他电压电流源VD2提供参考电压V1来实现，以控制电容性储能单元C31的起始电压值。

为了进一步调整驱动电流Iout在慢速变化阶段的电流变化率，在部分实施例中，记忆体驱动电路300中还包含补偿电阻单元R2、R3或R4。补偿电阻单元R2、R3或R4与电容性储能单元C31串联，用以调整第三电流I3的变化率，借以调整驱动电流Iout的电流变化率。举例来说，如图9A所示，补偿电阻单元R2的第一端电性连接于开关单元S31，补偿电阻单元R2的第二端电性连接于记忆单元160。

在另一实施例中，如图9B所示，补偿电阻单元R3的第一端电性连接于开关单元S31，补偿电阻单元R3的第二端电性连接于开关单元S32。在另一实施例中，如图9C所示，补偿电阻单元R4的第一端电性连接于电容性储能单元C31，补偿电阻单元R4的第二端电性连接于定电压源VD1。

此外，为了调整驱动电流Iout的电流变化率，在部分实施例中，记忆体驱动电路300中还包含电流提供单元或电流吸收单元。请参考图10A与图10B。在图10A所示的实施例中，电流提供单元920包含定电压源VD3以及电阻单元R5。电阻单元R5的第一端电性连接至定电压源VD3，电阻单元R5的第二端电性连接至电容性储能单元C31。如此一来，在慢速变化阶段中，当电容性储能单元C31对外放电(或充电)时，电流提供单元920可以提供补偿电流Icom对电容性储能单元C31充电，调整第三电流I3的变化率。在部分实施例中，定电压源VD3可为接地点。

在图10B所示的实施例中，电流吸收单元940包含电阻单元R6。电阻单元R6的第一端电性连接至电容性储能单元C31，电阻单元R6的第二端电性连接至接地端。如此，在慢速变化阶段中，当电容性储能单元C31对外放电(或充电)时，电流吸收单元940同步吸收补偿电流Icom流入接地端，以调整第三电流I3的变化率。在上述实施例中，电流提供单元920或电流吸收单元940亦可由补偿电流镜电路(未绘示于图中)实作。由补偿电流镜电路吸收补偿电流Icom以调整第三电流I3的变化率。本领域中具通常知识者可明白如何透过补偿电流镜电路实作电流提供单元920或电流吸收单元940，于此不再赘述。

值得注意是，在本发明上述实施例中，各种功能单元皆有多种可能的实作方式。举例来说，电阻单元R1～R6可由单一个电阻器、多个并联或串联的电阻器，或是其他具有电阻性的半导体元件如二极管(diode)、加上偏压的金属氧化物半导体场效晶体管(MOSFET)或双极性晶体管(bipolar transistor)等所实作。电容性储能单元可由电容器或具有电容性的其他半导体元件如金属氧化物半导体场效晶体管、金属-绝缘体-金属电容器(MIMcapacitor)或金属-氧化物-金属电容器(MOM capacitor)等元件实作。相似地，开关单元(或开关)可由金属氧化物半导体场效晶体管或双极性晶体管等元件实作。以上所列举的元件并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰。

请参考图11。图11为根据本发明一实施例所绘示的记忆体的写入方法800的流程图。写入方法800包含步骤S810、S820、S830以及S840，具体说明如下所述。为方便及清楚说明起见，下述记忆体的写入方法800是配合图3、图4A以及图4B所示实施例进行说明。首先，在步骤S810中，导通开关单元S31，使得电流源310输出的第二电流I2驱动记忆单元160。接着，在步骤S820中开关单元S33导通，根据参考电压V1对电容性储能单元C31储能。在步骤S830中，断开开关单元S31与S33，以断开电流源310与记忆体记忆单元160，及断开储能单元C31与电压产生单元322的连接，此时储能单元C31的电压维持参考电压V1。在步骤S840中，导通开关单元S32，使得电容性储能单元C31输出的第三电流I3驱动记忆单元160。

在部分实施例中，写入方法800还包含步骤S850以及步骤S860。在步骤S850中，调整电容性储能单元C31的电容值，以控制第三电流I3的变化率。在步骤S860中，调整开关单元S32、S33的导通与断开时间，以控制第三电流I3的变化率。

于上述的内容中，包含示例性的步骤。然而此些步骤并不必需依序执行。在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行。举例来说，在忆阻器驱动电路300控制驱动电流Iout先进入慢速相变阶段，逐渐提高驱动电流Iout，最后维持在最大输出的实施例中，开关单元S31和开关单元S32可同时开启，其详细操作已于先前段落详细揭露，故不再此赘述。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (11)

1.一种记忆体驱动电路，其特征在于，包含：

一电流源，用以输出一第二电流；

一第一开关单元，所述第一开关单元电性连接于所述电流源，且用以选择性地导通该电流源以输出该第二电流；

一电压产生单元，所述电压产生单元电性连接至所述第一开关单元，且用以提供一参考电压；

一电容性储能单元，用以根据该参考电压储能；

一第三开关单元，所述第三开关单元电性连接于所述电压产生单元与所述电容性储能单元，用以选择性地导通该电压产生单元与该电容性储能单元；

一第二开关单元，所述第二开关单元电性连接于所述电容性储能单元与所述第一开关单元之间，且用以选择性地导通该电容性储能单元以输出一第三电流；以及

一电流输出端，所述电流输出端分别电性连接所述第一开关单元、所述第二开关单元、所述第三开关单元以及所述电压产生单元，且用以选择性输出该第二电流、该第三电流或该第二电流与该第三电流的加总。

2.根据权利要求1所述的记忆体驱动电路，其特征在于，还包含一记忆单元，该记忆体驱动电路以该电流输出端驱动该记忆单元。

3.根据权利要求2所述的记忆体驱动电路，其特征在于，该记忆单元包含相变化记忆体、电阻式记忆体，或磁阻性记忆体。

4.根据权利要求1所述的记忆体驱动电路，其特征在于，该电流源包含一电流镜电路，该电流镜电路是根据一第一电流输出相应的该第二电流。

5.根据权利要求1所述的记忆体驱动电路，其特征在于，该电压产生单元包含：

一运算放大器，该运算放大器的一第一输入端电性连接至该第一开关单元与该电流输出端，该运算放大器的一第二输入端和一输出端电性连接至该第三开关单元。

6.根据权利要求1所述的记忆体驱动电路，其特征在于，该电压产生单元包含：

一电压电流源，该电压电流源电性连接至该第三开关单元。

7.根据权利要求1所述的记忆体驱动电路，其特征在于，还包含一补偿电阻单元，其与该电容性储能单元以串联方式电性连接，该补偿电阻单元用以调整该第三电流的变化率。

8.根据权利要求1所述的记忆体驱动电路，其特征在于，还包含一补偿电阻单元，其包含：

一第一端，电性连接于该第一开关单元；以及

一第二端，电性连接于该电流输出端。

9.根据权利要求1所述的记忆体驱动电路，其特征在于，还包含一电流提供单元，该电流提供单元电性连接于该电容性储能单元，用以提供一补偿电流或一吸收电流以调整该第三电流的变化率。

10.根据权利要求9所述的记忆体驱动电路，其特征在于，该电流提供单元包含一定电压源以及一电阻单元，该电阻单元的一第一端电性连接至该定电压源，该电阻单元的一第二端电性连接至该电容性储能单元。

11.根据权利要求1所述的记忆体驱动电路，其特征在于，该第三开关单元于该第一开关单元导通期间内，该第二开关单元导通前，选择一任意期间导通，以使该电压产生单元产生该参考电压；

当该第二开关单元即将导通前，该第三开关单元先行断开，且于该第二开关单元导通期间，该第三开关单元维持断开状态；据此

该电容性储能单元被储能至该参考电压。