[go: up one dir, main page]

CN104218041B - 阵列基板及制备方法和显示装置 - Google Patents

阵列基板及制备方法和显示装置 Download PDF

Info

Publication number
CN104218041B
CN104218041B CN201410400960.7A CN201410400960A CN104218041B CN 104218041 B CN104218041 B CN 104218041B CN 201410400960 A CN201410400960 A CN 201410400960A CN 104218041 B CN104218041 B CN 104218041B
Authority
CN
China
Prior art keywords
electrode
layer
drain
active layer
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410400960.7A
Other languages
English (en)
Other versions
CN104218041A (zh
Inventor
龙春平
王祖强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201410400960.7A priority Critical patent/CN104218041B/zh
Priority to PCT/CN2014/091875 priority patent/WO2016023294A1/zh
Priority to US14/772,677 priority patent/US9991295B2/en
Publication of CN104218041A publication Critical patent/CN104218041A/zh
Application granted granted Critical
Publication of CN104218041B publication Critical patent/CN104218041B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H10K50/816—Multilayers, e.g. transparent multilayers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H10K59/80517—Multilayers, e.g. transparent multilayers

Landscapes

  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明属于显示技术领域，具体涉及一种阵列基板及制备方法和显示装置。该阵列基板包括薄膜晶体管以及导电电极，所述薄膜晶体管包括栅极、源极、漏极和有源层，其中，所述源极和所述漏极同层设置于所述有源层两端、且所述源极和所述漏极直接与所述有源层上方至少部分接触；所述导电电极直接设置于所述漏极的上方。本发明通过阵列基板的层结构的改进，使用台阶式光刻胶工艺在一次构图工艺中完成多个层结构的制备，减少了构图工艺的次数，减少了阵列基板制造工艺过程中的曝光次数；源极和漏极直接与有源层接触，导电电极直接与漏极接触，而无需像现有技术那样需要通过过孔接触，能更好地保证阵列基板的紧凑性，保证阵列基板中各层结构的良好接触。

Description

阵列基板及制备方法和显示装置
技术领域
本发明属于显示技术领域，具体涉及一种阵列基板及制备方法和显示装置。
背景技术
相对于液晶显示装置(Liquid Crystal Display，简称LCD)而言，有机电致发光二极管(Organic Light Emission Display，简称OLED)显示装置具有反应速度快、重量轻、可弯曲和广视角等优点。而有源矩阵有机电致发光二极管(Active Matrix OLED，简称AMOLED)更具有驱动电流小和功耗低的优势，适合于高解析度显示。
不管是LCD显示装置还是OLED显示装置，其中均设置有作为控制开关的薄膜晶体管(Thin Film Transistor，简称TFT)。薄膜晶体管包括非晶硅、多晶硅、氧化物半导体或有机薄膜晶体管驱动。其中，非晶硅或有机TFT的载流子迁移率与驱动电流小，驱动高亮度有机电致发光二极管所需的电压较高且器件占空间也较大；低温多晶硅TFT具有高达100cm2/V·s的迁移率，其高电流特性正好符合OLED严格的要求，低操作电压与高密度的驱动架构使得OLED寿命较长。同时，为了克服灰阶与面板均匀性所涉及的补偿电路，显示装置的同一像素中往往需要多个TFT，而低温多晶硅高密度的布局特点，使得高亮度与高画质的OLED面板更容易实现。目前成功商业化生产的AMOLED绝大部分采用低温多晶硅TFT的阵列基板。
如图1所示为现有技术中低温多晶硅TFT的阵列基板的结构示意图，该阵列基板包括有源层4、栅极7、层间绝缘层8、源极9/漏极10、钝化层11、导电电极12和像素界定层13等层结构，该阵列基板的制造工艺过程中，一般需要多次构图工艺，一次构图工艺对应一道掩模板(mask，也称光罩)。该阵列基板的制备方法通常包括如下步骤：
在基板1上方形成缓冲层2；其后在缓冲层2上方形成非晶硅薄膜(a-Si)，并使得a-Si结晶成为多晶硅；而后通过第一次构图工艺(通常为普通掩模板)形成包括存储电容中的一个极板和有源层4的图形。利用离子注入工艺进行低浓度离子掺杂，在有源层4中形成薄膜晶体管要求的半导体沟道。
在有源层4以及整个缓冲层2上方形成栅极绝缘层6；形成光刻胶，利用第二次构图工艺形成用于将非晶硅薄膜掺杂形成存储电容中的一个极板的光刻胶图形，采用该光刻胶图形作为离子注入的阻挡层，在完成掺杂后去除光刻胶。
在栅极绝缘层6上沉积一种或多种低电阻的金属材料形成栅金属薄膜，利用第三次构图工艺形成包括栅极7的图形。采用栅极7作为离子注入的阻挡层，对有源层4进行离子掺杂。
在包括栅极7的整个表面形成第一介质薄膜，通过第四次构图工艺形成层间绝缘层8以及层间绝缘层8中的源极接触孔和漏极接触孔。
沉积一种或多种低电阻的金属材料形成源漏金属薄膜，通过第五次构图工艺形成包括源极9和漏极10的图形，通过源极接触孔和漏极接触孔与有源层4形成欧姆接触。采用快速热退火或热处理炉退火，激活有源层4中掺杂的离子，形成有效的导电沟道。
在包括源极9和漏极10的整个表面成第二介质薄膜，通过第六次构图工艺形成包括钝化层过孔的钝化层11。采用快速热退火或热处理炉退火进行氢化工艺，修复有源层4内部和界面的缺陷。在该步骤中，还可以进一步在同一次构图工艺中，在钝化层11的上方形成具有相同过孔的有机平坦化层，形成平坦表面。
在完成上一步骤的阵列基板上方形成一层透明导电薄膜，通过第七次构图工艺形成导电电极12；当该阵列基板应用于AMOLED时，可以通过第八次构图工艺形成图1中所示的像素界定层13。
综上所述，至少需要七次构图工艺形成图1所示的包括低温多晶硅薄膜晶体管的阵列基板，导致较长的工艺时间和较低的工艺良率，使得阵列基板的制备成本较高。
发明内容
本发明所要解决的技术问题是针对现有技术中存在的上述不足，提供一种阵列基板及制备方法和显示装置，该阵列基板结构简单且紧凑，大大缩短了工艺时间，提高了工艺良率，降低了工艺成本。
解决本发明技术问题所采用的技术方案是该阵列基板，包括薄膜晶体管以及导电电极，所述薄膜晶体管包括栅极、源极、漏极和有源层，其中，所述源极和所述漏极同层设置于所述有源层两端、且所述源极和所述漏极直接与所述有源层上方至少部分接触；所述导电电极直接设置于所述漏极的上方。
优选的是，所述薄膜晶体管还包括栅极绝缘层，所述栅极绝缘层设置于所述源极和所述漏极与所述栅极之间，其中：
所述源极和所述漏极设置于所述有源层的上方，所述栅极绝缘层设置于所述源极和所述漏极的上方，所述栅极设置于所述栅极绝缘层的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠；
或者，所述栅极绝缘层设置于所述栅极的上方，所述有源层设置于所述栅极绝缘层的上方，所述源极和所述漏极设置于所述有源层两端的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠。
优选的是，所述阵列基板还包括钝化层，所述导电电极设置于所述漏极远离所述有源层的上方，所述钝化层至少局部覆盖于所述导电电极的上方、且完全覆盖所述漏极靠近所述有源层对应的区域以及所述源极、所述有源层对应的区域；
当所述栅极绝缘层设置于所述源极和所述漏极的上方时，所述钝化层和所述栅极绝缘层对应着未覆盖所述导电电极的区域形成像素开口；或者，当所述栅极绝缘层设置于所述源极和所述漏极的下方时，所述钝化层对应着未覆盖所述导电电极的区域形成像素开口。
优选的是，所述有源层采用低温多晶硅材料形成。
优选的是，所述栅极、所述源极和所述漏极采用相同的材料形成，所述栅极、所述源极和所述漏极为采用钼、钼铌合金、铝、铝钕合金、钛和铜中的任一种形成的单层结构，或为采用钼/铝/钼、钛/铝/钛形成子层得到的叠层结构，所述栅极、所述源极和所述漏极的厚度范围为200-500nm；
所述导电电极采用透明的金属氧化物形成，金属氧化物包括氧化铟锡、氧化铟锌、氧化锡铝中的任一种，厚度范围为20-100nm；或为采用氧化铟锡/银/氧化铟锡、氧化铟锌/银形成子层得到的叠层薄膜，氧化铟锡的厚度范围为10-50nm，银的厚度范围为20-100nm。
优选的是，还包括交叉设置的栅线和数据线，所述栅线与所述栅极连接，所述栅线与所述栅极同层设置、且采用相同的材料形成；所述数据线与所述源极连接，所述数据线与所述源极同层设置、且采用相同的材料形成。
一种显示装置，包括上述的阵列基板。
一种阵列基板的制备方法，包括形成薄膜晶体管和导电电极的步骤，形成所述薄膜晶体管包括形成栅极、源极、漏极和有源层的步骤，其中，所述源极、所述漏极和所述导电电极采用同一构图工艺形成，所述源极、所述漏极直接形成于所述有源层两端、且所述源极和所述漏极直接与所述有源层上方至少部分接触，所述导电电极直接设置于所述漏极的上方。
优选的是，形成包括所述源极、所述漏极和所述导电电极的图形的步骤具体包括：
步骤S1)：在所述有源层的上方依次连续形成源漏金属薄膜、导电薄膜和光刻胶；
步骤S2)：采用双色调掩模工艺对所述光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成所述源极和所述漏极未被所述导电电极覆盖的区域为部分透光区，对应着形成所述导电电极的区域为不透光区；
步骤S3)：通过刻蚀工艺去除未被所述光刻胶保护的所述导电薄膜和所述源漏金属薄膜，形成包括所述源极和所述漏极的图形；
步骤S4)：通过灰化工艺去除部分透光区对应的所述光刻胶，通过刻蚀工艺去除未被所述光刻胶保护的所述导电薄膜，形成包括所述导电电极的图形。
优选的是，在步骤S1)中，所述源漏金属薄膜为采用钼、钼铌合金、铝、铝钕合金、钛和铜中的任一种形成的单层结构，或为采用钼/铝/钼、钛/铝/钛形成子层得到的叠层结构；其中，所述源漏金属薄膜采用磁控溅射方式形成，所述源漏金属薄膜的厚度范围为200-500nm；
所述导电薄膜为透明的金属氧化物导电薄膜，金属氧化物包括氧化铟锡、氧化铟锌、氧化锡铝中的任一种，厚度范围为20-100nm；或者，所述导电薄膜为氧化铟锡/银/氧化铟锡、氧化铟锌/银形成子层得到的叠层薄膜，氧化铟锡薄膜的厚度范围为10-50nm，银薄膜的厚度范围为20-100nm；
相应的，在步骤S3)中，当所述源漏金属薄膜为钼/铝/钼形成子层得到的叠层结构时，采用湿法刻蚀方法进行刻蚀；当所述源漏金属薄膜为钛/铝/钛形成子层得到的叠层结构时，采用电感耦合等离子方法进行刻蚀；
所述导电薄膜采用湿法刻蚀方法进行刻蚀。
优选的是，该制备方法还包括形成栅极绝缘层的步骤，所述栅极绝缘层形成于所述源极和所述漏极与所述栅极之间，其中：
所述源极和所述漏极形成于所述有源层两端的上方，所述栅极形成于所述栅极绝缘层的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠；
或者，所述栅极绝缘层形成于所述栅极的上方，所述有源层形成于所述栅极绝缘层的上方，所述源极和所述漏极形成于所述有源层两端的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠。
优选的是，该制备方法还包括形成钝化层的步骤，所述导电电极形成于所述漏极远离所述有源层的上方，所述钝化层至少局部覆盖于所述导电电极的上方、且完全覆盖所述漏极靠近所述有源层对应的区域以及所述源极、所述有源层对应的区域；
当所述栅极绝缘层形成于所述源极和所述漏极的上方时，所述钝化层和所述栅极绝缘层对应着未覆盖所述导电电极的区域形成像素开口；或者，当所述栅极绝缘层形成于所述源极和所述漏极的下方时，所述钝化层对应着未覆盖所述导电电极的区域形成像素开口。
优选的是，该制备方法还包括形成存储电容的图形的步骤，在形成包括所述源极、所述漏极和所述导电电极的图形的步骤之前还包括形成有源层的图形的步骤，所述存储电容中的一个极板和所述有源层采用同一构图工艺形成。
优选的是，形成所述存储电容中的一个极板和所述有源层的步骤包括：
步骤S1)：形成一层多晶硅薄膜；
步骤S2)：形成光刻胶，采用双色调掩模工艺对所述光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成所述存储电容中的一个极板的区域为部分透光区，对应着形成所述有源层的区域为不透光区；
步骤S3)：通过刻蚀工艺去除未被所述光刻胶保护的所述多晶硅薄膜，形成包括所述存储电容中的一个极板和所述有源层的图形；
步骤S4)：通过灰化工艺去除部分透光区对应的所述光刻胶，对所述存储电容中的一个极板进行离子掺杂，形成所述存储电容中的一个极板和所述有源层。
优选的是，在步骤S4)中，对所述存储电容中的一个极板进行离子掺杂的掺杂离子为PH3/H2或B2H6/H2，离子注入剂量在1014-1016ions/cm2之间，注入能量在10-100KeV之间。
优选的是，还包括形成交叉设置的栅线和数据线的步骤，所述栅线与所述栅极连接，所述栅线与所述栅极同层设置、且在同一构图工艺中形成；所述数据线与所述源极连接，所述数据线与所述源极同层设置、且在同一构图工艺中形成。
本发明的有益效果是：通过阵列基板的层结构的改进，使用台阶式光刻胶工艺在一次构图工艺中完成多个层结构的制备，减少了构图工艺的次数(通过四次构图工艺完成整个阵列基板的制备)，减少了阵列基板制造工艺过程中的曝光次数，从而降低了阵列基板的工序复杂度，在缩短制造工艺时间的同时提升工艺良率和降低工艺成本；
同时，该阵列基板中，用于形成源极和漏极的源漏金属薄膜与用于形成导电电极的导电薄膜通过连续沉积方式形成；采用双色调掩模板，通过一次构图工艺同时形成源极及数据线、漏极、导电电极，源极和漏极直接与有源层接触，导电电极直接与漏极接触，而无需像现有技术那样需要通过过孔接触，进一步简化了阵列基板的结构，能更好地保证阵列基板的紧凑性，保证阵列基板中各层结构的良好接触，也相应地简化了阵列基板的结构和相应的制备工艺；
尤其是在OLED显示装置中，钝化层还直接形成了像素限定层，同时充当了钝化层、平坦化层和像素界定层三者的作用，进一步简化了阵列基板的结构和相应的制备工艺。
附图说明
图1为现有技术中包括低温多晶硅薄膜晶体管的阵列基板的结构示意图；
图2为本发明实施例1中阵列基板的结构示意图；
图3A-图3G为制备图2中阵列基板时各步骤的结构示意图，其中：
图3A为采用第一次构图工艺形成有源层的结构示意图；
图3B为第二次构图工艺中对光刻胶第一次光刻后的结构示意图；
图3C为第二次构图工艺中第一次刻蚀后形成源极和漏极的结构示意图；
图3D为第二次构图工艺中对光刻胶灰化后的结构示意图；
图3E为第二次构图工艺中第二次刻蚀后形成导电电极的结构示意图；
图3F为第三次构图工艺形成栅极的结构示意图；
图3G为第四次构图工艺形成钝化层的结构示意图；
图4为本发明实施例2中阵列基板的结构示意图；
图5A-图5G为制备图4中阵列基板时各步骤的结构示意图，其中：
图5A为采用第一次构图工艺形成栅极的结构示意图；
图5B为第二次构图工艺形成有源层的结构示意图；
图5C为第三次构图工艺中对光刻胶第一次光刻后的结构示意图；
图5D为第三次构图工艺中第一次刻蚀后形成源极和漏极的结构示意图；
图5E为第三次构图工艺中对光刻胶灰化后的结构示意图；
图5F为第三次构图工艺中第二次刻蚀后形成导电电极的结构示意图；
图5G为第四次构图工艺形成钝化层的结构示意图；
附图标记中：
1、基板；2、缓冲层；4、有源层；5a、厚度较大的光刻胶；5b、厚度较小的光刻胶；6、栅极绝缘层；7、栅极；8、层间绝缘层；9、源极；9a、源漏金属薄膜；10、漏极；11、钝化层；12、导电电极；12a、导电薄膜；13-像素限定层。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明阵列基板及制备方法和显示装置作进一步详细描述。
实施例1：
本实施例提供一种阵列基板，该阵列基板包括薄膜晶体管以及导电电极，如图2所示，薄膜晶体管包括栅极7、源极9、漏极10和有源层4，源极9和漏极10同层设置于有源层4两端、且源极9和漏极10直接与有源层4上方至少部分接触；导电电极12直接设置于漏极10的上方。
该薄膜晶体管还包括栅极绝缘层6，栅极绝缘层6设置于源极9和漏极10与栅极7之间，其中：源极9和漏极10设置于有源层4两端的上方，栅极绝缘层设置于源极9和漏极10的上方，栅极7设置于栅极绝缘层6的上方；栅极7与有源层4的投影至少部分重叠，源极9和漏极10与栅极7的投影至少部分重叠。即本实施例阵列基板的薄膜晶体管为顶栅型，从基板1向上的各层依次为缓冲层2、有源层4、同层设置的源极9和漏极10、栅极绝缘层6、栅极7，其中源极9和漏极10同层直接(而无需图1中所示的层间绝缘层8中的源极接触孔和漏极接触孔)设置于有源层4两端的上方，具有更好的接触效果。
这里应该理解的是，在本发明中，“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构；根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
为了更好地保护薄膜晶体管和导电电极，阵列基板还包括钝化层11，导电电极12设置于漏极10远离有源层4的上方，钝化层11至少局部覆盖于导电电极12的上方、且完全覆盖漏极10靠近有源层4对应的区域以及源极9、有源层4对应的区域。在本实施例的顶栅型阵列基板中，所述栅极绝缘层6设置于所述源极9和所述漏极10的上方，所述钝化层11和所述栅极绝缘层6对应着未覆盖所述导电电极12的区域形成像素开口；相应的，在LCD显示装置中，导电电极12为像素电极；在OLED显示装置中，钝化层11还同时充当平坦化层和像素界定层的作用，未被钝化层11覆盖的导电电极12为有机电致发光二极管的阳极。
在本实施例中，有源层4采用低温多晶硅材料形成。采用低温多晶硅材料形成有源层4，使得薄膜晶体管具有较高的迁移率，获得较佳的电流特性，能保证OLED的较佳性能和较长寿命。
优选的是，栅极7、源极9和漏极10采用相同的材料形成，栅极7、源极9和漏极10为采用钼、钼铌合金、铝、铝钕合金、钛和铜中的任一种形成的单层结构，或为采用钼/铝/钼、钛/铝/钛形成子层得到的叠层结构，栅极7、源极9和漏极10的厚度范围为200-500nm。同时，导电电极12采用透明的金属氧化物形成，金属氧化物包括氧化铟锡、氧化铟锌、氧化锡铝中的任一种，厚度范围为20-100nm；或为采用氧化铟锡/银/氧化铟锡、氧化铟锌/银形成子层得到的叠层薄膜，氧化铟锡的厚度范围为10-50nm，银的厚度范围为20-100nm。
相应的，本实施例还提供一种阵列基板的制备方法，包括形成薄膜晶体管和导电电极的步骤，形成薄膜晶体管包括形成栅极、源极、漏极和有源层的步骤，其中，源极、漏极和导电电极采用同一构图工艺形成，源极、漏极直接形成于有源层两端、且源极和漏极直接与有源层上方至少部分接触，导电电极直接设置于漏极的上方。
在本实施例的阵列基板中，为了保证足够的像素充电时间，阵列基板中通常还包括存储电容(Storage Capacitor，简称Cs)，该存储电容Cs包括两个极板，其中一个极板与有源层4同层形成，另一个极板与栅极7同层形成。相应的，该制备方法还包括形成存储电容Cs的图形的步骤，在形成包括源极9、漏极10和导电电极12的图形的步骤之前还包括形成有源层4的图形的步骤，存储电容Cs中的一个极板和有源层4采用同一构图工艺形成。
同时，为了实现驱动电路对多个像素电路中薄膜晶体管的控制，该阵列基板中包括交叉设置的栅线和数据线(图2中未示出)，栅线与栅极7相连接且同层设置，栅线用于传送扫描信号；数据线与源极9相连接且同层设置，数据线用于传送图像显示信号。相应的，阵列基板的制备方法还包括形成交叉设置的栅线和数据线的步骤，栅线与栅极连接，数据线与源极连接，栅线与栅极同层设置、且在同一构图工艺中形成，数据线与源极同层设置、且在同一构图工艺中形成。
在阐述具体制备方法之前，应该理解，在本发明中，构图工艺，可只包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
下面以图2所示的包含低温多晶硅薄膜晶体管的阵列基板的结构作为示例，参照图3A-图3G说明本实施例中阵列基板的制备方法。
步骤S1)：采用第一次构图工艺，形成包括有源层4和存储电容Cs中的一个极板的图形。即在基板上连续沉积缓冲层和非晶硅薄膜，通过激光退火形成多晶硅薄膜，通过一次光刻工艺在基板上同时形成多晶硅层和掺杂多晶硅层。在多晶硅薄膜构图工艺中，使用双色调掩模板光刻工艺，形成两种不同厚度的台阶式光刻胶，首先进行多晶硅刻蚀工艺形成多晶硅有源层和多晶硅存储电容中的一个极板；然后去除较薄的光刻胶，而保留较厚的光刻胶作为多晶硅有源层的离子注入阻挡层，进行离子注入形成多晶硅存储电容，将现有技术中多晶硅刻蚀和存储电容中的一个极板掺杂两次光刻工艺合二为一。具体包括：
首先，对基板1进行初始清洗以清除基板1表面的杂质粒子，然后采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)在基板1的表面沉积一层氮化硅SiN薄膜和二氧化硅SiO2薄膜作为缓冲层2，如图3A所示。其中，作为缓冲层2的SiN的厚度范围为50-100nm，SiO2的厚度范围为100-400nm。其中，形成缓冲层2的SiN薄膜具有很强的扩散阻挡特性，可以抑制基板(通常为玻璃)中少量的碱金属离子和Na、K金属离子对于多晶硅薄膜的影响。SiO2薄膜与多晶硅薄膜具有优良的界面，可以防止SiN薄膜缺陷对多晶硅薄膜质量的损害。
然后，在缓冲层2的上方形成存储电容Cs中的一个极板和有源层4。具体的，形成存储电容Cs中的一个极板和有源层4的步骤包括：
步骤S11)：形成一层多晶硅薄膜。
在该步骤中，采用PECVD连续沉积一层厚度范围在40-100nm之间的非晶硅a-Si薄膜，采用热处理炉对a-Si薄膜进行脱氢工艺处理，以防止结晶过程中的氢爆；接着进行a-Si结晶工艺，可以采用激光退火结晶、金属诱导结晶、固相结晶等方法，形成多晶硅薄膜；然后采用稀释的氢氟酸对多晶硅薄膜进行清洗，降低多晶硅薄膜的表面粗糙度，以便减少薄膜晶体管界面的缺陷。
步骤S12)：形成光刻胶，采用双色调掩模工艺对光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成存储电容Cs中的一个极板的区域为部分透光区，对应着形成有源层4的区域为不透光区。
在该步骤中，在多晶硅薄膜表面形成一层光刻胶，采用一种双色调掩模板在多晶硅薄膜表面形成两种不同厚度的光刻胶，厚度较大的光刻胶对应的多晶硅薄膜区域形成有源层4，厚度较小的光刻胶对应的多晶硅薄膜区域形成存储电容Cs中的一个极板。其中，双色调掩模板可以是半色调(Half-tone mask)掩模板或灰色调掩模板(Gray-tone mask)，厚度较大的光刻胶的厚度范围在1-3微米之间，厚度较小的光刻胶的厚度范围在0.5-1微米之间。
步骤S13)：通过刻蚀工艺去除未被光刻胶保护的多晶硅薄膜，形成包括存储电容Cs中的一个极板和有源层4的图形。
在该步骤中，使用CF4/O2、CHF3/O2或者SF6/O2等混合气体，通过等离子体或者电感耦合等离子方法进行多晶硅薄膜的刻蚀，去除未被光刻胶保护的多晶硅薄膜，形成包括有源层4和存储电容Cs中的一个极板(图2和图3A中均未示出存储电容Cs)的图形。
步骤S14)：通过灰化工艺去除部分透光区对应的光刻胶，对存储电容Cs中的一个极板进行离子掺杂，形成存储电容Cs中的一个极板和有源层4。
在该步骤中，使用等离子体灰化工艺去除厚度较小的光刻胶，保留厚度较大的光刻胶(此时其厚度也相应减小，形成了厚度减小的光刻胶)，并以该光刻胶作为离子注入阻挡层。然后使用离子注入或者离子云注入的方法，对存储电容Cs中的一个极板进行离子掺杂，掺杂离子一般为PH3/H2或B2H6/H2，离子注入剂量在1014-1016ions/cm2之间，注入能量在10-100KeV之间。完成离子注入后，使用等离子体刻蚀机或者剥离机去除残留的光刻胶，形成如图3A所示的有源层4和存储电容Cs中的一个极板，通过快速热退火工艺，激活掺杂离子，增强多晶硅薄膜的导电特性。
在本实施例中，有源层4可以进行离子掺杂也可以不进行离子掺杂。在对有源层4进行离子掺杂时，一般在形成多晶硅薄膜以后进行掺杂，对多晶硅薄膜的整体进行掺杂，不需要掩模板(mask)的阻挡。这是因为有源层4的离子掺杂(即沟道区的离子掺杂)是低剂量的低浓度掺杂，不会影响有源层4以外的多晶硅薄膜。
步骤S2):采用第二次构图工艺，形成包括源极9、漏极10和导电电极12的图形，即在有源层4上连续形成源漏金属薄膜和导电薄膜，使用双色调掩模板光刻工艺，形成两种不同厚度的台阶式光刻胶，连续刻蚀暴露的导电薄膜和源漏金属薄膜，形成包括源极及数据线和漏极的图形；然后去除较薄的光刻胶，刻蚀去除源极及数据线、漏极上方对应的暴露出的导电薄膜，再去除光刻胶，形成包括导电电极的图形。具体包括：
步骤S21)：在有源层4的上方依次连续形成源漏金属薄膜9a、导电薄膜12a和光刻胶。
在该步骤中，首先，采用磁控溅射方法在有源层4上方形成一层厚度为200-500nm的源漏金属薄膜9a，该源漏金属薄膜9a为采用钼Mo、钼铌合金、铝Al、铝钕合金AlNd、钛Ti和铜Cu中的任一种形成的单层结构，或为采用钼Mo/铝Al/钼Mo、钛Ti/铝Al/钛Ti形成子层得到的叠层结构。
接着，采用磁控溅射方法在源漏金属薄膜9a上方形成一层透明的导电薄膜12a。导电薄膜12a为采用金属氧化物形成的单层结构，金属氧化物包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锡铝(ZTO)中的任一种，厚度范围为20-100nm；或者，导电薄膜12a为氧化铟锡ITO/银Ag/氧化铟锡ITO、氧化铟锌IZO/银Ag形成子层得到的叠层薄膜，氧化铟锡薄膜的厚度范围为10-50nm，银薄膜的厚度范围为20-100nm。其中，当包含该低温多晶硅薄膜晶体管的阵列基板使用于底发射AMOLED显示装置中的时候，导电薄膜12a一般由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锡铝(ZTO)等金属氧化物形成；当包含该低温多晶硅薄膜晶体管的阵列基板使用于顶发射AMOLED显示装置中的时候，导电薄膜12a一般为ITO/Ag/ITO、IZO/Ag等复合薄膜。
步骤S22)：采用双色调掩模工艺对光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成源极和漏极未被导电电极覆盖的区域为部分透光区，对应着形成导电电极的区域为不透光区。
如图3B所示，在该步骤中，使用一种双色调掩模板在导电薄膜12a表面形成两种不同厚度的光刻胶(即厚度较大的光刻胶5a和厚度较小的光刻胶5b)，厚度较大的光刻胶5a对应形成导电电极12的区域，厚度较小的光刻胶5b对应形成源极9及数据线和漏极10的区域。其中，双色调掩模板可以是半色调掩模板(Half-tone mask)或者灰色调掩模板(Gray-tonemask)，厚度较大的光刻胶5a的厚度范围在1-3微米之间，厚度较小的光刻胶5b的厚度范围在0.5-1微米之间。
步骤S23)：通过刻蚀工艺去除未被光刻胶保护的导电薄膜和源漏金属薄膜，形成包括源极和漏极的图形。
如图3C所示，在该步骤中，通过刻蚀工艺去除未被光刻胶保护的导电薄膜12a和源漏金属薄膜9a，形成包括源极9及数据线和漏极10的图形。其中，导电薄膜12a的刻蚀工艺一般采用湿法刻蚀方法，源漏金属薄膜9a的刻蚀工艺可以是湿法刻蚀，也可以是干法刻蚀方法，例如采用湿法刻蚀方法刻蚀去除Mo/Al/Mo形成子层得到的叠层结构的金属薄膜，采用CCl2/BCl3和CF4/O2等混合气体的电感耦合等离子方法刻蚀去除Ti/Al/Ti形成子层得到的叠层结构的金属薄膜。湿法刻蚀方法的优点在于容易形成侧壁平缓、坡度角较小的侧面，干法刻蚀方法的优点在于容易形成关键尺寸较小、尺寸控制精确的图形。
步骤S24)：通过灰化工艺去除部分透光区对应的光刻胶，通过刻蚀工艺去除未被光刻胶保护的导电薄膜，形成包括导电电极的图形。
如图3D所示，在该步骤中，通过等离子体灰化工艺去除厚度较小的光刻胶5b，而保留厚度较大的光刻胶5a(此时其厚度也相应减小，形成了厚度减小的光刻胶，在图3D中标识为5b)作为刻蚀阻挡层。如图3E所示，刻蚀去除对应形成源极9及数据线、漏极10的未被光刻胶保护的导电薄膜12a，进而剥离残留的厚度较小的光刻胶5b，形成包括导电电极12的图形。
在该步骤中，用于形成源极9和漏极10的源漏金属薄膜9a与用于形成导电电极12的导电薄膜12a通过连续沉积方式形成；采用双色调掩模板，通过一次构图工艺同时形成源极9及数据线、漏极10、导电电极12，源极9和漏极10直接与有源层4接触，而无需像现有技术那样需要通过层间绝缘层8的源极接触孔和漏极接触孔接触；同时，导电电极12直接与漏极10接触，而无需像现有技术那样需要通过钝化层11的过孔接触，简化了阵列基板的结构，能更好地保证阵列基板的紧凑性，保证阵列基板中各层结构的良好接触，也相应地简化了阵列基板的制备工艺。
其中，源极9与漏极10不需要通过绝缘薄膜的过孔，而直接与多晶硅薄膜接触，其优势是消除了形成绝缘薄膜过孔时刻蚀工艺可能产生的工艺不良。因为，绝缘薄膜一般由氧化硅SiO2和氮化硅SiN组成，使用等离子体刻蚀形成绝缘薄膜过孔的刻蚀气体也会使其下方的多晶硅薄膜被刻蚀去除一部分，从而造成多晶硅有源层4的厚度变薄，引起薄膜晶体管的特性恶化。
步骤S3):采用第三次构图工艺，形成包括栅极绝缘层和栅极的图形，栅极绝缘层形成于源极和漏极与栅极之间。即在源极及数据线、漏极和导电电极上方形成一层栅极绝缘层，在栅极绝缘层上沉积一层栅金属薄膜，通过光刻工艺形成包括栅极及栅线的图形，栅极与有源层的投影至少部分重叠，源极和漏极与栅极的投影至少部分重叠。具体包括：
如图3F所示，首先使用PECVD方法在有源层4、源极9、漏极10和导电电极12上方形成栅极绝缘层6，该栅极绝缘层6一般为厚度范围在30-100nm之间的SiO2和厚度范围在20-100nm之间的SiN两层薄膜，其中SiO2薄膜为底层，SiN薄膜为顶层。
然后，使用磁控溅射在栅极绝缘层6上方形成一层厚度范围为200-500nm的栅金属薄膜，该栅金属薄膜可以是Al、Cu、Mo、Ti、AlNd金属材料，也可以是Mo/Al/Mo、Ti/Al/Ti等多层金属薄膜。通过一次构图工艺去除部分栅金属薄膜，形成包括栅极7及与其相连的栅线的图形。其中，对栅金属薄膜的刻蚀工艺可以是湿法刻蚀方法，也可以是干法刻蚀方法如电感耦合等离子体刻蚀方法，与前述刻蚀源漏金属薄膜9a形成源极9和漏极10的刻蚀方法类似。
步骤S4):采用第四次构图工艺，形成包括钝化层11的图形。即在栅极上方形成一层无机绝缘薄膜，通过光刻工艺形成钝化层，将钝化层的开口作为像素开口，最终完成阵列基板的制作。其中，导电电极形成于漏极远离有源层的上方，钝化层至少局部覆盖于导电电极的上方、且完全覆盖漏极靠近有源层对应的区域以及源极、有源层对应的区域。具体包括：
如图3G所示，使用PECVD方法在栅极7和栅极绝缘层6上方形成一层无机绝缘薄膜形成钝化层薄膜，该钝化层薄膜一般是厚度范围为200-500nm的含氢的SiN薄膜。接着，进行快速热退火或者热处理炉退火工艺，利用钝化层薄膜和栅极绝缘层6中的SiN薄膜，实现多晶硅薄膜内部以及多晶硅薄膜与SiO2薄膜界面的氢化，钝化体缺陷和界面缺陷，提高多晶硅薄膜的晶体管特性。
然后，使用等离子体或者电感耦合等离子方法进行钝化层薄膜的刻蚀，刻蚀深度以暴露导电电极12的顶面为刻蚀终点，形成包括钝化层11的图形。其中，优先使用选择比高和各向异性好的电感耦合等离子方法进行刻蚀，例如通过使用SF6/O2/He气体实现钝化层11对应着导电电极12的刻蚀，完成阵列基板的制作。
在本实施例的阵列基板中，如图3G所示，在形成钝化层11的图形的同时，还可以同时去除栅极绝缘层6对应着导电电极12的部分，使得钝化层11和栅极绝缘层6对应着未覆盖导电电极的区域形成像素开口，在LCD显示装置中，导电电极12为像素电极；在OLED显示装置中，钝化层11与栅极绝缘层6共同构成像素界定层，未被钝化层11与栅极绝缘层6覆盖的导电电极12为有机电致发光二极管的阳极。即在AMOLED显示装置中，该步骤中形成的钝化层11还同时起到作为像素界定层的作用，能提供多个子像素区域的界定和隔离，形成AMOLED有机材料蒸镀的挡层。换言之，钝化层11同时充当了现有技术中钝化层、平坦化层和像素界定层三者的作用，简化了阵列基板的层结构，也相应地简化了阵列基板的制备工艺。
具体的，使用氮化硅SiN等无机绝缘薄膜同时作为钝化层、平坦化层和像素界定层，不仅可以简化阵列基板的结构和减少制备工艺步骤，而且能够降低工艺不良。因为，现有的包含低温多晶硅薄膜晶体管的阵列基板通常使用亚克力或聚酰亚胺等有机材料作为平坦化层和像素界定层，容易在成膜和显影工艺过程中产生有机材料的残留，导致栅极表面或者导电电极表面污染，引起接触电阻增大和薄膜晶体管特性下降、驱动电流下降和发光效率降低等一系列问题。而在本实施例中，直接使用无机绝缘薄膜作为平坦化层和像素界定层，通过等离子体刻蚀方法形成像素开口作为像素区，可以完全去除暴露的无机绝缘薄膜，而不产生残留；同时，由于无机绝缘薄膜与形成栅极的栅金属薄膜以及形成导电电极的氧化物导电薄膜的刻蚀选择比高，也不会发生导电电极的过刻。
本实施例的阵列基板，通过顶栅型低温多晶硅薄膜晶体管的阵列基板的层结构的改进，减少了构图工艺的次数(通过四次构图工艺完成整个阵列基板的制备)，从而达到提升工艺良率和降低工艺成本的目的。该阵列基板的制备方法中：(1)使用台阶式光刻胶工艺，通过一次构图工艺形成存储电容中的一个极板、有源层的图形；(2)使用台阶式光刻胶工艺，通过一次构图工艺形成源极及数据线、漏极、导电电极的图形，并使源极和漏极无需通过接触孔直接接触有源层、导电电极无需通过过孔直接接触漏极，减少了阵列基板制造工艺过程中的曝光次数，从而降低了阵列基板的工序复杂度，在缩短制造工艺时间的同时提升工艺良率和降低工艺成本；(3)钝化层还兼具平坦层和像素限定层的功能，进一步简化了阵列基板的层结构，也相应地简化了阵列基板的制备工艺。
本实施例提供的阵列基板的制备方法，尤其适用于有机电致发光二极管显示装置中包含低温多晶硅薄膜晶体管的阵列基板(LTPS-AMOLED)的制造。
实施例2
本实施例提供一种阵列基板，该阵列基板包括薄膜晶体管以及导电电极，如图4所示，薄膜晶体管包括栅极7、源极9、漏极10和有源层4，源极9和漏极10同层设置于有源层4两端、且源极9和漏极10直接与有源层4上方至少部分接触；导电电极12直接设置于漏极10的上方。
该薄膜晶体管还包括栅极绝缘层6，栅极绝缘层6设置于源极9和漏极10与栅极7之间，其中：栅极绝缘层6设置于栅极7的上方，有源层4设置于栅极绝缘层6的上方，源极9和漏极10设置于有源层4两端的上方；栅极7与有源层4的投影至少部分重叠，源极9和漏极10与栅极7的投影至少部分重叠。即本实施例阵列基板的薄膜晶体管为底栅型，从基板1向上的各层依次为缓冲层2、栅极7、栅极绝缘层6、有源层4、同层设置的源极9和漏极10，其中源极9和漏极10同层直接(而无需图1中所示的层间绝缘层8中的源极接触孔和漏极接触孔)设置于有源层4两端的上方，具有更好的接触效果。
为了更好地保护薄膜晶体管和导电电极，阵列基板还包括钝化层11，导电电极12设置于漏极10远离有源层4的上方，钝化层11至少局部设置于漏极10的上方、且完全覆盖漏极10靠近有源层4对应的区域以及源极9、有源层4对应的区域。在本实施例的底栅型阵列基板中，所述栅极绝缘层6设置于所述源极9和所述漏极10的下方，所述钝化层11对应着未覆盖所述导电电极12的区域形成像素开口；相应的，在LCD显示装置中，导电电极12为像素电极；在OLED显示装置中，钝化层11还同时充当平坦化层和像素界定层的作用，未被钝化层11覆盖的导电电极12为有机电致发光二极管的阳极。
本实施例阵列基板中各层结构的形成材料与实施例1中对应层结构的形成材料相同，这里不再详述。
相应的，本实施例还提供一种阵列基板的制备方法，包括形成薄膜晶体管和导电电极的步骤，形成薄膜晶体管包括形成栅极、源极、漏极和有源层的步骤，其中，源极、漏极和导电电极采用同一构图工艺形成，源极、漏极直接形成于有源层两端、且源极和漏极直接与有源层上方至少部分接触，导电电极直接设置于漏极的上方。
在本实施例的阵列基板中，为了保证足够的像素充电时间，阵列基板中通常还包括存储电容(Storage Capacitor，简称Cs)，该存储电容Cs包括两个极板，其中一个极板与有源层4同层形成，另一个极板与栅极7同层形成。相应的，该制备方法还包括形成存储电容Cs的图形的步骤，在形成包括源极9、漏极10和导电电极12的图形的步骤之前还包括形成有源层4的图形的步骤，存储电容Cs中的一个极板和有源层4采用同一构图工艺形成。
同时，为了实现驱动电路对多个像素电路中薄膜晶体管的控制，该阵列基板中包括交叉设置的栅线和数据线(图4中未示出)，栅线与栅极7相连接且同层设置，栅线用于传送扫描信号；数据线与源极9相连接且同层设置，数据线用于传送图像显示信号。相应的，阵列基板的制备方法还包括形成交叉设置的栅线和数据线的步骤，栅线与栅极连接，栅线与栅极同层设置、且在同一构图工艺中形成；数据线与源极连接，数据线与源极同层设置、且在同一构图工艺中形成。
下面以图4所示的包含低温多晶硅薄膜晶体管的阵列基板的结构作为示例，参照图5A-图5G说明本实施例中阵列基板的制备方法。
步骤S1)：采用第一次构图工艺，形成包括栅极的图形。即在缓冲层2上方形成一层栅金属薄膜，形成包括栅极及栅线的图形。具体包括：
首先，对基板1进行初始清洗以清除基板1表面的杂质粒子，然后采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)在基板1的表面沉积一层氮化硅SiN薄膜和二氧化硅SiO2薄膜作为缓冲层2，如图5A所示。其中，作为缓冲层2的SiN薄膜的厚度范围为50-100nm，SiO2的厚度范围为100-400nm。其中，形成缓冲层2的SiN薄膜具有很强的扩散阻挡特性，可以抑制基板(通常为玻璃)中少量的碱金属离子和Na、K金属离子对于多晶硅薄膜的影响。SiO2薄膜与多晶硅薄膜具有优良的界面，可以防止SiN薄膜缺陷对多晶硅薄膜质量的损害。
然后，使用磁控溅射在缓冲层2上方形成一层厚度范围为200-500nm的栅金属薄膜，该栅金属薄膜可以是Al、Cu、Mo、Ti、AlNd金属材料，也可以是Mo/Al/Mo、Ti/Al/Ti等多层金属薄膜。通过一次构图工艺去除部分栅金属薄膜，形成包括栅极7及与其相连的栅线的图形。其中，对栅金属薄膜的刻蚀工艺可以是湿法刻蚀方法，也可以是干法刻蚀方法如电感耦合等离子体刻蚀，例如采用湿法刻蚀方法刻蚀去除Mo/Al/Mo形成子层得到的叠层结构的金属薄膜，采用CCl2/BCl3和CF4/O2等混合气体的电感耦合等离子方法刻蚀去除Ti/Al/Ti形成子层得到的叠层结构的金属薄膜。湿法刻蚀方法的优点在于容易形成侧壁平缓、坡度角较小的侧面，干法刻蚀方法的优点在于容易形成关键尺寸较小、尺寸控制精确的图形。
步骤S2):采用第二次构图工艺，形成包括栅极绝缘层、有源层4和存储电容Cs中的一个极板的图形，栅极绝缘层形成于源极和漏极与栅极之间，即栅极绝缘层形成于栅极的上方，有源层形成于栅极绝缘层的上方；栅极与有源层的投影至少部分重叠，源极和漏极与栅极的投影至少部分重叠。
即在栅极7上方连续形成栅极绝缘层和非晶硅薄膜，通过激光退火形成多晶硅薄膜，通过一次光刻工艺同时形成多晶硅层和掺杂多晶硅层。在多晶硅薄膜构图工艺中，使用双色调掩模板光刻工艺，形成两种不同厚度的台阶式光刻胶，首先进行多晶硅刻蚀工艺形成多晶硅有源层和多晶硅存储电容中的一个极板；然后去除较薄的光刻胶，而保留较厚的光刻胶作为多晶硅有源层的离子注入阻挡层，进行离子注入形成多晶硅存储电容中的一个极板，将现有技术中多晶硅刻蚀和存储电容中的一个极板掺杂两次光刻工艺合二为一。具体包括：
如图5B所示，首先使用PECVD方法在栅极7上方形成栅极绝缘层6，该栅极绝缘层6一般为厚度范围在30-100nm之间的SiO2和厚度范围在20-100nm之间的SiN两层薄膜，其中SiO2薄膜为底层，SiN薄膜为顶层。
然后，在栅极绝缘层6的上方形成存储电容Cs中的一个极板和有源层4。具体的，形成存储电容Cs中的一个极板和有源层4的步骤包括：
步骤S21)：形成一层多晶硅薄膜。
在该步骤中，采用PECVD连续沉积一层厚度范围在40-100nm之间的非晶硅a-Si薄膜，采用热处理炉对a-Si薄膜进行脱氢工艺处理，以防止结晶过程中的氢爆；接着进行a-Si结晶工艺，可以采用激光退火结晶、金属诱导结晶、固相结晶等方法，形成多晶硅薄膜；然后采用稀释的氢氟酸对多晶硅薄膜进行清洗，降低多晶硅薄膜的表面粗糙度，以便减少薄膜晶体管界面的缺陷。
步骤S22)：形成光刻胶，采用双色调掩模工艺对光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成存储电容Cs中的一个极板的区域为部分透光区，对应着形成有源层4的区域为不透光区。
在该步骤中，在多晶硅薄膜表面形成一层光刻胶，采用一种双色调掩模板在多晶硅薄膜表面形成两种不同厚度的光刻胶，厚度较大的光刻胶对应的多晶硅薄膜区域形成有源层4，厚度较小的光刻胶对应的多晶硅薄膜区域形成存储电容Cs中的一个极板。其中，双色调掩模板可以是半色调(Half-tone mask)掩模板或灰色调掩模板(Gray-tone mask)，厚度较大的光刻胶的厚度范围在1-3微米之间，厚度较小的光刻胶的厚度范围在0.5-1微米之间。
步骤S23)：通过刻蚀工艺去除未被光刻胶保护的多晶硅薄膜，形成包括存储电容中的一个极板和有源层的图形。
在该步骤中，使用CF4/O2、CHF3/O2或者SF6/O2等混合气体，通过等离子体或者电感耦合等离子方法进行多晶硅薄膜的刻蚀，去除未被光刻胶保护的多晶硅薄膜，形成包括有源层4和存储电容Cs中的一个极板(图4和图5B中均未示出存储电容Cs)的图形。
步骤S24)：通过灰化工艺去除部分透光区对应的光刻胶，对存储电容Cs中的一个极板进行离子掺杂，形成包括存储电容Cs中的一个极板和有源层4的图形。
在该步骤中，使用等离子体灰化工艺去除厚度较小的光刻胶，保留厚度较大的光刻胶(此时其厚度也相应减小，形成了厚度减小的光刻胶)，并以该光刻胶作为离子注入阻挡层。然后使用离子注入或者离子云注入的方法，对存储电容Cs中的一个极板进行离子掺杂，掺杂离子一般为PH3/H2或B2H6/H2，离子注入剂量在1014-1016ions/cm2之间，注入能量在10-100KeV之间。完成离子注入后，使用等离子体刻蚀机或者剥离机去除残留的光刻胶，形成如图5B所示的有源层4和存储电容Cs中的一个极板，通过快速热退火工艺，激活掺杂离子，增强多晶硅薄膜的导电特性。
步骤S3):采用第三次构图工艺，形成包括源极9、漏极10和导电电极12的图形，源极9和漏极10形成于有源层两端的上方。即在多晶硅薄膜上连续形成源漏金属薄膜和导电薄膜，使用双色调掩模板光刻工艺，形成两种不同厚度的台阶式光刻胶，连续刻蚀暴露的导电薄膜和源漏金属薄膜，形成包括源极及数据线和漏极的图形；然后去除较薄的光刻胶，刻蚀去除源极及数据线、漏极上方对应的暴露出的导电薄膜，再去除光刻胶，形成包括导电电极的图形。具体包括：
步骤S31)：在有源层4的上方依次连续形成源漏金属薄膜9a、导电薄膜12a和光刻胶。
在该步骤中，首先，采用磁控溅射方法在有源层4上方形成一层厚度为200-500nm的源漏金属薄膜9a，该源漏金属薄膜9a为采用钼Mo、钼铌合金、铝Al、铝钕合金AlNd、钛Ti和铜Cu中的任一种形成的单层结构，或为采用钼Mo/铝Al/钼Mo、钛Ti/铝Al/钛Ti形成子层得到的叠层结构。
接着，采用磁控溅射方法在源漏金属薄膜9a上方形成一层透明的导电薄膜12a。导电薄膜12a为采用金属氧化物形成的单层结构，金属氧化物包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锡铝(ZTO)中的任一种，厚度范围为20-100nm；或者，导电薄膜12a为氧化铟锡ITO/银Ag/氧化铟锡ITO、氧化铟锌IZO/银Ag形成子层得到的叠层薄膜，氧化铟锡薄膜的厚度范围为10-50nm，银薄膜的厚度范围为20-100nm。其中，当包含该低温多晶硅薄膜晶体管的阵列基板使用于底发射AMOLED显示装置中的时候，导电薄膜12a一般由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锡铝(ZTO)等金属氧化物形成；当包含该低温多晶硅薄膜晶体管的阵列基板使用于顶发射AMOLED显示装置中的时候，导电薄膜12a一般为ITO/Ag/ITO、IZO/Ag等复合薄膜。
步骤S32)：采用双色调掩模工艺对光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成源极和漏极未被导电电极覆盖的区域为部分透光区，对应着形成导电电极的区域为不透光区。
如图5C所示，在该步骤中，使用一种双色调掩模板在导电薄膜12a表面形成两种不同厚度的光刻胶(即厚度较大的光刻胶5a和厚度较小的光刻胶5b)，厚度较大的光刻胶5a对应形成导电电极12的区域，厚度较小的光刻胶5b对应形成源极9及数据线和漏极10的区域。其中，双色调掩模板可以是半色调掩模板(Half-tone mask)或者灰色调掩模板(Gray-tonemask)，厚度较大的光刻胶5a的厚度范围在1-3微米之间，厚度较小的光刻胶5b的厚度范围在0.5-1微米之间。
步骤S33)：通过刻蚀工艺去除未被光刻胶保护的导电薄膜和源漏金属薄膜，形成包括源极和漏极的图形。
如图5D所示，在该步骤中，通过刻蚀工艺去除未被光刻胶保护的导电薄膜12a和源漏金属薄膜9a，形成包括源极9及数据线和漏极10的图形。其中，导电薄膜12a的刻蚀工艺一般采用湿法刻蚀方法，源漏金属薄膜9a的刻蚀工艺可以是湿法刻蚀方法，也可以是干法刻蚀方法，与前述刻蚀栅金属薄膜形成栅极7的刻蚀方法类似。
步骤S34)：通过灰化工艺去除部分透光区对应的光刻胶，通过刻蚀工艺去除未被光刻胶保护的导电薄膜，形成包括导电电极的图形。
如图5E所示，在该步骤中，通过等离子体灰化工艺去除厚度较小的光刻胶5b，而保留厚度较大的光刻胶5a(此时其厚度也相应减小，形成了厚度减小的光刻胶，在图5E中标识为5b)作为刻蚀阻挡层。如图5F所示，刻蚀去除对应形成源极9及数据线、漏极10的未被光刻胶保护的导电薄膜12a，进而剥离残留的厚度较小的光刻胶5b，形成包括导电电极12的图形。
在该步骤中，用于形成源极9和漏极10的源漏金属薄膜9a与用于形成导电电极12的导电薄膜12a通过连续沉积方式形成；采用双色调掩模板，通过一次构图工艺同时形成源极9及数据线、漏极10、导电电极12，源极9和漏极10直接与有源层4接触，而无需像现有技术那样需要通过层间绝缘层8的源极接触孔和漏极接触孔接触；同时，导电电极12直接与漏极10接触，而无需像现有技术那样需要通过钝化层11的过孔接触，简化了阵列基板的结构，能更好地保证阵列基板的紧凑性，保证阵列基板中各层结构的良好接触，也相应地简化了阵列基板的制备工艺。
其中，源极9与漏极10不需要通过绝缘薄膜的过孔，而直接与多晶硅薄膜接触，其优势是消除了形成绝缘薄膜过孔时刻蚀工艺可能产生的工艺不良。因为，绝缘薄膜一般由氧化硅SiO2和氮化硅SiN组成，使用等离子体刻蚀形成绝缘薄膜过孔的刻蚀气体也会使其下方的多晶硅薄膜被刻蚀去除一部分，从而造成多晶硅有源层4的厚度变薄，引起薄膜晶体管的特性恶化。
步骤S4):采用第四次构图工艺，形成包括钝化层11的图形。即在栅极上方形成一层无机绝缘薄膜，通过光刻工艺形成钝化层，将钝化层的开口作为像素区域，最终完成阵列基板的制作。其中，导电电极12形成于漏极10远离有源层4的上方，钝化层11至少局部覆盖于导电电极12的上方、且完全覆盖漏极10靠近有源层4对应的区域以及源极9、有源层4对应的区域，从而形成像素开口。具体包括：
如图5G所示，使用PECVD方法在源极9、漏极10和导电电极12上方形成一层无机绝缘薄膜形成钝化层薄膜，该钝化层薄膜一般是厚度范围为200-500nm的含氢的SiN薄膜。接着，进行快速热退火或者热处理炉退火工艺，利用钝化层薄膜和栅极绝缘层6中的SiN薄膜，实现多晶硅薄膜内部以及多晶硅薄膜与SiO2薄膜界面的氢化，钝化体缺陷和界面缺陷，提高多晶硅薄膜的晶体管特性。
然后，使用等离子体或者电感耦合等离子方法进行钝化层薄膜的刻蚀，刻蚀深度以暴露导电电极12的顶面为刻蚀终点，形成包括钝化层11的图形。其中，优先使用选择比高和各向异性好的电感耦合等离子方法进行刻蚀，例如通过使用SF6/O2/He气体实现钝化层11对应着导电电极12的刻蚀，完成阵列基板的制作。该钝化层11对应着未覆盖导电电极12的区域形成像素开口；相应的，在LCD显示装置中，导电电极12为像素电极；在OLED显示装置中，钝化层11还同时充当平坦层和像素界定层的作用，未被钝化层11覆盖的导电电极12为有机电致发光二极管的阳极。
在AMOLED显示装置中，该步骤中形成的钝化层11还同时起到作为像素界定层的作用，能提供多个子像素区域的界定和隔离，形成AMOLED有机材料蒸镀的挡层。即，钝化层11同时充当了现有技术中钝化层、平坦化层和像素界定层三者的作用，简化了阵列基板的层结构，也相应地简化了阵列基板的制备工艺。
具体的，使用氮化硅SiN等无机绝缘薄膜同时作为钝化层、平坦化层和像素界定层，不仅可以简化阵列基板的结构和减少制备工艺步骤，而且能够降低工艺不良。因为，现有的包含低温多晶硅薄膜晶体管的阵列基板通常使用亚克力或聚酰亚胺等有机材料作为平坦化层和像素界定层，容易在成膜和显影工艺过程中产生有机材料的残留，导致栅极表面或者导电电极表面污染，引起接触电阻增大和薄膜晶体管特性下降、驱动电流下降和发光效率降低等一系列问题。而在本实施例中，直接使用无机绝缘薄膜作为平坦化层和像素界定层，通过等离子体刻蚀方法形成像素开口区作为像素区，可以完全去除暴露的无机绝缘薄膜，而不产生残留；同时，由于无机绝缘薄膜与形成栅极的栅金属薄膜以及形成导电电极的氧化物导电薄膜的刻蚀选择比高，也不会发生导电电极的过刻。
在本实施例的阵列基板中，有源层4的下表面与栅极绝缘层6接触、上表面与钝化层11接触，由于在a-Si到多晶硅的结晶过程中，多余硅原子都迁移到晶粒之间，多晶硅薄膜在晶界区域容易形成凸起，造成多晶硅薄膜上表面的粗糙度较大。采用本实施例的底栅型的薄膜晶体管，使得多晶硅薄膜粗糙的上表面与钝化层11的无机绝缘薄膜接触，而多晶硅薄膜平滑下表面构成接触栅极绝缘层6的界面，使得薄膜晶体管具有更低的界面缺陷和更好的晶体管特性。
本实施例的阵列基板，通过底栅型低温多晶硅薄膜晶体管的阵列基板的层结构的改进，减少了构图工艺的次数(通过四次构图工艺完成整个阵列基板的制备)，从而达到提升工艺良率和降低工艺成本的目的。该阵列基板的制备方法中：(1)使用台阶式光刻胶工艺，通过一次构图工艺形成存储电容中的一个极板、有源层的图形；(2)使用台阶式光刻胶工艺，通过一次构图工艺形成源极、漏极和数据线、导电电极的图形，并使源极和漏极无需通过接触孔直接接触有源层、导电电极无需通过过孔直接接触漏极，减少了阵列基板制造工艺过程中的曝光次数，从而降低了阵列基板的工序复杂度，在缩短制造工艺时间的同时提升工艺良率和降低工艺成本；(3)钝化层还兼具像素限定层的功能，进一步简化了阵列基板的层结构，也相应地简化了阵列基板的制备工艺。
本实施例提供的阵列基板的制备方法，尤其适用于有机电致发光二极管显示装置中包含低温多晶硅薄膜晶体管的阵列基板(LTPS-AMOLED)的制造。
实施例3
本实施例提供一种显示装置，该显示装置包括实施例1或实施例2中的阵列基板。
根据阵列基板的结构，显示装置可以为液晶显示装置或有机电致发光二极管显示装置。即该显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
当该显示装置为液晶显示装置时，实施例1或实施例2中的导电电极(此时导电电极为像素电极)与公共电极(可以位于与阵列基板对盒设置的彩膜基板中)共同形成电场，控制液晶的偏转，从而实现图像显示。当该显示装置为有机电致发光二极管显示装置时，实施例1或实施例2中的钝化层还同时作为平坦层和像素界定层，用于限定有机电致发光二极管的发光区域；未被钝化层覆盖的导电电极即作为有机电致发光二极管的阳极，在驱动电路的控制下实现图像显示。
该显示装置由于采用实施例1或实施例2中的阵列基板，因此具有较低的成本，且良品率高。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种阵列基板，包括薄膜晶体管以及导电电极，所述薄膜晶体管包括栅极、源极、漏极和有源层，其特征在于，所述源极和所述漏极同层设置于所述有源层两端、且所述源极和所述漏极直接与所述有源层上方至少部分接触；所述导电电极直接设置于所述漏极的上方，且所述导电电极全部位于所述漏极的范围内。
2.根据权利要求1所述的阵列基板，其特征在于，所述薄膜晶体管还包括栅极绝缘层，所述栅极绝缘层设置于所述源极和所述漏极与所述栅极之间，其中：
所述源极和所述漏极设置于所述有源层两端的上方，所述栅极绝缘层设置于所述源极和所述漏极的上方，所述栅极设置于所述栅极绝缘层的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠；
或者，所述栅极绝缘层设置于所述栅极的上方，所述有源层设置于所述栅极绝缘层的上方，所述源极和所述漏极设置于所述有源层两端的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括钝化层，所述导电电极设置于所述漏极远离所述有源层的上方，所述钝化层至少局部覆盖于所述导电电极的上方、且完全覆盖所述漏极靠近所述有源层对应的区域以及所述源极、所述有源层对应的区域；
当所述栅极绝缘层设置于所述源极和所述漏极的上方时，所述钝化层和所述栅极绝缘层对应着未覆盖所述导电电极的区域形成像素开口；或者，当所述栅极绝缘层设置于所述源极和所述漏极的下方时，所述钝化层对应着未覆盖所述导电电极的区域形成像素开口。
4.根据权利要求1-3任一项所述的阵列基板，其特征在于，所述有源层采用低温多晶硅材料形成。
5.根据权利要求1-3任一项所述的阵列基板，其特征在于，所述栅极、所述源极和所述漏极采用相同的材料形成，所述栅极、所述源极和所述漏极为采用钼、钼铌合金、铝、铝钕合金、钛和铜中的任一种形成的单层结构，或为采用钼/铝/钼、钛/铝/钛形成子层得到的叠层结构，所述栅极、所述源极和所述漏极的厚度范围为200-500nm；
所述导电电极采用透明的金属氧化物形成，金属氧化物包括氧化铟锡、氧化铟锌、氧化锡铝中的任一种，厚度范围为20-100nm；或为采用氧化铟锡/银/氧化铟锡、氧化铟锌/银形成子层得到的叠层薄膜，氧化铟锡的厚度范围为10-50nm，银的厚度范围为20-100nm。
6.根据权利要求1-3任一项所述的阵列基板，其特征在于，还包括交叉设置的栅线和数据线，所述栅线与所述栅极连接，所述栅线与所述栅极同层设置、且采用相同的材料形成；所述数据线与所述源极连接，所述数据线与所述源极同层设置、且采用相同的材料形成。
7.一种显示装置，其特征在于，包括权利要求1-6任一项所述的阵列基板。
8.一种阵列基板的制备方法，包括形成薄膜晶体管和导电电极的步骤，形成所述薄膜晶体管包括形成栅极、源极、漏极和有源层的步骤，其特征在于，所述源极、所述漏极和所述导电电极采用同一构图工艺形成，所述源极、所述漏极直接形成于所述有源层两端、且所述源极和所述漏极直接与所述有源层上方至少部分接触，所述导电电极直接设置于所述漏极的上方，且所述导电电极全部位于所述漏极的范围内；
所述形成包括所述源极、所述漏极和所述导电电极的图形的步骤具体包括：
步骤S11)：在所述有源层的上方依次连续形成源漏金属薄膜、导电薄膜和光刻胶；
步骤S12)：采用双色调掩模工艺对所述光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成所述源极和所述漏极未被所述导电电极覆盖的区域为部分透光区，对应着形成所述导电电极的区域为不透光区；
步骤S13)：通过刻蚀工艺去除未被所述光刻胶保护的所述导电薄膜和所述源漏金属薄膜，形成包括所述源极和所述漏极的图形；
步骤S14)：通过灰化工艺去除部分透光区对应的所述光刻胶，通过刻蚀工艺去除未被所述光刻胶保护的所述导电薄膜，形成包括所述导电电极的图形。
9.根据权利要求8所述的制备方法，其特征在于，在步骤S11)中，所述源漏金属薄膜为采用钼、钼铌合金、铝、铝钕合金、钛和铜中的任一种形成的单层结构，或为采用钼/铝/钼、钛/铝/钛形成子层得到的叠层结构；其中，所述源漏金属薄膜采用磁控溅射方式形成，所述源漏金属薄膜的厚度范围为200-500nm；
所述导电薄膜为透明的金属氧化物导电薄膜，金属氧化物包括氧化铟锡、氧化铟锌、氧化锡铝中的任一种，厚度范围为20-100nm；或者，所述导电薄膜为氧化铟锡/银/氧化铟锡、氧化铟锌/银形成子层得到的叠层薄膜，氧化铟锡薄膜的厚度范围为10-50nm，银薄膜的厚度范围为20-100nm；
相应的，在步骤S13)中，当所述源漏金属薄膜为钼/铝/钼形成子层得到的叠层结构时，采用湿法刻蚀方法进行刻蚀；当所述源漏金属薄膜为钛/铝/钛形成子层得到的叠层结构时，采用电感耦合等离子方法进行刻蚀；
所述导电薄膜采用湿法刻蚀方法进行刻蚀。
10.根据权利要求8所述的制备方法，其特征在于，该制备方法还包括形成栅极绝缘层的步骤，所述栅极绝缘层形成于所述源极和所述漏极与所述栅极之间，其中：
所述源极和所述漏极形成于所述有源层两端的上方，所述栅极形成于所述栅极绝缘层的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠；
或者，所述栅极绝缘层形成于所述栅极的上方，所述有源层形成于所述栅极绝缘层的上方，所述源极和所述漏极形成于所述有源层两端的上方；所述栅极与所述有源层的投影至少部分重叠，所述源极和所述漏极与所述栅极的投影至少部分重叠。
11.根据权利要求10所述的制备方法，其特征在于，该制备方法还包括形成钝化层的步骤，所述导电电极形成于所述漏极远离所述有源层的上方，所述钝化层至少局部覆盖于所述导电电极的上方、且完全覆盖所述漏极靠近所述有源层对应的区域以及所述源极、所述有源层对应的区域；
当所述栅极绝缘层形成于所述源极和所述漏极的上方时，所述钝化层和所述栅极绝缘层对应着未覆盖所述导电电极的区域形成像素开口；或者，当所述栅极绝缘层形成于所述源极和所述漏极的下方时，所述钝化层对应着未覆盖所述导电电极的区域形成像素开口。
12.根据权利要求8所述的制备方法，其特征在于，该制备方法还包括形成存储电容的图形的步骤，在形成包括所述源极、所述漏极和所述导电电极的图形的步骤之前还包括形成有源层的图形的步骤，所述存储电容中的一个极板和所述有源层采用同一构图工艺形成。
13.根据权利要求12所述的制备方法，其特征在于，形成所述存储电容中的一个极板和所述有源层的步骤包括：
步骤S21)：形成一层多晶硅薄膜；
步骤S22)：形成光刻胶，采用双色调掩模工艺对所述光刻胶进行曝光、显影，其中，双色调掩模工艺采用的掩模板中，对应着形成所述存储电容中的一个极板的区域为部分透光区，对应着形成所述有源层的区域为不透光区；
步骤S23)：通过刻蚀工艺去除未被所述光刻胶保护的所述多晶硅薄膜，形成包括所述存储电容中的一个极板和所述有源层的图形；
步骤S24)：通过灰化工艺去除部分透光区对应的所述光刻胶，对所述存储电容中的一个极板进行离子掺杂，形成所述存储电容中的一个极板和所述有源层。
14.根据权利要求13所述的制备方法，其特征在于，在步骤S24)中，对所述存储电容中的一个极板进行离子掺杂的掺杂离子为PH3/H2或B2H6/H2，离子注入剂量在1014-1016ions/cm2之间，注入能量在10-100KeV之间。
15.根据权利要求8所述的制备方法，其特征在于，还包括形成交叉设置的栅线和数据线的步骤，所述栅线与所述栅极连接，所述栅线与所述栅极同层设置、且在同一构图工艺中形成；所述数据线与所述源极连接，所述数据线与所述源极同层设置、且在同一构图工艺中形成。
CN201410400960.7A 2014-08-15 2014-08-15 阵列基板及制备方法和显示装置 Active CN104218041B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201410400960.7A CN104218041B (zh) 2014-08-15 2014-08-15 阵列基板及制备方法和显示装置
PCT/CN2014/091875 WO2016023294A1 (zh) 2014-08-15 2014-11-21 阵列基板及制备方法和显示装置
US14/772,677 US9991295B2 (en) 2014-08-15 2014-11-21 Array substrate manufactured by reduced times of patterning processes manufacturing method thereof and display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410400960.7A CN104218041B (zh) 2014-08-15 2014-08-15 阵列基板及制备方法和显示装置

Publications (2)

Publication Number Publication Date
CN104218041A CN104218041A (zh) 2014-12-17
CN104218041B true CN104218041B (zh) 2017-12-08

Family

ID=52099384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410400960.7A Active CN104218041B (zh) 2014-08-15 2014-08-15 阵列基板及制备方法和显示装置

Country Status (3)

Country Link
US (1) US9991295B2 (zh)
CN (1) CN104218041B (zh)
WO (1) WO2016023294A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105575776B (zh) * 2016-01-04 2019-03-15 京东方科技集团股份有限公司 掩膜图案的形成方法、薄膜晶体管及形成方法、显示装置
CN105931995B (zh) * 2016-04-29 2018-11-23 京东方科技集团股份有限公司 阵列基板及其制作方法
CN105895639A (zh) * 2016-06-29 2016-08-24 京东方科技集团股份有限公司 阵列基板及其制备方法、显示器件
KR102718044B1 (ko) * 2016-11-09 2024-10-18 엘지디스플레이 주식회사 포토 센서 및 그를 구비하는 표시장치
CN109643657B (zh) * 2017-06-22 2022-08-16 深圳市柔宇科技股份有限公司 阵列基板的制作设备及阵列基板的制作方法
CN107452808B (zh) * 2017-07-04 2021-10-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN107591413B (zh) * 2017-08-09 2020-02-07 武汉华星光电半导体显示技术有限公司 一种tft基板的制备方法、tft基板以及oled显示面板
KR102448843B1 (ko) * 2017-12-29 2022-09-28 엘지디스플레이 주식회사 유기전계발광 표시장치 및 그 제조방법
TWI691104B (zh) * 2018-07-18 2020-04-11 友達光電股份有限公司 發光裝置及其製造方法
CN109148303B (zh) * 2018-07-23 2020-04-10 深圳市华星光电半导体显示技术有限公司 薄膜晶体管的制备方法
CN110767832B (zh) 2018-12-29 2022-05-17 云谷（固安）科技有限公司 显示面板、显示面板制备方法、显示屏及显示终端
CN109887972A (zh) * 2019-02-27 2019-06-14 武汉华星光电半导体显示技术有限公司 阵列基板及具有该阵列基板的显示装置
US11221359B2 (en) * 2019-03-15 2022-01-11 International Business Machines Corporation Determining device operability via metal-induced layer exchange
CN110600381A (zh) * 2019-08-26 2019-12-20 深圳市华星光电半导体显示技术有限公司 阵列基板和阵列基板的制备方法
CN110867457B (zh) * 2019-11-19 2024-12-13 福建华佳彩有限公司 一种高电容结构的阵列基板及制作方法
WO2021150526A1 (en) 2020-01-22 2021-07-29 Applied Materials, Inc. Organic light-emitting diode (oled) display devices with mirror and method for making the same
CN111463110B (zh) * 2020-04-15 2023-05-09 武汉华星光电半导体显示技术有限公司 基于溶液法的ito薄膜的制备方法
KR102796255B1 (ko) * 2020-04-22 2025-04-17 삼성디스플레이 주식회사 디스플레이 장치
CN113964191B (zh) * 2021-10-20 2023-06-23 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137558A (zh) * 2013-02-06 2013-06-05 京东方科技集团股份有限公司 一种tn型阵列基板及其制作方法、显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101054819B1 (ko) 2003-06-24 2011-08-05 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
KR100661725B1 (ko) * 2004-12-30 2006-12-26 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101192750B1 (ko) * 2005-12-30 2012-10-18 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
CN101479657B (zh) 2006-09-27 2010-12-08 夏普株式会社 有源矩阵基板及具备该有源矩阵基板的液晶显示装置
KR101309174B1 (ko) * 2006-11-15 2013-09-23 삼성디스플레이 주식회사 표시 장치와 그 제조 방법
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
KR20110061773A (ko) * 2009-12-02 2011-06-10 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
CN102148195B (zh) * 2010-04-26 2013-05-01 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
KR101710574B1 (ko) 2010-05-04 2017-02-27 엘지디스플레이 주식회사 액정표시장치 및 이의 제조 방법
CN102468306B (zh) 2010-10-29 2014-04-16 京东方科技集团股份有限公司 阵列基板、液晶显示器及阵列基板的制造方法
KR101876819B1 (ko) * 2011-02-01 2018-08-10 삼성디스플레이 주식회사 박막트랜지스터 기판 및 그의 제조방법
KR101810051B1 (ko) * 2011-08-09 2017-12-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
US9082861B2 (en) * 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
CN102881688B (zh) * 2012-09-19 2015-04-15 北京京东方光电科技有限公司 一种阵列基板、显示面板及阵列基板的制造方法
KR102072800B1 (ko) * 2012-11-29 2020-02-04 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 이를 포함하는 유기 발광 표시 장치의 제조 방법 및 이를 통해 제조된 박막 트랜지스터
JP6151070B2 (ja) * 2013-04-11 2017-06-21 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
CN103456746B (zh) * 2013-09-10 2016-04-13 北京京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
TWI509337B (zh) * 2013-09-16 2015-11-21 Au Optronics Corp 畫素結構及其製造方法以及顯示面板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137558A (zh) * 2013-02-06 2013-06-05 京东方科技集团股份有限公司 一种tn型阵列基板及其制作方法、显示装置

Also Published As

Publication number Publication date
WO2016023294A1 (zh) 2016-02-18
CN104218041A (zh) 2014-12-17
US20160268320A1 (en) 2016-09-15
US9991295B2 (en) 2018-06-05

Similar Documents

Publication Publication Date Title
CN104218041B (zh) 阵列基板及制备方法和显示装置
CN104253159B (zh) 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN104078424B (zh) 低温多晶硅tft阵列基板及其制备方法、显示装置
CN104282769B (zh) 薄膜晶体管的制备方法、阵列基板的制备方法
CN104362125B (zh) 阵列基板及其制作方法、显示装置
CN102456624B (zh) 有机电致发光显示器的阵列基板及其制造方法
KR101213708B1 (ko) 어레이 기판 및 이의 제조방법
US9202896B2 (en) TFT, method of manufacturing the TFT, and method of manufacturing organic light emitting display device including the TFT
CN103219391B (zh) 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN108288621A (zh) 阵列基板的制造方法、阵列基板及显示面板
CN102456623B (zh) 有机电致发光设备的阵列基板及其制造方法
US20160370621A1 (en) Array substrate, manufacturing method thereof and liquid crystal display
CN103715267A (zh) 薄膜晶体管、tft阵列基板及其制造方法和显示装置
CN103700629B (zh) 一种阵列基板及其制备方法、显示装置
CN104091810A (zh) 阵列基板及其制作方法、显示装置
CN103354218A (zh) 阵列基板及其制作方法和显示装置
CN108666218A (zh) 薄膜晶体管和显示基板及其制作方法、显示装置
CN103681659A (zh) 一种阵列基板、制备方法以及显示装置
WO2015196633A1 (zh) 一种阵列基板的制造方法、阵列基板及显示装置
WO2016123979A1 (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
CN105118864B (zh) 薄膜晶体管及其制作方法、显示器件
WO2021097995A1 (zh) 一种阵列基板及其制备方法
CN104393020B (zh) 一种阵列基板及其制备方法、显示装置
CN105765709A (zh) 阵列基板及其制备方法、显示面板、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant