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CN105118864B - 薄膜晶体管及其制作方法、显示器件 - Google Patents

薄膜晶体管及其制作方法、显示器件 Download PDF

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CN105118864B CN201510502492.9A CN201510502492A CN105118864B CN 105118864 B CN105118864 B CN 105118864B CN 201510502492 A CN201510502492 A CN 201510502492A CN 105118864 B CN105118864 B CN 105118864B
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Abstract

本发明涉及显示技术领域，公开了一种薄膜晶体管及其制作方法、显示器件。所述薄膜晶体管包括半导体层和刻蚀阻挡层，刻蚀阻挡层仅覆盖半导体层的沟道区域，并通过一次构图工艺形成所述半导体层和刻蚀阻挡层，不需要单独增加制作刻蚀阻挡层的工艺，简化了薄膜晶体管的制作工艺。当源电极和漏电极搭接在半导体层上时，在形成源电极和漏电极的刻蚀工艺中，所述刻蚀阻挡层能够保护位于其下方的半导体层不被刻蚀，保证薄膜晶体管的半导体特性，提高薄膜晶体管显示器件的显示质量。

Description

薄膜晶体管及其制作方法、显示器件
技术领域
本发明涉及显示技术领域，特别是涉及一种薄膜晶体管及其制作方法、显示器件。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)具有体积小、功耗低、无辐射等特点，在当前的平板显示器市场中占据了主导地位。TFT-LCD的主体结构为液晶面板，液晶面板包括多个像素单元，用以实现画面显示。其中，每个像素单元包括一个薄膜晶体管(Thin Film Transistor，TFT)，用于控制像素单元的显示。现有技术中，根据沟道材料的不同，TFT主要有氧化物半导体TFT(简称氧化物TFT)和非晶硅TFT两种。氧化物TFT因其具有更大的开关电流比，即打开时电流更大，充电时间更短；关断时，漏电流更小，不容易漏电，使其更适合制作高分辨率(高清晰度)、高刷新率(动态画面更流畅)的高端显示产品。
背沟道刻蚀结构(BCE，Back Channel Etch)的氧化物TFT因其结构简单、制作工艺简易、尺寸小，寄生电容小等优点，得到越来越广泛的应用。其从下至上分别为：栅电极、栅绝缘层、氧化物半导体层、源电极和漏电极，并在TFT的表面覆盖保护层。其中，源电极和漏电极直接搭接在氧化物半导体层上，氧化物半导体层位于源电极和漏电极之间的部分为沟道区域，当TFT打开时，所述氧化物半导体层的沟道区域形成TFT的导电沟道。
当源电极和漏电极直接搭接在氧化物半导体层上时，形成源漏电极的刻蚀工艺会对半导体层的沟道区域有明显的腐蚀作用。现有技术中，为了解决上述技术问题，会增加一次刻蚀工艺，在半导体层上形成覆盖沟道区域的刻蚀阻挡层，在后续形成源漏电极时，该刻蚀阻挡层能够保护位于其下方的半导体层不被腐蚀。但是，这样会增加薄膜晶体管的制作工艺和生产成本。
发明内容
本发明提供一种薄膜晶体管及其制作方法，用以解决在半导体层上形成刻蚀阻挡层时，会增加薄膜晶体管的制作工艺和生产成本的问题。
为解决上述技术问题，本发明实施例中提供一种薄膜晶体管的制作方法，包括：
通过一次构图工艺形成所述薄膜晶体管的半导体层和刻蚀阻挡层，其中，所述刻蚀阻挡层覆盖部分所述半导体层。
本发明实施例中还提供一种采用如上所述的制作方法制备的薄膜晶体管，所述薄膜晶体管包括半导体层和刻蚀阻挡层，所述刻蚀阻挡层覆盖部分所述半导体层。
本发明实施例中还提供一种显示器件，包括如上所述的薄膜晶体管。
本发明的上述技术方案的有益效果如下：
上述技术方案中，所述薄膜晶体管包括半导体层和刻蚀阻挡层，刻蚀阻挡层仅覆盖半导体层的沟道区域，并通过一次构图工艺形成所述半导体层和刻蚀阻挡层，不需要单独增加制作刻蚀阻挡层的工艺，简化了薄膜晶体管的制作工艺。当源电极和漏电极搭接在半导体层上时，在形成源电极和漏电极的刻蚀工艺中，所述刻蚀阻挡层能够保护位于其下方的半导体层不被刻蚀，保证薄膜晶体管的半导体特性，提高薄膜晶体管显示器件的显示质量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1表示本发明实施例中薄膜晶体管的结构示意图；
图2-图6表示本发明实施例中薄膜晶体管的制作过程示意图一；
图7-图10表示本发明实施例中薄膜晶体管的制作过程示意图二；
图11-图13表示本发明实施例中薄膜晶体管的制作过程示意图三。
具体实施方式
对于薄膜晶体管(TFT)，半导体层对应于源电极和漏电极之间所在区域的部分为沟道区域，TFT打开时，所述沟道区域形成导电沟道。当TFT的源电极和漏电极直接搭接在半导体层上时，需要增加在半导体层上制作刻蚀阻挡层的工艺，以保证TFT的半导体特性，但是却增加了薄膜晶体管的制作工艺和生产成本。
为了解决上述技术问题，本发明提供一种薄膜晶体管及其制作方法，所述薄膜晶体管包括半导体层和刻蚀阻挡层，刻蚀阻挡层覆盖部分半导体层。所述制作方法通过一次构图工艺形成所述半导体层和刻蚀阻挡层，不需要单独增加制作刻蚀阻挡层的工艺，简化了薄膜晶体管的制作工艺。当源电极和漏电极直接搭接在半导体层上时，在形成源电极和漏电极的刻蚀工艺中，所述刻蚀阻挡层能够保护位于其下方的半导体层不被刻蚀，保证TFT的半导体特性，提高薄膜晶体管显示器件的显示质量。
下面将结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明实施例中以底栅型TFT为例，来具体介绍本发明的技术方案。。
图2-图6、图1表示本发明实施例中薄膜晶体管的制作过程示意图一；
图7-图10、图1表示本发明实施例中薄膜晶体管的制作过程示意图二；
图11-图13、图1表示本发明实施例中薄膜晶体管的制作过程示意图三。
结合图1所示，本发明实施例中薄膜晶体管的制作方法包括：
通过一次构图工艺形成薄膜晶体管的半导体层1和刻蚀阻挡层2，其中，所述刻蚀阻挡层2覆盖部分半导体层1。
所述制作方法还包括：
在刻蚀阻挡层2上形成源电极3和漏电极4，源电极3和漏电极4与未覆盖刻蚀阻挡层2的半导体层1接触，通过搭接的方式与半导体层1连接。
上述步骤通过一次构图工艺形成TFT的半导体层1和刻蚀阻挡层2，不需要单独增加制作刻蚀阻挡层2的工艺，简化了薄膜晶体管的制作工艺。
其中，刻蚀阻挡层2覆盖半导体层1的沟道区域，露出半导体层1的相对两端。如图1所示，源电极3和漏电极4与露出的所述半导体层1接触，通过搭接的方式与半导体层1电性接触。由于位于源电极3和漏电极4之间的半导体层1完全被刻蚀阻挡层2覆盖，能够保护半导体层1的沟道区域不被刻蚀，保证TFT的半导体特性。
需要说明的是，本发明中源电极3和漏电极4通过搭接的方式与半导体层1电性接触是指：源电极3和漏电极4的一部分与半导体层1接触，且源电极3和漏电极4与半导体层1之间没有其他膜层。
在第一实施例中，结合图3-图6、图1所示，通过一次构图工艺形成半导体层1和刻蚀阻挡层2的步骤包括：
依次形成半导体层薄膜101和刻蚀阻挡层薄膜102，如图3所示；
在所述刻蚀阻挡层薄膜102上形成第一光刻胶200，对所述第一光刻胶200进行曝光，显影，形成具有第一图案的第一光刻胶200，具有第一图案的第一光刻胶200包括光刻胶保留区域和光刻胶不保留区域，如图3所示；
以具有第一图案的第一光刻胶200为掩膜，对刻蚀阻挡层薄膜102进行蚀刻，去除对应第一光刻胶200的光刻胶不保留区域的刻蚀阻挡层薄膜102，形成刻蚀阻挡层2，如图4所示；
对具有第一图案的第一光刻胶200进行曝光后烘烤工艺，使得具有第一图案的第一光刻胶200包覆刻蚀阻挡层2，形成具有第二图案的第一光刻胶200，且具有第二图案的第一光刻胶200覆盖部分半导体层薄膜101，如图5所示；
以具有第二图案的第一光刻胶200为掩膜，对半导体层薄膜101进行蚀刻，如图6所示，剥离剩余的第一光刻胶200形成薄膜晶体管的半导体层1，如图1所示。
通过上述步骤能够通过一次构图工艺同时形成本发明实施例中TFT的半导体层1和刻蚀阻挡层2。
其中，如图5所示，具有第一图案的第一光刻胶200包覆刻蚀阻挡层2是指第一光刻胶200覆盖刻蚀阻挡层2的表面和侧面，把刻蚀阻挡层2整个覆盖住。
在上述步骤中，具体采用干法刻蚀对刻蚀阻挡层2进行蚀刻，采用湿法刻蚀对半导体层进行蚀刻。例如：采用CF4/O2对刻蚀阻挡层2进行干法刻蚀，采用H2SO4和HNO3的混合酸液对半导体层1进行湿法刻蚀。
在该实施方式中，蚀刻半导体层1和刻蚀阻挡层2的刻蚀方法不同，防止蚀刻半导体层1时会腐蚀刻蚀阻挡层2，改变刻蚀阻挡层2的图案，同时，防止刻蚀阻挡层2时会腐蚀半导体层1，改变半导体层1的图案。
由于后续形成源电极3和漏电极4的刻蚀工艺一般采用湿法刻蚀，刻蚀阻挡层2的材料选择适用于干法刻蚀的无机材料，如：SiO2、SiNx、SiON。从而源漏电极的刻蚀工艺不会对刻蚀阻挡层2有明显地腐蚀作用。形成源电极3和漏电极4的湿法刻蚀工艺一般可以使用H2O2基体的酸液。
优选地，刻蚀阻挡层2为单层结构，有利于刻蚀和形成良好的轮廓。
在第二实施例中，结合图7-图10、图1所示，通过一次构图工艺形成半导体层1和刻蚀阻挡层2的步骤包括：
依次形成半导体层薄膜101和刻蚀阻挡层薄膜102；
在所述刻蚀阻挡层薄膜102上形成第二光刻胶300，对所述第二光刻胶300进行曝光，显影，形成具有第一图案的第二光刻胶300，具有第一图案的第二光刻胶300包括光刻胶保留区域和光刻胶不保留区域，如图7所示；
以具有第一图案的第二光刻胶300为掩膜，对刻蚀阻挡层薄膜102和半导体层薄膜101进行蚀刻，形成刻蚀阻挡层2的中间图案和半导体层1，如图8所示；
对具有第一图案的第二光刻胶300进行灰化，露出部分刻蚀阻挡层2的中间图案，形成具有第二图案的第二光刻胶300，通过灰化工艺能够减薄第二光刻胶300的厚度和覆盖面积，露出刻蚀阻挡层2的中间图案，以能够对刻蚀阻挡层2的中间图案进行后续的进一步刻蚀工艺，如图9所示。具体采用O2对第二光刻胶300进行灰化；
以具有第二图案的第二光刻胶300为掩膜，对刻蚀阻挡层2的中间图案进行蚀刻，如图10所示，剥离剩余的第二光刻胶300形成刻蚀阻挡层2，如图1所示。
通过上述步骤能够通过一次构图工艺同时形成本发明实施例中TFT的半导体层1和刻蚀阻挡层2。
具体采用干法刻蚀对刻蚀阻挡层2进行蚀刻，采用湿法刻蚀对半导体层进行蚀刻。例如：采用CF4/O2对刻蚀阻挡层2进行干法刻蚀，采用H2SO4和HNO3的混合酸液对半导体层1进行湿法刻蚀。
在该实施方式中，蚀刻半导体层1和刻蚀阻挡层2的刻蚀工艺不同，防止蚀刻半导体层1时会腐蚀刻蚀阻挡层2，改变刻蚀阻挡层2的图案，同时，防止刻蚀阻挡层2时会腐蚀半导体层1，改变半导体层1的图案。
由于后续形成源电极3和漏电极4的刻蚀工艺一般采用湿法刻蚀，刻蚀阻挡层2材料选择适用于干法刻蚀的无机材料，如：SiO2、SiNx、SiON。从而源漏电极的刻蚀工艺不会对刻蚀阻挡层2有明显地腐蚀作用。形成源电极3和漏电极4的湿法刻蚀工艺一般可以采用H2SO4和HNO3的混合酸液。
优选地，刻蚀阻挡层2为单层结构，有利于刻蚀和形成良好的轮廓。
上述两个实施例中，通过一次构图工艺形成半导体层1和刻蚀阻挡层2，且刻蚀阻挡层2仅覆盖半导体层1的沟道区域，防止后续形成源电极3和漏电极4的刻蚀工艺腐蚀沟道区域的半导体层1，保证TFT的半导体性能。而源电极3和漏电极4与未被刻蚀阻挡层2覆盖的半导体层1接触，搭接在半导体层1上。同时还能够防止半导体层1的底层过刻现象。
通过一次构图工艺同时形成薄膜晶体管的半导体层和刻蚀阻挡层的方式，并不局限于上述两种具体实施方式。例如：还可以利用灰色调或半色调掩膜板来形成。
结合图9-图11、图1所示，当通过灰色调或半色调掩膜板来形成薄膜晶体管的半导体层1和刻蚀阻挡层2时，具体包括以下步骤：
依次形成半导体层薄膜101和刻蚀阻挡层薄膜102，如图11所示；
在所述刻蚀阻挡层薄膜102上形成第三光刻胶400，采用半色调或灰色调掩膜板对所述第三光刻胶400进行曝光、显影，形成具有光刻胶完全保留区域、光刻胶半保留区域和光刻胶不保留区域的第三光刻胶400，如图11所示；
刻蚀掉对应第三光刻胶400的光刻胶不保留区域的半导体层薄膜101和刻蚀阻挡层薄膜102，如图12所示；
对剩余的第三光刻胶400进行灰化处理，去除对应光刻胶半保留区域的第三光刻胶400，并对光刻胶完全保留区域的第三光刻胶400的厚度进行减薄，之后刻蚀掉对应第三光刻胶400的光刻胶半保留区域的刻蚀阻挡层薄膜102，结合图12和13所示；
剥离剩余的第三光刻胶400，形成半导体层1和刻蚀阻挡层2，结合图1所示。
通过上述步骤能够通过一次构图工艺同时形成TFT的半导体层1和刻蚀阻挡层2。
具体采用干法刻蚀对刻蚀阻挡层2进行蚀刻，采用湿法刻蚀对半导体层进行蚀刻。例如：采用CF4/O2对刻蚀阻挡层2进行干法刻蚀，采用H2SO4和HNO3的混合酸液对半导体层1进行湿法刻蚀。
在该实施方式中，蚀刻半导体层1和刻蚀阻挡层2的刻蚀工艺不同，防止蚀刻半导体层1时会腐蚀刻蚀阻挡层2，改变刻蚀阻挡层2的图案，同时，防止刻蚀阻挡层2时会腐蚀半导体层1，改变半导体层1的图案。
由于后续形成源电极3和漏电极4的刻蚀工艺一般采用湿法刻蚀，刻蚀阻挡层2材料选择适用于干法刻蚀的无机材料，如：SiO2、SiNx、SiON。从而源漏电极的刻蚀工艺不会对刻蚀阻挡层2有明显地腐蚀作用。形成源电极3和漏电极4的湿法刻蚀工艺一般可以采用H2SO4和HNO3的混合酸液。
优选地，刻蚀阻挡层2为单层结构，有利于刻蚀和形成良好的轮廓。
薄膜晶体管的制作方法还包括形成薄膜晶体管的源电极和漏电极，具体步骤如下：
在刻蚀阻挡层2上形成源漏金属层薄膜；
在所述源漏金属层薄膜上形成第四光刻胶，对所述第四光刻胶进行曝光、显影，形成具有光刻胶完全保留区域和光刻胶不保留区域的第四光刻胶；
通过刻蚀去除对应第四光刻胶的光刻胶不保留区域的源漏金属层薄膜；
剥离剩余的第四光刻胶，形成源电极3和漏电极4，源电极3和漏电极4通过搭接的方式与半导体层1电性接触，如图1所示。
其中，源电极3和漏电极4一般是用金属材料形成，如：铜，而金属和半导体的接触欧姆很大，为了改善源电极3和漏电极4与半导体层1的欧姆接触，在源电极3、漏电极4与半导体层1之间设置缓冲层，该缓冲层可以与源漏电极一起形成，也可以单独形成，如果一起形成可进一步减少掩膜次数，节省工艺，具体的步骤如下：
在刻蚀阻挡层2上形成第一缓冲层薄膜(图中未示出)；
在第一缓冲层薄膜上形成源漏金属层薄膜(图中未示出)；
对所述源漏金属层薄膜和第一缓冲层薄膜进行一次构图工艺，形成源电极3和漏电极4、第一缓冲层。
通过上述步骤形成的第一缓冲层位于半导体层1和源漏金属层之间，能够改善源电极3和漏电极4与半导体层1的欧姆接触。其中，第一缓冲层的材料可以为MoNb。
由于TFT的性能容易受环境的影响，在形成TFT后，会在TFT上覆盖无机绝缘层。
进一步地，为了增加源电极3和漏电极4与无机绝缘层的粘附性，并防止源漏电极被氧化，本发明实施例中TFT的制作方法包括：
在所述刻蚀阻挡层2上形成第二缓冲层薄膜(图中未示出)；
在所述第二缓冲层薄膜上形成源漏金属层薄膜(图中未示出)；
在所述源漏金属层薄膜上形成第三缓冲层薄膜(图中未示出)；
对所述第三缓冲层薄膜、源漏金属层薄膜和第二缓冲层薄膜进行一次构图工艺，形成源电极3和漏电极4。
通过上述步骤形成的第二缓冲层位于半导体层1和源漏金属层之间，能够改善源电极3和漏电极4与半导体层1的欧姆接触。源漏金属层位于第二缓冲层和第三缓冲层之间，第三缓冲层能够改善源电极3和漏电极4与无机绝缘层的粘附性，并防止源漏电极的表面被氧化。其中，第二缓冲层和第三缓冲层的材料可以为MoNb。
如图1-6所示，本发明实施例中底栅型TFT的制作过程具体包括：
步骤S1、在一基板100(透明基板，如：玻璃基板、石英基板)上形成栅金属层，对所述栅金属层进行构图工艺，形成栅电极5，如图2所示；
具体可以采用磁控溅射、热蒸发或其它成膜工艺形成栅金属层，栅金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金。栅金属层可以是单层结构或者多层结构，多层结构比如Cu\Mo，Ti\Cu\Ti，Mo\Al\Mo等。
步骤S2、在完成步骤S1的基板100上形成栅绝缘层103；
栅绝缘层103材料可以选用氧化物、氮化物或者氮氧化物，栅绝缘层103可以为单层、双层或多层结构。具体地，栅绝缘层103可以是SiNx，SiOx或Si(ON)x。
步骤S3、在完成步骤S2的基板100上依次形成半导体层薄膜101和刻蚀阻挡层薄膜102，如图3所示。对所述半导体层薄膜101和刻蚀阻挡层薄膜102进行一次构图工艺，形成薄膜晶体管的半导体层1和刻蚀阻挡层2，刻蚀阻挡层2覆盖部分半导体层1；
所述半导体层优选为金属氧化物半导体材料，可以选择非晶HIZO、ZnO、TiO2、CdSnO、MgZnO、IGO、IZO、ITO或IGZO中的一种或多种。
具体可以采用脉冲激光沉积、磁控溅射等成膜工艺在基板100上形成半导体层1。
形成半导体层1和刻蚀阻挡层2的构图工艺已在前面的第一实施例、第二实施例和第三实施例具体描述，在此不再详述。
步骤S4、在完成步骤S3的基板100上形成源电极3和漏电极4，具体的制作工艺已在前面详述，在此不再赘述；
步骤S5、在完成步骤S4的基板100上形成钝化层(图中未示出)。
所述钝化层材料可以选用氧化物、氮化物或者氮氧化物，所述钝化层可以为单层、双层或多层结构。具体地，所述钝化层可以是SiNx，SiOx或Si(ON)x。
如图1所示，本发明实施例中还提供一种采用上述制作方法制备的薄膜晶体管，所述薄膜晶体管包括半导体层1和刻蚀阻挡层2，刻蚀阻挡层2覆盖部分半导体层1。
所述薄膜晶体管还包括源电极3和漏电极4，源电极3和漏电极4通过搭接的方式与半导体层1电性接触，在形成源电极3和漏电极4的刻蚀工艺中，刻蚀阻挡层2能够保护位于其下方的半导体层1不被刻蚀，保证TFT的性能。
其中，源电极3和漏电极4一般是用金属材料形成，如：铜、铝、钼。半导体层1的材料为金属氧化物(如：铟、镓、锌氧化物，具体可以为IGZO、ZnON、ITZO、ZTO、ZIO、IGO、AZTO)或硅半导体。
为了改善源电极3和漏电极4与半导体层1的欧姆接触，在源电极3、漏电极4与半导体层1之间设置有第一缓冲层(图中未示出)。
进一步地，还可以在源电极3和漏电极4上设置缓冲层(图中未示出)，用于增加源电极3和漏电极4与无机绝缘层的粘附性。
其中，缓冲层的材料可以为MoNb。
优选地，在源电极3、漏电极4与半导体层1之间设置第二缓冲层，同时在源电极3和漏电极4上设置第三缓冲层。
以底栅型TFT为例，如图1所示，本发明实施例中的TFT具体包括：
基板100；
设置在基板100上的栅电极5；
覆盖栅电极5的栅绝缘层103；
设置在栅绝缘层103上的半导体层1和刻蚀阻挡层2，刻蚀阻挡层2仅覆盖半导体层1的沟道区域，露出其他部分的半导体层1；
源电极3和漏电极4，与未覆盖刻蚀阻挡层2的半导体层1接触，通过搭接的方式与半导体层1连接，半导体层1位于源电极3和漏电极4之间的区域为沟道区域；
第二缓冲层，设置在源电极3和漏电极4与半导体层1之间；
第三缓冲层，设置在源电极3和漏电极4上。
本发明实施例中还提供一种显示器件，具体为薄膜晶体管显示器件，包括上述的薄膜晶体管，所述薄膜晶体管包括半导体层和刻蚀阻挡层，刻蚀阻挡层仅覆盖半导体层的沟道区域，在形成源漏电极的刻蚀工艺中，刻蚀阻挡层能够保护位于其下方的半导体层不被刻蚀，保证了薄膜晶体管的性能，提高了显示器件的显示质量。
所述显示器件可以为液晶显示器件，也可以为有机发光二极管显示器件，或其他显示器件。具体的，所述显示器件可以为：显示基板、液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (4)

1.一种薄膜晶体管的制作方法，其特征在于，包括：
通过一次构图工艺形成所述薄膜晶体管的半导体层和刻蚀阻挡层，其中，所述刻蚀阻挡层覆盖部分所述半导体层；
所述通过一次构图工艺形成所述薄膜晶体管的半导体层和刻蚀阻挡层的步骤具体包括：
依次形成半导体层薄膜和刻蚀阻挡层薄膜；
在所述刻蚀阻挡层薄膜上形成第一光刻胶，对所述第一光刻胶进行曝光，显影，形成具有第一图案的第一光刻胶，所述具有第一图案的第一光刻胶包括光刻胶保留区域和光刻胶不保留区域；
以所述具有第一图案的第一光刻胶为掩膜，对所述刻蚀阻挡层薄膜进行蚀刻，去除对应第一光刻胶的光刻胶不保留区域的所述刻蚀阻挡层薄膜，形成所述刻蚀阻挡层；
对所述具有第一图案的第一光刻胶进行曝光后烘烤工艺，使得所述具有第一图案的第一光刻胶包覆所述刻蚀阻挡层，形成具有第二图案的第一光刻胶，且所述具有第二图案的第一光刻胶覆盖部分半导体层薄膜；
以所述具有第二图案的第一光刻胶为掩膜，对半导体层薄膜进行蚀刻，去除剩余的第一光刻胶形成所述薄膜晶体管的半导体层。
2.根据权利要求1所述的制作方法，其特征在于，采用干法刻蚀对所述刻蚀阻挡层薄膜进行蚀刻，采用湿法刻蚀对所述半导体层薄膜进行蚀刻。
3.根据权利要求2所述的制作方法，其特征在于，所述干法刻蚀包括采用CF4/O2进行蚀刻，所述湿法刻蚀包括采用H2SO4和HNO3的混合酸液进行蚀刻。
4.根据权利要求1-3任一项所述的制作方法，其特征在于，所述制作方法还包括形成所述薄膜晶体管的源电极和漏电极，形成所述薄膜晶体管的源电极和漏电极的步骤具体包括：
在所述刻蚀阻挡层上形成源漏金属层薄膜；
在所述源漏金属层薄膜上形成第四光刻胶，对所述第四光刻胶进行曝光、显影，形成具有光刻胶完全保留区域和光刻胶不保留区域的第四光刻胶；
通过刻蚀去除对应第四光刻胶的光刻胶不保留区域的源漏金属层薄膜；
去除剩余的第四光刻胶，形成源电极和漏电极，所述源电极和漏电极通过搭接的方式与所述半导体层电性接触。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105118864B (zh) 2015-08-14 2018-06-26 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示器件
CN105679707A (zh) * 2016-04-20 2016-06-15 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN106057910A (zh) * 2016-07-27 2016-10-26 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制作方法
CN107195659B (zh) * 2017-05-27 2020-07-24 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
CN110600381A (zh) * 2019-08-26 2019-12-20 深圳市华星光电半导体显示技术有限公司 阵列基板和阵列基板的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908489A (zh) * 2009-06-02 2010-12-08 乐金显示有限公司 氧化物薄膜晶体管的制造方法
CN103427023A (zh) * 2012-05-24 2013-12-04 乐金显示有限公司 氧化物薄膜晶体管、其制造的方法、具有其的显示器件及该显示器件的制造方法
CN104167365A (zh) * 2014-08-06 2014-11-26 京东方科技集团股份有限公司 金属氧化物薄膜晶体管、阵列基板及制作方法、显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR20110084760A (ko) * 2010-01-18 2011-07-26 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
CN102736311B (zh) * 2012-06-15 2015-05-20 深圳市华星光电技术有限公司 液晶显示面板及其制造方法
US9178042B2 (en) 2013-01-08 2015-11-03 Globalfoundries Inc Crystalline thin-film transistor
CN103474471B (zh) * 2013-08-29 2016-05-25 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN104681632A (zh) 2015-03-26 2015-06-03 重庆京东方光电科技有限公司 薄膜晶体管及其制作方法、显示器件
CN105118864B (zh) 2015-08-14 2018-06-26 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908489A (zh) * 2009-06-02 2010-12-08 乐金显示有限公司 氧化物薄膜晶体管的制造方法
CN103427023A (zh) * 2012-05-24 2013-12-04 乐金显示有限公司 氧化物薄膜晶体管、其制造的方法、具有其的显示器件及该显示器件的制造方法
CN104167365A (zh) * 2014-08-06 2014-11-26 京东方科技集团股份有限公司 金属氧化物薄膜晶体管、阵列基板及制作方法、显示装置

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