CN104160494A - 测试绝缘体上半导体结构的方法和所述测试对于这样的结构的制造的应用 - Google Patents

Abstract

本发明涉及一种测试绝缘体上半导体型结构的方法，该绝缘体上半导体型结构包括支撑基板(3)、具有小于50nm的厚度的介电层(2)和半导体层(12)，所述结构包括所述介电层(2)与所述支撑基板(1)之间或者所述介电层(2)与所述半导体层(12)之间或者介电层(2)内的接合界面(I)，该方法的特征在于，所述方法包括测量所述介电层(2)的击穿电荷(Q_BD)以及从所述测量推断与所述层(2)中和/或接合界面(I)处的氢浓度相关的信息。本发明还涉及一种制造一批绝缘体上半导体型结构的方法，该方法包括对于来自所述一批的采样结构执行所述测试。

Description

测试绝缘体上半导体结构的方法和所述测试对于这样的结构的制造的应用

技术领域

本发明涉及测试的方法和制造绝缘体上半导体型结构的方法，该绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层。

背景技术

在绝缘体上半导体(SeOI)型结构中，掩埋介电层将半导体层与支撑基板电气地绝缘。

如果介电层的材料是二氧化硅(SiO₂)，则掩埋介电层通常由源自表述掩埋氧化物的缩写BOX来表示。

在部分耗尽(PD)SeOI结构中，掩埋介电层的厚度通常大于100nm并且因此足以确保所述层的质量和电气完整性。

另一方面，在完全耗尽(FD)SeOI结构中，半导体层和掩埋介电层具有超薄厚度，即小于50nm，最小能够达到约5nm。

这样的结构尤其意在用于晶体管的制造，沟道层形成在未掺杂的超薄半导体层中或上。

由于掩埋介电层和半导体层的超薄厚度，这些结构具有下述优点：能够精确控制晶体管的沟道，改进短沟道效应并且减少晶体管的可变性。

这些晶体管的性质使得能够显著地减小栅极的长度。

此外，超薄掩埋介电层提供了改进的静电控制和借助于布置在支撑基板的与半导体层相对的面上的电极将电压施加到背面以控制阈值电压或调整功率/性能权衡的可能性。

在该方面，可以参考下述公开：R.Tsuchiya等人，IEDM Proc.，2007,p.475和F.Andrieu等人，VLSI Tech.Proc.，57，2010。

为了能够将电压高效地施加到背面，对于尺寸为28nm的基于完全耗尽技术的晶体管来说，掩埋介电层的厚度必须小于50nm并且优选地小于25nm。

对于未来的晶体管尺寸来说，甚至预计更薄的介电层(薄至5nm)。

然而，必须耐受施加到背面的若干伏特量级的电压的非常薄的掩埋介电层，引起了其电气可靠性的问题。

在Ishigaki等人的论文(即，IEEE Trans.Electron.Devices，58(4)，p.1197，2011)中解决了该问题。

本发明的目的因此在于限定一种考虑掩埋介电层在完全耗尽技术中的应用而测量该掩埋介电层的电气质量的方法。

本发明的另一目的在于设计一种能够改进意在于完全耗尽技术中使用的绝缘体上半导体结构的介电层的电气性质的方法。

发明内容

根据本发明，提出了一种测试绝缘体上半导体型结构的方法，该绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层，所述结构包括支撑基板与介电层之间或者介电层与半导体层之间或者介电层内的接合界面。

所述方法的特征在于其包括测量所述介电层的击穿电荷Q_BD并且在于从所述测量推断与所述层中和/或接合界面处的氢浓度相关的信息。

为了测量击穿电荷，在绝缘体上半导体结构上形成至少一个电容器以及对于每个电容器测量击穿电荷，形成所述至少一个电容器包括在半导体层上沉积栅极以及围绕所述栅极穿过所述介电层形成沟槽。

本发明的另一目的在于一种确定将施加到绝缘体上半导体型结构的热处理的温度和持续时间的方法，该绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层，所述制造方法包括下述步骤：

(a)获得包括所述半导体层的施主基板，

(b)在施主基板的所述半导体层的表面上和/或在支撑基板的表面上形成介电层，

(c)将施主基板接合到支撑基板，介电层位于接合界面处，

(d)将半导体层从施主基板转移到支撑基板，以形成绝缘体上半导体结构，

(e)对于所述结构施加热处理以从介电层和/或接合界面撤离氢原子，所述热处理的温度处于1000℃至1250℃之间并且持续时间处于3分钟至100小时之间。

所述方法的特征在于，根据步骤(a)至(d)制造所述结构，所述特征在于，对于所述结构执行如上所述的测试方法，并且所述特征在于步骤(e)的热处理的持续时间和温度被选择为测量的击穿电荷的函数以在所述热处理之后获得大于或等于预定阈值的击穿电荷。

本发明的另一目的在于一种制造一批绝缘体上半导体型结构的方法，每个结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层，其特征在于包括下述步骤：

-获得包括所述半导体层的施主基板，

-在施主基板的所述半导体层的表面上和/或在支撑基板的表面上形成介电层，

-将施主基板接合到支撑基板，介电层位于接合界面处，

-将半导体层从施主基板转移到支撑基板，以形成绝缘体上半导体结构，

-对于所述结构施加热处理以从介电层和/或接合界面撤离氢原子，所述热处理的温度处于1000℃至1250℃之间并且持续时间处于3分钟至100小时之间，

-对所述一批中的结构进行采样并且对于所述结构执行如上所述的测试方法以检查所述结构的击穿电荷是否大于或等于预定阈值。

例如，所述阈值可以为10C/cm²。

半导体层的厚度优选地处于1nm至30nm之间。

此外，介电层的厚度优选地处于3nm至50nm之间，优选地处于10nm至30nm之间。

半导体层的材料有利地选自硅、应变硅(sSi)、锗化硅(SiGe)、应变锗化硅(sSiGe)、锗、应变锗(sGe)和来自III-V族的半导体。

介电层可以包括二氧化硅层、氮化二氧化硅层、氮氧化硅层和/或二氧化硅、氮化硅和/或氧化铝层的堆叠。

热处理的温度有利地处于1050℃至1200℃之间。

热处理的持续时间优选地处于5分钟至2小时之间。

在一个实施方式中，在氩气的气氛下或者在氩气与氮气的混合物的气氛下执行热处理。

在施加热处理之前，可以有利地在绝缘体上半导体结构上形成保护氧化物层。

另一目的在于一种绝缘体上半导体型结构，其适于由上述方法制造，并且具有大于或等于10C/cm²的击穿电荷。

附图说明

参考附图根据下面的详细描述将理解本发明的其它特征和优点，在附图中：

-图1A至图1D示意性地示出了由智能切割(Smart Cut^TM)方法制造绝缘体上半导体结构，

-图2示出了在SOI的后断裂(post-fracture)完成期间执行的长热处理之前的SOI结构的SIMS分布，

-图3是示出作为所述热处理的持续时间和温度的函数的击穿电荷的值的曲线图，

-图4是示出固定2小时持续时间内的作为热处理温度的函数的击穿电荷的演变的曲线图，

-图5示出了在施加热处理之后的与为其在图3中示出SIMS分布的结构类似的结构的SIMS分布。

为了澄清示出，各层在这里没有被示出为其真实比例。

具体实施方式

图1A至图1D示意性地示出了基于智能切割(Smart Cut^TM)方法制造绝缘体上半导体结构的步骤。

参考图1A，获得施主基板1，在该施主基板1上形成有介电层2。

所述施主基板1可以是固体，即，由单一半导体材料构成，所述半导体材料是将要形成的SeOI结构的半导体层的材料。

另选地(未示出)，施主基板是复合体，即由至少两个不同材料的层的堆叠构成，一个层在其表面包括意在形成半导体层的半导体材料。

半导体层的材料选自硅(该结构然后被称为绝缘体上硅(SOI))、应变硅(sSi)(该结构然后被称为绝缘体上应变硅(sSOI))、锗化硅(SiGe)、应变锗化硅(sSiGe)、锗、应变锗(sGe)和来自III-V族的半导体材料，其中，“III-V族的材料”表示元素周期表中III族的至少一个元素与V族的至少一个元素的合金。

将应变施加到半导体材料和/或具有锗的合金使得能够增加半导体层中的载流子的迁移率。

如果施主基板1由硅制成，则可以通过施主基板1的氧化来形成介电层2；介电层则包括二氧化硅(SiO₂)。

所述氧化可以包括干法氧化、湿法氧化和/或利用ISSG(原位水气生成)技术的氧化。

如果介电层2包括SIO₂，则该介电层2可以同等地通过利用LPCVD、PECVD或任何其它沉积技术沉积氧化物来得到，例如，利用TEOS型前体来获得。

然而，介电层的材料不限于SIO₂，并且可以包括氮化二氧化硅(例如，通过下述方式来形成：热SIO₂的等离子氮化，产生SiO_xN_y/SiO₂堆叠，其厚度和化学计量依赖于应用)、氮氧化硅(通用化学式SiOxNy)或者甚至二氧化硅层、氮化硅层(Si₃N₄)和/或氧化铝(Al₂O₃)层的堆叠。

对于氧氮化硅的细节，可以参考F.Rebib博士的论文“Propriétés optiques etélectriques de couches minces d’oxynitrure de silicium déposées par pulvérisationcathodique r.f.réactive”["Optical and electrical properties of thin layers of siliconoxynitride deposited by reactive r.f.cathode sputtering"]。

在该实施方式中，介电层2意在构成完成的SeOI结构中的掩埋介电层。

在另一实施方式(这里未示出)中，介电层可以整体地形成在支撑基板上，然后施主基板根据需要仅覆盖有一层氧化物。

在另一实施方式(这里未示出)中，介电层形成在施主基板和支撑基板中的每一个上，从而在接合这些基板之后，组装在一起的两层构成了掩埋介电层。

对于完全耗尽SeOI结构，掩埋介电层具有3nm至50nm之间的厚度，优选地具有10nm至30nm之间的厚度。

参考图1B，穿过介电层2在施主基板1中植入原子种类。

植入剂量和能量被选择为使得植入峰值(即，大多数种类被植入在施主基板1中的区域)位于大于或等于将转移到支撑基板上的半导体层12的厚度的深度。

在确定植入深度期间，考虑任何下述完成处理，该完成处理将在断裂之后例如为了减少其表面粗糙度而施加到半导体层12并且将容易通过消耗材料而减少其厚度。

在植入深度处，形成了为半导体层12划定界限的弱化区域11。

为此，单一种类(例如，氢)可以被植入或多个种类(例如，氦和氢)可以被同时或相继地植入。

作为植入的另选方案，例如可以通过从施主基板的表面进行扩散而将原子种类引入到施主基板中。

参考图1C，以该方式植入的施主基板1接合到支撑基板3，从而介电层2位于接合界面I处。

所述支撑基板3可以是固体或复合体。

与将要转移的半导体层相比，支撑基板3实质上具有加强功能。

支撑基板可以包括下述材料中的至少一种：单晶硅、多晶硅、玻璃、石英、覆盖有多晶硅的金属。

接合有利地由分子粘附接合构成。

接合优选地通过下述步骤来进行：清洁将进行接触的施主基板和/或支撑基板的表面以便于移除表面上存在的任何杂质。

该清洁步骤还可以包括一个基板或两个基板的表面的活化以增加接合能量。

清洁和活化技术对于本领域技术人员来说是已知并且因此在本文中将不进行进一步的描述。

接合之后优选地是巩固热处理，其目的在于增加接触的两个表面之间的接合能量。

参考图1D，施主基板1在弱化区域11中断裂。

为此，可以施加机械的、化学的和/或热学的力以在弱化区域的整个表面上开始并且传播断裂前端(fracture front)。

在断裂之后，一方面，形成的SeOI结构与支撑基板3、介电层2和半导体层12分离，另一方面，与施主基板1的剩余物分离。

所述剩余物(未示出)可以有利地被回收以便于以后使用。

至此，SeOI结构可以进行完成处理，其目的在于治愈可能由于植入而被损坏的半导体层，减少与断裂相关的半导体层的粗糙度等等。

这样的处理例如包括RTA(快速热退火)或RTP(快速热处理)处理，其是短持续时间的热处理，即，具有少于2分钟的热处理。

完成处理还可以包括抛光处理(例如，化学机械抛光(CMP))、蚀刻等等。

作为一般的规则，所述处理可以导致半导体层12的厚度的减少。

在任何完成处理之后获得的最终的SeOI结构中，半导体层的厚度可以处于1nm与若干微米之间，优选地处于1nm至50nm之间，并且更优选地为12nm的量级。

在所示的上面描述的示例中，所使用的制造方法是智能切割(Smart Cut^TM)方法，但是不用说的是，该方法不构成对本发明的限制，并且在不偏离本发明的范围的情况下，能够选择另外的方法用于通过半导体层到支撑基板的接合和转移来制造半导体结构。

例如，该方法能够包括将未弱化的施主基板接合到支撑基板并且然后对施主基板进行薄化直到获得所要求的厚度的半导体层为止。

另一方面，从本发明的范围排除了不涉及接合但是其中在高于1250℃的温度进行植入后退火的SIMOX处理。

由于制造SeOI结构的方法，可能的是，可以在介电层和/或在界面缺陷中捕获氢，所述界面可以根据所选择的接合方法而位于介电层与支撑基板之间或者位于介电层与半导体层之间，或者位于介电层内(在介电/介电接合的情况下)。

事实上，如果氢通过介电层被植入在施主基板中，则容易由于原子之间的碰撞而损坏导致介电材料。

此外，迄今为止在施主基板与支撑基板之间进行接合，可以在接合界面处捕获水分子。

因此，在接合之后的热处理(例如，巩固热处理、RTA或RTP完成处理等等)期间，氢原子(来自一些水分子)在一方面扩散到介电层2中并且在另一方面在接合界面I处以及介电层2中被捕获。

这些现象已经通过作为绝缘体上半导体结构的深度p(以nm表示)的函数的氢浓度C_H(以原子/cm³表示)的SIMS测量而得到了验证。

图2示出了SOI结构的SIMS分布，该SOI结构包括支撑基板3、具有25nm的厚度的掩埋二氧化硅(BOX)层以及12.5nm厚度的硅层12。

SIMS测量能够测量BOX层2中的高氢表面浓度(以原子/cm²表示)，其处于5×10¹³原子/cm²与5×10¹⁵原子/cm²之间并且处于5×10¹⁴原子/cm²的量级)。

特别地，图2的曲线在接合界面I的级别示出了非常尖的峰，其对应于量级为5×10²⁰原子/cm²的氢浓度C_H。

现在，发明人已经展示了击穿电荷Q_BD与接合界面处以及介电层中的氢的存在之间的关联。

击穿电荷是目前保留的测量，其用于通过在SOI结构上沉积氧化物和/或通过SOI结构的有源层的热氧化来检查为MOS晶体管制造的栅氧化物。

与如上所述包括接合步骤的SOI结构的制造相比，栅氧化物的制造不涉及任何接合。

对于MOS晶体管来说，击穿电荷表示栅氧化物的可靠性。

该大小通常通过强制电流以恒定电压流过栅氧化物(或通过以恒定电压通过栅氧化物注入电荷载流子)来进行测量。

为此，电容器形成为分布在SOI结构的不同位置。

以自身已知的方式，在SOI结构上形成电容器通常包括：在有源层上沉积栅极并且围绕栅极形成沟槽以将各电容器与结构的其余部分隔离。所述沟槽因此形成为穿过介电层并且形成到支撑基板中。

电极还形成在支撑基板的背面上以强制电流流过介电层。

由于测量击穿电荷是电气破坏性的，因此对于取自制造批次的采样SOI结构执行测量。

记录电压下降(对应于氧化物的损坏)的时间，并且基于所述时间的电流，能够确定氧化物的总击穿电荷。

由下述等式定义击穿电荷(以C/cm²表示)：

$Q_{\mathrm{BD}}(T_{\mathrm{OX}},A_{\mathrm{OX}}T,V)=\frac{N_{\mathrm{BD}}(T_{\mathrm{OX}},A_{\mathrm{OX}})}{\mathrm{\ξ}(V,T)}$

由下述等式定义邻接临界缺陷密度：

$N_{\mathrm{BD}}(T_{\mathrm{OX}},A_{\mathrm{OX}})=\frac{T_{\mathrm{OX}}}{a_0^3}\exp (-\frac{a_0}{T_{\mathrm{OX}}}\ln \left(\frac{A_{\mathrm{OX}}}{a_0^2}\right))$

其中，A_OX是氧化物的面积(以cm²表示)，T_OX是氧化物的厚度(以nm表示)，ξ是缺陷的生成的速率(其依赖于所施加的电场(无单位的大小))，V是氧化物的端子处的电压并且T是击穿时间。

注入的电流的强度通常处于100mA/cm²与300mA/cm²之间。

发明人已经通过将其没有施加到栅氧化物而是施加到掩埋介电层2来测量上述绝缘体上半导体结构的击穿电荷Q_BD。

在这些测试中，在SOI结构上创建的电容器的尺寸被视为A_OX＝6400μm²并且T_OX＝25nm。

针对包括12nm厚的硅层和25nm厚的掩埋氧化物层的SOI结构，发明人测量了击穿电荷Q_BD，该Q_BD处于1C/cm²与5C/cm²之间，通常为3C/cm²的量级。

这样的Q_BD的值显著小于通常对于栅氧化物测量的值。

事实上，在构成栅氧化物的25nm厚的热氧化物上，Q_BD的值处于10C/cm²的量级，并且可以高达20C/cm²。

该差异可以由下述事实来解释，即SOI结构的制造不同于栅氧化物的制造，特别在于其包括接合步骤。

公开已经提出了用于解释针对栅氧化物的劣化的击穿电荷Q_BD的假说。

在该方面，可以参考下述文献：WK Meyer和DL Crook,Proc.Int.ReliabilityPhysics Symposium,p.242(1983)以及S.Holland,IQ Chen,TP Ma和C.Hu,IEEEElectron Device Letters,5,p.302(1984)。

然而，在上述文献中讨论的氧化物可靠性问题专用于CMOS技术中的栅氧化物的形成。

此外，发明人已经证实了对于SeOI结构施加长热处理使得能够显著地增加介电层的击穿电荷Q_BD，最多增加到可与针对栅氧化物获得的级别相比较的级别，所述长热处理具有消除接合界面处以及介电层中存在的氢的效果。

可以在完成SOI结构(抛光、蚀刻等等)的步骤之后施加这样的长时间热处理，但是能够在断裂之后并且在上述完成步骤之前同等地执行这样的长时间热处理。

在本文中，“长”表示其持续时间大于或等于3分钟的处理，优选地大于或等于5分钟的处理，这与其持续时间小于或等于2分钟的RTA和RTP处理相反。

图3是示出作为热处理的持续时间t(以小时表示)和温度T的函数的前述电容器的击穿电荷Q_BD的值的曲线图。

该曲线图示出了高温的热处理能够增加Q_BD的值，主导因素是所述热处理的温度。

事实上，即使热处理仅持续大约5分钟但是其在大于1100℃的温度执行，Q_BD的值也增加为3倍。

例如，对于其中硅层具有12nm的厚度并且氧化物层具有25nm的厚度的SOI结构，Q_BD的最终值在1050℃的2小时持续时间的处理的情况下为8C/cm²的量级，并且在1100℃的2小时持续时间的处理的情况下为10C/cm²的量级，并且在1200℃的1小时持续时间的处理的情况下为11C/cm²的量级。

在另一示例中，对于其中硅层具有12nm的厚度并且介电层具有10nm的厚度的SOI结构，在1200℃的5分钟的热处理之后，Q_BD的最终值被测量为高达15C/cm²。

图4是示出作为热处理温度的函数的击穿电荷Q_BD的演变的曲线图，其中，所述处理的持续时间等于2小时。

此外，延长热处理的长度的事实并不利于增加Q_BD的值。

基于上述，有利地以1000℃至1250℃的温度(优选地为1100℃的量级)并且持续时间在3分钟至100小时之间(优先地在5分钟至2小时之间)将热处理施加至SeOI结构。

所述热处理可以在任何适当的装置中执行。

因此，热处理可以在熔炉中执行，例如在来自Tokyo Electron(TEL)、ASMInternational或Hitachi Kokusai Electric公司的熔炉中执行。

另选地，热处理可以在其中热处理超过RTP处理的通常的持续时间的RTP装置中执行。

热处理气氛优选地包括氩气(单独地包括氩气或与氮气混合)。

在该方法的一种执行形式中，通过利用保护层封装或者覆盖半导体层的表面来保护SeOI结构，该保护层使得能够在气氛由氩气构成的情况下防止介电层的氧化物的分解或者在气氛包含氮气的情况下防止半导体层出现凹陷。

所述保护层有利地为通过热氧化或者通过沉积形成的氧化物层。

在该情况下，热处理气氛不具有与结构的处理相关的特定功能。

因此，能够设想甚至略微的氧化气氛。

图5示出了在施加了长时间的热处理之后的与为其在图3中示出SIMS分布的结构类似的结构的SIMS分布。

这里，在1100℃施加热处理2小时。

在热处理之后测量的Q_BD的值为10C/cm²。

此外，氢的表面浓度为5×10¹³原子/cm²的量级，即比热处理之前的值大约低10倍(热处理之前测量的Q_BD的值为3C/cm²)。

还看到的是，氢浓度沿着SOI结构的深度更加均匀。

特别地，在接合界面I没有观察到浓度峰值，该接合界面I示出了由于扩散现象使得消除了在界面缺陷中和在氧化物层中捕获的氢。

可以有利地在其热处理之前或热处理之后对于绝缘体上半导体型结构测量击穿电荷。

因此，这使得能够对将要施加的热处理条件(温度、持续时间)进行选择，以对于通过所述制造方法获得的所有晶圆实现给定的阈值，所述制造方法与下述所述热处理和完成处理有关。

所述阈值可以根据SeOI结构的应用而变化。

因此，对于闪存来说，数量级为10C/cm²的击穿电荷Q_BD是想要的。

另一方面，对于其它应用来说，该要求可以降低并且低于10C/cm²(例如，2C/cm²至4C/cm²)的击穿电荷Q_BD是足够的。

为了确定热处理的参数，有利地使用图4中所示的类型的曲线。

因此，如果在完成SeOI结构之后测量得到的击穿电荷Q_BD具有1C/cm²或2C/cm²的量级的值，则优选地在1150至1200℃之间的温度和/或以1小时至2小时之间的持续时间执行热处理，以便于实现10C/cm²的最终击穿电荷Q_BD。

另一方面，如果在完成SeOI结构之后测量得到的击穿电荷Q_BD具有4C/cm²或5C/cm²的量级的值，则优选地在1100至1150℃之间的温度和/或以5分钟至1小时之间的持续时间执行热处理，以便于实现10C/cm²的最终击穿电荷Q_BD。

也可以在绝缘体上半导体型结构的批次制造期间测量击穿电荷。

为此，在长时间的热处理之后，从该批次中采样结构并且测量其击穿电荷，以便于检查其是否真的具有期望值。

如果该电荷Q_BD具有小于期望值的值，则这可能意味着方法的参数是不合适的并且可以执行分析以辨别失败的原因并且进行修复。

Claims (13)

1.一种测试绝缘体上半导体型结构的方法，该绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板(3)、具有小于50nm的厚度的介电层(2)和半导体层(12)，所述结构包括所述支撑基板(3)与所述介电层(2)之间或者所述介电层(2)与所述半导体层(12)之间或者所述介电层(2)内的接合界面(I)，

该方法的特征在于，所述方法包括测量所述介电层(2)的击穿电荷(Q_BD)以及从所述测量推断与所述层(2)中和/或接合界面(I)处的氢浓度相关的信息。

2.根据权利要求1所述的方法，该方法的特征在于，所述方法包括，为了测量所述击穿电荷，在所述绝缘体上半导体结构上形成至少一个电容器，并且，对于每个电容器测量所述击穿电荷，形成所述至少一个电容器包括在所述半导体层上沉积栅极以及围绕所述栅极穿过所述介电层形成沟槽。

3.一种确定在绝缘体上半导体型结构的制造期间将要施加的热处理的温度和持续时间的方法，所述绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板(3)、具有小于50nm的厚度的介电层(2)和半导体层(12)，所述制造方法包括下述步骤：

(a)获得包括所述半导体层(12)的施主基板(1)，

(b)在所述施主基板(1)的所述半导体层(12)的表面上和/或在所述支撑基板(3)的表面上形成介电层(2)，

(c)将所述施主基板(1)接合到所述支撑基板(3)，所述介电层(2)位于接合界面(I)处，

(d)将所述半导体层(12)从所述施主基板(1)转移到所述支撑基板(3)，以形成所述绝缘体上半导体结构，

(e)对于所述结构施加热处理以从所述介电层(2)和/或所述接合界面(I)撤离氢原子，其中，所述热处理的温度处于1000℃至1250℃之间并且持续时间处于3分钟至100小时之间，

该方法的特征在于，根据步骤(a)至(d)制造所述结构，对于所述结构执行根据权利要求1或2中的任一项所述的测试方法，并且步骤(e)的所述热处理的所述持续时间和所述温度被选择为测量的击穿电荷(Q_BD)的函数，以在所述热处理之后获得大于或等于预定阈值的击穿电荷(Q_BD)。

4.一种制造一批绝缘体上半导体型结构的方法，每个结构从其基底到其表面连续地包括支撑基板(3)、具有小于50nm的厚度的介电层(2)和半导体层(12)，该方法的特征在于，所述方法包括下述步骤：

-获得包括所述半导体层(12)的施主基板(1)，

-在所述施主基板(1)的所述半导体层(12)的表面上和/或在支撑基板(3)的表面上形成所述介电层(2)，

-将所述施主基板(1)接合到所述支撑基板(3)，所述介电层(2)位于接合界面(I)处，

-将所述半导体层(12)从所述施主基板(1)转移到所述支撑基板(3)，以形成所述绝缘体上半导体结构，

-对于所述结构施加热处理以从所述介电层(2)和/或从所述接合界面(I)撤离氢原子，所述热处理的温度处于1000℃至1250℃之间并且持续时间处于3分钟至100小时之间，

-对来自所述一批中的结构进行采样并且对于所述结构执行根据权利要求1或2中的任一项所述的测试方法，以检查所述结构的击穿电荷(Q_BD)大于或等于预定阈值。

5.根据权利要求1至4中的任一项所述的方法，该方法的特征在于，所述半导体层(12)的厚度处于1nm至30nm之间。

6.根据权利要求1至5中的任一项所述的方法，该方法的特征在于，所述介电层(2)的厚度处于3nm至50nm之间，优选地处于10nm至30nm之间。

7.根据权利要求1至6中的任一项所述的方法，该方法的特征在于，所述半导体层(12)的材料选自硅、应变硅(sSi)、锗化硅(SiGe)、应变锗化硅(sSiGe)、锗、应变锗(sGe)和来自III-V族的半导体。

8.根据权利要求1至7中的任一项所述的方法，该方法的特征在于，所述介电层(2)包括二氧化硅层、氮化二氧化硅层、氮氧化硅层和/或二氧化硅层、氮化硅层和/或氧化铝层的堆叠。

9.根据权利要求1至8中的任一项所述的方法，该方法的特征在于，所述热处理的温度处于1050℃至1200℃之间。

10.根据权利要求1至9中的任一项所述的方法，该方法的特征在于，所述热处理的所述持续时间处于5分钟至2小时之间。

11.根据权利要求1至10中的任一项所述的方法，该方法的特征在于，在氩气的气氛下或者在氩气与氮气的混合物的气氛下执行所述热处理。

12.根据权利要求1至11中的任一项所述的方法，该方法的特征在于，在施加所述热处理之前，在所述绝缘体上半导体结构上形成保护氧化物层。

13.一种绝缘体上半导体型结构，所述绝缘体上半导体型结构被配置为由根据权利要求4至12中的任一项所述的方法制造，该绝缘体上半导体型结构的特征在于，所述绝缘体上半导体型结构具有大于或等于10C/cm²的击穿电荷(Q_BD)。