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CN104134695A - 隧穿场效应晶体管及隧穿场效应晶体管的制备方法 - Google Patents

隧穿场效应晶体管及隧穿场效应晶体管的制备方法 Download PDF

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CN104134695A
CN104134695A CN201410336815.7A CN201410336815A CN104134695A CN 104134695 A CN104134695 A CN 104134695A CN 201410336815 A CN201410336815 A CN 201410336815A CN 104134695 A CN104134695 A CN 104134695A
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CN
China
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tunneling field
effect transistor
source region
perforation
doping type
Prior art date
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Application number
CN201410336815.7A
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杨喜超
赵静
张臣雄
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Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
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Publication date
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Abstract

本发明提供了一种隧穿场效应晶体管其包括：第一掺杂类型衬底；沟道，凸出设置于所述第一掺杂类型衬底中部；源区，设置于所述第一掺杂类型衬底上，且围绕所述沟道设置；外延层，设置于所述源区上，围绕所述沟道设置；栅介质层，设置于所述外延层上，且围绕所述沟道设置；栅极区，围绕设置于所述栅介质层上；以及漏区，设置在所述沟道远离所述衬底的端部。本发明穿场效应晶体管具有较高的驱动电流，陡直的亚阈值摆幅，较小的泄漏电流以及较高的芯片集成密度。

Description

隧穿场效应晶体管及隧穿场效应晶体管的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种隧穿场效应晶体管及隧穿场效应晶体管的制备方法。
背景技术
互补金属氧化物半导体器件(Complementary Metal Oxide Semiconductor,CMOS)是微电子集成电路的核心组成器件，其尺寸和工作电压遵循摩尔(Moore)定律，以获得更优异的性能和更高的集成密度。然而，随着COMS的尺寸的减小，其功耗也在持续增加。部分原因是短沟道效应引起的泄露电流的增加，同时也归咎于器件的供电电压越来越难以缩减。其中，CMOS器件的供电电压难以缩减主要是由于CMOS器件的亚阈值摆幅较大，一般高于60mv/dec。而隧穿场效应晶体管(Tunnel Field Effect Transistor,TFET)被认为是替代CMOS器件的较好的器件。然而，目前TFET的工作时的载流子的隧穿方向与栅电场不在同一个方向上，即点隧穿机制。因此，现有技术中，采用点隧穿机制导致载流子隧穿效率较低，使得TFET存在隧穿电流小的缺点，并且亚阈值摆幅较难达到60mV/dec。
发明内容
提供一种隧穿场效应晶体管，采用线隧穿机制提高了隧穿场效应晶体管的载流子隧穿效率，具有较高的驱动电流和较陡直的亚阈值摆幅，并且器件采用立体结构，提高了芯片的集成密度。
一方面，提供了一种隧穿场效应晶体管，所述隧穿场效应晶体管包括：
第一掺杂类型衬底；
沟道，凸出设置于所述第一掺杂类型衬底中部；
源区，设置于所述第一掺杂类型衬底上，且围绕所述沟道设置；
外延层，设置于所述源区上，围绕所述沟道设置；
栅介质层，设置于所述外延层上，且围绕所述沟道设置；
栅极区，围绕所述沟道设置，且通过所述外延层设置于所述源区上；以及
漏区，设置在所述沟道远离所述衬底的端部。
在第一种可能的实现方式中，所述隧穿场效应晶体管还包括：
电极，所述电极对应连接所述源区、漏区及栅极区，以形成所述源极、漏极及栅极。
结合第一种可能的实现方式，在第二种可能的实现方式中，所述隧穿场效应晶体管还包括：
第一隔离层，设置于所述源区上，所述第一隔离层形成有第一贯孔，所述源极穿过所述第一贯孔以连接所述源区；
第二隔离层，设置于所述栅极区上，所述第二隔离层形成有第二贯孔，所述栅极穿过所述第二贯孔以连接所述栅极区。
结合第一种可能的实现方式，在第三种可能的实现方式中，所述隧穿场效应晶体管还包括：
第一隔离层，设置于所述源区上，所述第一隔离层形成有第一贯孔；
第二隔离层，设置于所述第一隔离层及所述栅极区上，所述第二隔离层形成有对应所述第一贯孔的第二贯孔以及对应所述栅极区的第三贯孔；
所述源极穿过所述第一贯孔及所述第二贯孔连接所述源区，所述栅极穿过所述第三贯孔连接所述栅极区。
结合第一至第三种可能的实现方式中的任意一项可能的实现方式，在第四种可能的实现方式中，所述隧穿场效应晶体管还包括：
第一欧姆接触层，所述源极通过所述第一欧姆接触层与所述源区连接。
结合第一至第四种可能的实现方式中的任意一项可能的实现方式，在第五种可能的实现方式中，所述隧穿场效应晶体管还包括：
第二欧姆接触层，所述栅极通过所述第二欧姆接触层与所述栅极区连接。
结合第一方面，及第一方面的第一种至第五种可能的实现方式的任意一种可能的实现方式，在第六种可能的实现方式中，所述栅介质层包括第一部分及与所述第一部分连接的第二部分，所述第一部分设置于所述外延层上且环绕所述沟道设置且与所述沟道连接，所述第二部分设置于所述外延层上且所述第二部分的一端连接所述第一部分的一端。
结合第六种可能的实现方式，在第七种可能的实现方式中，所述栅极区设置于所述第二部分上且所述栅极区一端环绕所述第一部分。
结合第一方面及第一方面的第一至第七种可能的实现方式，在第八种可能的实现方式中，所述源区为由所述第一掺杂类型衬底进行第二掺杂类型离子掺杂而形成，所述漏区由所述沟道进行第一掺杂类型离子掺杂而形成。
结合第八种可能的实现方式，在第九种可能的实现方式中，所述第一掺杂类型为P型，所述第二掺杂类型为N型；或者所述第一掺杂类型为N型，所述第二掺杂类型为P型。
第二方面，提供了一种隧穿场效应晶体管的制备方法，所述隧穿场效应晶体管的制备方法包括：
提供第一掺杂类型衬底；
形成凸出设置于所述第一掺杂类型衬底中部的沟道；
在所述第一掺杂类型衬底上，且围绕所述沟道形成源区；
围绕所述沟道且在源区远离所述第一掺杂类型衬底的部分表面依次形成外延层及栅介质层；
围绕所述沟道且在所述栅介质层上形成栅极区；以及
在所述沟道远离所述第一掺杂类型衬底的端部形成漏区。
在第二方面的第一种可能的实现方式中，所述隧穿场效应晶体管的制备方法还包括：
对应所述源区、漏区及栅极区分别形成与源极、漏极及栅极，所述源极、所述漏极及所述栅极分别与所述源区、漏区及栅极区连接。
结合第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述“对应所述源区、漏区及栅极区分别形成与源极、漏极及栅极，所述源极、所述漏极及所述栅极分别与所述源区、漏区及栅极区连接”步骤之前，所述隧穿场效应晶体管的制备方法还包括：
在源区未形成所述外延层及栅介质层的表面形成开设有第一贯孔的第一隔离层；
在所述栅极区上形成开设有第二贯孔的第二隔离层；所述源极穿过所述第一贯孔与所述源区连接，所述栅极穿过所述第二贯孔与所述栅极区连接。
结合第二方面的第一种可能的实现方式，在第三种可能的实现方式中，在所述“对应所述源区、漏区及栅极区分别形成与源极、漏极及栅极，所述源极、所述漏极及所述栅极分别与所述源区、漏区及栅极区连接”步骤之前，所述隧穿场效应晶体管的制备方法还包括：
在源区未形成所述外延层及所述栅介质层的表面形成开设有第一贯孔的第一隔离层；
在所述第一隔离层及所述栅极区形成开设有第二贯孔及第三贯孔的第二隔离层，所述第二贯孔连通所述第一贯孔，所述第三贯孔连接所述栅极区；
所述源极穿过所述第一贯孔及所述第二贯孔连接所述源区，所述栅极穿过所述第三贯孔连接所述栅极区。
结合第二方面的第一种至第三种可能的实现方式的任意一种可能的实现方式，在第四种可能的实现方式中，所述隧穿场效应晶体管的制备方法还包括：
形成第一欧姆接触层，以使所述源极通过所述第一欧姆接触层与所述源区连接。
结合第二方面的第一种至第四种可能的实现方式的任意一种可能的实现方式，在第五种可能的实现方式中，所述隧穿场效应晶体管的制备方法还包括：
形成第二欧姆接触层，以使所述栅极通过所述第二欧姆接触层与所述栅极区连接。
结合第二方面，及第二方面的第一种至第五种可能的实现方式的任意一种可能的实现方式，在第六种可能的实现方式中，在所述“提供第一掺杂类型衬底”步骤及所述“形成凸设于所述第一掺杂类型衬底中部的沟道”步骤之间，所述隧穿场效应晶体管的制备方法还包括：
在所述第一掺杂类型衬底表面的中部形成掩膜层，所述掩膜层用于保护所述被其覆盖的第一掺杂类型衬底的表面；
所述“形成凸出设置于所述第一掺杂类型衬底中部的沟道”步骤包括：
对表面的中部覆盖掩膜层的第一掺杂类型衬底的表面进行蚀刻，以形成凸出设置于所述第一掺杂类型衬底中部的沟道。
结合第二方面，及第二方面的第一种至第六种可能的实现方式的任意一种可能的实现方式，在第七种可能的实现方式中，所述“围绕所述沟道且在源区远离所述第一掺杂类型衬底的部分表面依次形成外延层及栅介质层”步骤包括：
围绕所述沟道且在源区远离所述第一掺杂类型衬底的部分表面形成所述外延层；
形成覆盖所述外延层，所述沟道表面及所述掩膜层表面的介电层；
所述“围绕所述沟道且在所述栅介质层上形成所述栅极区”步骤包括：
覆盖所述介电层形成导电层，所述导电层包括设置在所述介电层上且与所述外延层层叠对应的第一子导电层，所述第一子导电层包括远离所述介电层及所述外延层的参考面；
移除所述参考面以上的导电层，介电层，以及隔离层；剩余的导电层即为栅极区，剩余的介电层即为栅介电层。
结合第二方面的第六种或第七种可能的实现方式，在第八种可能的实现方式中，在所述“对所述沟道远离所述衬底的端部进行第一掺杂类型掺杂以形成漏区”步骤之前，所述隧穿场效应晶体管的制备方法还包括：
移除所述掩膜层。
根据各实现方式提供的隧穿场效应晶体管，由于所述栅极区层叠设置在所述栅介质层及所述外延层上，当所述栅极区加载电信号时，所述栅极区加载的电信号的电场的方向为竖直方向。由此可见，所述栅极区加载的电信号的电场方向与所述电子的隧穿方向一致，即为线隧穿机制。因此，所述源区的价带中的电子隧穿至所述外延层的导带时的隧穿效率较高，可以产生较高的开态电流和陡直的亚阈值摆幅。同时，由于漏区位于所述沟道的端部，距离所述源区及所述外延层较远，因此，所述漏区上加载的电信号对所述源区及所述外延层形成的隧穿结的影响较弱，从而改善了所述隧穿场效应晶体管的亚阈值摆幅。且所述栅极区、栅介质层及外延层依次层叠，从而减小了第一掺杂类型衬底的使用面积，提高了集成度。
进一步地，本发明隧穿场效应晶体管采用垂直于所述第一掺杂类型衬底表面中部的沟道，在沟道远离所述第一掺杂类型衬底的端部设置漏区，进一步减小了第一掺杂类型衬底的使用面积，提高了集成度。
再进一步地，由于本发明隧穿场效应晶体管的漏区和栅极区之间不存在重叠区域且所述栅极区环绕所述沟道，因此，所述隧穿场效应晶体管的泄露电流更小。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一较佳实施方式的隧穿场效应晶体管的剖视图；
图2为本发明一较佳实施方式的隧穿场效应晶体管的俯视图；
图3为本发明一较佳实施方式的隧穿场效应晶体管的制备流程图；
图4为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中提供一衬底；
图5为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中将衬底表面中部设置掩膜层后的结构示意图；
图6为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中对表面中部设置掩膜层的衬底进行表面蚀刻后的结构示意图；
图7为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中形成源区后的结构示意图；
图8为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中形成外延层、隔离层、介电层的后结构示意图。
图9为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中形成导电层后的结构示意图；
图10为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中移除参考面以上的导电层，介电层及隔离层后的结构示意图；
图11为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中设置第二隔离层后的结构示意图；
图12为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中形成漏区后的结构示意图；
图13为本发明一较佳实施方式的隧穿场效应晶体管的制备流程中形成电极后的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请一并参阅图1和图2，图1为本发明一较佳实施方式的隧穿场效应晶体管的剖视图。图2为本发明一较佳实施方式的隧穿场效应晶体管的俯视图。所述隧穿场效应晶体管1包括第一掺杂类型衬底10、源区20、外延层30、栅介质层40、栅极区50、漏区60及沟道70。所述第一掺杂类型衬底10支撑所述源区20、所述外延层30、所述栅介质层40、所述栅极区50、所述漏区60及所述沟道70。换句话说，所述源区20、所述外延层30、所述栅介质层40、所述栅极50、所述漏区60及所述沟道70直接或间接设置在所述第一掺杂类型衬底10上。所述沟道70凸出设置于所述第一掺杂类型衬底10的中部。所述源区20设置于所述第一掺杂类型衬底10上，且围绕所述沟道70设置。所述外延层30层叠设置于所述源区20上，且围绕所述沟道70设置。所述栅介质层40设置于所述外延层30上，且围绕所述沟道设置。所述栅极区50围绕所述沟道70设置，且通过所述外延层30设置于所述源区20上。所述漏区60设置于所述沟道70远离所述衬底10的端部。
在本实施方式中，所述第一掺杂类型衬底10可以为硅(Si)衬底。在其他实施方式中，所述第一掺杂类型衬底10也可以为锗(Ge)或硅锗、镓砷等II-IV族、或III-V族、或IV-IV族的二元或三元化合物半导体、绝缘衬底上的硅(Siliconon Insulator,SOI)、或者绝缘衬底上的锗中的任意一种。
在一实施方式中，所述沟道70的材质与所述第一掺杂类型衬底10的材质相同。所述沟道70可由以下方式形成：可对一厚度较厚的衬底的边缘进行蚀刻而得到本发明的第一掺杂类型衬底10及凸出设置于所述第一掺杂类型衬底10中部的所述沟道70。具体地，可对一厚度较厚的衬底的一表面的中部设置一掩膜层(hard mask)，再对设置掩膜层的所述衬底的表面进行蚀刻。由于掩膜层具有保护其所覆盖的衬底的表面区域不被蚀刻的作用，因此，对所述设置掩膜层的衬底的表面进行蚀刻时，所述衬底被所述掩膜层覆盖的表面及所述表面以下的部分不会被蚀刻掉，而未覆盖掩膜层的衬底的表面则由于没有保护而被逐渐蚀刻掉，从而形成了第一掺杂类型衬底10及凸出设置于所述第一掺杂类型衬底10中部的所述沟道70。可以理解地，在其他实施方式中，可对一厚度较厚的衬底的一表面涂布光刻胶，对所述光刻胶图案化，在所述衬底的表面定义出所述需要蚀刻掉的区域及不需要蚀刻掉的区域。再对所述衬底的表面进行蚀刻，以形成第一掺杂类型衬底10及凸出设置于所述第一掺杂类型衬底10表面中部的所述沟道70。所述第一掺杂类型衬底10可为但不仅限于具有一定厚度的长方体(如图2所示)。所述掩膜层的材料可以为但不局限于Si3N4。在一实施方式中，所述沟道70的宽度的数量级为纳米级别。
在一实施方式中，所述源区20也可由以下方式形成：对所述第一掺杂类型衬底10设置所述沟道70的表面进行第二掺杂类型离子掺杂而形成所述源区20。所述源区20覆盖所述第一掺杂类型衬底10，围绕所述沟道70的周围设置。所述源区20及所述沟道70完全覆盖所述第一掺杂类型衬底10的一个表面。所述源区20在垂直所述第一掺杂类型衬底10方向上的高度小于所述沟道70在同方向上的高度。
所述外延层30设置在所述源区20上，围绕所述沟道70设置。在本实施方式中，所述外延层30与所述源区20层叠设置，且所述外延层30覆盖部分所述源区20。在所述外延层30与所述源区20的层叠部分，所述外延层30与所述源区20紧密接触。在本实施方式中，所述外延层30及所述源区20之间的接触面均为平面。在其他实施方式中，所述外延层30及所述源区20之间的接触面也可为非平面，所述外延层30与所述源区20之间的接触面形状互补，以使得所述外延层30与所述源区20紧密接触，从而增大了所述外延层30与所述源区20之间的接触面积。即增大了所述外延层30与所述源区20之间发生隧穿时的隧穿面积，以提高隧穿电流。所述外延层30为与所述源区20不同掺杂类型的半导体材料，比如，所述外延层30的材料可以为但不仅限于Si、Ge、III-V族化合物等。
所述栅介质层40包括第一部分41及与所述第一部分41连接的第二部分42。所述第一部分41设置在所述外延层30上，且与所述沟道70直接连接。即，所述第一部分41的内表面环绕所述沟道70的外表面且所述第一部分41的内表面与所述沟道70的外表面紧密接触。在本实施方式中，所述第一部分41的远离所述第二部分42的端面低于所述沟道70远离所述第一掺杂类型衬底10的端面。所述第二部分42设置在所述外延层30上，且所述第二部分42的一端连接所述第一部分41的一端。所述第二部分42大致垂直所述第一部分41，从剖面图上来看，所述第一部分41及所述第二部分42形成“L”形。
所述栅极区50收容于所述第一部分41及所述第二部分42形成的空间内，具体地，所述栅极区50层叠设置在所述第一部分41上，且所述栅极区50的一端环绕所述第二部分42。在本实施方式中，所述栅极区50的下表面覆盖在所述第一部分41的表面，所述栅极区50的上表面(远离所述第一部分41的表面)与所述第二部分42未与所述第一部分41连接的一个端面平齐。
所述漏区60设置在所述沟道70远离所述第一掺杂类型衬底10的端部。在一实施方式中，所述漏区60也可由所述沟道70远离所述第一掺杂类型衬底10的端部进行第一掺杂类型离子掺杂而形成。
所述隧穿场效应晶体管1还包括电极90。所述电极90对应连接所述源区20、漏区60及栅极区50。为了方便描述，连接所述源区20、所述漏区60及所述栅极区50的电极分别命名为源极91、漏极92及栅极93。所述源极91、漏极92及栅极93分别用于接收电压信号，并将接收到的电压信号分别传递至所述源区20、所述漏区60及所述栅极区50。所述源极91、漏极92及栅极93也作为所述隧穿场效应晶体管1的三个引脚，以与其他器件的相应引脚电连接。
所述隧穿场效应晶体管1还包括第一隔离层80，所述第一隔离层80设置于所述源区20上，所述第一隔离层80上形成有第一贯孔81。所述隧穿场效应晶体管1还包括第二隔离层100，所述第二隔离层100设置于所述第一隔离层80及所述栅极区50上。所述第二隔离层100形成有对应所述第一贯孔81的第二贯孔101及对应所述栅极区50的第三贯孔102。在本实施方式中，所述第一隔离层80设置在所述源区20未覆盖所述外延层30的表面，所述第二隔离层100覆盖所述第一隔离层80且覆盖所述栅极区50。所述第一隔离层80及所述第二隔离层100可以为氧化物保护层，比如二氧化硅(SiO2)。所述第二隔离层100用于隔离所述栅极区50与外界之间的接触，起到保护所述栅极区50的作用。所述第二贯孔101的一端连接所述第一贯孔81的一端，使得所述第二贯孔101与所述第一贯孔81形成一个联通的孔，以使所述源极91穿过所述第二贯孔101及所述第一贯孔81与所述源区20接触，以将所述源极91接收到的电信号加载至所述源区20。在本实施方式中，所述第一贯孔81的中心线与所述第二贯孔101的中心线重合，以方便所述源极91填充所述第一贯孔20及所述第二贯孔101与所述源区20接触。在本实施方式中，所述源极91一端与所述源区20连接，另一端凸出于所述第二隔离层100。所述漏极92包覆所述漏区60且与所述漏区60连接，以将所述漏极92接收的电信号加载至所述漏区60。所述栅极93穿过所述第三贯孔102与所述栅极区50连接，以将所述栅极93接收的电信号加载至所述栅极区50。所述栅极93一端与所述栅极区50连接，另一端凸出于所述第二隔离层100。所述源极91及所述栅极93的这种结构以使得所述源极91及所述栅极93方便接收电压信号，或与其他器件电连接。
在其他实施方式中，所述隧穿场效应晶体管1中也包括第一隔离层及第二隔离层，但是所述第一隔离层及第二隔离层的设置与前述实施方式稍微不同。具体地，所述第一隔离层设置于所述源区上。所述第一隔离层形成有第一贯孔，所述源极通过所述第一贯孔以连接所述源区。具体地，在本实施方式中，所述第一隔离层设置在所述源区未覆盖所述外延层的表面，且所述源极穿过所述第一贯孔，一端与所述源区连接，另一端凸出于所述第一隔离层。所述第二隔离层仅仅覆盖所述栅极区。所述第一隔离层及所述第二隔离层可为氧化物保护层，比如SiO2。所述第二隔离层用于隔离所述栅极区与外界之间的接触，起到保护所述栅极区的作用。所述第二隔离层形成有第二贯孔，以使得所述栅极穿过所述第二贯孔以连接所述栅极区。所述漏极包覆所述漏区且与所述漏区连接，以将所述漏极接收的电信号加载至所述漏区。所述栅极一端与所述栅极区连接，另一端凸出于所述第二隔离层。所述源极及所述栅极的这种结构以使得所述源极及所述栅极方便接收电信号，或与其他器件电连接。
优选地，所述隧穿场效应晶体管1还包括第一欧姆接触层(图未示)，所述第一欧姆接触层设置在所述源极91与所述源区20之间，所述源极91通过所述第一欧姆接触层与所述源区20连接，以减小所述源极91与所述源区20之间的接触电阻。
优选地，所述隧穿场效应晶体管1还包括第二欧姆接触层(图未示)，所述第二欧姆接触层设置在所述栅极93与所述栅极区50之间，所述栅极93通过所述第二欧姆接触层与所述栅极区50连接，以减小所述栅极93与所述栅极区50之间的接触电阻。
优选地，所述隧穿场效应晶体管1还包括第三欧姆接触层(图未示)，所述第三欧姆接触层设置在所述漏极92与所述漏区60之间，所述漏极92通过所述第三欧姆接触层与所述漏区60连接，以减小所述漏极92与所述漏区60之间的接触电阻。
在一实施方式中，所述第一掺杂类型为P型，所述第二掺杂类型为N型。在另一实施方式中，所述第一掺杂类型为N型，第二掺杂类型为P型。这里，所述P型离子可以包括硼离子、或镓离子、或铟离子中的至少一种；所述N型离子可以包括磷离子、或砷离子中的至少一种。当所述第一掺杂类型为P型，第二掺杂类型为N型时，即，所述源区20掺杂了N型离子，漏区60掺杂了P型离子，此时，所述隧穿场效应晶体管1为P型隧穿场效应晶体管(PTFET)。当所述第一掺杂类型为N型，第二掺杂类型为P型时，即所述源区20掺杂了P型离子，漏区60掺杂了N型离子，此时，所述隧穿场效应晶体管1为N型隧穿场效应晶体管(NTFET)。对PTFET而言，所述漏区60工作时加载的电压信号为负向偏置电压，所述源区20工作时加载的电压信号为正向偏置电压。对NTFET而言，所述漏区60工作时加载的电压信号为正向偏置电压，所述源区20工作时加载的电压信号为负向偏置电压信号。
在此，以所述隧穿场效应晶体管1为NTFET为例对所述隧穿场效应晶体管1的工作原理进行说明。
当所述栅极区50没有加载电压信号时，所述隧穿场效应晶体管1处于关闭状态。当所述栅极区50加载电信号时，在栅极区50加载的电信号的作用下，所述源区20的价带和所述外延层30的导带之间存在能带差，这样，所述源区20的价带中的电子便会隧穿至所述外延层30的导带中，从而形成了隧穿电流。所述源区20与所述外延层30形成了隧穿结。本发明中，由于所述源区20与所述外延层30层叠设置，因此，所述源区20的价带中的电子隧穿至所外延层30的导带中的隧穿方向为竖直方向。此时，发生隧穿的电子集中在所述栅介质层40与所述外延层30的接触面上，在所述源区20加载的电压信号及所述漏区60加载的电压信号的作用下，这些发生隧穿的电子便会流向所述漏区60，从而形成了漏极电流，即所述NTFET的工作电流。
需要说明的是，由于在本发明中，由于所述栅极区50层叠设置在所述栅介质层40及所述外延层30上，所述栅极区50加载的电信号的电场的方向为竖直方向。由此可见，所述栅极区50加载的电信号的电场方向与所述电子的隧穿方向一致，即为线隧穿机制。因此，所述源区20的价带中的电子隧穿至所述外延层30的导带时的隧穿效率较高，可以产生较高的开态电流和陡直的亚阈值摆幅(远小于60mV/dec)。同时，由于漏区60位于所述沟道70的端部，距离所述源区20及所述外延层30较远，因此，所述漏区60上加载的电信号对所述源区20及所述外延层30形成的隧穿结的影响较弱，从而改善了所述隧穿场效应晶体管1的亚阈值摆幅。
此外，由于所述漏区60与所述栅极区50之间存在一定的距离，当所述栅极区50没有加载电压信号时，所述隧穿场效应晶体管1处于关闭状态时，并且，由于所述栅极区50环绕所述沟道70，所述隧穿场效应晶体管1的泄露电流较小。
下面结合图1及图2对本发明一实施方式中隧穿场效应晶体管的制备流程进行介绍。请一并参阅图3及图4至图13。图3本发明一较佳实施方式的隧穿场效应晶体管的制备流程图。可以理解地，本实施例中包含的部分步骤也可以省略，其他步骤也可以根据需要增加。可以理解地，在其他实施方式中，以下多个步骤可合并成一个步骤，或者一个步骤可拆分成多个步骤，步骤之间的顺序可以根据需要进行调整。所述隧穿场效应晶体管1的制备流程包括以下步骤。
步骤S201，提供第一掺杂类型衬底10，如图4所示。在本实施方式中，所述第一掺杂类型衬底10可以为Si衬底。在其他实施方式中，所述第一掺杂类型衬底10也可以为锗(Ge)或硅锗、镓砷等II-IV族、或III-V族、或IV-IV族的二元或三元化合物半导体、绝缘衬底上的硅(Silicon on Insulator,SOI)、或者绝缘衬底上的锗中的任意一种。
步骤S202，形成凸设于所述第一掺杂类型衬底10中部的沟道70。在一实施方式中，所述沟道70的材质与所述第一掺杂类型衬底10的材质相同。
在本步骤中，所述沟道70可以由以下方式形成：对一厚度较厚的衬底边缘进行蚀刻而得到本发明的第一掺杂类型衬底及凸出设置于所述第一掺杂类型衬底中部的所述沟道70。具体地，请参阅图5，对一厚度较厚的衬底a的一表面的中部设置一掩膜层b。请一并参阅图6，对表面的中部设置掩膜层b的所述衬底a的表面进行蚀刻，从而形成所述第一掺杂类型衬底10及凸出设置于所述第一掺杂类型衬底10中部的所述沟道70。由于所述掩膜层b具有保护其覆盖的衬底a的表面区域不被蚀刻的作用，因此，对所述设置掩膜层b的衬底a的表面进行蚀刻时，所述衬底a被所述掩膜层覆盖的表面及所述表面以下的区域不被蚀刻掉，而未覆盖所述掩膜层b的衬底的表面则由于没有保护而被逐渐蚀刻掉，从而形成了所述第一掺杂类型衬底10及凸出设置于所述第一掺杂类型衬底10表面中部的所述沟道70。所述掩膜层b的材料可以为但不局限于Si3N4。
步骤S203，在所述第一掺杂类型衬底上10，且围绕所述沟道70形成源区20。
请一并参阅图7，所述源区20可由以下方式形成：对所述第一衬底10设置所述沟道70的表面进行第二掺杂类型离子掺杂而形成所述源区20。所述源区20覆盖所述第一掺杂类型衬底10，围绕所述沟道70的周围设置，且所述源区20的内表面与所述沟道70的外表面接触。所述源区20及所述沟道70完全覆盖所述第一掺杂类型衬底10的一个表面。所述源区20在垂直所述第一掺杂类型衬底10方向上的高度小于所述沟道70在同方向上的高度。
步骤S204，围绕所述沟道70且在所述源区20远离所述第一掺杂类型衬底10的部分表面依次形成所述外延层30及栅介质层40。
在本实施方式中，所述外延层30与所述源区20层叠设置，且所述外延层30部分覆盖所述源区20。在所述外延层30与所述源区20的层叠部分，所述外延层30与所述源区20紧密接触。在本实施方式中，所述外延层30及所述源区20之间的接触面均为平面。在其他实施方式中，所述外延层30及所述源区20之间的接触面也可为非平面，所述外延层30与所述源区20之间的接触面形状互补，以使得所述外延层30与所述源区20紧密接触，从而增大了所述外延层30与所述源区20之间的接触面积。即增大了所述外延层30与所述源区20之间发生隧穿时的隧穿面积，以提高隧穿电流。所述外延层30为与所述源区20不同掺杂类型的半导体材料，比如，所述外延层30的材料可以为但不仅限于Si、Ge、III-V族化合物等。
所述栅介质层40包括第一部分41及与所述第一部分41连接的第二部分42。所述第一部分41设置在所述外延层30上，且与所述沟道70直接连接。即，所述第一部分41的内表面环绕所述沟道70的外表面且所述第一部分41的内表面与所述沟道70的外表面紧密接触。在本实施方式中，所述第一部分41的远离所述第二部分42的端面低于所述沟道70远离所述第一掺杂类型衬底10的端面。所述第二部分42设置在所述外延层30上，且所述第二部分42的一端连接所述第一部分41的一端。所述第二部分42大致垂直所述第一部分41，从剖面图上来看，所述第一部分41及所述第二部分42形成“L”形。
步骤S205，围绕所述沟道70且在所述栅介质层40上形成栅极区50。
所述栅极区50收容于所述第一部分41及所述第二部分42形成的空间内，具体地，所述栅极区50层叠设置在所述第二部分42上，且所述栅极区50的一端环绕所述第一部分41。在本实施方式中，所述栅极区50的下表面覆盖在所述第二部分42的表面，所述栅极区50的上表面(远离所述第二部分42的表面)与所述第一部分41未与所述第二部分42连接的一个端面平齐。
具体地，请一并参阅图8至图10，在所述外延层30、所述栅介质层40及所述栅极区50的形成可通过以下子步骤实现。可以理解地，本实施例中包含的部分步骤也可以省略，其他步骤也可以根据需要增加。可以理解地，在其他实施方式中，以下多个步骤可合并成一个步骤，或者一个步骤可拆分成多个步骤，步骤之间的顺序可以根据需要进行调整。
步骤(I)，围绕所述沟道70且在源区20远离所述第一衬底10的部分表面形成外延层30。具体地，所述外延层30的形成可用外延的方式形成，比如化学气相沉积(Chemical Vapor Deposition，CVD)技术，分子束外延(Molecular beamepitaxy，MBE)技术。所述外延层30的材料可以为但不仅限于Si，Ge，III-V族等半导体材料。
步骤(II)，在源区20未覆盖所述外延层30的表面形成一隔离层c。所述隔离层c覆盖所述源区20未覆盖所述外延层30的表面。
步骤(III)，在所述外延层30、所述沟道70未被覆盖的外表面及所述掩膜层a未被覆盖的外表面覆盖一层介电层d。所述介电层d的材料可以为但不仅限于Si3N4，SiO2，或高K材料。
步骤(IV)，在所述介质层d的表面覆盖一层导电层e，所述导电层e包括设置在所述介电层d上且与所述外延层30层叠对应的第一子导电层e1，所述第一子导电层e1包括远离所述介电层d及所述外延层30的参考面e11。所述导电层e的材料可以为但不仅限于多晶硅，金属等。
步骤(V)，以所述参考面e11为参考，移除所述参考面e11以上的导电层e，介电层d以及隔离层c。从而形成如图10所示的结构，留下来的介电层d即为栅介电层40，留下来的导电层e即为栅极区50，留下的隔离层c即为第一隔离层80。具体地，在此步骤中，先利用平整化工艺将所述参考面e11为参考，移除所述参考面e11以上的导电层e及隔离层c。接着，再利用回刻工艺，将所述参考面e11以上的所述介电层d刻掉，露出部分沟道70及掩膜层a。接着，在所述第一隔离层80上开设对应所述源区20的第一贯孔81。
步骤S206，在所述沟道70远离所述第一掺杂类型衬底10的端部形成漏区60。具体地，在此步骤中，所述漏区60的形成过程可以为：移除所述掩膜层a，对所述沟道70远离所述第一掺杂类型衬底10的端部进行部分第一掺杂类型掺杂以形成所述漏区60。
优选地，在所述步骤S205之后，在步骤S206之前，所述隧穿场效应晶体管的制备流程还包括：
在所述栅极区50上形成开设有第二贯孔101及第三贯孔102的第二隔离层100，所述第二隔离层100覆盖所述第一隔离层80及所述栅极区50。所述第二隔离层100用于隔离所述栅极区50与外界之间的接触，起到保护所述栅极区50的作用。所述第二贯孔101一端连接所述第一贯孔81的一端，使得所述第二贯孔101与所述第一贯孔81形成一个联通的孔。在本实施方式中，所述第一贯孔81的中心线与所述第二贯孔101的中心线重合。所述第三贯孔102对应所述栅极区50设置。
步骤S207，对应所述源区20、所述漏区60及所述栅极区50分别形成源极91、漏极92及栅极93。所述源极91穿过所述第一贯孔81及所述第二贯孔101连接所述源区20，所述栅极93穿过所述第三贯孔102连接所述栅极区50。所述漏极92连接所述漏区60。
在其他实施方式中，所述第二隔离层仅仅覆盖所述栅极区，此时，所述第二隔离层对应所述栅极区开设第二贯孔。所述源极穿过所述第一贯孔连接所述源区，所述栅极穿过所述第二贯孔连接所述栅极区。
优选地，所述隧穿场效应晶体管1的制备方法还包括：
形成第一欧姆接触层(图未示)，所述第一欧姆接触层设置在所述源极91与所述源区20之间，所述源极91通过所述第一欧姆接触层与所述源区20连接，以减小所述源极91与所述源区20之间的接触电阻。
优选地，所述隧穿场效应晶体管1的制备方法还包括：
形成第二欧姆接触层(图未示)，所述第二欧姆接触层设置在所述栅极93与所述栅极区50之间，所述栅极93通过所述第二欧姆接触层与所述栅极区50连接，以减小所述栅极93与所述栅极区50之间的接触电阻。
优选地，所述隧穿场效应晶体管1的制备方法还包括：
形成第三欧姆接触层(图未示)，所述第三欧姆接触层设置在所述漏极92与所述漏区60之间，所述漏极92通过所述第三欧姆接触层与所述漏区60连接，以减小所述漏极92与所述漏区60之间的接触电阻。
相较于现有技术，本发明隧穿场效应晶体管1中，由于所述栅极区50层叠设置在所述栅介质层40及所述外延层30上，当所述栅极区50加载电信号时，所述栅极区50加载的电信号的电场的方向为竖直方向。由此可见，所述栅极区50加载的电信号的电场方向与所述电子的隧穿方向一致，即为线隧穿机制。因此，所述源区20的价带中的电子隧穿至所述外延层30的导带时的隧穿效率较高，可以产生较高的开态电流和陡直的亚阈值摆幅(远小于60mV/dec)。同时，由于漏区60位于所述沟道70的端部，距离所述源区20及所述外延层30较远，因此，所述漏区60上加载的电信号对所述源区20及所述外延层30形成的隧穿结的影响较弱，从而改善了所述隧穿场效应晶体管1的亚阈值摆幅。且所述栅极区50、栅介质层40及外延层30依次层叠，从而减小了第一掺杂类型衬底10的使用面积，提高了集成度。
进一步地，本发明隧穿场效应晶体管1采用垂直于所述第一掺杂类型衬底10表面中部的沟道70，在沟道70远离所述第一掺杂类型衬底10的端部设置漏区60，进一步减小了第一掺杂类型衬底10的使用面积，提高了集成度。
再进一步地，由于本发明隧穿场效应晶体管1的漏区60和栅极区50之间不存在重叠区域且所述栅极区50环绕所述沟道70，因此，所述隧穿场效应晶体管1的泄露电流更小。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (19)

1.一种隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管包括：
第一掺杂类型衬底；
沟道，凸出设置于所述第一掺杂类型衬底中部；
源区，设置于所述第一掺杂类型衬底上，且围绕所述沟道设置；
外延层，设置于所述源区上，围绕所述沟道设置；
栅介质层，设置于所述外延层上，且围绕所述沟道设置；
栅极区，设置于所述栅介质层上；以及
漏区，设置在所述沟道远离所述衬底的端部。
2.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：
电极，所述电极对应连接所述源区、漏区及栅极区，以形成所述源极、漏极及栅极。
3.如权利要求2所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：
第一隔离层，设置于所述源区上，所述第一隔离层形成有第一贯孔，所述源极穿过所述第一贯孔以连接所述源区；
第二隔离层，设置于所述栅极区上，所述第二隔离层形成有第二贯孔，所述栅极穿过所述第二贯孔以连接所述栅极区。
4.如权利要求2所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：
第一隔离层，设置于所述源区上，所述第一隔离层形成有第一贯孔；
第二隔离层，设置于所述第一隔离层及所述栅极区上，所述第二隔离层形成有对应所述第一贯孔的第二贯孔以及对应所述栅极区的第三贯孔；
所述源极穿过所述第一贯孔及所述第二贯孔连接所述源区，所述栅极穿过所述第三贯孔连接所述栅极区。
5.如权利要求2至4任意一项所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：
第一欧姆接触层，所述源极通过所述第一欧姆接触层与所述源区连接。
6.如权利要求2至5任意一项所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：
第二欧姆接触层，所述栅极通过所述第二欧姆接触层与所述栅极区连接。
7.如权利要求1至6任意一项所述的隧穿场效应晶体管，其特征在于，所述栅介质层包括第一部分及与所述第一部分连接的第二部分，所述第一部分设置于所述外延层上且环绕所述沟道设置且与所述沟道连接，所述第二部分设置于所述外延层上且所述第二部分的一端连接所述第一部分的一端。
8.如权利要求7所述的隧穿场效应晶体管，其特征在于，所述栅极区设置于所述第二部分上且所述栅极区一端环绕所述第一部分。
9.如权利要求1至8任意一项所述的隧穿场效应晶体管，其特征在于，所述源区为由所述第一掺杂类型衬底进行第二掺杂类型离子掺杂而形成，所述漏区由所述沟道进行第一掺杂类型离子掺杂而形成。
10.如权利要求9所述的隧穿场效应晶体管，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型；或者所述第一掺杂类型为N型，所述第二掺杂类型为P型。
11.一种隧穿场效应晶体管的制备方法，其特征在于，所述隧穿场效应晶体管的制备方法包括：
提供第一掺杂类型衬底；
形成凸出设置于所述第一掺杂类型衬底中部的沟道；
在所述第一掺杂类型衬底上，且围绕所述沟道形成源区；
围绕所述沟道且在源区远离所述第一掺杂类型衬底的部分表面依次形成外延层及栅介质层；
围绕所述沟道且在所述栅介质层上形成栅极区；以及
在所述沟道远离所述第一掺杂类型衬底的端部形成漏区。
12.如权利要求11所述的隧穿场效应晶体管的制备方法，其特征在于，所述隧穿场效应晶体管的制备方法还包括：
对应所述源区、漏区及栅极区分别形成与源极、漏极及栅极，所述源极、所述漏极及所述栅极分别与所述源区、漏区及栅极区连接。
13.如权利要求12所述的隧穿场效应晶体管的制备方法，其特征在于，在所述“对应所述源区、漏区及栅极区分别形成与源极、漏极及栅极，所述源极、所述漏极及所述栅极分别与所述源区、漏区及栅极区连接”步骤之前，所述隧穿场效应晶体管的制备方法还包括：
在源区未形成所述外延层及栅介质层的表面形成开设有第一贯孔的第一隔离层；
在所述栅极区上形成开设有第二贯孔的第二隔离层；所述源极穿过所述第一贯孔与所述源区连接，所述栅极穿过所述第二贯孔与所述栅极区连接。
14.如权利要求12所述的隧穿场效应晶体管的制备方法，其特征在于，在所述“对应所述源区、漏区及栅极区分别形成与源极、漏极及栅极，所述源极、所述漏极及所述栅极分别与所述源区、漏区及栅极区连接”步骤之前，所述隧穿场效应晶体管的制备方法还包括：
在源区未形成所述外延层及所述栅介质层的表面形成开设有第一贯孔的第一隔离层；
在所述第一隔离层及所述栅极区形成开设有第二贯孔及第三贯孔的第二隔离层，所述第二贯孔连通所述第一贯孔，所述第三贯孔连接所述栅极区；
所述源极穿过所述第一贯孔及所述第二贯孔连接所述源区，所述栅极穿过所述第三贯孔连接所述栅极区。
15.如权利要求12-14任意一项所述的隧穿场效应晶体管的制备方法，其特征在于，所述隧穿场效应晶体管的制备方法还包括：
形成第一欧姆接触层，以使所述源极通过所述第一欧姆接触层与所述源区连接。
16.如权利要求12-15任意一项所述的隧穿场效应晶体管的制备方法，其特征在于，所述隧穿场效应晶体管的制备方法还包括：
形成第二欧姆接触层，以使所述栅极通过所述第二欧姆接触层与所述栅极区连接。
17.如权利要求11至16任意一项所述的隧穿场效应晶体管的制备方法，其特征在于，在所述“提供第一掺杂类型衬底”步骤及所述“形成凸设于所述第一掺杂类型衬底中部的沟道”步骤之间，所述隧穿场效应晶体管的制备方法还包括：
在所述第一掺杂类型衬底表面的中部形成掩膜层，所述掩膜层用于保护所述被其覆盖的第一掺杂类型衬底的表面；
所述“形成凸出设置于所述第一掺杂类型衬底中部的沟道”步骤包括：
对表面的中部覆盖掩膜层的第一掺杂类型衬底的表面进行蚀刻，以形成凸出设置于所述第一掺杂类型衬底中部的沟道。
18.如权利要求11至17任意一项所述的隧穿场效应晶体管的制备方法，其特征在于，所述“围绕所述沟道且在源区远离所述第一掺杂类型衬底的部分表面依次形成外延层及栅介质层”步骤包括：
围绕所述沟道且在源区远离所述第一掺杂类型衬底的部分表面形成所述外延层；
形成覆盖所述外延层，所述沟道表面及所述掩膜层表面的介电层；
所述“围绕所述沟道且在所述栅介质层上形成所述栅极区”步骤包括：
覆盖所述介电层形成导电层，所述导电层包括设置在所述介电层上且与所述外延层层叠对应的第一子导电层，所述第一子导电层包括远离所述介电层及所述外延层的参考面；
移除所述参考面以上的导电层，介电层，以及隔离层；剩余的导电层即为栅极区，剩余的介电层即为栅介电层。
19.如权利要求17或18所述的隧穿场效应晶体管的制备方法，其特征在于，在所述“对所述沟道远离所述衬底的端部进行第一掺杂类型掺杂以形成漏区”步骤之前，所述隧穿场效应晶体管的制备方法还包括：
移除所述掩膜层。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576719A (zh) * 2014-12-03 2015-04-29 华为技术有限公司 隧穿场效应晶体管及其制备方法
WO2016008326A1 (zh) * 2014-07-15 2016-01-21 华为技术有限公司 隧穿场效应晶体管及隧穿场效应晶体管的制备方法
WO2016070592A1 (zh) * 2014-11-07 2016-05-12 华为技术有限公司 一种互补隧穿场效应晶体管及其制作方法
WO2018032407A1 (zh) * 2016-08-17 2018-02-22 华为技术有限公司 存储装置及其制作方法、数据读写方法
US9947586B2 (en) 2016-02-12 2018-04-17 International Business Machines Corporation Tunneling fin type field effect transistor with epitaxial source and drain regions
WO2018107375A1 (zh) * 2016-12-14 2018-06-21 华为技术有限公司 一种半导体制作方法及其设备
WO2018157319A1 (zh) * 2017-02-28 2018-09-07 华为技术有限公司 隧穿场效应晶体管及其制造方法
WO2018170770A1 (zh) * 2017-03-22 2018-09-27 华为技术有限公司 隧穿场效应晶体管及其制作方法
CN109429526A (zh) * 2017-06-30 2019-03-05 华为技术有限公司 一种隧穿场效应晶体管及其制备方法
CN109643655A (zh) * 2016-11-24 2019-04-16 华为技术有限公司 场效应晶体管制造方法及场效应晶体管

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164057B1 (en) * 2017-06-02 2018-12-25 Samsung Electronics Co., Ltd. Vertical tunneling field effect transistor and method for manufacturing the same
CN112397581B (zh) * 2020-11-18 2022-06-10 光华临港工程应用技术研发(上海)有限公司 隧道场效应晶体管及其制作方法
CN113224169B (zh) * 2021-05-07 2023-02-07 电子科技大学 一种折叠栅氧化镓基场效应晶体管

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法
CN101635309A (zh) * 2008-07-25 2010-01-27 海力士半导体有限公司 环绕栅极型半导体器件及其制造方法
CN102104027A (zh) * 2010-12-17 2011-06-22 复旦大学 一种在单块芯片上集成高性能器件与低功耗器件的制造方法
CN102468161A (zh) * 2010-10-29 2012-05-23 中国科学院微电子研究所 一种场效应晶体管的制备方法
CN103151391A (zh) * 2013-03-18 2013-06-12 北京大学 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法
US20140021532A1 (en) * 2012-07-19 2014-01-23 Taiwan Semiconductor Manufacturing Company Limited Vertical tunnel field effect transistor (fet)
US20140054549A1 (en) * 2012-08-23 2014-02-27 Sematech, Inc. Gated circuit structure with ultra-thin, epitaxially-grown tunnel and channel layer
CN103779418A (zh) * 2014-02-08 2014-05-07 华为技术有限公司 一种新型结构的遂穿场效应晶体管及其制备方法
US20140167146A1 (en) * 2012-12-17 2014-06-19 Kyungpook National University Industry-Academic Cooperation Foundation Tunneling field effect transistor and fabrication method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026509B2 (en) * 2008-12-30 2011-09-27 Intel Corporation Tunnel field effect transistor and method of manufacturing same
US8368127B2 (en) * 2009-10-08 2013-02-05 Globalfoundries Singapore Pte., Ltd. Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
CN103594376B (zh) * 2013-11-08 2016-02-17 北京大学 一种结调制型隧穿场效应晶体管及其制备方法
CN104134695A (zh) * 2014-07-15 2014-11-05 华为技术有限公司 隧穿场效应晶体管及隧穿场效应晶体管的制备方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法
CN101635309A (zh) * 2008-07-25 2010-01-27 海力士半导体有限公司 环绕栅极型半导体器件及其制造方法
CN102468161A (zh) * 2010-10-29 2012-05-23 中国科学院微电子研究所 一种场效应晶体管的制备方法
CN102104027A (zh) * 2010-12-17 2011-06-22 复旦大学 一种在单块芯片上集成高性能器件与低功耗器件的制造方法
US20140021532A1 (en) * 2012-07-19 2014-01-23 Taiwan Semiconductor Manufacturing Company Limited Vertical tunnel field effect transistor (fet)
US20140054549A1 (en) * 2012-08-23 2014-02-27 Sematech, Inc. Gated circuit structure with ultra-thin, epitaxially-grown tunnel and channel layer
US20140167146A1 (en) * 2012-12-17 2014-06-19 Kyungpook National University Industry-Academic Cooperation Foundation Tunneling field effect transistor and fabrication method thereof
CN103151391A (zh) * 2013-03-18 2013-06-12 北京大学 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法
CN103779418A (zh) * 2014-02-08 2014-05-07 华为技术有限公司 一种新型结构的遂穿场效应晶体管及其制备方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016008326A1 (zh) * 2014-07-15 2016-01-21 华为技术有限公司 隧穿场效应晶体管及隧穿场效应晶体管的制备方法
WO2016070592A1 (zh) * 2014-11-07 2016-05-12 华为技术有限公司 一种互补隧穿场效应晶体管及其制作方法
US10141434B2 (en) 2014-11-07 2018-11-27 Huawei Technologies Co., Ltd. Complementary tunneling field effect transistor and manufacturing method therefor
CN104576719B (zh) * 2014-12-03 2017-11-24 华为技术有限公司 隧穿场效应晶体管及其制备方法
CN104576719A (zh) * 2014-12-03 2015-04-29 华为技术有限公司 隧穿场效应晶体管及其制备方法
US9947586B2 (en) 2016-02-12 2018-04-17 International Business Machines Corporation Tunneling fin type field effect transistor with epitaxial source and drain regions
WO2018032407A1 (zh) * 2016-08-17 2018-02-22 华为技术有限公司 存储装置及其制作方法、数据读写方法
CN108028271A (zh) * 2016-08-17 2018-05-11 华为技术有限公司 存储装置及其制作方法、数据读写方法
CN108028271B (zh) * 2016-08-17 2020-08-14 华为技术有限公司 存储装置及其制作方法、数据读写方法
CN109643655A (zh) * 2016-11-24 2019-04-16 华为技术有限公司 场效应晶体管制造方法及场效应晶体管
WO2018107375A1 (zh) * 2016-12-14 2018-06-21 华为技术有限公司 一种半导体制作方法及其设备
CN108780754A (zh) * 2016-12-14 2018-11-09 华为技术有限公司 一种半导体制作方法及其设备
WO2018157319A1 (zh) * 2017-02-28 2018-09-07 华为技术有限公司 隧穿场效应晶体管及其制造方法
WO2018170770A1 (zh) * 2017-03-22 2018-09-27 华为技术有限公司 隧穿场效应晶体管及其制作方法
CN109429526A (zh) * 2017-06-30 2019-03-05 华为技术有限公司 一种隧穿场效应晶体管及其制备方法
CN109429526B (zh) * 2017-06-30 2021-10-26 华为技术有限公司 一种隧穿场效应晶体管及其制备方法

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