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CN109429526B - 一种隧穿场效应晶体管及其制备方法 - Google Patents

一种隧穿场效应晶体管及其制备方法 Download PDF

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CN109429526B CN201780003485.1A CN201780003485A CN109429526B CN 109429526 B CN109429526 B CN 109429526B CN 201780003485 A CN201780003485 A CN 201780003485A CN 109429526 B CN109429526 B CN 109429526B
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Abstract

一种隧穿场效应晶体管及其制备方法，涉及场效应晶体管技术领域，可在线隧穿结构中，抑制点隧穿。隧穿场效应晶体管的制备方法包括：在衬底(10)上形成隔离结构(20)，隔离结构(20)定义出有源区(30)；形成第一介质层(41)和第一掩膜结构(50)；第一掩膜结构(50)包括外侧(51)和内层(52)，外层(51)包括第一侧壁(511)和硬掩膜(512)；对露出的有源区(30)进行工艺处理形成漏区(31)；使用第一填充物进行填充进行平坦化工艺，露出内层(52)，以去除内层(52)以及其覆盖的第一介质层(41)；对露出的有源区(30)进行工艺处理形成源区(32)；在源区(32)上形成第二介质层(42)，且第二介质层(42)的厚度小于第一介质层(41)的厚度；形成第二侧壁(513)，使用第二填充物进行填充进行平坦化工艺；去除第一侧壁(511)和第二侧壁(513)、露出的第二介质层(42)，以形成栅介质层(43)和栅极(70)。

Description

一种隧穿场效应晶体管及其制备方法
技术领域
本申请涉及场效应晶体管技术领域，尤其涉及一种隧穿场效应晶体管及其制备方法。
背景技术
隧穿场效应晶体管(Tunnel Field-Effect Transistor，简称TFET)中，载流子以带间隧穿的机制注入沟道中，可以实现比金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)更陡峭的电流随栅偏压的变化，具有低功耗、低亚阈值摆幅等特性。
一种TFET的结构，栅极和源区之间有较大的重叠区域，在栅极上施加一定的偏压时，带间隧穿发生在源区内垂直于栅极的方向(称之为线隧穿)，由于线隧穿的隧穿距离较小，可以实现较小的亚阈值摆幅和较大的隧穿电流。
然而，由于存在源区和沟道区之间的点隧穿，点隧穿比线隧穿更早开启，因而会使TFET的电流随栅偏压更缓慢的变化，即，使得TFET的亚阈值摆幅特性变差。
发明内容
本申请提供一种隧穿场效应晶体管及其制备方法，在线隧穿结构中，抑制点隧穿。
第一方面，提供一种隧穿场效应晶体管的制备方法，包括：在衬底上形成隔离结构，由隔离结构定义出有源区；在形成有隔离结构的衬底上形成第一介质层和覆盖第一介质层的第一掩膜结构；其中，第一介质层覆盖部分有源区；第一掩膜结构包括外层和内层，外层包括第一侧壁和硬掩膜；对露出的有源区进行工艺处理，形成漏区；使用第一填充物进行填充，并进行平坦化的工艺，露出内层；去除内层以及内层覆盖的第一介质层；对露出的有源区进行工艺处理，形成源区；在源区上形成第二介质层，且第二介质层的厚度小于第一介质层的厚度；形成第二侧壁，第二侧壁与第一侧壁接触，并使用第二填充物进行填充，进行平坦化的工艺；去除第一侧壁和第二侧壁，并去除露出的第二介质层，在去除第一侧壁、第二侧壁和第二介质层的区域，依次形成栅介质层和栅极；形成保护层，并在保护层上对应有源区形成第一电极、第二电极和第三电极；第一电极与栅极接触，第二电极和第三电极分别与漏区和源区接触。可使形成的隧穿场效应晶体管，其栅极与源区之间的介质层厚度小于栅极与沟道区之间介质层的厚度，基于此，可使隧穿场效应晶体管基于线隧穿机制工作，且需在较大的栅极偏压下，才能实现源区和沟道区之间的点隧穿，因而可以抑制点隧穿，改善亚阈值摆幅和泄漏电流特性，从而可使本申请的隧穿场效应晶体管具有较小的亚阈值摆幅和较大的隧穿电流。其中，栅极在去除第一侧壁和第二侧壁的区域形成，基于自对准方式，可避免栅极的位置通过光刻来决定，因而可减小工艺复杂度。
结合第一方面，在第一方面的第一种可能的实现方式中，在去除第二介质层之后，形成栅介质层之前，该方法还包括：在衬底表面外延生长一层外延层，外延层的材料与衬底的材料相同。可将隧穿限制在外延层中，减小隧穿距离，可进一步改善亚阈值摆幅和开态电流。
结合第一方面，在第一方面的第二种可能的实现方式中，第一介质层和第二介质的材料均为SiO2；内层的材料为多晶硅；外层和第二侧壁的材料均为Si3N4；第一填充物、第二填充物和保护层的材料均为SiO2。可简化工艺，降低成本。
结合第一方面，在第一方面的第三种可能的实现方式中，在衬底上形成隔离结构，包括：对衬底进行光刻、刻蚀工艺，形成浅沟槽；在浅沟槽中填充SiO2，形成隔离结构。
结合第一方面，在第一方面的第四种可能的实现方式中，在衬底上形成隔离结构之后，形成第一介质层和第一掩膜结构之前，该方法还包括：采用离子注入工艺，对有源区进行掺杂。
结合第一方面，在第一方面的第五种可能的实现方式中，在形成有隔离结构的衬底上第一介质层和覆盖第一介质层的第一掩膜结构，包括：在形成有隔离结构的衬底上形成第一介质薄膜，并在第一介质薄膜上依次沉积一层内层材料和一层硬掩模材料，采用光刻、刻蚀方法形成内层和位于内层上的硬掩膜；在形成内层和硬掩膜的衬底上，沉积硬掩模材料，采用各向异性刻蚀的方法形成第一侧壁；以由硬掩膜、第一侧壁和内层构成的第一掩膜结构为阻挡，对第一介质薄膜进行刻蚀，形成第一介质层。
结合第一方面，在第一方面的第六种可能的实现方式中，在N型和P型隧穿场效应晶体管同时制备的情况下，对露出的有源区进行工艺处理，形成漏区，包括：采用第一光刻胶图案覆盖除N型隧穿场效应晶体管的区域，对露出的有源区进行工艺处理，形成对应N型隧穿场效应晶体管的漏区，并去除第一光刻胶图案；采用第二光刻胶图案覆盖除P型隧穿场效应晶体管的区域，对露出的有源区进行工艺处理，形成对应P型隧穿场效应晶体管的漏区，并去除第二光刻胶图案；在N型和P型隧穿场效应晶体管同时制备的情况下，对露出的有源区进行工艺处理，形成源区，包括：采用第三光刻胶图案覆盖除N型隧穿场效应晶体管的区域，对露出的有源区进行工艺处理，形成对应N型隧穿场效应晶体管的源区，并去除第三光刻胶图案；采用第四光刻胶图案覆盖除P型隧穿场效应晶体管的区域，对露出的有源区进行工艺处理，形成对应P型隧穿场效应晶体管的源区，并去除第四光刻胶图案。
结合第一方面，在第一方面的第七种可能的实现方式中，平坦化工艺，包括化学机械抛光工艺。
结合第一方面、或第一方面的第六种可能的实现方式，在第一方面的第八种可能的实现方式中，对露出的有源区进行工艺处理，包括：对露出的有源区进行离子注入工艺或者先刻蚀再外延生长的工艺。
结合第一方面，在第一方面的第九种可能的实现方式中，衬底的材料为Si；基于此，在源区上形成第二介质层，包括：采用热氧化的方法在源区的表面形成第二介质层。
结合第一方面，在第一方面的第十种可能的实现方式中，形成第二侧壁，包括：在形成有第二介质层的衬底上，沉积侧壁材料，采用各向异性刻蚀的方法形成第二侧壁；其中，第二侧壁的材料与第一侧壁的材料相同。
结合第一方面，在第一方面的第十一种可能的实现方式中，形成保护层，包括：形成保护层薄膜，并进行化学机械抛光，使保护层薄膜的上表面平坦；采用光刻、刻蚀方法，形成露出漏区、源区和栅极的过孔，以使第一电极、第二电极和第三电极分别通过过孔与栅极、漏区和源区接触。
结合第一方面，在第一方面的第十二种可能的实现方式中，栅极为多层结构。多层结构的栅极在导电性、功函数以及可靠性等方面会进行优化，做到各项性能的兼顾。
第二方面，提供一种隧穿场效应晶体管的制备方法，包括：在衬底上形成隔离结构，由隔离结构定义出有源区；在形成有隔离结构的衬底上形成第一介质层和覆盖第一介质层的第二掩膜结构；其中，第一介质层覆盖部分有源区；对露出的有源区进行工艺处理，形成漏区；使用第一填充物进行填充，并进行平坦化工艺，露出第二掩膜结构，并去除第二掩膜结构；在去除第二掩膜结构的区域，形成第一侧壁，去除露出的第一介质层，并对去除第一介质层后露出的有源区进行工艺处理，形成源区；在源区上形成第二介质层，且第二介质层的厚度小于第一介质层的厚度；形成第二侧壁，第二侧壁与第一侧壁接触，并使用第二填充物进行填充，进行平坦化工艺，暴露第一侧壁和第二侧壁；去除第一侧壁和第二侧壁，并去除露出的第二介质层，在去除第一侧壁、第二侧壁和第二介质层的区域，依次形成栅介质层和栅极；形成保护层，并在保护层上对应有源区形成第一电极、第二电极和第三电极；第一电极与栅极接触，第二电极和第三电极分别与漏区和源区接触。可使形成的隧穿场效应晶体管，其栅极与源区之间的介质层厚度小于栅极与沟道区之间介质层的厚度，基于此，可使隧穿场效应晶体管基于线隧穿机制工作，且需在较大的栅极偏压下，才能实现源区和沟道区之间的点隧穿，因而可以抑制点隧穿，改善亚阈值摆幅和泄漏电流特性，从而可使本申请的隧穿场效应晶体管具有较小的亚阈值摆幅和较大的隧穿电流。其中，栅极在去除第一侧壁和第二侧壁的区域形成，基于自对准方式，可避免栅极的位置通过光刻来决定，因而可减小工艺复杂度。
结合第二方面，在第二方面的第一种可能的实现方式中，在去除第二介质层之后，形成栅介质层之前，该方法还包括：在衬底表面外延生长一层外延层，外延层的材料与衬底的材料相同。可将隧穿限制在外延层中，减小隧穿距离，可进一步改善亚阈值摆幅和开态电流。
第三方面，提供一种隧穿场效应晶体管，包括：衬底，衬底上具有隔离结构，并由隔离结构定义出有源区；有源区包括漏区、源区、以及位于漏区和源区之间的沟道区；介质层设置于有源区上方以及隔离结构上方，且沟道区上方的介质层厚度大于源区上方的介质层厚度；栅极和伪栅极，栅极设置于有源区的上方，伪栅极设置于隔离结构上方；填充层与栅极、伪栅极的上表面在同一平面上；保护层，设置于栅极、伪栅极和填充层上方；第一电极、第二电极和第三电极，设置于保护层上方，第一电极与栅极接触，第二电极和第三电极分别与漏区和源区接触。可使隧穿场效应晶体管基于线隧穿机制工作，且需在较大的栅极偏压下，才能实现源区和沟道区之间的点隧穿，因而可以抑制点隧穿，改善亚阈值摆幅和泄漏电流特性，从而可使本申请的隧穿场效应晶体管具有较小的亚阈值摆幅和较大的隧穿电流。
结合第三方面，在第一方面的第一种可能的实现方式中，介质层包括栅介质层；隧穿场效应晶体管还包括外延层，设置于源区上方且位于衬底与栅介质层之间。可将隧穿限制在外延层中，减小隧穿距离，可进一步改善亚阈值摆幅和开态电流。
附图说明
图1为本申请提供的一种制备TFET的流程示意图一；
图2为本申请提供的一种在衬底上形成隔离结构的示意图；
图3为在图2的基础上形成第一介质层和第一掩膜结构的示意图；
图4为在图3的基础上形成漏区的示意区；
图5为在图4的基础上进行第一填充物的填充以及平坦化工艺后的示意图；
图6为在图5的基础上去除内层以及内层覆盖的第一介质层的示意图；
图7为在图6的基础上形成源区的示意图；
图8为在图7的基础上在源区表面形成第二介质层的示意图；
图9为在图8的基础上形成第二侧壁，并进行第二填充物的填充以及平坦化工艺后的示意图；
图10a为在图9的基础上去除第一侧壁、第二侧壁以及第二介质层后的示意图；
图10b为在图10a的基础上形成栅介质的示意图；
图10c为在图10b的基础上形成栅极的示意图；
图11为本申请提供的一种TFET的结构示意图一；
图12为本申请提供的一种制备TFET的流程示意图二；
图13为在图10a的基础上形成外延层的示意图；
图14为本申请提供的一种TFET的结构示意图二；
图15a为在图2的基础上形成第一介质薄膜、并沉积一层内层材料和一层硬掩模材料后的示意图；
图15b为在图15a的基础上刻蚀形成内层和硬掩膜的示意图；
图15c为在图15b的基础上形成内层和外层的示意图；
图16为在图8的基础上在进行第二填充物的填充以及平坦化工艺之前，第二侧壁的示意图；
图17为本申请提供的一种制备TFET的流程示意图三；
图18在图2的基础上形成第一介质层和第二掩膜结构的示意图；
图19为在图18的基础上形成漏区的示意区；
图20为在图19的基础上进行第一填充物的填充以及平坦化工艺后露出第二掩膜结构的示意图；
图21a为在图20的基础上去除第二掩膜结构后的示意图；
图21b为在图21a的基础上制作第一侧壁、以第一侧壁为阻挡刻蚀第一介质层，然后形成源区的示意图；
图22为在图21b的基础上在源区表面形成第二介质层的示意图；
图23为在图22的基础上形成第二侧壁，并进行第二填充物的填充以及平坦化工艺后的示意图；
图24a为在图23的基础上去除第一侧壁、第二侧壁以及第二介质层后的示意图；
图24b为在图24a的基础上形成栅介质和栅极的示意图；
图25为本申请提供的一种TFET的结构示意图三；
图26为本申请提供的一种TFET的结构示意图四；
图27为本申请提供的一种制备TFET的流程示意图四。
附图标记：
10-衬底；20-隔离结构；30-有源区；31-漏区；32-源区；41-第一介质层；42-第二介质层；43-栅介质层；50-第一掩膜结构；51-外层；52-内层；53-第二掩膜结构；70-栅极；80-保护层；91-第一电极；92-第二电极；93-第三电极；100-外延层；511-第一侧壁；512-硬掩膜；513-第二侧壁。
具体实施方式
本申请提供一种TFET的制备方法，如图1所示，包括如下步骤：
S10、如图2所示，在衬底10上形成隔离结构20，由隔离结构20定义出有源区30。
其中，衬底10的材料例如可以为硅(Si)、锗(Ge)、III-V族化合物半导体材料等。
有源区30可以是掺杂的(如图2所示)，也可以是不掺杂的。后续步骤中的附图以有源区30是掺杂的进行示意。
在有源区30掺杂的情况下，针对N型隧穿场效应晶体管，其掺杂类型可以是P型浅掺杂；针对P型隧穿场效应晶体管，其掺杂类型可以是N型浅掺杂。
N型浅掺杂指的是掺入五价杂质元素(如磷、砷)且掺入的杂质剂量较低。P型浅掺杂指的是掺入三价杂质元素(如硼)且掺入的杂质剂量较低。
S11、如图3所示，在形成有隔离结构20的衬底10上形成第一介质层41和覆盖第一介质层41的第一掩膜结构50；其中，第一介质层41覆盖部分有源区30；第一掩膜结构50包括外层51和内层52，外层51包括第一侧壁511和硬掩膜512。
其中，第一介质层41的材料例如可以为二氧化硅(SiO2)。内层52的材料例如可以为多晶硅；外层51的材料例如可以为氮化硅(Si3N4)。
第一侧壁511位于内层52的侧面，硬掩膜512位于内层52的上方。
需要说明的是，未被第一介质层41覆盖的有源区30上表面的尺寸，应以待形成漏区所需的尺寸为准。
S12、如图4所示，对露出的有源区30进行工艺处理，形成漏区31。
S13、如图5所示，使用第一填充物进行填充，并进行平坦化的工艺，露出内层52。
使用第一填充物进行填充后，由于结构的表面不平坦，需采用平坦化的工艺方法使之平坦化。平坦化过程中会把硬掩膜512磨掉，以暴露出内层52。
其中，第一填充物的材料例如可以为SiO2。
S14、如图6所示，去除内层52以及内层52覆盖的第一介质层41。
其中，外层51与内层52和第一介质层41的材料应不相同，以保证在刻蚀去除内层52和第一介质层41时，第一侧壁511不受影响而被保留。
S15、如图7所示，对露出的有源区30进行工艺处理，形成源区32。
此处，需使位于有源区30的第一侧壁511的尺寸为沟道区的尺寸，从而使暴露出的区域为待形成源区32的区域。
S16、如图8所示，在源区32上形成第二介质层42，且第二介质层42的厚度小于第一介质层41的厚度。
其中，第二介质层42和第一介质层41的材料可以为同一种材料。
S17、如图9所示，形成第二侧壁513，第二侧壁513与第一侧壁511接触，并使用第二填充物进行填充，进行平坦化的工艺。
其中，第二侧壁513的材料可以与第一侧壁511的材料相同。第二填充物的材料可以与第一填充物的材料相同。
需要说明的是，由于第一侧壁511和第二侧壁513所在区域为后续形成栅极的区域，因此，对于第二侧壁513的尺寸应以待形成的栅极尺寸为准。
S18、如图10a所示，去除第一侧壁511和第二侧壁513，并去除露出的第二介质层42。
其中，第一介质层41和第二介质层42的材料相同，在去除第二介质层42后，第一介质层41的厚度也会降低。
由于在去除第一侧壁511和第二侧壁513的区域，去除第二介质层42后，第一介质层41仍保留部分厚度，当形成栅介质层43时，栅介质层43的厚度相等，因此，仍然可保证栅极70与源区32之间的介质层厚度小于栅极70与沟道区之间介质层的厚度。
需要说明的是，由于在形成第二介质层42之后，还经过了形成第二侧壁513、进行第二填充物的填充、以及去除第一侧壁511和第二侧壁513的工艺过程，会对源区32上的第二介质层42造成影响，从而影响TFET的性能，在该步骤中通过去除源区32上的第二介质层42，可避免此问题。
S19、如图10b和图10c所示，在去除第一侧壁511、第二侧壁513和第二介质层42的区域，依次形成栅介质层43和栅极70。
栅介质层43可以为两层结构，包括SiO2层和氧化哈层，SiO2层靠近衬底10形成。
栅极70为多层结构。多层结构的栅极在导电性、功函数以及可靠性等方面会进行优化，做到各项性能的兼顾。
S20、如图11，形成保护层80，并在保护层80上对应有源区30形成第一电极91、第二电极92和第三电极92；第一电极91与栅极70接触，第二电极92和第三电极93分别与漏区31和源区32接触。
其中，保护层80的材料可以为低介电常数的绝缘电介质材料，以减小层间的电感性耦合。为简化工艺，可使保护层80的材料与第一填充物、第二填充物的材料相同。
第一电极91通过位于保护层80上的过孔与栅极70接触从而使二者电连接；第二电极92通过位于保护层80和由填充物填充而形成的填充层上的过孔与漏区31接触从而使二者电连接；第三电极93通过位于保护层80和由填充物填充而形成的填充层上的过孔与漏区31接触从而使二者电连接。
需要说明的是，由于经过S10-S20的工艺之后，也会在隔离结构20上方形成栅极70，但是该栅极70并不实际起相应的作用，因此，可将位于隔离结构20上方的栅极70称为伪栅极。基于此，在形成电极时，由于无需向伪栅极供电，因此，也无需形成相应的电极。
此外，基于图3-图11的剖视图，以漏区31在左，源区32在右进行示意，但本申请并不限于此，也可以是源区32在左，漏区31在右。
本申请提供一种TFET的制备方法，可使形成的TFET，其栅极70与源区32之间的介质层厚度小于栅极70与沟道区之间介质层的厚度，基于此，可使TFET基于线隧穿机制工作，且需在较大的栅极70偏压下，才能实现源区32和沟道区之间的点隧穿，因而可以抑制点隧穿，改善亚阈值摆幅和泄漏电流特性，从而可使本申请的TFET具有较小的亚阈值摆幅和较大的隧穿电流。其中，栅极70在去除第一侧壁511和第二侧壁513的区域形成，基于自对准方式，可避免栅极70的位置通过光刻来决定，因而可减小工艺复杂度。
如图12所示，在去除第二介质层42之后，形成栅介质层43之前，上述制备方法还包括：
S21、如图13所示，在衬底10表面外延生长一层外延层100，外延层100的材料与衬底10的材料相同。
其中，外延层100可以是掺杂的，也可以是不掺杂的。在外延层100掺杂的情况下，其掺杂类型与源区32的掺杂类型相反。
在此基础上，在形成栅介质层43、栅极70、保护层80和第一电极91、第二电极92、第三电极92后，可形成如图14所示结构的TFET。
通过在去除第二介质层42之后，在衬底10表面外延生长一层外延层100，可将隧穿限制在外延层100中，减小隧穿距离，可进一步改善亚阈值摆幅和开态电流。
实施例一，提供一种TFET，具体包括：
S30、如图2所示，对衬底10进行光刻、刻蚀工艺，形成浅沟槽；在浅沟槽中填充SiO2，形成隔离结构20，由隔离结构20定义出有源区30。
S31、如图2所示，采用离子注入工艺，对有源区30进行掺杂。
其中，针对N型TFET，具体为对有源区30进行P型浅掺杂；针对P型TFET，具体为对有源区30进行N型浅掺杂。
N型浅掺杂指的是掺入五价杂质元素(如磷、砷)且掺入的杂质剂量较低。P型浅掺杂指的是掺入三价杂质元素(如硼)且掺入的杂质剂量较低。
S32、如图15a和图15b所示，在形成有隔离结构20的衬底10上形成第一介质薄膜410，并在第一介质薄膜410上依次沉积一层内层材料和一层硬掩模材料，采用光刻、刻蚀方法形成内层52和位于内层52上的硬掩膜512。
具体的，可采用沉积的方法形成第一介质薄膜410(如图15a所示)。当然，也可采用热氧化生长的方法形成第一介质薄膜410，但是相对采用沉积方法，第一介质薄膜410为平铺于衬底10上的一整层(如图15a所示)，采用热氧化生长的方法形成第一介质薄膜410时，第一介质薄膜410仅位于有源区30。
第一介质薄膜410的材料可以为SiO2。
内层材料可以为多晶硅，硬掩模材料可以为Si3N4。
其中，沉积可以是化学气相沉积，也可以是原子层沉积等。
S33、如图15c所示，在形成内层52和硬掩膜512的衬底10上，沉积硬掩模材料，采用各向异性刻蚀的方法形成第一侧壁511。
各向异性刻蚀，只在垂直方向刻蚀，水平方向不刻蚀。
第一侧壁511和硬掩膜512构成外层51。
S34、如图3所示，以由硬掩膜512、第一侧壁511和内层52构成的第一掩膜结构50为阻挡，对第一介质薄膜410进行刻蚀，形成第一介质层41。其中，第一介质层41覆盖部分有源区30。
S35、如图4所示，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成漏区31。
具体的，在N型和P型TFET同时制备的情况下，可先采用第一光刻胶图案覆盖除N型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的漏区31，并去除第一光刻胶图案。其中，第一光刻胶图案的形成方式为：先形成一层光刻胶，再采用光刻方法将N型TFET区域的光刻胶去除，剩余的光刻胶形成第一光刻胶图案。
之后，可采用第二光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的漏区31，并去除第二光刻胶图案。第二光刻胶图案的形成方式与第一光刻胶图案相似。
或者，可先采用第一光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的漏区31，并去除第一光刻胶图案。
之后，可采用第二光刻胶图案覆盖除N型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的漏区31，并去除第二光刻胶图案。
其中，对露出的有源区30，利用先刻蚀再外延生长的工艺，形成漏区31，具体为：对露出的有源区30，先刻蚀掉部分厚度，然后通过外延生长的工艺，在刻蚀掉的部分形成漏区31。
S36、如图5所示，使用第一填充物进行填充，并进行化学机械抛光工艺，露出内层52。
具体的，可采用沉积方法进行第一填充物的填充。第一填充物的材料可以为SiO2。经过化学机械抛光工艺后，形成在衬底10上的结构的表面平坦。
S37、如图6所示，采用刻蚀工艺去除内层52以及内层52覆盖的第一介质层41。
S38、如图7所示，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成源区32。
具体的，在N型和P型TFET同时制备的情况下，可先采用第三光刻胶图案覆盖除N型TFET的区域，对露出的有源30区，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的源区32，并去除第三光刻胶图案。
之后，采用第四光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的源区32，并去除第四光刻胶图案。其中，第三光刻胶图案和第四光刻胶图案的形成方式与第一光刻胶图案相似。
或者，可先采用第三光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的源区32，并去除第三光刻胶。
之后，采用第四光刻胶图案覆盖除N型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的源区32，并去除第四光刻胶图案。
其中，对露出的有源区30，利用先刻蚀再外延生长的工艺，形成源区32，具体为：对露出的有源区30，先刻蚀掉部分厚度，然后通过外延生长的工艺，在刻蚀掉的部分形成源区32。
S39、如图8所示，在源区32上形成第二介质层42，且第二介质层42的厚度小于第一介质层41的厚度。
具体的，在衬底10的材料为Si的情况下，可采用热氧化的方法在源区32的表面形成第二介质层42。
其中，第二介质层42和第一介质层41的材料相同。
S40、如图16所示，在形成有第二介质层42的衬底上，沉积侧壁材料，采用各向异性刻蚀的方法形成第二侧壁513；第二侧壁513与第一侧壁511接触，且第二侧壁513的材料与第一侧壁511的材料相同。
S41、如图9所示，使用第二填充物进行填充，并进行化学机械抛光工艺。
具体的，可采用沉积方法进行第二填充物的填充。第二填充物的材料可以为SiO2。经过化学机械抛光工艺后，第一填充物、第二填充物、第一侧壁511以及第二侧壁513的上表面齐平。
需要说明的是，由于经过化学机械抛光后，第一侧壁511和第二侧壁513所在区域为后续形成栅极的区域，因此，对于第二侧壁513的尺寸应以待形成的栅极尺寸为准。
S42、如图10a所示，采用刻蚀工艺去除第一侧壁511和第二侧壁513，并去除露出的第二介质层42。
其中，第一介质层41和第二介质层42的材料相同，在去除第二介质层42后，第一介质层41的厚度也会降低。
S43、如图10b和图10c所示，在去除第一侧壁511和第二侧壁513的区域依次形成栅介质层43和栅极70。
具体的，可以此沉积栅介质薄膜和栅极薄膜，采用光刻、刻蚀方法，形成栅介质层43和栅极70。
栅介质层43可以为两层结构，包括SiO2层和氧化哈层，SiO2层靠近衬底10形成。栅极70为多层结构。
S44、如图11所示，形成保护层薄膜，并进行化学机械抛光，使保护层薄膜的上表面平坦；采用光刻、刻蚀方法形成包括露出漏区31、源区32和栅极70的过孔的保护层80。
具体的，可采用沉积方法形成保护层薄膜。保护层薄膜的材料可以为SiO2。
S45、如图11所示，在保护层80上对应有源区30形成第一电极91、第二电极92和第三电极92，以使第一电极91通过过孔与栅极70接触，第二电极92和第三电极93分别通过过孔与漏区31和源区32接触。
需要说明的是，由于经过S30-S45的工艺之后，也会在隔离结构20上方形成栅极70，但是该栅极70并不实际起相应的作用，因此，可将位于隔离结构20上方的栅极70称为伪栅极。基于此，在形成电极时，由于无需向伪栅极供电，因此，也无需形成相应的电极。
实施例二，与实施例一的不同在于，在S30-S42的基础上，如图13所示，在衬底10表面外延生长一层外延层100，外延层100的材料与衬底10的材料相同。之后，与实施例一类似，形成栅介质层43、栅极70、保护层80和第一电极91、第二电极92、第三电极92(如图14所示)。
本申请还提供一种TFET的制备方法，如图17所示，包括如下步骤：
S50、参考图2所示，在衬底10上形成隔离结构20，由隔离结构20定义出有源区30。
其中，衬底10的材料例如可以为Si、Ge、III-V族化合物半导体材料等。
有源区30可以是掺杂的(如图2所示)，也可以是不掺杂的。后续步骤中的附图以有源区30是掺杂的进行示意。
在有源区30掺杂的情况下，针对N型隧穿场效应晶体管，其掺杂类型可以是P型浅掺杂；针对P型隧穿场效应晶体管，其掺杂类型可以是N型浅掺杂。
N型浅掺杂指的是掺入五价杂质元素(如磷、砷)且掺入的杂质剂量较低。P型浅掺杂指的是掺入三价杂质元素(如硼)且掺入的杂质剂量较低。
S51、如图18所示，在形成有隔离结构20的衬底10上形成第一介质层41和覆盖第一介质层41的第二掩膜结构53；其中，第一介质层41覆盖部分有源区30。
其中，第一介质层41的材料例如可以为SiO2。第二掩膜结构53的材料例如可以为Si3N4。
需要说明的是，未被第一介质层41覆盖的有源区30上表面的尺寸，应以待形成漏区所需的尺寸为准。
S52、如图19所示，对露出的有源区30进行工艺处理，形成漏区31。
S53、如图20所示，使用第一填充物进行填充，并进行平坦化工艺，露出第二掩膜结构53。
即，经过平坦化工艺后，第一填充物仅位于衬底10的未被第二掩膜结构53覆盖的区域。
其中，第一填充物的材料例如可以为SiO2。
S54、如图21a所示，去除第二掩膜结构53。
S55、如图21b所示，在去除第二掩膜结构53的区域，形成第一侧壁511，去除露出的第一介质层41，并对去除第一介质层41后露出的有源区30进行工艺处理，形成源区32。
此处，需使位于有源区30的第一侧壁511的尺寸为沟道区的尺寸，从而使暴露出的区域为待形成源区32的区域。
S56、如图22所示，在源区32上形成第二介质层42，且第二介质层42的厚度小于第一介质层41的厚度。
其中，第二介质层42和第一介质层41的材料可以为同一种材料。
S57、如图23所示，形成第二侧壁513，第二侧壁513与第一侧壁511接触，并使用第二填充物进行填充，进行平坦化的工艺，暴露第一侧壁511和第二侧壁513。
其中，第二侧壁513的材料可以与第一侧壁511的材料相同。第二填充物的材料可以与第一填充物的材料相同。
需要说明的是，由于第一侧壁511和第二侧壁513所在区域为后续形成栅极的区域，因此，对于第二侧壁513的尺寸应以待形成的栅极尺寸为准。
S58、如图24a所示，去除第一侧壁511和第二侧壁513，并去除露出的第二介质层42。
其中，第一介质层41和第二介质层42的材料相同，在去除第二介质层42后，第一介质层41的厚度也会降低。
由于在去除第一侧壁511和第二侧壁513的区域，去除第二介质层42后，第一介质层41仍保留部分厚度，当形成栅介质层43时，栅介质层43的厚度相等，因此，仍然可保证栅极70与源区32之间的介质层厚度小于栅极70与沟道区之间介质层的厚度。
需要说明的是，由于在形成第二介质层42之后，还经过了形成第二侧壁513、进行第二填充物的填充、以及去除第一侧壁511和第二侧壁513的工艺过程，会对源区32上的第二介质层42造成影响，从而影响TFET的性能，在该步骤中通过去除源区32上的第二介质层42，可避免此问题。
S59、如图24b所示，在去除第一侧壁511、第二侧壁513和第二介质层42的区域，依次形成栅介质层43和栅极70。
栅介质层43可以为两层结构，包括SiO2层和氧化哈层，SiO2层靠近衬底10形成。栅极70可以为多层结构。
S60、如图25所示，形成保护层80，并在保护层80上对应有源区30形成第一电极91、第二电极92和第三电极92；第一电极91与栅极70接触，第二电极92和第三电极93分别与漏区31和源区32接触。
其中，保护层80的材料可以为低介电常数的绝缘电介质材料，以减小层间的电感性耦合。为简化工艺，可使保护层80的材料与第一填充物、第二填充物的材料相同。
第一电极91通过位于保护层80上的过孔与栅极70接触从而使二者电连接；第二电极92通过位于保护层80和由填充物填充而形成的填充层上的过孔与漏区31接触从而使二者电连接；第三电极93通过位于保护层80和由填充物填充而形成的填充层上的过孔与漏区31接触从而使二者电连接。
需要说明的是，由于经过S50-S60的工艺之后，也会在隔离结构20上方形成栅极70，但是该栅极70并不实际起相应的作用，因此，可将位于隔离结构20上方的栅极70称为伪栅极。基于此，在形成电极时，由于无需向伪栅极供电，因此，也无需形成相应的电极。
此外，本申请涉及的附图，以漏区31在左，源区32在右进行示意，但本申请并不限于此，也可以是源区32在左，漏区31在右。
本申请提供一种TFET的制备方法，可使形成的TFET，其栅极70与源区32之间的介质层厚度小于栅极70与沟道区之间介质层的厚度，基于此，可使TFET基于线隧穿机制工作，且需在较大的栅极70偏压下，才能实现源区32和沟道区之间的点隧穿，因而可以抑制点隧穿，改善亚阈值摆幅和泄漏电流特性，从而可使本申请的TFET具有较小的亚阈值摆幅和较大的隧穿电流。其中，栅极70在去除第一侧壁511和第二侧壁513的区域形成，基于自对准方式，可避免栅极70的位置通过光刻来决定，因而可减小工艺复杂度。
如图27所示，在去除第二介质层42之后，形成栅介质层43之前，上述制备方法还包括：
S61、如图26所示，在衬底10表面外延生长一层外延层100，外延层100的材料与衬底10的材料相同。
其中，外延层100可以是掺杂的，也可以是不掺杂的。在外延层100掺杂的情况下，其掺杂类型与源区32的掺杂类型相反。
通过在去除第二介质层42之后，在衬底10表面外延生长一层外延层100，可将隧穿限制在外延层100中，减小隧穿距离，可进一步改善亚阈值摆幅和开态电流。
实施例三，提供一种TFET，具体包括：
S70、如图2所示，对衬底10进行光刻、刻蚀工艺，形成浅沟槽；在浅沟槽中填充SiO2，形成隔离结构20，由隔离结构20定义出有源区30。
S71、如图2所示，采用离子注入工艺，对有源区30进行掺杂。
其中，针对N型TFET，具体为对有源区30进行P型浅掺杂；针对P型TFET，具体为对有源区30进行N型浅掺杂。
N型浅掺杂指的是掺入五价杂质元素(如磷、砷)且掺入的杂质剂量较低。P型浅掺杂指的是掺入三价杂质元素(如硼)且掺入的杂质剂量较低。
S72、如图18所示，在形成有隔离结构20的衬底10上形成第一介质层41和覆盖第一介质层41的第二掩膜结构53；其中，第一介质层41覆盖部分有源区30，并由有源区30延伸至隔离结构20上方，覆盖部分隔离结构20。
具体的，可先热氧化生长的方法形成第一介质薄膜，此时，第一介质薄膜仅位于有源区30，其材料可以为SiO2。之后，在第一介质薄膜上可采用沉积方法形成一层膜层，该膜层的材料可以为Si3N4，并对该膜层进行光刻、刻蚀，形成第二掩膜结构53。在此基础上，以第二掩膜结构53为阻挡，对第一介质薄膜进行刻蚀，形成第一介质层41。
当然，也可先采用沉积的方法形成第一介质薄膜，此时第一介质薄膜为一整层结构，不仅位于有源区30，还位于隔离结构20上方。
S73、如图19所示，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成漏区31。
具体的，在N型和P型TFET同时制备的情况下，可先采用第一光刻胶图案覆盖除N型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的漏区31，并去除第一光刻胶图案。其中，第一光刻胶图案的形成方式为：先形成一层光刻胶，再采用光刻方法将N型TFET区域的光刻胶去除，剩余的光刻胶形成第一光刻胶图案。
之后，可采用第二光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的漏区31，并去除第二光刻胶图案。第二光刻胶图案的形成方式与第一光刻胶图案相似。
或者，可先采用第一光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的漏区31，并去除第一光刻胶图案。
之后，可采用第二光刻胶图案覆盖除N型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的漏区31，并去除第二光刻胶图案。
其中，对露出的有源区30，利用先刻蚀再外延生长的工艺，形成漏区31，具体为：对露出的有源区30，先刻蚀掉部分厚度，然后通过外延生长的工艺，在刻蚀掉的部分形成漏区31。
S74、如图20所示，使用第一填充物进行填充，并进行平坦化工艺，露出第二掩膜结构53。
具体的，可采用沉积方法进行第一填充物的填充。第一填充物的材料可以为SiO2。经过化学机械抛光工艺后，第一填充物和第二掩膜结构53的上表面齐平。
S75、如图21a所示，采用刻蚀工艺去除第二掩膜结构53。
S76、如图21b所示，在去除第二掩膜结构53的区域，形成第一侧壁511，去除露出的第一介质层41，并对去除第一介质层41后露出的有源区30进行工艺处理，形成源区32。
具体的，在N型和P型TFET同时制备的情况下，可先采用第三光刻胶图案覆盖除N型TFET的区域，对露出的有源30区，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的源区32，并去除第三光刻胶图案。
之后，采用第四光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的源区32，并去除第四光刻胶图案。其中，第三光刻胶图案和第四光刻胶图案的形成方式与第一光刻胶图案相似。
或者，可先采用第三光刻胶图案覆盖除P型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应P型TFET的源区32，并去除第三光刻胶。
之后，采用第四光刻胶图案覆盖除N型TFET的区域，对露出的有源区30，利用离子注入工艺或者先刻蚀再外延生长的工艺，形成对应N型TFET的源区32，并去除第四光刻胶图案。
其中，对露出的有源区30，利用先刻蚀再外延生长的工艺，形成源区32，具体为：对露出的有源区30，先刻蚀掉部分厚度，然后通过外延生长的工艺，在刻蚀掉的部分形成源区32。
S77、如图22所示，在源区32上形成第二介质层42，且第二介质层42的厚度小于第一介质层41的厚度。
具体的，在衬底10的材料为Si的情况下，可采用热氧化的方法在源区32的表面形成第二介质层42。
其中，第二介质层42和第一介质层41的材料相同。
S78、如图23所示，在形成有第二介质层42的衬底上，沉积侧壁材料，采用各向异性刻蚀的方法形成第二侧壁513；第二侧壁513与第一侧壁511接触，且第二侧壁513的材料与第一侧壁511的材料相同。
S79、如图23所示，使用第二填充物进行填充，并进行化学机械抛光工艺，暴露第一侧壁511和第二侧壁513。
具体的，可采用沉积方法进行第二填充物的填充。第二填充物的材料可以为SiO2。经过化学机械抛光工艺后，第一填充物、第二填充物、第一侧壁511以及第二侧壁513的上表面齐平。
需要说明的是，由于经过化学机械抛光后，第一侧壁511和第二侧壁513所在区域为后续形成栅极70的区域，因此，对于第二侧壁513的尺寸应以待形成的栅极尺寸为准。
S80、如图24a所示，采用刻蚀工艺去除第一侧壁511和第二侧壁513，并去除露出的第二介质层42。
其中，第一介质层41和第二介质层42的材料相同，在去除第二介质层42后，第一介质层41的厚度也会降低。
S81、如图24b所示，在去除第一侧壁511和第二侧壁513的区域依次形成栅介质层43和栅极70。
栅介质层43可以为两层结构，包括SiO2层和氧化哈层，SiO2层靠近衬底10形成。栅极70为多层结构。
S82、如图25所示，形成保护层薄膜，并进行化学机械抛光，使保护层薄膜的上表面平坦；采用光刻、刻蚀方法形成包括露出漏区31、源区32和栅极70的过孔的保护层80。
具体的，可采用沉积方法形成保护层薄膜。保护层薄膜的材料可以为SiO2。
S83、如图25所示，在保护层80上对应有源区30形成第一电极91、第二电极92和第三电极92，以使第一电极91通过过孔与栅极70接触，第二电极92和第三电极93分别通过过孔与漏区31和源区32接触。
需要说明的是，由于经过S70-S83的工艺之后，也会在隔离结构20上方形成栅极70，但是该栅极70并不实际起相应的作用，因此，可将位于隔离结构20上方的栅极70称为伪栅极。基于此，在形成电极时，由于无需向伪栅极供电，因此，也无需形成相应的电极。
实施例四，与实施例三的不同在于，在S70-S80的基础上，如图26所示，在衬底10表面外延生长一层外延层100，外延层100的材料与衬底10的材料相同。之后，与实施例三类似，形成栅介质层43、栅极70、保护层80和第一电极91、第二电极92、第三电极92。
需要说明的是，本申请的TFET制备方法，也适用于制备鳍形结构的TFET，本申请附图仅以平面结构的TFET进行示意。
本申请还提供一种TFET，可通过上述的制备方法制备得到。
TFET包括衬底10，衬底上具有隔离结构20，并由隔离结构20定义出有源区30；有源区30包括漏区31、源区32、以及位于漏区31和源区32之间的沟道区；介质层设置于有源区30上方以及隔离结构20上方，且沟道区上方的介质层厚度大于源区32上方的介质层厚度；栅极70和伪栅极，栅极70设置于有源区30的上方，伪栅极设置于隔离结构20上方；填充层与栅极70、伪栅极的上表面在同一平面上；保护层80，设置于栅极70、伪栅极和填充层上方；第一电极91、第二电极92和第三电极93，设置于保护层80上方，第一电极91与栅极接触，第二电极92和第三电极93分别与漏区31和源区32接触。
其中，栅极70和伪栅极的结构完全相同，仅为描述方便，将隔离结构20上方的栅极70称为伪栅极。
具体的，如图11和图25所示，有源区30上方的介质层可包括第一介质层41、第二介质层42和栅介质层43；第一介质层41位于沟道区的上方；第二介质层42位于源区32上方，第一介质层41和第二介质层42之间具有间距；在有源区30，栅介质层43覆盖沟道区上方的第一介质层41，且覆盖第一介质层41和第二介质层42之间的间距。
本申请提供一种TFET，可使形成的TFET，其栅极70与源区32之间的介质层厚度小于栅极70与沟道区之间介质层的厚度，基于此，可使TFET基于线隧穿机制工作，且需在较大的栅极70偏压下，才能实现源区32和沟道区之间的点隧穿，因而可以抑制点隧穿，改善亚阈值摆幅和泄漏电流特性，从而可使本申请的TFET具有较小的亚阈值摆幅和较大的隧穿电流。其中，栅极70在去除第一侧壁511和第二侧壁513的区域形成，可基于自对准方式可避免栅极70的位置通过光刻来决定，因而可减小工艺复杂度。
可选的，如图14和图26所示，TFET还可以包括外延层100，设置于源区32上方且位于衬底10与栅介质层43之间。
其中，外延层100可以是掺杂的，也可以是不掺杂的。在外延层100掺杂的情况下，其掺杂类型与源区32的掺杂类型相反。
通过在去除第二介质层42之后，在衬底10表面外延生长一层外延层100，可将隧穿限制在外延层100中，减小隧穿距离，可进一步改善亚阈值摆幅和开态电流。

Claims (15)

1.一种隧穿场效应晶体管的制备方法，其特征在于，包括：
在衬底上形成隔离结构，由所述隔离结构定义出有源区；
在形成有所述隔离结构的衬底上形成第一介质层和覆盖所述第一介质层的第一掩膜结构；其中，所述第一介质层覆盖部分所述有源区；所述第一掩膜结构包括外层和内层，所述外层包括第一侧壁和硬掩膜；
对露出的所述有源区进行工艺处理，形成漏区；
使用第一填充物进行填充，并进行平坦化的工艺，露出所述内层；
去除所述内层以及所述内层覆盖的所述第一介质层；
对露出的所述有源区进行工艺处理，形成源区；
在所述源区上形成第二介质层，且所述第二介质层的厚度小于所述第一介质层的厚度；
形成第二侧壁，所述第二侧壁与所述第一侧壁接触，并使用第二填充物进行填充，进行平坦化的工艺；
去除所述第一侧壁和所述第二侧壁，并去除露出的所述第二介质层，再去除所述第一侧壁、所述第二侧壁和所述第二介质层的区域，依次形成栅介质层和栅极；
形成保护层，并在所述保护层上对应所述有源区形成第一电极、第二电极和第三电极；所述第一电极与所述栅极接触，所述第二电极和所述第三电极分别与所述漏区和所述源区接触。
2.根据权利要求1所述的制备方法，其特征在于，在去除所述第二介质层之后，形成所述栅介质层之前，所述方法还包括：
在所述衬底表面外延生长一层外延层，所述外延层的材料与所述衬底的材料相同。
3.根据权利要求1所述的制备方法，其特征在于，所述第一介质层和所述第二介质的材料均为SiO2；
所述内层的材料为多晶硅；
所述外层和所述第二侧壁的材料均为Si3N4；
所述第一填充物、所述第二填充物和所述保护层的材料均为SiO2。
4.根据权利要求1所述的制备方法，其特征在于，在衬底上形成隔离结构，包括:
对衬底进行光刻、刻蚀工艺，形成浅沟槽；
在所述浅沟槽中填充SiO2，形成所述隔离结构。
5.根据权利要求1所述的制备方法，其特征在于，在衬底上形成所述隔离结构之后，形成所述第一介质层和所述第一掩膜结构之前，所述方法还包括：
采用离子注入工艺，对所述有源区进行掺杂。
6.根据权利要求1所述的制备方法，其特征在于，在形成有所述隔离结构的衬底上形成第一介质层和覆盖所述第一介质层的第一掩膜结构，包括：
在形成有所述隔离结构的衬底上形成第一介质薄膜，并在所述第一介质薄膜上依次沉积一层内层材料和一层硬掩模材料，采用光刻、刻蚀方法形成所述内层和位于所述内层上的所述硬掩膜；
在形成所述内层和所述硬掩膜的衬底上，沉积所述硬掩模材料，采用各向异性刻蚀的方法形成所述第一侧壁；
以由所述硬掩膜、所述第一侧壁和所述内层构成的所述第一掩膜结构为阻挡，对所述第一介质薄膜进行刻蚀，形成所述第一介质层。
7.根据权利要求1所述的制备方法，其特征在于，在N型和P型所述隧穿场效应晶体管同时制备的情况下，对露出的所述有源区进行工艺处理，形成漏区，包括：
采用第一光刻胶图案覆盖除N型所述隧穿场效应晶体管的区域，对露出的所述有源区进行工艺处理，形成对应N型所述隧穿场效应晶体管的漏区，并去除所述第一光刻胶图案；
采用第二光刻胶图案覆盖除P型所述隧穿场效应晶体管的区域，对露出的所述有源区进行工艺处理，形成对应P型所述隧穿场效应晶体管的漏区，并去除所述第二光刻胶图案；
在N型和P型所述隧穿场效应晶体管同时制备的情况下，对露出的所述有源区进行工艺处理，形成源区，包括：
采用第三光刻胶图案覆盖除N型所述隧穿场效应晶体管的区域，对露出的所述有源区进行工艺处理，形成对应N型所述隧穿场效应晶体管的源区，并去除所述第三光刻胶图案；
采用第四光刻胶图案覆盖除P型所述隧穿场效应晶体管的区域，对露出的所述有源区进行工艺处理，形成对应P型所述隧穿场效应晶体管的源区，并去除所述第四光刻胶图案。
8.根据权利要求1所述的制备方法，其特征在于，平坦化工艺，包括化学机械抛光工艺。
9.根据权利要求1或7所述的制备方法，其特征在于，对露出的所述有源区进行工艺处理，包括：
对露出的所述有源区进行离子注入工艺或者先刻蚀再外延生长的工艺。
10.根据权利要求1所述的制备方法，其特征在于，所述衬底的材料为Si；
在所述源区上形成第二介质层，包括：
采用热氧化的方法在所述源区的表面形成第二介质层。
11.根据权利要求1所述的制备方法，其特征在于，形成所述第二侧壁，包括：
在形成有所述第二介质层的衬底上，沉积侧壁材料，采用各向异性刻蚀的方法形成所述第二侧壁；
其中，所述第二侧壁的材料与所述第一侧壁的材料相同。
12.根据权利要求1所述的制备方法，其特征在于，形成所述保护层，包括：
形成保护层薄膜，并进行化学机械抛光，使所述保护层薄膜的上表面平坦；
采用光刻、刻蚀方法，形成露出所述漏区、所述源区和所述栅极的过孔，以使所述第一电极、所述第二电极和所述第三电极分别通过所述过孔与所述栅极、所述漏区和所述源区接触。
13.根据权利要求1所述的制备方法，其特征在于，所述栅极为多层结构。
14.一种隧穿场效应晶体管的制备方法，其特征在于，包括：
在衬底上形成隔离结构，由所述隔离结构定义出有源区；
在形成有所述隔离结构的衬底上形成第一介质层和覆盖所述第一介质层的第二掩膜结构；其中，所述第一介质层覆盖部分所述有源区；
对露出的所述有源区进行工艺处理，形成漏区；
使用第一填充物进行填充，并进行平坦化工艺，露出所述第二掩膜结构，并去除所述第二掩膜结构；
在去除所述第二掩膜结构的区域，形成第一侧壁，去除露出的所述第一介质层，并对去除所述第一介质层后露出的所述有源区进行工艺处理，形成源区；
在所述源区上形成第二介质层，且所述第二介质层的厚度小于所述第一介质层的厚度；
形成第二侧壁，所述第二侧壁与所述第一侧壁接触，并使用第二填充物进行填充，进行平坦化工艺，暴露所述第一侧壁和所述第二侧壁；
去除所述第一侧壁和所述第二侧壁，并去除露出的所述第二介质层，在去除所述第一侧壁、所述第二侧壁和所述第二介质层的区域，依次形成栅介质层和栅极；
形成保护层，并所述保护层上对应所述有源区形成第一电极、第二电极和第三电极；所述第一电极与所述栅极接触，所述第二电极和所述第三电极分别与所述漏区和所述源区接触。
15.根据权利要求14所述的制备方法，其特征在于，在去除所述第二介质层之后，形成所述栅介质层之前，所述方法还包括：
在所述衬底表面外延生长一层外延层，所述外延层的材料与所述衬底的材料相同。
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