[go: up one dir, main page]

CN104054164B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN104054164B
CN104054164B CN201280065944.6A CN201280065944A CN104054164B CN 104054164 B CN104054164 B CN 104054164B CN 201280065944 A CN201280065944 A CN 201280065944A CN 104054164 B CN104054164 B CN 104054164B
Authority
CN
China
Prior art keywords
hole
semiconductor substrate
stage structure
aforementioned
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280065944.6A
Other languages
English (en)
Other versions
CN104054164A (zh
Inventor
林健太
山本克己
中村真
秋山直之
田口恭辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Publication of CN104054164A publication Critical patent/CN104054164A/zh
Application granted granted Critical
Publication of CN104054164B publication Critical patent/CN104054164B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/804—Containers or encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种半导体装置，其中，其包括：半导体基板，其具有第一面和第二面，并且所述第一面形成有集成电路以及与集成电路进行电连接的I/O垫，所述第二面在所述第一面的相反侧；两段结构的贯通孔，其形成于半导体基板，具有壁面，并且具有第一形状部和第二形状部，所述第一形状部是从第二面侧至在半导体基板的厚度方向上的规定位置为止开口直径朝孔的底部方向上变小的锥状的形状部，所述第二形状部是从所述第一形状部到达第一面侧的I/O垫的圆筒状的形状部；无机的绝缘膜，其形成于两段结构的贯通孔的壁面和第二面；金属层的贯通电极，其形成于I/O垫和两段结构的贯通孔的壁面；以及布线图案，其形成于第二面并连接于贯通电极。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种能够以低成本制造且具有连接可靠性高的贯通电极的半导体装置及其制造方法。
本申请主张基于2012年1月6日在日本提出的“特愿2012-001155号”申请的优先权，特将其内容援引于此。
背景技术
近年来，将CCD、CMOS等的具有半导体装置的固体摄像装置安装于相机来制造数码相机、摄像机。并且，作为附带于便携电话中的相机功能，是将固体摄像装置和透镜系统所构成的相机模块内置于便携电话中。相对于这些用途，要求有小型、分量轻、薄型且高析像度的固体摄像装置。因此，例如，为了以小型固体摄像元件实现具有1000万像素的解像像素数，目前在进行制造大小约数μm方形的微细像素。
以往，是以如下方式制造固体摄像装置(参照专利文献1)。首先，在硅基板等半导体基板的表面通过单面曝光工艺制作集成电路的固体摄像元件和集成电路的电路图案。在该半导体基板的表面贴合玻璃基板20，对半导体基板从背面进行研磨而使基板变薄，在半导体基板上加工贯通孔(硅通孔：以下简称为“TSV”)。并且，在TSV的内壁形成导电物质以形成贯通电极，并将已形成于半导体基板表面的固体摄像元件所获得的图像信息的电信号，以贯通电极为介导入半导体基板的背面。通过已形成于该半导体基板的背面的BGA(球栅阵列)方式的连接端子16，可对外部电路进行电连接。
现有技术文献
专利文献
专利文献1：日本国特开2011-003863号公报
专利文献2：日本国特开2007-053149号公报
发明内容
发明要解决的课题
如上所述，在硅基板等半导体基板上形成半导体元件时，虽使用了元件形成面的单面曝光工艺，但为了对半导体芯片进行多层层叠，需要在贯通孔的壁面上隔着绝缘膜而形成有导体层的贯通电极。贯通孔是通过对通常的等离子体加以使用的干蚀刻法来形成。但是，由于蚀刻深度是通常半导体工艺中的数倍以上、例如20～500μm，因此蚀刻时间也变长。因此，等离子体会对半导体基板上所形成的半导体元件产生影响。若长时间暴露于等离子体中，则半导体基板表面的温度上升、或者等离子体的电场会使半导体元件产生不良问题。
另外，为了缩短以达到半导体基板背面的方式形成贯通孔的时间，针对半导体基板的背面进行化学机械抛光(CMP)或者通过蚀刻进行削减而降低厚度。但是，对背面进行削减则需要花费时间，提高了制造成本。
为了以低成本形成如上所述的贯通孔，还有如下所述的方法：形成具有用于对孔进行干蚀刻加工的开口的干蚀刻用光致抗蚀剂，实施针对半导体基板进行加工至开口的外侧为止的各向同性蚀刻，形成锥状的第一孔(参照专利文献2)。基于该方法，接下来实施各向异性蚀刻，从锥状的第一孔的底面至半导体基板下侧的I/O垫12的位置的绝缘膜为止，按干蚀刻用光致抗蚀剂的开口的直径来形成具有垂直的圆筒状壁面的第二孔。通过如此操作，直至I/O垫12位置的绝缘膜为止形成两段结构的贯通孔的下孔。
专利文献2中公开有以下工序。
(1)在两段结构的贯通孔的下孔的壁面和底面，形成绝缘膜，在绝缘膜上形成抗蚀剂用的Al膜。
(2)在抗蚀剂用的Al膜上，形成在两段结构的贯通孔的底部具有开口的抗蚀剂的图案。
(3)用蚀刻液对抗蚀剂的开口部露出的Al膜进行蚀刻。
(4)去除抗蚀剂。
(5)将在两段结构的贯通孔的底部具有开口的Al膜作为蚀刻的保护膜，通过干蚀刻去除在开口部分露出的绝缘膜。
通过至此为止的工序，制造了达到I/O垫12的两段结构的贯通孔。
(6)去除Al膜。
(7)在连接于I/O垫12的两段结构的贯通孔的壁面形成导体。
但是，在上述专利文献2的方法中，为制造贯通电极需要很多工序且制造成本增高。另外，由于制造工序复杂的缘故，贯通电极的成品率降低，且贯通电极的可靠性变低。
鉴于上述问题，本发明提供一种，能够以低成本的制造方法进行制造、具有品质高且可靠性高的贯通电极的半导体装置。
此外，作为适用本发明的半导体装置，并不局限于针对集成电路元件(IC-chip)进行密封保持后连接于外部电路的封装。也可应用于在上面装载裸芯片且在下面具有端子的印刷基板(例如，内插板(Interposer))。
另外，虽装载于封装或内插板的集成电路元件的种类是多种多样的，但在后面的说明中主要例示固体摄像元件。
解决课题的方法
本发明的一个方案是半导体装置，其中，其包括：
半导体基板，该半导体基板具有第一面和第二面，该第一面形成有集成电路以及与集成电路电连接的I/O垫(输入输出垫)，该第二面在第一面的相反侧；
两段结构的贯通孔，该两段结构的贯通孔形成于半导体基板，并且具有壁面，并且具有锥状的第一形状部和圆筒状的第二形状部，该锥状的第一形状部从第二面侧至在半导体基板的厚度方向上的规定位置为止的开口直径朝孔的底部方向变小，该圆筒状的第二形状部从第一形状部到达第一面侧的所述I/O垫；
无机的绝缘膜，该无机的绝缘膜形成于两段结构的贯通孔的壁面和第二面；
金属层的贯通电极，该金属层的贯通电极形成于I/O垫和两段结构的贯通孔的壁面；以及
布线图案，该布线图案形成于第二面，并连接于贯通电极。
本发明，在上一个方案的半导体装置中，第二形状部的深度是第二形状部的直径的4倍以下。
本发明，在上一个方案的半导体装置中，第一形状部具有锥状的壁面、且第一形状部的剖面中的锥状的壁面相对于第二面的倾斜度是60度以上且80度以下。
本发明，在上一个方案的半导体装置中，还具有保护第二面、且填充于第一形状部的阻焊剂。
另外，本发明的一个方案是半导体装置的制造方法，其中，其包括：
在半导体基板的第一面侧，形成集成电路以及与集成电路电连接的I/O垫；
在与第一面相反侧的第二面侧，形成具有开口的干蚀刻用抗蚀剂的图案；
以干蚀刻用抗蚀剂作为掩模并采用干蚀刻装置按照反应离子蚀刻(RIE)模式对半导体基板进行干蚀刻，从而形成从第二面侧至半导体基板的厚度方向上的规定位置为止进行开口的第一形状部，并且，第一形状部是以使第二面侧中的第一形状部的开口直径比干蚀刻用抗蚀剂的开口直径大、并且第一形状部的孔径在朝第一形状部的底部方向上变细的锥状的方式形成；
以前述干蚀刻用抗蚀剂作为掩模并采用干蚀刻装置按照博施(ボッシュ)模式进行干蚀刻，形成从第一形状部的底部到达I/O垫并且具有与干蚀刻用抗蚀剂的开口相同直径的圆筒状的壁面的第二形状部；
在由第一形状部和第二形状部构成的两段结构的贯通孔的壁面、以及第二面，以化学气相沉积法形成无机的绝缘膜；
对绝缘膜的整个面进行干蚀刻，将绝缘膜残留于两段结构的贯通孔的壁面和第二面，并去除I/O垫上的绝缘膜；
在I/O垫与两段结构的贯通孔的壁面以金属膜形成贯通电极；
形成连接于贯通电极的第二面的布线图案。
本发明，在上一个方案的半导体装置的制造方法中，进一步形成保护第二面的阻焊剂，并将阻焊剂填充在第一形状部。
发明效果
根据上述本发明的一个方案，通过在半导体基板上形成由锥状的第一形状部、以及具有垂直的圆筒状壁面的第二形状部构成的两段结构的贯通孔，能够利用化学气相沉积法对两段结构的贯通孔直至壁面和底部形成均匀的高品质的无机的绝缘膜。
另外，通过对绝缘膜的整个面进行干蚀刻，能够以低成本形成在两段结构的贯通孔的壁面和半导体基板的第二面上仍残留下绝缘膜而去除了I/O垫上的绝缘膜的结构。并且，能够在I/O垫与两段结构的贯通孔的壁面上形成均匀且高品质金属膜的贯通电极。由此，获得一种能够以低成本制造方法进行制造、形成有品质佳且可靠性高的贯通电极的半导体装置。
附图说明
图1是表示本发明第一实施方式的半导体装置的概要结构的示意剖面图。
图2是表示本发明第一实施方式的半导体装置的制造方法的工艺图(1)。
图3是表示本发明第一实施方式的半导体装置的制造方法的工艺图(2)。
图4是表示本发明第一实施方式的半导体装置的制造方法的工艺图(3)。
图5是表示本发明第一实施方式的半导体装置的制造方法的工艺图(4)。
图6是表示本发明第一实施方式的半导体装置的制造方法的工艺图(5)。
图7是表示本发明第一实施方式的半导体装置的制造方法的工艺图(6)。
图8是表示本发明第一实施方式的半导体装置的制造方法的工艺图(7)。
图9是表示本发明第一实施方式的半导体装置的制造方法的工艺图(8)。
图10是表示本发明第一实施方式的半导体装置的制造方法的工艺图(9)。
图11是表示本发明第一实施方式的半导体装置的制造方法的工艺图(10)。
图12是表示本发明第一实施方式的半导体装置的制造方法的工艺图(11)。
图13是表示本发明第一实施方式的半导体装置的制造方法的工艺图(12)。
图14是表示本发明第二实施方式的半导体装置的制造方法的工艺图(1)。
图15是表示本发明第二实施方式的半导体装置的制造方法的工艺图(2)。
图16是表示本发明第二实施方式的半导体装置的制造方法的工艺图(3)。
图17是表示本发明第二实施方式的半导体装置的制造方法的工艺图(4)。
图18是表示本发明第二实施方式的半导体装置的制造方法的工艺图(5)。
图19是表示本发明第二实施方式的半导体装置的制造方法的工艺图(6)。
图20是表示本发明第二实施方式的半导体装置的制造方法的工艺图(7)。
图21是表示本发明第二实施方式的半导体装置的制造方法的工艺图(8)。
图22是表示本发明第二实施方式的半导体装置的制造方法的工艺图(9)。
图23是表示本发明第二实施方式的半导体装置的制造方法的工艺图(10)。
图24是表示本发明第二实施方式的半导体装置的制造方法的工艺图(11)。
具体实施方式
下面，参照附图，对本发明实施方式的半导体装置进行详细说明。
<第一实施方式>
针对本发明第一实施方式的固体摄像装置的半导体装置，结合附图进行详细说明。图1是表示基于本实施方式的半导体装置100的概要结构的示意剖面图。此外，图1中示出了沿着垂直于半导体基板10的面的面进行切割而成的半导体装置100的剖面图。
如图1所示，半导体装置100包括：已形成固体摄像元件的集成电路11的半导体基板10，在半导体基板10上形成的集成电路11的固体摄像元件的受光面(下称“第一面”)侧所设置的玻璃基板20，以及用于在半导体装置100与玻璃基板20之间形成规定的空间(腔室32)的作为隔离件的腔室障壁30。在与半导体基板10中的形成有集成电路11的面相反侧的面(下称“第二面”)上安装焊球(solder ball)作为外部连接端子40。
在半导体基板10中，例如，将硅(111)基板作为半导体基板10A，并使用对半导体基板10A的厚度降低至100μm以下的半导体基板10。在半导体基板10的第一面侧形成的集成电路11，例如是已形成有CMOS(Complementary Metal Oxide Semiconductor：互补式金属氧化物半导体)传感器、CCD(Charge Coupled Device：电荷耦合器件)传感器、光电二极管等固体摄像元件的集成电路11。在半导体基板10的第一面侧，使用集成电路11的已形成于绝缘层12b上的布线12a的图案的局部而形成I/O垫12。
在半导体基板10中，形成从第二面侧贯通至第一面而达到I/O垫12的两段结构的贯通孔13。在两段结构的贯通孔13的侧壁形成绝缘膜14，在绝缘膜14的壁面形成以金属形成的贯通电极15。贯通电极15，将I/O垫12与半导体基板10的第二面的布线图案41进行电连接。即，贯通电极15将半导体基板10的布线从I/O垫12拉出至第二面侧的布线图案41。
接着，形成针对已形成有半导体基板10的布线图案41的第二面侧加以保护的绝缘树脂的阻焊剂42。通过在阻焊剂42的开口43露出的布线图案41上形成焊球来形成外部连接端子40。
半导体基板10的两段结构的贯通孔13，包括在第二面侧具有宽的开口部分且锥状内孔径变小的第一孔(第一形状部)13a。第一孔13a，由于其形状为锥状，因此具有能够用阻焊剂42填充整个第一孔13a的效果。
对集成电路11而言，例如，在使用CMOS传感器或光电二极管形成集成电路11时，则具有将多个由CMOS传感器或光电二极管等半导体元件所构成的固体摄像元件的单一像素在半导体基板10的第一面上复数排列成二维阵列状而成的结构。
在半导体基板10的第一面侧所形成的集成电路11的已形成有固体摄像元件的像素的区域中，形成含有与各像素相对应的RGB的滤色器和钝化层的滤色器层50。
此外，在滤色器层50的局部，也能够形成针对半导体基板10的第一面内未形成集成电路11的固体摄像元件的区域进行覆盖的遮光膜。在滤色器层50的表面，也能够在与集成电路11的各固体摄像元件相对应的部位形成聚光用的微透镜阵列51。
并且，在透明的玻璃基板20上，形成腔室障壁30作为隔离件以包围半导体基板10的滤色器层50和微透镜阵列51的周边。另外，将玻璃基板20的腔室障壁30粘接于半导体基板10的第一面。即，采用透明的玻璃基板20，对半导体基板10的第一面的微透镜阵列51的下侧进行覆盖，用腔室障壁30覆盖微透镜阵列51的侧面。由此形成腔室32，该腔室32是通过玻璃基板20和腔室障壁30堵塞半导体基板10的集成电路11、滤色器层50以及微透镜阵列51的所有方向而成。
在半导体基板10的第一面侧，用集成电路11的布线12a的一部分来形成I/O垫12。含有I/O垫12的图案的集成电路11的布线12a，例如能够用铝(Al)膜形成。其中，对集成电路11的布线12a而言，并不限定于此，可使用铜(Cu)膜、钛(Ti)膜、其它的金属膜、合金膜、或者它们的层叠膜等各种导电体膜。
进而，从利用半导体基板10第一面上已形成的集成电路11的布线12a的图案的一部分所形成的I/O垫12出发，将布线通过贯通电极15引出至半导体基板10的第二面侧。将贯通电极15的布线，连接于半导体基板10的第二面上形成的布线图案41和外部连接端子40。
贯通电极15，是使用将半导体基板10从第二面侧贯通而达到第一面的I/O垫12的两段结构的贯通孔13(也称“接触孔”)来形成。即，在两段结构的贯通孔13的壁面形成绝缘膜14，在该绝缘膜14上用金属膜形成贯通电极15。
在两段结构的贯通孔13内的壁面形成的绝缘膜14，用于防止贯通电极15与半导体基板10的直接接触。另外，绝缘膜14也延伸于半导体基板10的第二面上并在其上形成第二面侧的布线图案41，因此能够防止布线图案41与半导体基板10的直接接触。
在形成贯通电极15的金属膜时，也一起形成第二面的布线图案41的导电层。另外，贯通电极15与在两段结构的贯通孔13的底部露出的I/O垫12进行电连接。
贯通电极15与布线图案41是由相同金属的导电层来形成。作为形成贯通电极15和布线图案41的导电层，例如，也能够用Al膜来形成，或者也能够用以Ti和Cu的层叠膜设成基底层的Cu膜来形成。导电层的膜厚例如可以在5μm左右。
在已形成布线图案41的半导体基板10的第二面侧，形成绝缘性的阻焊剂42。阻焊剂42，例如能够使用具有感光性的环氧系绝缘树脂来形成。在阻焊剂42中形成有开口43，该开口43有选择性地装配有外部连接端子40的焊球。在开口43中，将液状焊料进行自对准并实施焊球的植球操作，从而形成外部连接端子40。
阻焊剂42是保护半导体基板10免于受热。另外，针对在两段结构的贯通孔13的第二面侧进行了开口的锥状的第一孔13a，填充阻焊剂42。由此，使阻焊剂42的填充部分充当锚从而能够将阻焊剂42牢固地固定于第二面。因此，能够提高阻焊剂42对第二面的粘结可靠性。
(制造方法)
接着，结合附图详细说明本实施方式的半导体装置100的制造方法。
图2～图13是表示本实施方式的半导体装置100的制造方法的工艺图。此外，在本实施方式的半导体装置100的制造方法中，采用针对一个晶片打造成多个半导体装置100的所谓W-CSP(Wafer Level Chip Size Package，晶片级芯片尺寸封装)技术。但是，下面着眼于一个芯片(半导体装置100)以简化说明。
(工序1)
在本实施方式中，首先，在直径20cm、30cm或其它尺寸的硅晶片的半导体基板10A的表面(第一面)形成由多个固体摄像元件构成的集成电路11。另外，利用在集成电路11的绝缘层12b上已形成的布线12a的图案的一部分来形成I/O垫12。
如此在半导体基板10A的第一面侧形成集成电路11后，如图2的剖面图所示，在第一面的固体摄像元件上对应于各像素依次形成色分解用的滤色器层50和聚光用的微透镜阵列51。此外，图2中的半导体基板10A的第一面的集成电路11的布线12a的一部分的I/O垫12，是以在I/O垫12上形成贯通电极15作为基础的导电图案。
(工序2)
接着，如图3所示，在透明的玻璃基板20上形成腔室障壁30作为隔离件以包围半导体基板10A的滤色器层50和微透镜阵列51的周边。
作为腔室障壁30的材料，是富于粘接性的树脂膜，能够利用热固性的聚酰亚胺、环氧树脂、或丙烯酸聚氨酯系的感光性树脂。将感光性树脂涂布于玻璃基板20后，采用具有曝光·显影工序的光刻法，如图3所示，在玻璃基板20上，通过针对半导体基板10的滤色器和微透镜进行包围的位置的所需图案，来形成50～100μm左右厚度的腔室障壁30。
(工序3)
接下来，如图4所示，将腔室障壁30粘接于半导体基板10的第一面，用透明的玻璃基板20覆盖半导体基板10的第一面的微透镜阵列51的下侧。由此，如图5所示地形成腔室32，该腔室32是通过半导体基板10、玻璃基板20和腔室障壁30在所有方向上予以堵塞而成。由此，在玻璃基板20与微透镜阵列51之间确保腔室32的空隙，能够防止各微透镜的聚光效果受到损坏。
(工序4)
接着，如图5所示从第二面侧减薄半导体基板10A。对此，能够根据需要来组合例如研削、CMP(化学机械抛光)和湿法刻蚀进行实施。另外，优选减薄后的半导体基板10的膜厚为约50～100μm以下。由此，可在保持半导体装置100的刚性的情况下进一步达到小型化和薄型化。
(贯通电极(TSV)的形成)
(工序5)
接着，如图6所示，在已薄型化的例如厚度为100μm的半导体基板10的第二面，采用光刻法形成厚度为10μm的干蚀刻用光致抗蚀剂60。在半导体基板10的表面，将酚醛清漆系正型感光性干蚀刻用光致抗蚀剂60，用旋转涂布机以最终达到10μm厚度的方式进行涂布，并通过烘炉进行加热(130℃)干燥。通过对该干蚀刻用光致抗蚀剂60用曝光装置进行曝光并显影，在与I/O垫12相对应的位置的形成两段结构的贯通孔13的区域，形成具有直径20μm的开口61的图案。
(工序6)
然后，采用干法蚀刻装置，用以SF6(六氟化硫)气体作为主要成分的与O2的混合气体，以干蚀刻用光致抗蚀剂60作为掩模，针对半导体基板10从第二面侧按照RIE(ReactiveIon Etching，反应离子蚀刻)模式进行干蚀刻5分钟。
由此，如图7所示，在半导体基板10的第二面侧，干蚀刻用光致抗蚀剂60的20μm直径的开口61的下面，形成第一孔13a，该第一孔13a具有比开口61的直径还大的直径50μm的开口，并呈随着趋向第一面侧而直径减小的锥状，且深度为50μm。
(工序7)
接着，实施交替进行基于SF6的蚀刻与基于C4F8(全氟环丁烷)的侧壁保护膜的形成的博施模式的干蚀刻。博施模式的干蚀刻，是在线圈电压2500W交替重复进行蚀刻步骤6秒、形成保护膜的钝化步骤2秒直至到达I/O垫12为止。
通过博施模式的干蚀刻，如图8所示地形成50μm深度的第二孔(第二形状部)13b，该第二孔13b从先形成的锥状的第一孔13a的底部开始贯通半导体基板10和绝缘层12b而到达第一面侧的I/O垫12。第二孔13b是以具有相同于干蚀刻用光致抗蚀剂60的开口61的直径大小的20μm的直径、且垂直的圆筒状的壁面的方式形成。
根据以上所述，首先，从半导体基板10的第二面侧开始，形成口径为50μm且从第二面侧至第一面侧呈锥状而直径变小的第一孔13a，进而，形成从该第一孔13a的底部开始到达I/O垫12为止的直径20μm且具有垂直的圆筒状的壁面的第二孔13b。通过如此操作，形成贯通厚度100μm的半导体基板10而到达I/O垫12的、由第一孔13a和第二孔13b所构成的两段结构的贯通孔13。如图8所示，两段结构的贯通孔13的剖面形状形成为葡萄酒杯(或鸡尾酒杯)形状。
在两段结构的贯通孔13的上部，是以随着壁面从锥状上部至下部推移而使直径在锥状中变小的第一孔13a所构成。该锥状的壁面，适于两段结构的贯通孔13中的绝缘膜14A的成膜工艺、以及绝缘膜14A上的贯通电极15的成膜工艺。
另外，从两段结构的贯通孔13的第一孔13a的底部开始到达下部的I/O垫12的第二孔13b的壁面是垂直圆筒状且孔径一定，即使半导体基板10的厚度改变，两段结构的贯通孔13下部的孔的口径也与第二孔13b的孔径相同。该结构适于从两段结构的贯通孔13的第一孔13a的底部至I/O垫12的壁面上的稳定的绝缘膜14A的成膜工艺、以及绝缘膜14A上的贯通电极15的成膜工艺。
(工序8)
接着，通过灰化装置对表层的干蚀刻用光致抗蚀剂60使用O2气体进行剥离。
(工序9)
接着，如图9所示，将绝缘膜14A成膜于硅的半导体基板10的第二面以及两段结构的贯通孔13的壁面。绝缘膜14A是通过氧化硅膜(SiO2)、氮化硅膜(SiN)等无机绝缘膜来形成。
为了形成无机的绝缘膜14A，能够采用CVD(Chemical Vapor Deposition，化学气相沉积)等来形成绝缘膜14A。例如，当采用等离子体CVD装置按照化学气相沉积法形成由SiO2构成的绝缘膜14A时，能够将正硅酸四乙酯Si(OC2H5)4、TEOS(Tetraethoxysilane：四乙氧基硅烷)等用作材料气体来进行由SiO2构成的绝缘膜14A的成膜。
实验的结果是，当采用等离子体CVD装置按照化学气相沉积法来形成无机的SiO2的绝缘膜14A时，直至两段结构的贯通孔13的壁面以及两段结构的贯通孔13底部都成膜有均匀的绝缘膜14A。之所以能够形成均匀的高品质的膜，是由于两段结构的贯通孔13是锥状的第一孔13a和具有垂直的圆筒状的壁面的第二孔13b两者的复合体。
对于绝缘膜14A的各部分中的厚度而言，在两段结构的贯通孔13的第一孔13a的开口部邻近的SiO2的绝缘膜14A的膜厚为1.5μm；在被认为难以形成膜的两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面上形成的绝缘膜14A的膜厚为0.6μm。另外，在两段结构的贯通孔13的第二孔13b的底的I/O垫12上形成的绝缘膜14A的膜厚为0.5μm。
(工序10)
接着，如图10所示，不使用抗蚀剂掩模，而采用氧化膜的干蚀刻装置，使用以SF6气体作为主要成分的与C4F8气体的混合气体，以涵盖半导体基板10整个面的方式进行蚀刻。蚀刻是针对两段结构的贯通孔13的孔底部的0.5μm的SiO2膜进行去除直至使孔底的I/O垫12露出为止来实施的。
根据该工序，在针对两段结构的贯通孔13的孔底部的0.5μm的SiO2膜进行去除以使孔底的I/O垫12露出为止的情况下，在两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面，残留下0.5μm膜厚的绝缘膜14。在两段结构的贯通孔13的第一孔13a的开口部附近残留下膜厚为0.7μm的绝缘膜14，在半导体基板10的上面也残留下膜厚为0.7μm的绝缘膜14。
即，通过不使用抗蚀剂掩模而实施全面的干蚀刻处理，能够使两段结构的贯通孔13的孔底部的I/O垫12露出的同时在两段结构的贯通孔13的侧壁残留下绝缘膜14，并在半导体基板10的第二面也残留下绝缘膜14。如上所述，通过不用抗蚀剂掩模的制造方法，能够以只使两段结构的贯通孔13的孔底部的I/O垫12露出的方式利用干蚀刻来去除绝缘膜14A，并在其以外的两段结构的贯通孔13的壁面和半导体基板10的第二面上残留下绝缘膜14。
如此地，在本实施方式中，通过将两段结构的贯通孔13设成锥状的第一孔13a和具有垂直的圆筒状的壁面的第二孔13b的复合体，采用不使用抗蚀剂掩模而针对绝缘膜14A进行全面蚀刻处理从而达到低成本的方法，能够形成使两段结构的贯通孔13的孔底部的I/O垫12从绝缘膜14露出的结构。
采用不用抗蚀剂掩模而针对绝缘膜14A进行全面蚀刻处理从而达到低成本的方法能够使两段结构的贯通孔13的孔底部的I/O垫12从绝缘膜14露出的原因在于，构成两段结构的贯通孔13的锥状的第一孔13a和垂直的圆柱状的第二孔均具有下述结构。
构成两段结构的贯通孔13的第二孔13b是直径20μm左右的垂直的圆柱状。但是，由于其深度为直径的4倍以下(若第二孔13b的直径为18μm，则第二孔13b的深度为70μm以下)、比较浅，因此在工序9中采用化学气相沉积法形成绝缘膜14A时，能够在第二孔13b的壁面较厚地进行均匀的绝缘膜14A的成膜。
接着，在本实施方式中，当构成两段结构的贯通孔13的第一孔13a的开口的直径为50μm、深度为50μm、底部的直径为30μm时，锥状的壁面的倾斜度(即，从贯通孔13或第一孔13a的剖面来看，相对于第二面的倾斜度)为arctan(50/10)＝79度。当构成两段结构的贯通孔13的第一孔13a的锥状的壁面的倾斜度为80度以下时，用于形成绝缘膜14A的化学气相沉积法的材料气体能够不受妨碍地自由流通于第一孔13a内并达到第二孔13b为止。
另外，在第一孔13a的剖面中的锥状的壁面，优选相对于第二面的倾斜度为60度以上。其原因在于，当将第一孔13a形成至半导体基板10的厚度的一半左右的深度时，优选使第一孔的开口直径小于“(第一孔13a的底部的直径)+(半导体基板10的厚度/2)”、并使贯通电极15的开口直径小于半导体基板10的厚度。
根据以上理由，优选贯通孔13(或第一孔13a)的剖面中的锥状的壁面相对于第二面的倾斜度为60度以上且80度以下(相对于贯通孔13的轴的倾斜度为10度以上且30度以下)。此外，锥状的壁面的倾斜度能够通过调整半导体基板10的蚀刻工艺条件来控制。
(工序11)
接着，采用溅射装置，如图11所示在半导体基板10的第二面、两段结构的贯通孔13的内壁和底面沉积由Al层构成的金属膜，从而形成贯通电极15。贯通电极15是用于将硅基板的半导体基板10的表面和背面进行电导通的硅通孔(TSV)。
实验的结果是，在两段结构的贯通孔13的上部的第一孔13a的锥状的壁面、两段结构的贯通孔13的下部的第二孔13b的垂直的圆筒状的壁面、以及两段结构的贯通孔13的底，都能够均匀地成膜为由Al层构成的金属膜，从而形成贯通电极15。另外，在两段结构的贯通孔13的上端的开口部附近的Al层的膜厚为6μm，在膜最难以附着的两段结构的贯通孔13的下部的第二孔13b的垂直的圆筒状的壁面形成了0.2μm膜厚的Al的金属层，在两段结构的贯通孔13的孔底的I/O垫12上形成了0.3μm膜厚的Al的金属层。
如上所述，通过将两段结构的贯通孔13设成为锥状的第一孔13a和具有垂直的圆筒状的壁面的第二孔13b的复合体，能够采用真空成膜方式在两段结构的贯通孔13的内壁面形成均匀的高品质的贯通电极15。
另外，在本实施方式中，为了进行金属层的成膜，并不限于溅射法，在采用CVD法进行真空成膜的情况下，也能够不产生缺陷地良好地使金属层成膜于两段结构的贯通孔13的壁面。
(工序12)
接着，采用光刻法，在对半导体基板10的第二面侧进行覆盖的金属层上形成光致抗蚀剂。针对除了由该光致抗蚀剂所保护的金属层以外的图案进行蚀刻、去除，由此在半导体基板10的第二面形成布线图案41。
(工序13)
在形成有布线图案41的半导体基板10的第二面侧，涂布阻焊剂的溶液。对该阻焊剂进行干燥，接下来采用光刻法工序和蚀刻工序形成图案。由此，如图12所示形成阻焊剂42，该阻焊剂42在安装外部连接端子40的焊球的部位形成了开口43。
在半导体基板10的第二面侧，形成具有宽广的开口部分且呈锥状而孔径变小的第一孔13a。由于形状是锥状，因此能够用阻焊剂42填充整个第一孔13a。
(工序14)
接着，通过使用既存的植球装置，如图13所示，在从阻焊剂42的开口43露出的布线图案上装载焊球，从而形成外部连接端子40。
(工序15)
接着，例如，采用金刚石刀具或激光，对半导体基板10沿着划线区域(Scriberegion)进行切割。由此，将硅的半导体基板10上形成为二维阵列状的半导体装置100进行单片化。
如上所述，基于本实施方式的半导体装置100，在第一面形成有作为半导体元件的集成电路11的半导体基板10中，形成由从第二面到达第一面的I/O垫12的锥状的第一孔13a、以及具有圆筒状的壁面的第二孔13b所构成的两段结构的贯通孔13。由此，能够在两段结构的贯通孔13形成高品质的绝缘膜14和高品质的金属层的贯通电极15(TSV)。因此，能够获得将集成电路11的布线与第二面侧的布线图案41通过高品质的贯通电极15进行电连接的半导体装置100。
此外，第一孔13a和第二孔13b的深度也可以未必形成相同深度。也可以将第一孔13a形成至半导体基板10的厚度方向上的规定位置为止、并在其下形成第二孔13b。
<第二实施方式>
第二实施方式，在制造固体摄像装置以外的半导体装置的方面与第一实施方式有差异。另外，在第二实施方式中，将铜用于金属层来形成贯通电极15(TSV)和布线图案41。
(制造方法)
下面，参照附图说明第二实施方式的半导体装置的制造方法。
(工序1)
在本实施方式中，如图14的剖面图所示，在硅晶片的半导体基板10A的表面，形成集成电路11、以及使用集成电路11的绝缘层12b上形成的布线12a的一部分来形成I/O垫12。
(工序2)
接着，如图15所示，在半导体基板10A粘贴支承基板12而形成一体结构。由此，能够提高一体结构的刚性、易于操作处理半导体基板10A，并且在形成对半导体基板10A的厚度减薄至10μm～50μm左右的结构的加工时提高加工精密度和成品率。
即，如图15所示，首先，形成对硅半导体基板10A表面的集成电路11和I/O垫12进行覆盖的氮化硅膜等的钝化膜33。进而，在钝化膜33上，涂布粘接层34，并使支承基板12通过粘接层34贴合于半导体基板10A。支承基板12能够使用石英、玻璃、硅晶片等。
粘接层34也有保护元件面电极4、半导体元件以及层间绝缘膜的功能。
粘接层34使用可剥离性材质、即在进行已薄膜化的半导体基板10的背面加工后能够剥下半导体基板10和支承基板12的材质。即，粘接层34，例如使用热塑性粘接剂。热塑性粘接剂，能够通过加热得到软化从而施行贴合或剥离。
另外，通过将石英或玻璃等透明材料用于支承基板12、将紫外线固化树脂用于粘接层34，能够将支承基板12贴合于半导体基板10。在该情况下，从支承基板12剥离半导体基板10的方法，能够采用由激光引起的贴合面的局部加热或整体加热来进行剥离。
(工序3)
接着，如图16所示，针对半导体基板10A的背面进行切削来减薄厚度。作为针对半导体基板10A的背面进行切削的方法，有研削、研磨等，特别优选实施干式抛光、蚀刻或CMP(Chemical Mechanical Polishing：化学机械抛光)。通过切削处理，使半导体基板10的厚度达到100μm以下、优选50μm以下的厚度。另外，为了使层叠有多个半导体基板10的半导体装置的厚度变薄，优选半导体基板10的厚度设为30μm以下。
(贯通电极(TSV)的形成)
接着，通过下面的工序4至工序11来形成将铜用于金属层的贯通电极(TSV)15和布线图案41。
(工序4)
接着，如图17所示，在已薄型化的、例如100μm厚度的半导体基板10的第二面上，采用光刻法形成10μm厚度的干蚀刻用光致抗蚀剂60。通过对该干蚀刻用光致抗蚀剂60用曝光装置进行曝光并显影，在与I/O垫12相对应的位置的形成两段结构的贯通孔13的区域，形成具有直径20μm的开口61的图案。
(工序5)
然后，采用干法蚀刻装置，用以SF6(六氟化硫)气体作为主要成分的与O2的混合气体，以干蚀刻用光致抗蚀剂60作为掩模，针对半导体基板10从第二面侧按照RIE模式进行干蚀刻5分钟。
由此，如图18所示，在半导体基板10的第二面侧，干蚀刻用光致抗蚀剂60的20μm直径的开口61的下面，形成第一孔13a，该第一孔13a具有比开口61的直径大的直径50μm的开口，并呈随着趋向第一面侧而直径减小的锥状，且深度为50μm。
(工序6)
接着，实施交替进行基于SF6的蚀刻与基于C4F8(全氟环丁烷)的侧壁保护膜的形成的博施模式的干蚀刻。通过博施模式的干蚀刻，如图19所示地形成50μm深度的第二孔13b，该第二孔13b从先形成的锥状的第一孔13a的底部开始贯通硅的半导体基板10和绝缘层12而到达半导体基板10的绝缘层12b的底的I/O垫12。该第二孔13b是以具有相同于干蚀刻用光致抗蚀剂60的开口61的直径大小的20μm的直径、且垂直的圆筒状的壁面的方式形成。
根据以上所述，首先，从半导体基板10的第二面侧开始，形成口径为50μm且从第二面侧至第一面侧呈锥状而直径变小的第一孔13a。进而，形成从该第一孔13a的底部开始到达I/O垫12的直径20μm且具有垂直的圆筒状的壁面的第二孔13b。通过如此操作，形成有贯通100μm厚度的半导体基板10而到达I/O垫12的、由第一孔13a和第二孔13b所构成的两段结构的贯通孔13。如图8所示，两段结构的贯通孔13的剖面形状形成为葡萄酒杯(或鸡尾酒杯)形状。
在本实施方式中，与第一实施方式同样地，在两段结构的贯通孔13的上部是以随着壁面从锥状上部至下部推移而使直径在锥状中变小的第一孔13a所构成。该锥状的壁面，适于两段结构的贯通孔13中的绝缘膜14A的成膜工艺、以及绝缘膜14A上的贯通电极15的成膜工艺。
另外，从两段结构的贯通孔13的第一孔13a的底部开始到达下部的I/O垫12的第二孔13b的壁面是垂直圆筒状且孔径一定，即使半导体基板10的厚度改变，两段结构的贯通孔13下部的孔的口径也与第二孔13b的孔径相同。该结构适于从两段结构的贯通孔13的第一孔13a的底部至I/O垫12的第二孔13b的壁面上的稳定的绝缘膜14A的成膜工艺、以及绝缘膜14A上的贯通电极15的成膜工艺。
(工序7)
接着，通过灰化装置对表层的干蚀刻用光致抗蚀剂60使用O2气体进行剥离。
(工序8)
如图20所示，将绝缘膜14A成膜于硅的半导体基板10的第二面以及两段结构的贯通孔13的壁面。绝缘膜14A是通过氧化硅膜(SiO2)、氮化硅膜(SiN)等无机绝缘膜来形成。
为了形成无机的绝缘膜14A，采用CVD等来形成绝缘膜14A。
当采用等离子体CVD装置按照化学气相沉积法来形成无机的SiO2的绝缘膜14A时，直至两段结构的贯通孔13的壁面以及两段结构的贯通孔13底部都成膜有均匀的绝缘膜14A。之所以能够形成均匀的高品质的膜，是由于两段结构的贯通孔13是锥状的第一孔13a和具有垂直的圆筒状的壁面的第二孔13b两者的复合体。
SiO2的绝缘膜14A的厚度，在两段结构的贯通孔13的第一孔13a的开口部附近为1.5μm，在两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面为0.6μm；在两段结构的贯通孔13的第二孔13b的底的I/O垫12上形成的绝缘膜14A的膜厚为0.5μm。
(工序9)
接着，不使用抗蚀剂掩模，而采用氧化膜的蚀刻装置，使用以SF6气体作为主要成分的与C4F8气体的混合气体，以涵盖半导体基板10整个面的方式进行蚀刻。如图21所示，针对两段结构的贯通孔13的孔底部的0.5μm的SiO2膜进行去除直至使孔底的I/O垫12露出为止实施蚀刻。由此，能够在两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面上残留膜厚0.5μm，并在两段结构的贯通孔13的第一孔13a的开口部附近残留膜厚0.7μm，还在半导体基板10的上面残留膜厚0.7μm。
即，通过不使用抗蚀剂掩模而实施全面的蚀刻处理，能够使两段结构的贯通孔13的孔底部的I/O垫12露出的同时在两段结构的贯通孔13的侧壁残留下绝缘膜14，并在半导体基板10的第二面也残留下绝缘膜14。如上所述，通过不用抗蚀剂掩模的制造方法，能够以只使两段结构的贯通孔13的孔底部的I/O垫12露出的方式利用蚀刻来去除绝缘膜14A，并在其以外的两段结构的贯通孔13的壁面和半导体基板10的第二面上残留下绝缘膜14。
(工序10)
采用溅射装置，如图22所示，在半导体基板10的第二面和两段结构的贯通孔13的内壁，实施氮化钛(TiN)或氮化钽(TaN)等的防扩散层的成膜。或者，也可以采用CVD法进行防扩散层的成膜。
(工序11)
接着，采用溅射法形成铜的种子层，并采用电解镀法使形成的铜加厚从而形成导电层。此外，铜的种子层的形成时，也可以采用无电解镀铜法代替溅射法来实施。经过上述工序，作为金属层形成了用铜的贯通电极15。贯通电极15是用于将硅的半导体基板10的表面和背面进行电导通的硅通孔(TSV)。
如上所述，能够通过真空成膜方式在两段结构的贯通孔13的内壁面上进行防扩散层的成膜、形成铜的金属层、形成均匀的高品质的贯通电极15。由此，能够直至两段结构的贯通孔13的底部为止不发生缺陷地进行成膜。
(工序12)
采用光刻法，在对半导体基板10的第二面侧进行覆盖的金属层上形成光致抗蚀剂。接着，针对除了由该光致抗蚀剂所保护的金属层以外的图案进行蚀刻、去除，由此如图23所示在半导体基板10的第二面形成布线图案41。
(工序13)
如图24所示，从支承基板12上剥离半导体基板10。即，当将热塑性粘接剂用于粘接层34时，通过加热使热塑性粘接剂软化，从支承基板12上剥离半导体基板10。另外，当使用紫外线固化树脂的粘接层34进行粘合时，通过由激光引起的贴合面的局部加热或整体加热来从支承基板12上剥离半导体基板10。
实施例
下面，说明形成两段结构的贯通孔13的实施例。
<实施例1>
首先，通过第二实施方式的工序1至工序3的处理，如图17所示地形成已薄型化的厚度为80μm的半导体基板10。
(工序1)
在厚度为80μm的半导体基板10的第二面，采用光刻法形成了厚度为10μm的干蚀刻用光致抗蚀剂60。干蚀刻用光致抗蚀剂60，在与I/O垫12相对应的位置的形成两段结构的贯通孔13的区域，形成具有直径20μm的开口61的图案。
(工序2)
然后，采用干蚀刻装置，以具有开口61的干蚀刻用光致抗蚀剂60作为掩模，从厚度80μm的半导体基板10的第二面侧出发，以RIE(Reactive Ion Etching，反应离子蚀刻)模式实施了干蚀刻6分钟。RIE模式是将SF6(六氟化硫)气体的流量设为100sccm、将O2气体的流量设为250sccm、将线圈电压设为2600W。
由此，如图18所示，在半导体基板10的第二面侧，在干蚀刻用光致抗蚀剂60的直径20μm的开口61的下面，形成了具有比开口61的直径还大的直径60μm的开口的、呈现直径随着接近第一面侧而减小的锥状、且深度为45μm的第一孔13a。
(工序3)
接着，采用干法蚀刻装置，实施了在设定SF6气体流量为250sccm、线圈电压为2000W的2.5秒的蚀刻步骤。接着，实施了在设定C4F8(全氟环丁烷)流量为250sccm、线圈电压为2000W的1秒钟的形成侧壁的保护膜的钝化步骤，并重复进行了交替实施两个步骤的循环。对该博施模式的干蚀刻的循环进行了70次、4分钟5秒。
由此，如图19所示，形成了从已预先形成的锥状的第一孔13a的底部到达半导体基板10的第一面侧的I/O垫12的35μm的深度的第二孔13b。第二孔13b是以具有与干蚀刻用光致抗蚀剂60的开口61的直径相同大小的20μm的直径且垂直的圆筒状的壁面的方式形成。
通过以上操作，从半导体基板10的第二面侧开始，以45μm的深度形成有口径为60μm且从第二面侧至第一面侧呈锥状而直径变小的第一孔13a。另外，形成有从第一孔13a的底部开始到达I/O垫12的、深度35μm、直径20μm且具有垂直的圆筒状的壁面的第二孔13b。
通过如此操作，形成有针对厚度80μm的半导体基板10进行贯通而到达I/O垫12的、由第一孔13a和第二孔13b所构成的两段结构的贯通孔13。如图19所示，使两段结构的贯通孔13的剖面形状成为葡萄酒杯(或鸡尾酒杯)的形状。
(工序4)
接着，通过灰化装置使用O2气体剥离表层的干蚀刻用光致抗蚀剂60。
(工序5)
如图20所示，采用等离子体CVD装置，通过将TEOS(Tetraethoxysilane：四乙氧基硅烷)用于材料气体的化学气相沉积法，在半导体基板10的第二面和两段结构的贯通孔13的壁面上，形成无机的SiO2绝缘膜14A的膜。
其结果是，在两段结构的贯通孔13的壁面直至两段结构的贯通孔13底部，成膜为SiO2的均匀的绝缘膜14A。绝缘膜14A的厚度，在两段结构的贯通孔13的第一孔13a的开口部附近为1.5μm，在两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面为0.6μm；在两段结构的贯通孔13的第二孔13b的底的I/O垫12上形成的绝缘膜14A的膜厚为0.5μm。
(工序6)
如图21所示，不使用抗蚀剂掩模，而采用氧化膜的干蚀刻装置，使用以SF6气体作为主要成分的与C4F8气体的混合气体，以涵盖半导体基板10整个面的方式进行了蚀刻。蚀刻是针对两段结构的贯通孔13的孔底部的0.5μm的SiO2膜进行去除直至使孔底的I/O垫12露出为止来实施的。
该结果是，能够在两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面上残留膜厚0.5μm的绝缘膜14，在两段结构的贯通孔13的第一孔13a的开口部附近残留膜厚0.7μm的绝缘膜14，在半导体基板10上面也残留有膜厚0.7μm的绝缘膜14。
即，通过不使用抗蚀剂掩模而实施全面的蚀刻处理，能够使两段结构的贯通孔13的孔底部的I/O垫12露出的同时在两段结构的贯通孔13的侧壁残留下绝缘膜14，并在半导体基板10的第二面也残留下绝缘膜14。如上所述，通过不用抗蚀剂掩模的制造方法，能够以只使两段结构的贯通孔13的孔底部的I/O垫12露出的方式利用蚀刻来去除绝缘膜14A，并在其以外的两段结构的贯通孔13的壁面和半导体基板10的第二面上残留下绝缘膜14。
(工序7)
采用溅射装置，如图22所示在半导体基板10的第二面、两段结构的贯通孔13的内壁和底面沉积由Al层构成的金属膜，从而形成了贯通电极(TSV)15。
其结果是，由Al层构成的金属膜，能够均匀地成膜于两段结构的贯通孔13的上部的第一孔13a的锥状的壁面、两段结构的贯通孔13的下部的第二孔13b的垂直的圆筒状的壁面、以及两段结构的贯通孔13的底，从而形成贯通电极15。另外，Al层金属膜的各部分的厚度，在两段结构的贯通孔13上端的第一孔13a的开口部附近为6μm，在两段结构的贯通孔13下部的第二孔13b的垂直的圆筒状的壁面为0.2μm，在两段结构的贯通孔13的孔底的I/O垫12上为0.3μm。
<实施例2>
通过第二实施方式的工序1至工序3的处理，如图17所示地形成已薄型化的厚度为90μm的半导体基板10。
(工序1)
在已薄型化的厚度为90μm的半导体基板10的第二面，采用光刻法形成了厚度为10μm的干蚀刻用光致抗蚀剂60。干蚀刻用光致抗蚀剂60，在与I/O垫12相对应的位置的形成两段结构的贯通孔13的的区域，形成为具有直径20μm的开口61的图案。
(工序2)
然后，与实施例1同样地进行操作，以具有开口61的干蚀刻用光致抗蚀剂60作为掩模，从厚度90μm的半导体基板10的第二面侧出发，以RIE模式实施了干蚀刻。并且，如图18所示，在半导体基板10的第二面侧，形成了具有60μm直径的开口的锥状且深度为45μm的第一孔13a。
(工序3)
采用干法蚀刻装置，实施了在设定SF6气体流量为250sccm、线圈电压为2000W的2.5秒的蚀刻步骤。接着，实施了在设定C4F8(全氟环丁烷)流量为250sccm、线圈电压为2000W的1秒钟的形成侧壁的保护膜的钝化步骤，并重复进行了交替实施两个步骤的循环。对该博施模式的干蚀刻的循环进行了90次、5分钟15秒。
由此，如图19所示，形成了从已预先形成的锥状的第一孔13a的底部到达半导体基板10的第一面侧的I/O垫12的45μm的深度的第二孔13b。第二孔13b是以具有与干蚀刻用光致抗蚀剂60的开口61的直径相同大小的20μm的直径且垂直的圆筒状的壁面的方式形成。
根据以上所述，从半导体基板10的第二面侧开始，以45μm的深度形成口径为60μm且从第二面侧至第一面侧呈锥状而直径变小的第一孔13a。另外，形成有从第一孔13a的底部开始到达I/O垫12的、深度45μm、直径20μm且具有垂直的圆筒状的壁面的第二孔13b。通过如此操作，形成有针对厚度90μm的半导体基板10进行贯通而到达I/O垫12的、由第一孔13a和第二孔13b所构成的两段结构的贯通孔13。如图19所示，使两段结构的贯通孔13的剖面形状成为葡萄酒杯(或鸡尾酒杯)的形状。
(工序4)
接着，与实施例1同样地进行操作，通过灰化装置使用O2气体剥离表层的干蚀刻用光致抗蚀剂60。
(工序5)
与实施例1同样地进行操作，如图20所示，采用化学气相沉积法，在半导体基板10的第二面和两段结构的贯通孔13的壁面，进行了无机的SiO2绝缘膜14A的成膜。
其结果是，在两段结构的贯通孔13的壁面直至两段结构的贯通孔13底部，成膜为SiO2的均匀的绝缘膜14A。绝缘膜14A的厚度，在两段结构的贯通孔13的第一孔13a的开口部附近为1.5μm，在两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面为0.6μm；在两段结构的贯通孔13的第二孔13b的底的I/O垫12上形成的绝缘膜14A的膜厚为0.5μm。
(工序6)
接着，与实施例1同样地进行操作，如图21所示，不使用抗蚀剂掩模，而采用氧化膜的干蚀刻装置，使用以SF6气体作为主要成分的与C4F8气体的混合气体，以涵盖半导体基板10整个面的方式进行了蚀刻。蚀刻是针对两段结构的贯通孔13的孔底部的0.5μm的SiO2膜进行去除直至使孔底的I/O垫12露出为止来实施的。
该结果是，能够在两段结构的贯通孔13的第二孔13b的垂直的圆筒状的壁面上残留膜厚0.5μm的绝缘膜14，在两段结构的贯通孔13的第一孔13a的开口部附近残留膜厚0.7μm的绝缘膜14，在半导体基板10上面也残留有膜厚0.7μm的绝缘膜14。
(工序7)
采用溅射装置，如图22所示，在半导体基板10的第二面和两段结构的贯通孔13的内壁，实施氮化钛(TiN)的防扩散层的成膜。
(工序8)
采用溅射法形成了铜的种子层。
(工序9)
采用电解镀法对形成的铜加厚(形成厚的铜)而形成导电层从而形成了贯通电极(TSV)15。
其结果是，由铜层构成的金属膜，能够均匀地成膜于两段结构的贯通孔13的上部的第一孔13a的锥状的壁面、两段结构的贯通孔13的下部的第二孔13b的垂直的圆筒状的壁面、以及两段结构的贯通孔13的底，从而形成贯通电极15。
此外，本发明并不局限于上述实施例和实施方式中已说明的结构。例如，在上述实施方式中，当形成两段结构的贯通孔13时，从半导体基板10的第二面侧出发，按RIE模式进行蚀刻来形成锥状的第一孔13a；接着，从第一孔13a的底部出发，按博施模式形成了具有垂直的圆筒状的壁面的第二孔13b。但是，本发明并不局限于上述步骤，也能够按下面的步骤形成两段结构的贯通孔13。
例如，以具有开口61的干蚀刻用光致抗蚀剂60作为掩模，从半导体基板10的第二面侧直至I/O垫12的附近为止，按博施模式形成具有直径20μm的垂直的圆筒状的壁面的孔。接着，按RIE模式在第二面侧形成具有比干蚀刻用光致抗蚀剂60的开口61更大的直径的第一孔13a。由此，也能够形成具有葡萄酒杯状的形状的两段结构的贯通孔13。
另外，在第一实施方式中，在两段结构的贯通孔13的绝缘膜14上，采用溅射法进行铝层的成膜，从而形成了贯通电极15。在第二实施方式中，在两段结构的贯通孔13的绝缘膜14上，采用溅射法形成了防扩散层，并通过镀敷铜来形成了贯通电极15。但是，针对第一和第二实施方式的贯通电极15的导电层进行成膜的金属，能够适宜地替换使用。另外，针对贯通电极15的导电层进行成膜的金属，也能够适宜地使用除了Al、铜等以外的金属。
本发明的半导体装置的两段结构的贯通孔13的与轴相垂直的剖面形状，可形成为圆形、椭圆形或四方形。
另外，本发明中使用的干蚀刻用光致抗蚀剂60，并不限定于光致抗蚀剂，也可以使用能够以电子射线绘画的抗蚀剂、或者是能够用其它方法形成开口61的干蚀刻用抗蚀剂。
本发明的半导体装置的半导体基板10的材料并不限定于硅基板。对于其它材料的半导体基板10而言，也能够在I/O垫12上形成与上述实施方式相同形状的两段结构的贯通孔13，并采用化学气相沉积法在内壁面形成绝缘膜14A的层，通过全面进行干蚀刻而形成在两段结构的贯通孔13的壁面仍然残留有绝缘膜14而针对I/O垫12上的绝缘膜14A予以去除的结构。若为两段结构的贯通孔13，则能够形成由均匀的金属膜构成的高品质的贯通电极15。
工业实用性
本发明可应用于能够以低成本制造且具有连接可靠性高的贯通电极的半导体装置及其制造方法。
附图标记的说明
100 半导体装置；
10、10A 半导体基板；
11 集成电路；
12 I/O垫；
12a (集成电路的)布线；
12b 绝缘层；
13 两段结构的贯通孔；
13a 第一孔；
13b 第二孔；
14、14A 绝缘膜；
15 贯通电极；
20 玻璃基板；
30 腔室障壁；
32 腔室；
33 钝化膜；
34 粘接层；
40 外部连接端子；
41 布线图案；
42 阻焊剂；
43 开口；
50 滤色器层；
51 微透镜阵列；
60 干蚀刻用光致抗蚀剂；
61 开口。

Claims (2)

1.一种半导体装置的制造方法，其中，其包括：
在半导体基板的第一面侧，形成集成电路、与前述集成电路电连接的I/O垫、在前述集成电路的已形成有固体摄像元件的像素的区域中形成的含有与各像素相对应的RGB的滤色器和钝化层的滤色器层、以及在与前述滤色器层上的前述各固体摄像元件相对应的部位形成的微透镜阵列；
在与前述第一面相反侧的第二面侧，形成具有开口的干蚀刻用抗蚀剂的图案；
以包围前述滤色器层和前述微透镜阵列的侧面的方式，在前述I/O垫上形成腔室障壁；
在前述腔室障壁上形成玻璃基板；
以前述干蚀刻用抗蚀剂作为掩模并采用干蚀刻装置按照反应离子蚀刻模式对前述半导体基板进行干蚀刻，从而形成从前述第二面侧至前述半导体基板的厚度方向上的规定位置为止进行开口的第一形状部，并且，前述第一形状部是以使前述第二面侧中的第一形状部的开口直径比前述干蚀刻用抗蚀剂的开口直径大、并且前述第一形状部的孔径在朝前述第一形状部的底部方向上变细的锥状的方式形成；
以前述干蚀刻用抗蚀剂作为掩模并采用干蚀刻装置按照博施模式进行干蚀刻，形成从前述第一形状部的前述底部到达前述I/O垫并且具有与前述干蚀刻用抗蚀剂的开口相同直径的垂直的圆筒状的壁面的第二形状部；
在由前述第一形状部和前述第二形状部构成的两段结构的贯通孔的内壁面、以及前述第二面，以化学气相沉积法形成无机的绝缘膜；
不使用抗蚀剂掩模，而采用氧化膜的蚀刻装置，使用以SF6气体作为主要成分的与C4F8气体的混合气体，对前述绝缘膜的整个面进行干蚀刻，将前述绝缘膜残留于前述两段结构的贯通孔的前述内壁面和前述第二面，并去除前述I/O垫上的前述绝缘膜，使前述I/O垫露出；
在露出的前述I/O垫与前述两段结构的贯通孔的前述内壁面以均匀的金属膜形成贯通电极；
形成连接于前述贯通电极的前述第二面的布线图案。
2.如权利要求1所述的半导体装置的制造方法，其中，其进一步形成保护所述第二面的阻焊剂并且将所述阻焊剂填充于所述第一形状部。
CN201280065944.6A 2012-01-06 2012-12-28 半导体装置及其制造方法 Active CN104054164B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-001155 2012-01-06
JP2012001155A JP5810921B2 (ja) 2012-01-06 2012-01-06 半導体装置の製造方法
PCT/JP2012/084110 WO2013103136A1 (ja) 2012-01-06 2012-12-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN104054164A CN104054164A (zh) 2014-09-17
CN104054164B true CN104054164B (zh) 2017-06-30

Family

ID=48745196

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280065944.6A Active CN104054164B (zh) 2012-01-06 2012-12-28 半导体装置及其制造方法

Country Status (7)

Country Link
US (1) US9520322B2 (zh)
EP (1) EP2802005B1 (zh)
JP (1) JP5810921B2 (zh)
KR (1) KR101626693B1 (zh)
CN (1) CN104054164B (zh)
TW (1) TWI538132B (zh)
WO (1) WO2013103136A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6185813B2 (ja) * 2013-09-30 2017-08-23 三星ダイヤモンド工業株式会社 イメージセンサ用ウエハ積層体の分断方法並びに分断装置
MA36343B1 (fr) * 2013-10-14 2016-04-29 Nemotek Technologies Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d
CN104617033B (zh) * 2013-11-05 2018-09-14 中芯国际集成电路制造(上海)有限公司 晶圆级封装方法
JP6191417B2 (ja) * 2013-11-28 2017-09-06 凸版印刷株式会社 半導体素子アレイ基板の再生方法
JP5913489B2 (ja) * 2014-09-03 2016-04-27 三星ダイヤモンド工業株式会社 イメージセンサ用ウエハ積層体のスクライブライン形成及び分断方法並びにスクライブライン形成及び分断装置
CN107408507B (zh) * 2015-03-31 2021-09-14 浜松光子学株式会社 半导体装置
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
TWI702655B (zh) * 2016-04-13 2020-08-21 日商濱松赫德尼古斯股份有限公司 半導體裝置及其製造方法
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
JP6838893B2 (ja) 2016-08-25 2021-03-03 キヤノン株式会社 半導体装置及びその製造方法
US10580725B2 (en) * 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US12180108B2 (en) 2017-12-19 2024-12-31 Corning Incorporated Methods for etching vias in glass-based articles employing positive charge organic molecules
TWI827636B (zh) 2018-07-26 2024-01-01 日商索尼股份有限公司 固態攝像元件、固態攝像裝置及固態攝像元件之製造方法
JP2020155591A (ja) * 2019-03-20 2020-09-24 株式会社東芝 半導体装置
JP7340965B2 (ja) 2019-06-13 2023-09-08 キヤノン株式会社 半導体装置およびその製造方法
WO2021199680A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 受光素子および電子機器
US20240178164A1 (en) * 2022-11-28 2024-05-30 Texas Instruments Incorporated Sensor package with low aspect ratio through silicon via

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055857A (zh) * 2006-04-14 2007-10-17 夏普株式会社 半导体器件及其制造方法
CN101320702A (zh) * 2007-06-06 2008-12-10 株式会社瑞萨科技 半导体器件及其制造方法
CN101609828A (zh) * 2008-06-17 2009-12-23 株式会社瑞萨科技 半导体器件以及半导体器件的制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6960837B2 (en) * 2002-02-26 2005-11-01 International Business Machines Corporation Method of connecting core I/O pins to backside chip I/O pads
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005311117A (ja) 2004-04-22 2005-11-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7598167B2 (en) * 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
US7081408B2 (en) * 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
JP4694305B2 (ja) * 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007295280A (ja) * 2006-04-25 2007-11-08 Toshiba Corp 電子素子
JP4483896B2 (ja) * 2007-05-16 2010-06-16 ソニー株式会社 半導体装置及びその製造方法
US7863721B2 (en) * 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US20100013060A1 (en) * 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
JP5150566B2 (ja) * 2009-06-22 2013-02-20 株式会社東芝 半導体装置およびカメラモジュール
US8105889B2 (en) * 2009-07-27 2012-01-31 Cree, Inc. Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions
US20110291153A1 (en) * 2010-05-31 2011-12-01 Yang ming-kun Chip submount, chip package, and fabrication method thereof
JP2010251791A (ja) * 2010-06-24 2010-11-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055857A (zh) * 2006-04-14 2007-10-17 夏普株式会社 半导体器件及其制造方法
CN101320702A (zh) * 2007-06-06 2008-12-10 株式会社瑞萨科技 半导体器件及其制造方法
CN101609828A (zh) * 2008-06-17 2009-12-23 株式会社瑞萨科技 半导体器件以及半导体器件的制造方法

Also Published As

Publication number Publication date
CN104054164A (zh) 2014-09-17
EP2802005B1 (en) 2022-07-06
JP2013140916A (ja) 2013-07-18
TW201340272A (zh) 2013-10-01
EP2802005A1 (en) 2014-11-12
US20140312506A1 (en) 2014-10-23
EP2802005A4 (en) 2015-12-09
TWI538132B (zh) 2016-06-11
JP5810921B2 (ja) 2015-11-11
KR20140099316A (ko) 2014-08-11
WO2013103136A1 (ja) 2013-07-11
US9520322B2 (en) 2016-12-13
KR101626693B1 (ko) 2016-06-01

Similar Documents

Publication Publication Date Title
CN104054164B (zh) 半导体装置及其制造方法
CN101937894B (zh) 具有贯通电极的半导体器件及其制造方法
US9230947B2 (en) Method of forming 3D integrated microelectronic assembly with stress reducing interconnects
US7919348B2 (en) Methods for protecting imaging elements of photoimagers during back side processing
US9373653B2 (en) Stepped package for image sensor
CN102891151B (zh) 背照式图像传感器的低应力腔体封装及其制作方法
CN101930986B (zh) 半导体器件、摄像机模块及半导体器件的制造方法
US9859322B2 (en) Methods and apparatus for glass removal in CMOS image sensors
US7981727B2 (en) Electronic device wafer level scale packages and fabrication methods thereof
US11450697B2 (en) Chip package with substrate having first opening surrounded by second opening and method for forming the same
JP5450295B2 (ja) 撮像装置および撮像装置の製造方法
US9966400B2 (en) Photosensitive module and method for forming the same
US20090050995A1 (en) Electronic device wafer level scale packges and fabrication methods thereof
TWI525805B (zh) 低輪廓影像感測器
JP2016001759A (ja) 半導体装置
JP2005072489A (ja) 半導体装置の製造方法および半導体装置
KR20170129554A (ko) 초박형 이미지 센서-경통 일체형 카메라 모듈
HK1201987B (zh) 小輪廓圖像傳感器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant