CN103700671B - 像素阵列基板及显示面板 - Google Patents

Abstract

一种像素阵列基板及显示面板，包括基板以及阵列排列于基板上的多个像素单元。每一像素单元包括具有源极、栅极及漏极的薄膜晶体管、与漏极电性连接的像素电极、共享电极、绝缘层以及检测电极。像素电极配置于共享电极与基板之间。共享电极具有暴露像素电极的多个狭缝。绝缘层配置于共享电极与像素电极之间且具有暴露像素电极的接触孔。检测电极与共享电极属于同一膜层且与共享电极分离。检测电极填入绝缘层的接触孔而与漏极电性连接。此外，包括上述像素阵列基板的显示面板亦被提出。

Description

像素阵列基板及显示面板

技术领域

本发明是有关于一种显示面板及其像素阵列基板，且特别是有关于一种边缘电场切换式显示面板及其像素阵列基板。

背景技术

现今社会多媒体技术相当发达，多半受惠于半导体组件与显示装置的进步。就显示器而言，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的显示面板已逐渐成为市场的主流。为了让显示面板具有更好的显示质量，目前市面上已发展出了各种广视角的显示面板，例如有共平面切换式(in-plane switching，IPS)、多域垂直配向式(multi-domain vertically alignment，MVA)以及边缘电场切换式(fringe field switching，FFS）显示面板等。其中，边缘电场切换式显示面板除了具有广视角的特性外更具有低色偏的的特性，因此广为消费者所喜爱。

然而，在公知边缘电场切换式显示面板中，每一像素单元的像素电极被配置于其上的共享电极及绝缘层覆盖，每一像素单元的薄膜晶体管亦被绝缘层覆盖，因此当边缘电场切换式显示面板发生显示不良的问题时，检测者不易对每一像素单元的薄膜晶体管进行检测，而不易分析显示不良的真因。

发明内容

本发明提供一种像素阵列基板及显示面板，其薄膜晶体管易于检测。

本发明的一种像素阵列基板，包括基板以及多个像素单元。多个像素单元阵列排列于基板上。每一像素单元包括薄膜晶体管、像素电极、共享电极、绝缘层以及检测电极。薄膜晶体管具有源极、栅极以及漏极。像素电极与薄膜晶体管的漏极电性连接。像素电极配置于共享电极与基板之间。共享电极具有暴露像素电极的多个狭缝。绝缘层配置于共享电极与像素电极之间且具有暴露像素电极的接触孔。检测电极与共享电极属于同一膜层且与共享电极分离。检测电极填入绝缘层的接触孔而与薄膜晶体管的漏极电性连接。

本发明的显示面板，包括上述像素阵列基板、相对于像素阵列基板的对向基板以及配置于像素阵列基板与对向基板之间的显示介质。

在本发明的一实施例中，上述的绝缘层的接触孔位于漏极以外的区域，而检测电极透过像素电极与薄膜晶体管的漏极电性连接。

在本发明的一实施例中，上述的每一像素单元更包括蚀刻保护图案。蚀刻保护图案配置于绝缘层的接触孔与像素电极之间且与像素电极接触。检测电极填入绝缘层的接触孔而与蚀刻保护图案接触。

在本发明的一实施例中，上述的蚀刻保护图案与薄膜晶体管的漏极属于同一膜层。

在本发明的一实施例中，上述的蚀刻保护图案与薄膜晶体管的漏极分离。

在本发明的一实施例中，上述的绝缘层的接触孔暴露漏极与像素电极的重迭处，检测电极填入接触孔而与漏极接触。

在本发明的一实施例中，上述的每一像素单元还包括与栅极电性连接的扫描线以及与源极电性连接的数据线。扫描线遮蔽绝缘层的接触孔及检测电极。

基于上述，在本发明一实施例的像素阵列基板及显示面板中，每一像素单元的像素电极是被绝缘层的接触孔暴露，且每一像素单元包括填入接触孔且与薄膜晶体管电性连接的检测电极。因此，检测者可容易地令探针与每一像素单元的检测电极接触，进而量测到薄膜晶体管的电性。因此，公知技术中像素电极受到绝缘层阻挡而使薄膜晶体管电性不易量测的问题可获得改善。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为本发明一实施例的像素阵列基板的上视示意图；

图2为根据图1的剖线A-A’绘示的像素阵列基板的剖面示意图；

图3为本发明另一实施例的像素阵列基板的上视示意图；

图4为根据图3的剖线B-B’绘示的像素阵列基板的剖面示意图；

图5为本发明又一实施例的像素阵列基板的上视示意图；

图6为根据图5的剖线B-B’绘示的像素阵列基板的剖面示意图；

图7为本发明再一实施例的像素阵列基板的上视示意图；

图8为根据图7的剖线D-D’绘示的像素阵列基板的剖面示意图；

图9为本发明一实施例的显示面板的剖面示意图。

【主要组件符号说明】

100、100A-100C：像素阵列基板

110：基板

120：像素单元

122、122C：像素电极

124：共享电极

124a：狭缝

124b：第一分支

124c：第二分支

124d：第三分支

126：绝缘层

126a、126aC：接触孔

128、128C：检测电极

130：蚀刻保护图案

200：对向基板

300：显示介质

1000：显示面板

A-A’、B-B’、C-C’、D-D’：剖线

CH：信道

DL：数据线

D、DB：漏极

G：栅极

SL：扫描线

S：源极

TFT：薄膜晶体管

x、y：方向。

具体实施方式

图1为本发明一实施例的像素阵列基板的上视示意图。图2为根据图1的剖线A-A’绘示的像素阵列基板的剖面示意图。请参照图1及图2，本实施例的像素阵列基板100包括基板110以及阵列排列于基板110上的多个像素单元120。每一像素单元120包括的薄膜晶体管TFT、与薄膜晶体管TFT的漏极D电性连接的像素电极122、共享电极124以及绝缘层126。

薄膜晶体管TFT具有源极S、栅极G、漏极D与信道CH，其中源极S与漏极D分别位于信道CH二侧，而栅极G与信道CH、源极S及漏极D重迭。在本实施例中，栅极G位于信道CH与基板110之间，且信道CH位于源极S与栅极G之间。换言之，本实施例的薄膜晶体管TFT可为底部栅极型(bottom gate)。然而，本发明不限于此，在其它实施例中，薄膜晶体管TFT亦可为顶部栅极型(top gate)或其它适当型式。

像素电极122配置于共享电极124与基板110之间。换言之，共享电极124在上，而像素电极122在下。在本实施例中，像素电极122的内部可不具有开口。换言之，像素电极122可为完整的导电图案。举例而言，像素电极122可为一近似ㄑ字型的完整导电图案。然而，本发明不限于此，像素电极122亦可为一矩形或其它适当形状的导电图案。在本实施例中，像素电极122可为透明导电图案，其材质可为金属氧化物，例如铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆栈层。然而，本发明不限于此，若采用像素阵列基板100的显示面板为反射式，则像素电极122的材质亦可采用具高反射性的导电材料，例如金属、合金、金属的氮化物、金属的氧化物、金属的氮氧化物、或是金属与其它导电材料的堆栈层。

共享电极124具有暴露像素电极122的多个狭缝124a。详言之，在本实施例中，如图1所示，共享电极124包括延伸方向与扫描线SL延伸方向平行的一条第一分支124b以及一条第二分支124c、以及延伸方向与数据线DL延伸方向平行的多条第三分支124d。第一分支124b较第二分支124c靠近与对应的薄膜晶体管TFT。第一分支124b与对应薄膜晶体管TFT的漏极D重迭。第三分支124d连接第一分支124b与第二分支124c。相邻二条第三分支124d、第一分支124b以第二分支124c围出一个狭缝124a。在本实施例中，狭缝124a可为一ㄑ字型开口。然而，本发明不限于此，狭缝124a亦可为一矩形或其它适当形状的开口。在本实施例中，共享电极124可为透明导电图案，其材质可为金属氧化物，例如铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆栈层。然而，本发明不限于此，若采用像素阵列基板100的显示面板为反射式，则共享电极124的材质亦可采用具高反射性的导电材料，例如金属、合金、金属的氮化物、金属的氧化物、金属的氮氧化物、或是金属与其它导电材料的堆栈层。

如图2所示，绝缘层126配置于共享电极124与像素电极122之间。在本实施例中，绝缘层126的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆栈层)、有机材料或上述的组合。值得注意的是，如图1及图2所示，绝缘层126具有暴露像素电极122的接触孔126a。在本实施例中，接触孔126a可位于漏极D以外的区域。举例而言，如图1所示，接触孔126a可位于共享电极124的第一分支124b与对应的扫描线SL之间。换言之，在本实施例中，接触孔126a可位于像素电极122右下角被共享电极124暴露出的区域上方。然而，本发明不限于此，接触孔126a亦可设置于其它适当位置，将于后续实施例中举例说明。

请继续参照图1及图2，每一像素单元120更包括与检测电极128。检测电极128与共享电极124分离。换言之，检测电极128是电性独立于共享电极124。如图2所示，检测电极128填入绝缘层126的接触孔126a而与薄膜晶体管TFT的漏极D电性连接。详言之，在本实施例中，检测电极128可透过像素电极122与薄膜晶体管TFT的漏极D电性连接。然而，本发明不限于此，检测电极128亦可以其它方式与薄膜晶体管TFT的漏极D电性连接，将于后续实施例中举例说明。

值得一提的是，透过检测电极128，检测者可不受限于绝缘层126的阻挡，而可量测到每一薄膜晶体管TFT的电性。详言之，检测者可容易地令一探针与像素阵列基板100最外层的检测电极128接触，而透过与漏极D电性连接的检测电极128量测到对应薄膜晶体管TFT的电性。换言之，本实施例的像素阵列基板100可解决公知技术中像素电极受到绝缘层阻挡，而造成的薄膜晶体管电性量测不易的问题。此外，由于检测电极128与共享电极124属于同一膜层，即检测电极128与共享电极124可用同一道光罩制得，因此在制作检测电极128以方便检测薄膜晶体管TFT电性的同时，检测电极128的制作并不会增加像素阵列基板100的制作成本。

请继续参照图1及图2，在本实施例中，每一像素单元120可选择性地包括蚀刻保护图案130(标示于图2)。蚀刻保护图案130配置于绝缘层126的接触孔126a与像素电极122之间且与像素电极122接触。本实施例的蚀刻保护图案130可选择性地与薄膜晶体管TFT的漏极D分离。在本实施例中，检测电极128可填入绝缘层126的接触孔126a而与蚀刻保护图案130接触，进而依序透过蚀刻保护图案130、像素电极122与薄膜晶体管TFT的漏极D电性连接。

值得一提的是，由于蚀刻保护图案130覆盖像素电极122，因此在接触孔126a的形成过程中，用以蚀刻绝缘层126的蚀刻液会被蚀刻保护图案130阻挡，而不易损伤到接触孔126a下方的像素电极122，进而使像素阵列基板100具有高良率。然而，需说明的是，本发明并不限定像素单元120一定要包括蚀刻保护图案130。在其它实施例中，若用以蚀刻绝缘层126的蚀刻液不易损伤像素电极122，则像素单元120亦可省略蚀刻保护图案130。

在本实施例中，蚀刻保护图案130可选择与薄膜晶体管TFT的漏极D、源极S属于同一膜层，即蚀刻保护图案130与薄膜晶体管TFT的漏极D、源极S可用同一道光罩制得，因此蚀刻保护图案130的制作并不会增加像素阵列基板100的制作成本。然而，本发明不限于此，在其它实施例中，蚀刻保护图案130不一定要选择与薄膜晶体管TFT的漏极D、源极S一起制作。举例而言，在其它实施例中，若薄膜晶体管TFT为顶栅极薄膜晶体管，则蚀刻保护图案130亦可选择与薄膜晶体管TFT的栅极G一起制作。

如图1所示，在本实施例中，每一像素单元120更包括与薄膜晶体管TFT的栅极G电性连接的扫描线SL以及与薄膜晶体管TFT的源极S电性连接的数据线DL。扫描线SL与数据线DL交错设置。在像素阵列基板100中，相邻的二条扫描线SL与相邻的二条数据线DL可包围一个像素单元120的像素电极122。多个像素单元120沿着互相垂直的列方向x与行方向y排成一阵列。相邻的二列像素单元120的像素电极122之间可配置有一条扫描线SL。相邻的二行像素单元120的像素电极122之间可配置有一条数据线DL。换言之，本实施例的像素阵列基板100可为俗称的单栅极架构。然而，本发明不限于此，在其它实施例中，像素阵列基板亦可为其它适当的架构，以下利用图3、图4举例说明之。

图3为本发明另一实施例的像素阵列基板的上视示意图。图4为根据图3的剖线B-B’绘示的像素阵列基板的剖面示意图。请参照图3及图4，像素阵列基板100A与像素阵列基板100类似，因此相同的组件以相同的标号表示。以下就像素阵列基板100A与像素阵列基板100相异处做说明，像素阵列基板100A与像素阵列基板100相同处，请根据图3及图4中的标号参照前述说明，于此便不再重述。

像素阵列基板100A与像素阵列基板100的差异在于：如图3所示，在像素阵列基板100A中，相邻的二列像素单元120的像素电极122之间可配置有「二条」扫描线SL。部份相邻的二行像素单元120的像素电极122之间可不配置数据线DL，而另一部份相邻的二行RY像素单元120的像素电极122之间可配置一条数据线DL。换言之，像素阵列基板100A可为俗称的双栅极架构。像素阵列基板100A亦具有与像素阵列基板100类似的功效及优点，于此便不再重述。

图5为本发明又一实施例的像素阵列基板的上视示意图。图6为根据图5的剖线C-C’绘示的像素阵列基板的剖面示意图。请参照图5及图6，像素阵列基板100B与像素阵列基板100类似，因此相同或相对应的组件以相同或相对应的标号表示。以下就像素阵列基板100B与像素阵列基板100相异处做说明，像素阵列基板100B与像素阵列基板100相同处，请根据图5及图6中的标号参照前述说明，于此便不再重述。

像素阵列基板100B与像素阵列基板100的差异在于：像素阵列基板100B可不包括像素阵列基板100的蚀刻保护图案130，而将薄膜晶体管TFT的漏极DB延伸至绝缘层126的接触孔126a的下方，以取代蚀刻保护图案130的功能。详言之，绝缘层126的接触孔126a可暴露漏极DB与像素电极122的重迭处的区域，而检测电极128可填入接触孔126a而与漏极DB直接接触。值得一提的是，由于检测电极128是直接与漏极DB接触，因此用以检测薄膜晶体管TFT电性的探针与漏极DB间的阻值可极小化，进而使薄膜晶体管TFT的电性检测结果更为精准。

图7为本发明再一实施例的像素阵列基板的上视示意图。图8为根据图7的剖线D-D’绘示的像素阵列基板的剖面示意图。请参照图7及图8，像素阵列基板100C与像素阵列基板100类似，因此相同或相对应的组件以相同或相对应的标号表示。以下就像素阵列基板100C与像素阵列基板100相异处做说明，像素阵列基板100C与像素阵列基板100相同处，请根据图7及图8中的标号参照前述说明，于此便不再重述。

像素阵列基板100C与像素阵列基板100的差异在于：每一像素单元120的像素电极122C并没有完全地被相邻的二条数据线DL及相邻的二条扫描线SL围住。详言之，在像素阵列基板100C中，每一像素单元120的像素电极122C可由相邻二条数据线DL与相邻二条扫描线SL围出的区域内部延伸至其中一扫描线SL上方。此外，在像素阵列基板100C中，接触孔126aC以及检测电极128C位置亦与接触孔126a以及检测电极128的位置亦不同。详言之，在像素阵列基板100C中，每一像素单元120的接触孔126aC以及检测电极128C可设置在像素电极122C延伸至扫描线SL的部份区域上方。如此一来，扫描线SL便可遮蔽绝缘层126的接触孔126aC及填入接触孔126aC的检测电极128C，而使检测电极128C的设置不致于过度影响像素阵列基板100C的开口率。

需说明的是，图1-图8所绘的像素阵列基板是用以说明本发明，而非用限制本发明。本发明并不限制像素阵列基板的每一个像素单元的结构一定要相同。图1-图8所绘的像素单元可任排意组合在同一基板上，以构成本发明一实施例的像素阵列基板。此外，图5、图7所绘的像素阵列基板100B、100C亦不限于其绘示的单栅极结构，图5、图7所绘的像素单元120亦可应用于如图3的双栅极结构中，该领域具有通常知识者根据图3、图5、图7及其说明可据以实施，于此便不再逐一详述。

图9为本发明一实施例的显示面板的剖面示意图。请参照图9，显示面板1000包括像素阵列基板100、相对于像素阵列基板100的对向基板200以及配置于像素阵列基板100与对向基板200之间的显示介质300(例如液晶)。当显示面板1000发生显示不良的问题时，检测者将像素阵列基板100与对向基板200分离后，便可透过与每一薄膜晶体管TFT漏极D电性连接的检测电极128容易地量测到每一薄膜晶体管TFT的电性，从而分析出显示不良的真因。此外，需说明的是，显示面板1000的像素阵列基板并不限于图1及图2所绘的像素阵列基板100。在其它实施例中，显示面板1000的像素阵列基板亦可用图3(及图4)、图5(及图6)或图7(及图8)的像素阵列基板100A、100B、100C取代的。

综上所述，在本发明一实施例的像素阵列基板中，每一像素单元的像素电极是被绝缘层的接触孔暴露，且每一像素单元包括填入接触孔且与薄膜晶体管电性连接的检测电极。因此，检测者可容易地令探针与每一像素单元的检测电极接触，进而量测到薄膜晶体管的电性。因此，公知技术中像素电极受到绝缘层阻挡而使薄膜晶体管电性不易量测的问题可获得改善。此外，由于本发明一实施例的显示面板包括上述像素阵列基板，因此当显示面板发生显示不良的问题时，检测者将显示面板的像素阵列基板与对向基板分离后，便可容易地量测到像素阵列基板的每一像素单元的薄膜晶体管电性，从而分析出显示不良的真因。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视前述的申请专利范围所界定者为准。

Claims (14)

1.一种像素阵列基板，包括：

一基板；以及

多个像素单元，阵列排列于该基板上，每一该像素单元包括：

一薄膜晶体管，具有一源极、一栅极以及一漏极；

一像素电极，与该薄膜晶体管的该漏极电性连接；

一共享电极，该像素电极配置于该共享电极与该基板之间，该共享电极具有暴露该像素电极的多个狭缝；

一绝缘层，配置于该共享电极与该像素电极之间且具有暴露该像素电极的一接触孔；以及

一检测电极，与该共享电极属于同一膜层且与该共享电极分离，该检测电极填入该绝缘层的该接触孔而与该薄膜晶体管的该漏极电性连接。

2.如权利要求1所述的像素阵列基板，其特征在于，该绝缘层的该接触孔位于该漏极以外的区域，而该检测电极透过该像素电极与该薄膜晶体管的该漏极电性连接。

3.如权利要求2所述的像素阵列基板，其特征在于，每一该像素单元还包括：

一蚀刻保护图案，配置于该绝缘层的该接触孔与该像素电极之间且与该像素电极接触，该检测电极填入该绝缘层的该接触孔而与该蚀刻保护图案接触。

4.如权利要求3所述的像素阵列基板，其特征在于，该蚀刻保护图案与该薄膜晶体管的该漏极属于同一膜层。

5.如权利要求4所述的像素阵列基板，其特征在于，该蚀刻保护图案与该薄膜晶体管的该漏极分离。

6.如权利要求1所述的像素阵列基板，其特征在于，该绝缘层的该接触孔暴露该漏极与该像素电极的一重迭处，该检测电极填入该接触孔而与该漏极接触。

7.如权利要求1所述的像素阵列基板，其特征在于，每一该像素单元还包括与该栅极电性连接的一扫描线以及与该源极电性连接的一数据线，而该扫描线遮蔽该绝缘层的该接触孔及该检测电极。

8.一种显示面板，其特征在于，包括：

一像素阵列基板，包括：

一基板；以及

多个像素单元，阵列排列于该基板上，每一该像素单元包括：

一薄膜晶体管，具有一源极、一栅极以及一漏极；

一像素电极，与该薄膜晶体管的该漏极电性连接；

一共享电极，该像素电极配置于该共享电极与该基板之间，该共享电极具有暴露该像素电极的多个狭缝；

一绝缘层，配置于该共享电极与该像素电极之间且具有的暴露该像素电极的一接触孔；以及

一检测电极，与该共享电极属于同一膜层且与该共享电极分离，该检测电极填入该绝缘层的该接触孔而与该薄膜晶体管的该漏极电性连接；

一对向基板，相对于该像素阵列基板；以及

一显示介质，配置于该像素阵列基板与该对向基板之间。

9.如权利要求8所述的显示面板，其特征在于，该绝缘层的该接触孔位于该漏极以外的区域，而该检测电极透过该像素电极与该薄膜晶体管的该漏极电性连接。

10.如权利要求9所述的显示面板，其特征在于，每一该像素单元还包括：

一蚀刻保护图案，配置于该绝缘层的该接触孔与该像素电极之间且与该像素电极接触，该检测电极填入该绝缘层的该接触孔而与该蚀刻保护图案接触。

11.如权利要求10所述的显示面板，其特征在于，该蚀刻保护图案与该薄膜晶体管的该漏极属于同一膜层。

12.如权利要求11所述的显示面板，其特征在于，该蚀刻保护图案与该薄膜晶体管的该漏极分离。

13.如权利要求8所述的显示面板，其特征在于，该绝缘层的该接触孔暴露该漏极与该像素电极的一重迭处，该检测电极填入该接触孔而与该漏极接触。

14.如权利要求8所述的显示面板，其特征在于，每一该像素单元还包括与该栅极电性连接的一扫描线及与该源极电性连接的一数据线，而该扫描线遮蔽该绝缘层的该接触孔及该检测电极。