CN103176503A - 一种dds信号发生器及其幅度控制方法 - Google Patents

Abstract

一种DDS信号发生器及其幅度控制方法，所述DDS信号发生器包括：主控单元，与所述主控单元连接的FPGA模块，以及与所述FPGA模块连接的复合DAC；所述主控单元，配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；所述FPGA模块包括：波形存储器，存储波形样点；数字乘法器，将所述波形存储器中的波形样点乘上所述幅度补偿系数得到的波形数字量发送给所述复合DAC内部的数据DAC；SPI控制模块，将所述参考电压值转换为SPI格式，发送所述给复合DAC内部的增益DAC；所述复合DAC，根据所述增益DAC中所述参考电压值，将所述数据DAC中的波形数字量转化为模拟量。

Description

一种DDS信号发生器及其幅度控制方法

技术领域

本发明涉及信号发生器技术领域，特别涉及对直接数字频率合成(DDS，Direct Digital Frequency Synthesis)信号发生器的幅度控制技术，具体的讲是一种DDS信号发生器及其幅度控制方法。

背景技术

在实际的通信过程中，系统对频率的精度和稳定度都有较高的要求，而且常常需要用到多种不同频率和相位的信号。传统的波形发生器都是由模拟电路实现，受到硬件电路的限制，不仅产生的波形少，精度低，而且体积大，灵活性差。DDS技术是从相位概念出发直接合成所需要波形的一种新的频率合成技术；DDS信号发生器具有频率转换快、分辨率高、频率合成范围宽、相位噪声低且相位可控制的优点。

申请号为CN200910183182.X的专利文献，揭示了一种基于DDS的幅值可调信号发生器的技术。该专利文献的信号发生器的主要部分的结构框图如图1所示，可以看出，它以单片机AT89S52为微处理器，以微处理器应用技术和DDS技术为核心，通过微处理器控制DDS芯片AD9850，实现频率预置、控制字的设置等功能。AD9850实现信号发生器功能，微处理器控制幅度DAC，从而控制模拟乘法器AD534，实现正弦输出信号幅值的可调性。

CN200910183182.X采用专用DDS芯片AD9850作为信号源，由于专用芯片的不灵活性，造成如下不足：

(1)其输出波形只能是正弦波，无法作为函数/任意波形发生器使用；

(2)其相位累加器是32位，频率分辨率只能做到29mHz，与主流的信号发生器的1uHz相距甚远；

(3)其相位控制字是8位，相位分辨率只有1.4o，而很多信号发生器都具有0.01o甚至0.001o的相位精度；

(4)采样率只有125MHz，无法适应目前市场对高采样率、高带宽的信号发生器的需求。

虽然每款专用ASIC芯片都有其应用的范围，不可能面面俱到。但CN200910183182.X还存在如下固有缺陷：

(1)乘法器和幅度DAC会增加印刷电路板的面积，相应的增加成本和设计复杂度；

(2)幅值控制的精度有限，图1中的幅度DAC，以10位精度控制幅度，以参考电压2.5V为例，精度只能达到0.005V；

(3)由于模拟器件的非线性，模拟乘法器会给输出信号带来谐波失真，对于高速信号，失真会更大。

目前市场上很多DDS信号发生器都采用模拟乘法器实现幅度控制，所以均存在上述缺点。

美国ADI公司的某些数模转换器(DAC)集成了增益DAC，可以较低失真的完成幅度控制；这类DAC由数据DAC和增益DAC组成，称为复合DAC。图2是现有技术的AD974x系列复合DAC的内部框图。AD974x系列复合DAC均支持双通道输出，为了表述方便，这里只画出了其中一个通道。数据DAC将并行数据转换为模拟输出，实现数模转换；SPI控制模块将控制命令发送给增益DAC；增益DAC的输出信号控制数据DAC的参考电压，也就控制了模拟输出信号的幅度。这种控制方式与图1的乘法器方案相比，都实现了幅度控制，但图2的方式中，其内核不是非线性的乘法器，故能显著减小谐波失真。

但是，图2方案的仍然存在如下缺陷：数据DAC的垂直分辨率会因为增益DAC的数据位宽而降低。以该系列的AD9747为例，数据DAC的数据位宽是16位，但增益DAC的数据位宽只有10位。最终垂直分辨率会损失6位的精度。

发明内容

针对现有技术的缺陷，本发明实施例提供了一种DDS信号发生器及其幅度控制方法，不仅能够解决由于模拟乘法器所导致的非线性失真，也能避免分辨率的精度损失。

为了实现上述目的，本发明实施例提供一种DDS信号发生器，所述DDS信号发生器包括：主控单元，与所述主控单元连接的FPGA模块，以及与所述FPGA模块连接的复合DAC；所述主控单元，配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；所述FPGA模块包括：波形存储器，存储波形样点；数字乘法器，将所述波形存储器中的波形样点乘上所述幅度补偿系数得到的波形数字量发送给所述复合DAC内部的数据DAC；SPI控制模块，将所述参考电压值转换为SPI格式，发送所述给复合DAC内部的增益DAC；所述复合DAC，根据所述增益DAC中所述参考电压值，将所述数据DAC中的波形数字量转化为模拟量。

所述复合DAC输出的模拟量＝波形样点*幅度补偿系数*参考电压值。

所述FPGA模块还包括：CPU接口，连接所述主控单元，解析所述主控单元发来的命令，转发给所述FPGA模块的其他部分；相位累加器，以频率控制字循环累加得到相码；波形存储器，采用所述相码作为波形存储器的读地址，从中取出波形样点构成数字波形。

对应于前述实施例的DDS信号发生器，本发明实施例还提供一种DDS信号发生器的幅度控制方法，所述方法包括：配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；采用数字乘法器，将波形存储器中的波形样点乘上所述幅度补偿系数，得到波形数字量；根据所述参考电压值，将所述波形数字量转化为模拟量。

所述模拟量＝波形样点*幅度补偿系数*参考电压值。

所述方法还包括：根据幅度控制目标，修改所述幅度补偿系数以及参考电压值。

为了实现上述目的，本发明实施例还提供一种DDS信号发生器，所述DDS信号发生器包括：主控单元，与所述主控单元连接的FPGA模块，以及与所述FPGA模块连接的复合DAC；所述主控单元，配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；采用所述幅度补偿系数对待写入波形存储器中的波形样点的幅度进行调整，将完成幅度调整后的波形样点写入所述波形存储器；所述FPGA模块包括：波形存储器，接收所述主控单元写入的完成幅度调整后的波形样点，将所述波形样点提供给复合DAC内部的数据DAC；SPI控制模块，将所述参考电压值转换为SPI格式，发送所述给复合DAC内部的增益DAC；所述复合DAC，根据所述增益DAC中的所述参考电压值，将所述数据DAC中的波形数字量转化为模拟量。

所述复合DAC输出的模拟量＝幅度调整后的波形样点*参考电压值。

对应于前述实施例的又一种DDS信号发生器，本发明实施例还提供一种DDS信号发生器的幅度控制方法，所述方法包括：配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；采用所述幅度补偿系数对待写入波形存储器中的波形样点的幅度进行调整，将完成幅度调整后的波形样点写入所述波形存储器；根据所述参考电压值，将所述波形存储器输出的完成幅度调整后的波形数字量转化为模拟量。

所述模拟量＝幅度调整后的波形样点*参考电压值。

本发明实施例的技术方案采用FPGA+DAC的方式，将波形样点预先乘以一个幅度补偿系数，采用幅度补偿系数对DAC输出的模拟量预先进行精度补偿，既避免了模拟乘法器造成的非线性失真，也解决了复合DAC对垂直分辨率的损伤。

附图说明

图1为现有技术的DDS信号发生器结构框图；

图2为现有技术的AD974x内部框图；

图3为本发明实施例1的DDS信号发生器原理框图；

图4为本发明实施例1的DDS信号发生器的幅度控制方法流程图；

图5为本发明实施例2的DDS信号发生器原理框图；

图6为本发明实施例2的DDS信号发生器的幅度控制方法流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明权利要求保护的范围。

实施例1：

采用专用DDS芯片实现信号发生器有很多不足，主要是灵活性差。因此，本发明实施例的信号发生器采用可编程逻辑阵列(FPGA)实现DDS，其基本架构是FPGA+DAC。FPGA产生数字波形，数模转换器DAC将其转换为模拟量。相位累加器、波形存储器、数模变换器是DDS技术产生信号的基本结构。

针对FPGA+DAC的结构，本发明实施例提出一种DDS信号发生器及其幅度控制方法，通过FPGA和增益DAC配合完成信号幅度的补偿。具体地，本实施例在FPGA内部增加一个数字乘法器，与复合DAC内部集成的增益DAC一起实现DDS信号幅度的精细控制。同时，通过数字乘法器所乘的幅度补偿系数预先对复合DAC的垂直分辨率进行精度补偿。该技术方案具有以下优点：(1)谐波失真小；(2)结构简单、成本低；(3)解决复合DAC对垂直分辨率的损失。

本实施例的DDS信号发生器系统框图如图3所示，具体原理如下：

(1)主控单元101，控制整个信号发生器的工作，可以由DSP处理器或者其它通用处理器担任；具体地，本实施例中，主控单元101配置幅度补偿系数113以及参考电压值114，使所述幅度补偿系数113的位宽与所述参考电压值114的位宽之和大于等于所述波形样点的位宽；

(2)CPU接口102，主控单元101与FPGA之间通信的桥梁，解析主控单元101发来的命令，将其转发给其它模块；

(3)相位累加器103，以频率控制字111循环累加得到相码121，频率控制字111决定信号的输出频率，由主控单元101配置；

(4)波形存储器104，存储一个周期输出波形的样点。相位累加器的相码121作为波形存储器的读地址，从中取出波形样点构成数字波形122；波形存储器可以由FPGA内部的ROM的实现，但这样就只能输出固定形状的波形了；一种较优的做法是由主控单元101通过CPU接口写入任意形状的波形112，这样DDS输出信号有更多的选择；某些情况下，波形存储器104也可外接更大容量的存储器，这样输出波形具有很大的存储深度；

(5)数字乘法器105，是本实施例的核心模块。公知的DDS结构都是波形存储器输出的波形样点直接送给DAC。但本实施例通过数字乘法器对波形样点乘上一个幅度补偿系数113，二者乘积123送给复合DAC内部的数据DAC；幅度补偿系数113由主控单元101配置；

(6)SPI控制模块106：SPI(Serial Peripheral Interface——串行外设接口)是一种公知的同步串行外设接口，它可以使控制器与各种外围设备以串行方式进行通信以交换信息。由于这种集成了增益DAC的复合DAC的通信接口是遵循SPI协议的，因此SPI控制模块106将主控单元101设置的参考电压值114转换为SPI格式的124，送给复合DAC内部的增益DAC。

(7)复合DAC模块107，即参考电压可控的数模转换器，根据所述增益DAC中的参考电压值114，将FPGA输出的数字量123转换为幅度可调的模拟量125输出，关于其幅度有如下关系式：

模拟量125＝波形样点122*幅度补偿系数113*参考电压值114--------公式1

主控单元所配置的幅度补偿系数113的位宽与参考电压值114的位宽之和大于等于所述波形样点的位宽，这样能够避免由于位宽不一致造成的精度损失。以AD9747为例，本实施例的波形样点可为16位宽，参考电压值114为10位宽，幅度补偿系数113至少要6位宽，而实际上可设置为16位宽。如此一来，由于数字乘法器的作用，输出信号的垂直分辨率不会因为增益DAC的相对较少的位宽而降低。

针对前述DDS信号发生器，本实施例还提供一种DDS信号发生器的幅度控制方法，该方法既避免了模拟乘法器造成的非线性失真，也解决了复合DAC对垂直分辨率的损伤。

该方法包括：配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；采用数字乘法器，将波形存储器中的波形样点乘上所述幅度补偿系数，得到波形数字量；根据所述参考电压值，将所述波形数字量转化为模拟量。

图4为本发明实施例1幅度控制方法的详细流程图。如图4所示，详细流程如下：

(1)开机初始化：主控单元配置频率控制字、往波形存储器写入波形样点；

(2)配置参考电压：主控单元将参考电压值通过CPU接口和SPI控制模块送给增益DAC；

(3)配置幅度补偿系数：主控单元计算幅度补偿系数，并配置给数字乘法器；所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；

(4)输出波形：所有参数设置好后即输出波形；

(5)如果改变幅度，则主控单元重新计算和配置参考电压值和幅度补偿系数。

本实施例使用的是数字乘法器，不存在非线性失真，最终输出信号的纯度高；且目前FPGA大多内嵌数量很多、功能较强的乘法器单元，规格大多是18×18、25×18的数据位宽；因此本发明实施例耗用的FPGA资源很少。基于本发明的DDS信号发生器结构简单、成本低、易于实现，有利于产品的尽快上市。

本实施例的技术方案采用FPGA+DAC的方式，在FPGA中通过数字乘法器来对波形样点进行处理，并采用幅度补偿系数对DAC输出的模拟量预先进行精度补偿，既避免了模拟乘法器造成的非线性失真，也解决了复合DAC对垂直分辨率的损伤。

实施例2：

实施例1中，波形存储器104的波形样点的最大幅度是不变的。本实施例提供另一种DDS信号发生器及其幅度控制方法。该方案不使用数字乘法器，而直接由控制单元101根据幅度控制的要求将写入波形存储器的波形样点幅度进行调整，从而实现幅度控制，并解决垂直分辨率损失。本实施例的FPGA+DAC内部框图如图5所示，各模块功能如下：

(1)主控单元101，控制整个信号发生器的工作，可以由DSP处理器或者其它通用处理器担任；具体地，主控单元101配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；与实施例1不同的是，本实施例中主控单元101通过修改每个波形样点的幅度来控制最终输出的幅度，具体地，采用所述幅度补偿系数对待写入波形存储器中的波形样点的幅度进行调整，将完成幅度调整后的波形样点写入所述波形存储器；

(2)CPU接口102，主控单元101与FPGA之间通信的桥梁，解析主控单元101发来的命令，将其转发给其它模块；

(3)相位累加器103，以频率控制字111循环累加得到相码121，频率控制字111决定信号的输出频率，由主控单元101配置；

(4)波形存储器104，存储一个周期输出波形的样点。相位累加器的相码121作为波形存储器的读地址，从中取出波形样点构成数字波形122；本实施例中，波形存储器104接收主控单元101写入的完成幅度调整后的波形样点，将所述波形样点提供给复合DAC107内部的数据DAC；

(5)SPI控制模块106：SPI(Serial Peripheral Interface——串行外设接口)是一种公知的同步串行外设接口，它可以使控制器与各种外围设备以串行方式进行通信以交换信息。由于这种集成了增益DAC的复合DAC的通信接口是遵循SPI协议的，因此SPI控制模块106将主控单元101设置的参考电压值114转换为SPI格式的124，送给复合DAC内部的增益DAC。

(6)复合DAC模块107，即参考电压可控的数模转换器，根据所述增益DAC中的所述参考电压值，将FPGA输出的数字量122转换为幅度可调的模拟量125输出，即主控单元按照输出幅度修改波形存储器中波形样点幅度，这样关于幅度有如下关系式：

模拟量125＝幅度调整后的波形样点122*参考电压值114--------公式2

针对前述DDS信号发生器，本实施例还提供一种DDS信号发生器的幅度控制方法，该方法既避免了模拟乘法器造成的非线性失真，也解决了复合DAC对垂直分辨率的损伤。

该方法包括：配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；采用所述幅度补偿系数对待写入波形存储器中的波形样点的幅度进行调整，将完成幅度调整后的波形样点写入所述波形存储器；根据所述参考电压值，将所述波形存储器输出的完成幅度调整后的波形数字量转化为模拟量。

图6为本实施例幅度控制方法的详细流程图。与图4不同的是，图6的方法通过修改每个波形样点的幅度来控制最终输出的幅度；如果改变幅度，则主控单元除了重新计算和配置参考电压值之外，还要重新配置波形样点。主流的DDS信号发生器的波形存储器通常有1K～16K个点，如果是任意波形，则样点数目更多。那么主控单元修改每个样点需要很长时间。和实施例1相比，实施例2虽然不需要增加数字乘法器，但是需要进行更多的计算。

以上实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例各实施例技术方案的精神和范围。

Claims (10)

1.一种DDS信号发生器，所述DDS信号发生器包括：主控单元，与所述主控单元连接的FPGA模块，以及与所述FPGA模块连接的复合DAC；其特征在于：

所述主控单元，配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；

所述FPGA模块包括：波形存储器，存储波形样点；数字乘法器，将所述波形存储器中的波形样点乘上所述幅度补偿系数得到的波形数字量发送给所述复合DAC内部的数据DAC；SPI控制模块，将所述参考电压值转换为SPI格式，发送所述给复合DAC内部的增益DAC；

所述复合DAC，根据所述增益DAC中所述参考电压值，将所述数据DAC中的波形数字量转化为模拟量。

2.根据权利要求1所述的DDS信号发生器，其特征在于，所述复合DAC输出的模拟量＝波形样点*幅度补偿系数*参考电压值。

3.根据权利要求1所述的DDS信号发生器，其特征在于，所述FPGA模块还包括：

CPU接口，连接所述主控单元，解析所述主控单元发来的命令，转发给所述FPGA模块的其他部分；

相位累加器，以频率控制字循环累加得到相码；

波形存储器，采用所述相码作为波形存储器的读地址，从中取出波形样点构成数字波形。

4.一种DDS信号发生器的幅度控制方法，其特征在于，所述方法包括：

配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；

采用数字乘法器，将波形存储器中的波形样点乘上所述幅度补偿系数，得到波形数字量；

根据所述参考电压值，将所述波形数字量转化为模拟量。

5.根据权利要求4所述的方法，其特征在于，所述模拟量＝波形样点*幅度补偿系数*参考电压值。

6.根据权利要求4所述的方法，其特征在于，所述方法还包括：根据幅度控制目标，修改所述幅度补偿系数以及参考电压值。

7.一种DDS信号发生器，所述DDS信号发生器包括：主控单元，与所述主控单元连接的FPGA模块，以及与所述FPGA模块连接的复合DAC；其特征在于，

所述主控单元，配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；采用所述幅度补偿系数对待写入波形存储器中的波形样点的幅度进行调整，将完成幅度调整后的波形样点写入所述波形存储器；

所述FPGA模块包括：波形存储器，接收所述主控单元写入的完成幅度调整后的波形样点，将所述波形样点提供给复合DAC内部的数据DAC；SPI控制模块，将所述参考电压值转换为SPI格式，发送所述给复合DAC内部的增益DAC；

所述复合DAC，根据所述增益DAC中的所述参考电压值，将所述数据DAC中的波形数字量转化为模拟量。

8.根据权利要求1所述的DDS信号发生器，其特征在于，所述复合DAC输出的模拟量＝幅度调整后的波形样点*参考电压值。

9.一种DDS信号发生器的幅度控制方法，其特征在于，所述方法包括：

配置幅度补偿系数以及参考电压值，使所述幅度补偿系数的位宽与所述参考电压值的位宽之和大于等于所述波形样点的位宽；

采用所述幅度补偿系数对待写入波形存储器中的波形样点的幅度进行调整，将完成幅度调整后的波形样点写入所述波形存储器；

根据所述参考电压值，将所述波形存储器输出的完成幅度调整后的波形数字量转化为模拟量。

10.根据权利要求1所述的DDS信号发生器，其特征在于，所述模拟量＝幅度调整后的波形样点*参考电压值。

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