CN103888139A - 直接数字频率合成器 - Google Patents

Abstract

本发明提供了一种直接数字频率合成器。该直接数字频率合成器包括：累加器，用于对输入的频率控制字FTW进行累加；多通道相位-幅度转换模块，包括2^m个等差相位的数据处理通道，对第i个数据处理通道而言，其对累加器输出的频率控制字累加结果加上一偏置相位FTW×i，而后将其进行相位到幅度的转换，输出幅度数字信号；数据选择输出模块，用于从2^m个等差相位的数据处理通道中依次选取幅度数字信号送入后续的数模转换器；数模转换器，用于将数据选择输出模块输出的幅度数字信号转换为模拟信号输出。本发明采用多个数据处理通道并联的方式，同时进行多路的相位-幅度转换，从而提高了相位-幅度转换效率，节约了转换时间。

Description

直接数字频率合成器

技术领域

本发明涉及微电子技术领域，尤其涉及一种直接数字频率合成器。

背景技术

频率合成技术是现代通讯电子系统实现高性能指标的关键技术之一，很多电子设备的功能实现都直接依赖于所用频率合成器的性能，对于不断变频的通讯系统，诸如无线局域网(Wireless LAN)，数字蜂窝系统，电子对抗系统等，频率合成技术在其中的应用显得尤为重要，因此人们常将频率合成器比喻为众多电子系统的“心脏”。

图1为现有技术直接数字频率合成器的结构示意图。请参照图1，该直接数字频率合成器包括：相位累加器10，相位-幅度转换模块20和数模转换器30。通常，相位-幅度转换模块20是一个存储sine/cos数据的正弦查找表只读存储器(ROM)。

衡量直接数字频率合成器性能的主要是速度和精度。直接数字频率合成器的速度通常可以用时钟速率(Hz)或采样速率(Sample/s)来衡量，而直接数字频率合成器的精度可以用无杂散动态范围(SFDR)来衡量。由于以下原因，直接数字频率合成器的速度和精度会受到制约：

1、制约直接数字频率合成器速度的主要因素是存储正弦查找表的存储器由于结构复杂，存储数据量大，其采样速度往往远低于整个系统中其他关键电路的速度。过长的关键路径制约了直接数字频率合成器的整体速度。

2、制约直接数字频率合成器精度的主要因素包括数模转换器的精度。数模转换器的解码方式、开关管控制信号的匹配以及电流源版图的设计都是制约直接数字频率合成器精度的主要因素。

根据以上特点，通过不同措施，可以得到高速直接数字频率合成器。为了提高速度，可以通过高速数据选择器将多路存储正弦查找表存储器合并成一路数据处理通道，这样不仅大大降低数字电路的时钟速度要求，也可以降低数字电路的功耗。同时，在数模转换器数字逻辑中使用流水线结构。为了保持精度，可以采用分段式温度计解码，并使用面积尽可能大的MOS管以提高电流源的匹配精度。

在实现本发明的过程中，申请人发现现有的直接数字频率合成器存在如下技术缺陷：由于要使用单个ROM来进行数据转换，而单个ROM的转换存储速度往往远低于相位累加器和数模转换器的速度，会严重制约直接数字频率合成器的速度。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种可以实现并行处理的直接数字频率合成器，以提高直接数字频率合成器的处理速度。

(二)技术方案

本发明直接数字频率合成器包括：累加器，用于对输入的频率控制字FTW进行累加，累加量为频率控制字FTW与其后多通道相位-幅度转换单元中通道数的乘积；多通道相位-幅度转换模块，包括2^m个等差相位的数据处理通道，其中，对于该2^m个的数据处理通道中的第i个数据处理通道而言，其对所述累加器输出的频率控制字累加结果加上一偏置相位FTW×i，而后把同步后的数据进行相位到幅度的转换，输出幅度数字信号；数据选择输出模块，用于从所述多通道相位-幅度转换模块中的2^m个等差相位的数据处理通道中依次选取幅度数字信号送入后续的数模转换器；数模转换器，用于将所述数据选择输出模块输出的幅度数字信号转换为模拟信号输出，该模拟信号的频率随所述累加器输入的频率控制字FTW的变化而变化；以及时钟发生器，用于为所述累加器、多通道相位-幅度转换模块、数据选择模块和数模转换器提供时钟信号。

(三)有益效果

从上述技术方案可以看出，本发明直接数字频率合成器具有以下有益效果：

(1)并行计算的高效率，本发明采用多个相位-幅度转换模块并联的方式，可以同时进行多路的相位-幅度转换，从而极大的提高了相位-幅度转换的效率，节约转换时间；

(2)模块的高集成度，本发明采用的是线性数模转换器和全数字模块，兼容现有的大部分标准CMOS工艺流程，能够满足不同工艺下设计的快速移植，并且能高效快速地进行芯片设计，具有良好的集成性。

(3)功耗的优化控制，本发明采用的并行技术使得关键数字模块相位累加器(40)和多通道相位-幅度转换模块(50)的时钟速度要求大为降低，考虑到数字电路的功耗与时钟频率成正比，因此系统的功耗也会相应的降低，得到很好的优化控制。

附图说明

图1为现有技术直接数字频率合成器的结构示意图；

图2为根据本发明实施例直接数字频率合成器的结构示意图；

图3为根据本发明另一种实施例直接数字频率合成器的结构示意图。

【主要元件符号说明】

40-累加器；

41-加法器；   42-延时同步单元；   43-移位寄存器

50多通道相位-幅度转换模块；

51-加法器；   52-延时同步单元；   53-存储器；

60-数据选择输出模块；

61-多通道数据选择器；   62-数据处理通道选择信号单元；

70-数模转换器；

80-时钟发生器。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明的保护范围。

对于本领域技术人员而言，一个理想直接数字频率合成器的数字输出D_out可以表示为：

$D_{\mathrm{out}}\left(t\right)=A_0\·\sin (2\mathrm{\π}\·\frac{\mathrm{FTW}\·\mathrm{int}\left(\frac{t}{T}\right)}{2^n})$

其中A₀为数模转换器输出的幅值，T为系统时钟周期，FTW为输入到线性累加器的频率控制字，t为系统时间，n为数模转换器输入信号的位宽，也即数模转换器的分辨率，int()为取整操作。

在本发明的一个示例性实施例中，提供了一种直接数字频率合成器。该直接数字频率合成器的通道数为4，数模转换器输入信号的位宽n为10。图2为根据本发明实施例直接数字频率合成器的结构示意图。本实施例直接数字频率合成器包括：

累加器40，用于对输入的频率控制字FTW进行累加，累加量为频率控制字FTW与其后多通道相位-幅度转换模块50中通道数的乘积，在本实施例中的通道数为4，因此累加器40的输出D_acc可以表示为：

$D_{\mathrm{acc}}\left(t\right)=4\·\mathrm{FTW}\·\mathrm{int}\left(\frac{t}{T}\right)$

同样，t为时间，T为主时钟周期。频率控制字FTW的位宽为10。

多通道相位-幅度转换模块50，包括2^m个等差相位的数据处理通道，其中，m＞0，优选地，2≤m≤5。对于第i个等差相位的数据处理通道而言，其对累加器输出的频率控制字累加结果加上一偏置相位FTW×i，而后把同步后的数据进行相位到幅度的转换，输出幅度数字信号，其中，第i通道的输出D_OUT可以表示为：

D_OUT(i)＝LUT_sin(FTW×i+D_acc)

其中LUT_sin()表示正弦查找表操作。

数据选择输出模块60，用于从多通道相位-幅度转换模块50中的2^m个等差相位的数据处理通道中依次选取幅度数字信号送入后续的数模转换器；

数模转换器70，用于将所述数据选择输出模块60输出的幅度数字信号转换为模拟信号输出，该模拟信号的频率随所述累加器40输入的频率控制字FTW的变化而变化。

时钟发生器80，用于产生时钟信号，该时钟信号提供给累加器40、多通道相位-幅度转换模块50、数据选择模块60和数模转换器70使用。

以下对本实施例直接数字频率合成器的各个组成部分进行详细说明。

累加器40包括一个移位寄存器41、加法器42，延时同步单元43。其中：移位寄存器41输入端输入频率控制字FTW，其输出端连接至加法器42的第二输入端；加法器42，第一输入端连接移位寄存器41的输出端，其第二输入端连接至延时同步单元43的输出端，其输出端一方面连接至延时同步单元43的输入端，另一方面作为累加器40的输出；其中，加法器42、延时同步单元42和移位寄存器41共同构成累加器40，由移位寄存器41控制该累加器的步长，即FTW×2^m，也就是对应于输出信号的变化的大小。

多通道相位-幅度转换模块50包括2^m个等差相位的数据处理通道，每个数据处理通道均包括级联的加法器51、延时同步单元52和存储器53。对于第i个数据处理通道而言：加法器51的第一输入端连接至累加器40的输出端，其第二输入端输入偏置相位FTW×i，用来设置不同数据处理通道的相位差，每个通道的相位差为FTW；延时同步单元52，其输入端连接至加法器51的输出端，用来对不同数据处理通道中加法器输出的数据进行同步；存储器53，其输入端连接至延时同步单元52的输出端，其内存储有正弦查找表，在接收到延时同步单元52传送的数据之后，在该正弦查找表中查找该数据对应的幅度值，进行相位到幅度的转换，输出幅度数字信号。

数据选择输出模块60包括一个多通道数据选择器61和数据处理通道选择信号单元62，用来对多通道相位-幅度转换模块50输出的数据依次选择输出。其中，多通道数据选择器61的2^m个输入端分别与多通道相位-幅度转换模块50中的2^m个数据处理通道相连接，其控制端与数据处理通道选择信号单元62相连接，其输出端与数模转换器相连接；数据处理通道选择信号单元62，用于产生数据处理通道选择信号，使相应通道的存储器的输出信号输出至数模转换器70。

时钟发生器80用于产生时钟信号，该时钟信号产生时钟周期为2^mT的时钟信号提供给累加器40、多通道相位-幅度转换模块50使用，产生时钟周期为T的时钟信号提供给数据选择模块60和数模转换器70使用。其中时钟发生器80的一个2^mT时钟输出端连接至累加器40中延时同步单元43的时钟端口，另一个2^mT时钟输出端连接至多通道相位-幅度转换模块50中延时同步单元52和存储器53的时钟端口；时钟发生器80的一个T时钟输出端连接至数据处理通道选择信号单元62的时钟端口，另一个T时钟输出端连接至数模转换器70的时钟端口。

高性能数模转换器70用于将数据选择输出模块60输出的数字形式的幅度值转换为模拟信号输出，该模拟信号的频率随累加器40输入的数字形式的频率控制字FTW的变化而变化。

需要说明的是，现有技术中有多种数模转换器的实现方式，其均可以应用到本发明，此处不再对其进行详细描述。

通过以上分析，以下以图2为例具体设计一种10位精度，4通道高速直接数字频率合成器。假设系统的采样时钟周期为T。10位的二进制信号FTW通过单路可控线性累加器40进行步长为FTW×4、采样时钟周期为4T的累加，累加结果进入多通道加法器50，每一路加法器51的另一路加数分别为FTW×0，FTW×1，FTW×2，FTW×3，每一路加法器51的采样时钟周期均为4T。4路加法器51的10位输出通过延时同步单元52同步后，连接其后采样时钟为4T的正弦查找表存储器53，将10位相位数字信号转换为10位幅度数字信号，正弦查找表存储器53输出的10位幅度数字信号送入其后的10位多通道数据选择单元60，多通道数据选择单元60中的数据处理通道选择信号单元62以T为采样时钟周期对数据处理通道单元61依次进行选择，输出的10位数据送入其后的数模转换器70。

至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明有了清楚的认识。

此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换，例如：

(1)数据处理通道的个数除了4个之外，还可以为8个、16个或32个等2^m个，如图3所示；

(2)数模转换器可以采用各种形式，此处不进行限制。

综上所述，本发明提供了一种适宜于大规模集成的高速直接频率合成器解决方案。该方案能够充分利用现有的大规模集成电路设计方法，以最简单有效的方式实现高速直接频率合成器。该方案中的高速数据选择器、正弦查找表存储器、线性累加器均可以利用大规模数字电路设计方法快速实现。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种直接数字频率合成器，其特征在于，包括：

累加器(40)，用于对输入的频率控制字FTW进行累加，累加量为频率控制字FTW与其后多通道相位-幅度转换单元中通道数的乘积；

多通道相位-幅度转换模块(50)，包括2^m个等差相位的数据处理通道，其中，对于该2^m个的数据处理通道中的第i个数据处理通道而言，其对所述累加器(40)输出的频率控制字累加结果加上一偏置相位FTW×i，而后进行同步和相位到幅度的转换，输出幅度数字信号；

数据选择输出模块(60)，用于从所述多通道相位-幅度转换模块(50)中的2^m个等差相位的数据处理通道中依次选取幅度数字信号送入后续的数模转换器；

数模转换器(70)，用于将所述数据选择输出模块(60)输出的幅度数字信号转换为模拟信号输出，该模拟信号的频率随所述累加器(40)输入的频率控制字FTW的变化而变化；以及

时钟发生器(80)，用于为所述累加器(40)、多通道相位-幅度转换模块(50)、数据选择模块(60)和数模转换器(70)提供时钟信号。

2.根据权利要求1所述的直接数字频率合成器，其特征在于，所述多通道相位-幅度转换模块(50)中的第i个数据处理通道包括：

加法器(51)，其第一输入端连接至所述累加器(40)的输出端，其第二输入端输入偏置相位FTW×i；

延时同步单元(52)，其输入端连接至所述加法器(51)的输出端，用来对不同数据处理通道中加法器输出的数据进行同步；

存储器(53)，存储有正弦查找表，其输入端连接至所述延时同步单元(52)的输出端，其输出端作为该第i路数据处理通道的输出端，用于在接收到所述延时同步单元(52)传送的数据之后，在该正弦查找表中查找该数据对应的幅度值，进行相位到幅度的转换，输出幅度数字信号。

3.根据权利要求2所述的直接数字频率合成器，其特征在于，所述第i通道的输出D_OUT为：

D_OUT(i)＝LUT_sin(FTW×i+D_acc)

其中LUT_sin()表示正弦查找表操作，D_acc为所述累加器(40)的输出。

4.根据权利要求2所述的直接数字频率合成器，其特征在于，所述数据选择输出模块(60)包括：

数据处理通道选择信号单元(62)，用于产生数据处理通道选择信号；

多通道数据选择器(61)，其2^m个输入端分别与所述多通道相位-幅度转换模块(50)中的2^m个数据处理通道相连接，其控制端与所述数据处理通道选择信号单元(62)相连接，其输出端连接至所述数模转换器(70)，用来将所述多通道相位-幅度转换模块(50)输出的幅度数字信号依次选择输出至所述数模转换器(70)。

5.根据权利要求4所述的直接数字频率合成器，其特征在于，所述累加器(40)包括：

移位寄存器(41)，其输入端输入频率控制字FTW；

加法器(42)，第一输入端连接至所述移位寄存器(41)的输出端，其第二输入端连接至延时同步单元(43)的输出端，其输出端一方面连接至所述延时同步单元(43)的输入端，另一方面作为累加器(40)的输出；

其中，由所述移位寄存器(41)控制该累加器(40)的步长，即FTW×2^m。

6.根据权利要求5所述的直接数字频率合成器，其特征在于，所述累加器40的输出D_acc为：

$D_{\mathrm{acc}}\left(t\right)=2^m\·\mathrm{FTW}\·\mathrm{int}\left(\frac{t}{T}\right)$

同样，t为时间，T为主时钟周期。

7.根据权利要求5所述的直接数字频率合成器，其特征在于，所述时钟发生器(80)产生时钟周期分别为T和2^mT的两组时钟信号，其中：时钟周期为T的时钟信号被送入数据处理通道选择信号单元(62)的时钟端口，时钟周期为2^mT的时钟信号被送入所述累加器(40)中的延时同步单元(43)和多通道相位-幅度转换模块(50)中的存储器(53)的时钟端口。

8.根据权利要求1至7中任一项所述的直接频率数字合成器，其特征在于，所述多通道相位-幅度转换模块(50)中数据处理通道的个数为4、8、16或32。

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