CN111983954A - 基于fpga的多通道信号发生器输出波形同步的系统及方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的多通道信号发生器输出波形同步的系统及方法，属于信号发生器信号输出幅度校准领域，本发明要解决的技术问题为如何在输出信号时消除偏移误差和增益误差，采用的技术方案为：该系统包括FPGA芯片、上位机及DAC芯片；FPGA芯片内设置有输出校准模块，输出校准模块包括PCIE接口、DDR接口、数据位宽处理单元、DSP单元、数据解析单元及DAC PHY层。该方法是上位机通过PCIE接口发送控制数据的指令和数据给FPGA芯片并进行更改，FPGA根据指令利用FPGA芯片的可编程性对源波形数据进行控制及更改，并对输出的数据进行变换，已达到输出的波形幅度接近理论输出的实际值。

Description

基于FPGA的多通道信号发生器输出波形同步的系统及方法

技术领域

本发明涉及信号发生器信号输出幅度校准领域，具体地说是一种基于FPGA的多通道信号发生器输出波形同步的系统及方法。

背景技术

基于量子芯片应用场景的需求，提供量子芯片运行所需要的精密信号，对任意波形发生器产生的信号精确度要求越高，所以测量仪器出厂前都要进行校准，校准需要对系统信号进行误差补偿，使得输出的信号幅度接近理论实际值。

FPGA的任意波形发生器，其FPGA产生数据的后端的16位精度的DAC芯片的理论特性如附图1所示。输出幅度和FPGA输出的DAC Code是线性的，实际的DAC特性，如附图2所示，实际上，在code为0时，输出电压不会精确到想要的数值0。实际的电压值与理想的0的电压偏差称为偏移误差。DAC的增益就是输出特性曲线的斜率，故如何在输出信号时消除偏移误差和增益误差是目前亟待解决的技术问题。

发明内容

本发明的技术任务是提供一种基于FPGA的多通道信号发生器输出波形同步的系统及方法，来解决如何在输出信号时消除偏移误差和增益误差的问题。

本发明的技术任务是按以下方式实现的，一种基于FPGA的多通道信号发生器输出波形同步的系统，该系统包括，

FPGA芯片，用于利用FPGA芯片的可编程性对源波形数据进行更改，使得输出幅度近似理想幅值；

上位机，用于通过FPGA芯片发送控制数据的指令和数据到FPGA芯片，FPGA芯片根据指令对波形数据进行控制，并对输出的数据进行变换，达到输出的波形幅度近似理论输出的实际值；同时通过上位机配置增益系数和偏移系数；

DAC芯片，用于将FPGA芯片输出的数字量转化为模拟信号并输出。

作为优选，所述FPGA芯片内设置有输出校准模块，输出校准模块包括，

PCIE接口,用于连接上位机，上位机通过该接口发送控制数据的CMD指令给FPGA芯片；

DDR接口，用于连接上位机，上位机通过该接口发送控制数据的数据给FPGA芯片；

数据位宽处理单元，用于判断通过PCIE接口输送的上位机配置的系数的数据位宽；

DSP单元，用于将数据位宽处理单元输送的数据系数、增益系数以及偏移系数进行数字信号处理，转化为数字量；

数据解析单元，用于将DSP单元输送的数字量进行解析并输送到DAC PHY层；

DAC PHY层，用于将数字量输送到DAC芯片，DAC芯片将数字量转化为模拟信号并输出。

更优地，所述DSP单元实现如下线性公式：

y＝a*x+b；

其中，y表示经过FPGA芯片内输出校准模块的校准数据；a表示增益系数；x表示源数据；b表示偏移系数；增益系数和偏移系数通过上位机进行配置。

更优地，所述DSP单元例化为D接口和G接口。

更优地，所述D接口为25bit,将源数据16bit的低位补0扩展成25bit。

更优地，所述G接口的增益位宽为18bit,上位机配置的增益系数直接作为DSP的G接口，无需数据位宽处理。

一种基于FPGA的多通道信号发生器输出波形同步的方法，该方法是上位机通过PCIE接口发送控制数据的指令和数据给FPGA芯片并进行更改，FPGA根据指令利用FPGA芯片的可编程性对源波形数据进行控制及更改，并对输出的数据进行变换，已达到输出的波形幅度接近理论输出的实际值。

作为优选，该方法具体如下：

S1、利用FPGA的DSP(Digital Signal Processing、数字信号处理)芯片，实现如下线性公式：

y＝a*x+b；

其中，y表示经过FPGA芯片内输出校准模块的校准数据；a表示增益系数；x表示源数据；b表示偏移系数；

S2、通过上位机配置增益系数和偏移系数，设DAC芯片输出数据的数据位宽为16bit,则偏移系数用16bit数据表示偏移参数的大小，最高位表示符号位，最高位0表示向上偏移，最高位1表示向下偏移；

S3、增益系数选用18bit的数据，最高位表示符号位，设定18’h10000表示1倍增益，增益范围为-2到2；

S4、例化的DSP单元的D接口为25bit,将源数据16bit的低位补0扩展成25bit；DSP单元的G接口的增益位宽为18bit,上位机配置的增益系数直接作为DSP单元的G接口，无需数据位宽处理；O代表偏移系数，设DSP输出结果为48bit,则G接口和D接口相乘的结果25到40位设置增益为1时为源数据，故将16位的偏移系数先最低为补25个0配置成41位有符号数，从42位根据偏移参数符号位进行扩展。

本发明的基于FPGA的多通道信号发生器输出波形同步的系统及方法具有以下优点：

(一)本发明利用FPGA的可编程性对源数据进行更改，输出结果理想情况下是线性的，根据实际的输出结果去补偿以达到尽可能接近理想输出结果；根据输出线性公式y＝a*x+b，通过上位机增益系数a和偏移系数b达到误差补偿的功能，从而实现对幅度的校准；通过实际测试，发现经过误差补偿校准后偏移误差小于100uv,增益误差小于0.2％；

(二)本发明可以应用到对输出信号幅度精度要求比较高的环境中。

附图说明

下面结合附图对本发明进一步说明。

附图1为理想16-bit DAC特性的示意图；

附图2为实际16-bit DAC特性的示意图；

附图3为FPGA芯片内的输出校准模块的结构框图。

具体实施方式

参照说明书附图和具体实施例对本发明的基于FPGA的多通道信号发生器输出波形同步的系统及方法作以下详细地说明。

实施例1：

本发明的基于FPGA的多通道信号发生器输出波形同步的系统，其结构该系统包括，

FPGA芯片，用于利用FPGA芯片的可编程性对源波形数据进行更改，使得输出幅度近似理想幅值；如附图3所示，FPGA芯片内设置有输出校准模块，输出校准模块包括，

PCIE接口,用于连接上位机，上位机通过该接口发送控制数据的CMD指令给FPGA芯片；

DDR接口，用于连接上位机，上位机通过该接口发送控制数据的数据给FPGA芯片；

数据位宽处理单元，用于判断通过PCIE接口输送的上位机配置的系数的数据位宽；

DSP单元，用于将数据位宽处理单元输送的数据系数、增益系数以及偏移系数进行数字信号处理，转化为数字量；DSP单元实现如下线性公式：

y＝a*x+b；

其中，y表示经过FPGA芯片内输出校准模块的校准数据；a表示增益系数；x表示源数据；b表示偏移系数；增益系数和偏移系数通过上位机进行配置。DSP单元例化为D接口和G接口。D接口为25bit,将源数据16bit的低位补0扩展成25bit。G接口的增益位宽为18bit,上位机配置的增益系数直接作为DSP的G接口，无需数据位宽处理。

数据解析单元，用于将DSP单元输送的数字量进行解析并输送到DAC PHY层；

DAC PHY层，用于将数字量输送到DAC芯片，DAC芯片将数字量转化为模拟信号并输出。

上位机，用于通过FPGA芯片发送控制数据的指令和数据到FPGA芯片，FPGA芯片根据指令对波形数据进行控制，并对输出的数据进行变换，达到输出的波形幅度近似理论输出的实际值；同时通过上位机配置增益系数和偏移系数；

DAC芯片，用于将FPGA芯片输出的数字量转化为模拟信号并输出。

实施例2：

本发明的基于FPGA的多通道信号发生器输出波形同步的方法，该方法是上位机通过PCIE接口发送控制数据的指令和数据给FPGA芯片，进行更改，FPGA根据指令利用FPGA芯片的可编程性对源波形数据进行控制及更改，并对输出的数据进行变换，已达到输出的波形幅度接近理论输出的实际值；该方法具体如下：

S1、利用FPGA的DSP(Digital Signal Processing、数字信号处理)芯片，实现如下线性公式：

y＝a*x+b；

其中，y表示经过FPGA芯片内输出校准模块的校准数据；a表示增益系数；x表示源数据；b表示偏移系数；

S2、通过上位机配置增益系数和偏移系数，设DAC芯片输出数据的数据位宽为16bit,则偏移系数用16bit数据表示偏移参数的大小，最高位表示符号位，最高位0表示向上偏移，最高位1表示向下偏移；

S3、增益系数选用18bit的数据，最高位表示符号位，设定18’h10000表示1倍增益，增益范围为-2到2；

S4、例化的DSP单元的D接口为25bit,将源数据16bit的低位补0扩展成25bit；DSP单元的G接口的增益位宽为18bit,上位机配置的增益系数直接作为DSP单元的G接口，无需数据位宽处理；O代表偏移系数，设DSP输出结果为48bit,则G接口和D接口相乘的结果25到40位设置增益为1时为源数据，故将16位的偏移系数先最低为补25个0配置成41位有符号数，从42位根据偏移参数符号位进行扩展。

实施例3：

利用GDM8245设备对输出信号幅度进行电压测量，具体如下：

(1)、带PCIE接口的多通道信号发生器插入PC机中；

(2)、上电，进入系统查看PCIE设备枚举成功，通过PCIE接口给信号发生器发送输出命令和输出数据；

(3)、配置源数据x为0，查看输出的偏移系数，根据输出的偏移系数配置偏移系数b,使得在x为0的条件下信号输出幅度为0；

(4)、配置增益系数为1，偏移系数为步骤(3)中确定的输出为0的偏移系数b,再测量增益系数1的条件下多点理论值下输出的实际值；

(5)、根据增益系数为1的条件下理论值和实际值，求出当前的实际的增益系数；

(6)、将当前的实际增益系数取到数，再通过PCIE配置后，偏移系数利用步骤(3)测出的值对理论值和实际输出值继续测量。；

(7)、通过测量结果可以看出系统输出信号幅度更加接近理论值，输出信号幅度得到校准；

未校准前和校准后输出信号幅度值表格，如下表所示：

由上述测量幅度表格可知，通过数据表明输出信号幅度得到校准。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (8)

1.一种基于FPGA的多通道信号发生器输出波形同步的系统，其特征在于，该系统包括，

FPGA芯片，用于利用FPGA芯片的可编程性对源波形数据进行更改，使得输出幅度近似理想幅值；

上位机，用于通过FPGA芯片发送控制数据的指令和数据到FPGA芯片，FPGA芯片根据指令对波形数据进行控制，并对输出的数据进行变换，达到输出的波形幅度近似理论输出的实际值；同时通过上位机配置增益系数和偏移系数；

DAC芯片，用于将FPGA芯片输出的数字量转化为模拟信号并输出。

2.根据权利要求1所述的基于FPGA的多通道信号发生器输出波形同步的系统，其特征在于，所述FPGA芯片内设置有输出校准模块，输出校准模块包括，

PCIE接口,用于连接上位机，上位机通过该接口发送控制数据的CMD指令给FPGA芯片；

DDR接口，用于连接上位机，上位机通过该接口发送控制数据的数据给FPGA芯片；

数据位宽处理单元，用于判断通过PCIE接口输送的上位机配置的系数的数据位宽；

DSP单元，用于将数据位宽处理单元输送的数据系数、增益系数以及偏移系数进行数字信号处理，转化为数字量；

数据解析单元，用于将DSP单元输送的数字量进行解析并输送到DAC PHY层；

DAC PHY层，用于将数字量输送到DAC芯片，DAC芯片将数字量转化为模拟信号并输出。

3.根据权利要求2所述的基于FPGA的多通道信号发生器输出波形同步的系统，其特征在于，所述DSP单元实现如下线性公式：

y＝a*x+b；

其中，y表示经过FPGA芯片内输出校准模块的校准数据；a表示增益系数；x表示源数据；b表示偏移系数；增益系数和偏移系数通过上位机进行配置。

4.根据权利要求2所述的基于FPGA的多通道信号发生器输出波形同步的系统，其特征在于，所述DSP单元例化为D接口和G接口。

5.根据权利要求4所述的基于FPGA的多通道信号发生器输出波形同步的系统，其特征在于，所述D接口为25bit,将源数据16bit的低位补0扩展成25bit。

6.根据权利要求4所述的基于F PGA的多通道信号发生器输出波形同步的系统，其特征在于，所述G接口的增益位宽为18bit,上位机配置的增益系数直接作为DSP的G接口，无需数据位宽处理。

7.一种基于FPGA的多通道信号发生器输出波形同步的方法，其特征在于，该方法是上位机通过PCIE接口发送控制数据的指令和数据给FPGA芯片并进行更改，FPGA根据指令利用FPGA芯片的可编程性对源波形数据进行控制及更改，并对输出的数据进行变换，已达到输出的波形幅度接近理论输出的实际值。

8.根据权利要求利用7所述的基于FPGA的多通道信号发生器输出波形同步的方法，其特征在于，该方法具体如下：

S1、利用FPGA的DSP芯片，实现如下线性公式：

y＝a*x+b；

其中，y表示经过FPGA芯片内输出校准模块的校准数据；a表示增益系数；x表示源数据；b表示偏移系数；

S2、通过上位机配置增益系数和偏移系数，设DAC芯片输出数据的数据位宽为16bit,则偏移系数用16bit数据表示偏移参数的大小，最高位表示符号位，最高位0表示向上偏移，最高位1表示向下偏移；

S3、增益系数选用18bit的数据，最高位表示符号位，设定18’h10000表示1倍增益，增益范围为-2到2；

S4、例化的DSP单元的D接口为25bit,将源数据16bit的低位补0扩展成25bit；DSP单元的G接口的增益位宽为18bit,上位机配置的增益系数直接作为DSP单元的G接口，无需数据位宽处理；O代表偏移系数，设DSP输出结果为48bit,则G接口和D接口相乘的结果25到40位设置增益为1时为源数据，故将16位的偏移系数先最低为补25个0配置成41位有符号数，从42位根据偏移参数符号位进行扩展。

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