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CN102739233A - 接收电路 - Google Patents

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CN102739233A
CN102739233A CN2012100707403A CN201210070740A CN102739233A CN 102739233 A CN102739233 A CN 102739233A CN 2012100707403 A CN2012100707403 A CN 2012100707403A CN 201210070740 A CN201210070740 A CN 201210070740A CN 102739233 A CN102739233 A CN 102739233A
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Abstract

本发明的实施方式提供能够通过使阈值电压的偏置电平变化来抑制振荡的接收电路。实施方式所涉及的接收电路具备：受光元件，接收光信号，输出与所述光信号对应的光电流；信号电压生成部，将所述光电流变换为信号电压进行输出；比较器，将所述信号电压与第一阈值或第二阈值进行比较；基准电压生成部，输出用于输入所述比较器的基准电压；以及开关，基于所述比较器的输出，将所述基准电压切换为所述第一阈值及所述第二阈值中的某个。

Description

接收电路
相关申请的交叉引用：本申请以2011年4月11日提交的日本专利申请2011-087208为基础，并享受该日本申请的优先权，通过参照该日本申请，包含该申请的全部内容。
技术领域
本发明的实施方式涉及接收电路。
背景技术
在经由光的收发来传输信号的半导体装置中，防止接收电路中的误动作是很重要的。例如，在光耦合器中，接收到信号光的受光元件输出光电流，通过比较将该光电流进行电压变换而得的信号电压和阈值电压，生成输出信号。而且，为了防止没有光信号的输入时的误动作，对阈值电压设定偏置。
然而，在光电流的上升相对缓慢的情况下，信号电压处于与阈值电压接近的电平的时间会长于开关时间。因而，由于信号电压的变动使输出信号产生振荡，有时会引发误动作。
发明内容
本发明的实施方式提供一种能够抑制振荡的接收电路。
实施方式所涉及的接收电路具备：受光元件，接收光信号，输出与所述光信号对应的光电流；信号电压生成部，将所述光电流变换为信号电压进行输出；比较器，将所述信号电压与第一阈值或第二阈值进行比较；基准电压生成部，输出用于输入至所述比较器的基准电压；以及开关，基于所述比较器的输出，将所述基准电压切换为所述第一阈值及所述第二阈值中的某个。
根据本发明的实施方式，可提供能够抑制振荡的接收电路。
附图说明
图1是表示第一实施方式所涉及的接收电路的示意图。
图2是表示第一实施方式所涉及的接收电路的动作的时序图。
图3是表示第一实施方式所涉及的接收电路的模拟结果的时序图。
图4是表示比较例所涉及的接收电路的模拟结果的时序图。
图5是表示第一实施方式所涉及的接收电路的其他模拟结果的时序图。
图6是示例第一实施方式所涉及的接收电路的DTC(Dead TimeControl：死区时间控制)电路的示意图。
图7是表示DTC电路的动作的时序图。
图8是示例第一实施方式所涉及的接收电路的开关控制电路的示意图。
图9是表示开关控制电路的动作的时序图。
图10是示例第一实施方式所涉及的开关电路的示意图。
图11是表示第一实施方式的变形例所涉及的接收电路的示意图。
图12是表示第二实施方式所涉及的接收电路的示意图。
图13是表示第二实施方式所涉及的接收电路的动作的时序图。
图14是表示第二实施方式所涉及的接收电路的其他模拟结果的时序图。
图15是表示第三实施方式所涉及的接收电路的示意图。
图16是表示第三实施方式所涉及的接收电路的特性的图表。
图17是表示第三实施方式所涉及的接收电路的特性的图表。
图18是表示第三实施方式的变形例所涉及的接收电路的示意图。
具体实施方式
以下，参照附图来说明本发明的实施方式。另外，对附图中的相同部分赋予相同编号并适当地省略其详细说明，对不同部分适当地进行说明。
(第一实施方式)
图1是表示第一实施方式所涉及的接收电路100的示意图。接收电路100构成例如光耦合器的接收部。
接收电路100具备作为受光元件的光电二极管3、跨阻放大器(TIA)7、差动放大器9、以及作为比较器的比较仪13。
如图1所示，光电二极管3与TIA7的负输入侧连接。光电二极管3接收来自未图示的发送部的光信号而输出光电流IPD。而且，在TIA7的负侧的输出端子输出下面的式(1)所示的信号电压VPD。
VPD＝(R3+R4)×IPD…(1)
另一方面，TIA7的正输入侧连接有基准二极管5，在正侧的输出端子输出基准电压VREF。基准二极管5优选使用与光电二极管3等效的二极管。例如，可以使用在与光电二极管3相同的基板上设置的相同尺寸的且其受光面被遮挡的光电二极管。
在此，所谓等效是指，在光电二极管3和基准二极管5之间，除了与光电流IPD对应的电流源25之后的等效电路的参数是相同的。此外，所谓相同，不仅是严格意义上的相等，例如也包含允许因电路配置或加工精度引起的偏差而视为几乎相同的情况。
如图1所示，TIA7的负输入侧的电路构成信号电压生成部10，将光电流IPD变换为信号电压VPD进行输出。而且，正输入侧的电路构成基准电压生成部20，输出基准电压VREF。
信号电压生成部10中设置的反馈电阻R3及R4、与基准电压生成部20中设置的反馈电阻R1、R2A及R2B之间，满足下式的关系。
R1+R2A+R2B＝R3+R4…(2)
由此，TIA7以全差动模式进行动作。
TIA7的输出VPD及VREF被差动放大器9放大后，输出至比较仪13。在比较仪13中，以基准电压VREF为阈值对信号电压VPD的电平进行判定，输出高(High)或低(Low)电平的电压。例如，在VPD高于VREF的情况下，输出高电平的电压VH，在VPD低于VREF的情况下，输出低电平的电压VL。
在接收电路100中，由于光电二极管3与基准二极管5等效，因此，在没有光信号的输入的情况下，TIA7的输出VPD成为与VREF相同的电压电平。于是，通过附加偏置电压VOS，来使比较仪13的输出稳定。即，如图1所示，对基准电压生成部20的反馈电路连接恒流源27而流动偏置电流IOS。由此，对基准电压VREF附加下面的式(3)所示的偏置电压VOS1。
VOS1＝(R2A+R2B)×IOS…(3)
进而，比较仪13的输出信号由DTC(Dead Time Control：死区时间控制)电路15处理。DTC电路15基于比较仪13的输出信号，输出PMOS晶体管21及NMOS晶体管23的栅极控制信号、和开关控制电路17的控制信号。
PMOS晶体管21及NMOS晶体管23构成了由将各自的漏电极连接的CMOS变换器(invert)构成的输出级。另一方面，开关控制电路17输出模拟开关19的控制信号。
模拟开关19与TIA7的反馈电阻R2B并联连接，在导通时将R2B短路。由此，对TIA7的反馈电阻的值进行切换，能够使偏置电压VOS变化。即，在模拟开关19处于导通状态时，偏置电压VOS变化为下式(4)所示的电压电平VOS2，从而使基准电压VREF的电平变化。
VOS2＝R2A×IOS…(4)
这样，在接收电路100中，能够基于比较仪13的输出使基准电压VREF的电平变化。
图2是示意地表示接收电路100的动作的时序图。图2(a)示出了信号电压VPD及基准电压VREF的时间变化。图2(b)示出了输出电压VOUT的时间变化。
在接收电路100中，例如，如果将由基准二极管5的逆向漏电电流引起的基准电压生成部20的输出设为VCOM，则基准电压VREF等于偏置电压VOS与VCOM之和。而且，基准电压VREF作为对VPD的电平进行判定的第一阈值VREF1或第二阈值VREF2，被输入比较仪13。
VREF1＝VOS1+VCOM…(5)
VREF2＝VOS2+VCOM…(6)
如上所述，如果光电二极管3与基准二极管5等效，则VCOM等于没有光信号输入时的信号电压生成部10的输出。
如图2(a)所示，若在时间t0处光信号成为导通状态而被输入光电二极管3，则信号电压VPD的电平开始上升。而且，若在时间t1处VPD超过第一阈值VREF1，则比较仪13的输出反转，例如图2(b)所示，输出电压从VH偏移为VL。
同时，基于比较仪13的输出的变化，从开关控制电路17输出控制信号，模拟开关19成为导通状态。而且，基准电压VREF从VREF1变化为VREF2。
如图2(a)所示，即便在t1以后VPD的电平发生了变动，只要阈值从VREF1降低为VREF2，VPD就不会低于第二阈值VREF2。由此，能够使比较仪13的输出稳定而防止误动作。
进而，若在时间t2处光信号成为截止状态，则VPD开始降低。而且，若在时间t3处低于第二阈值VREF2，则比较仪13的输出反转，输出电压VOUT从VL偏移为VH。同时，模拟开关19成为截止状态，偏置电压VOS从VOS2向VOS1返回，阈值从VREF2向VREF1偏移。
图3是表示接收电路100的模拟结果的一个例子的时序图。图3(a)示出了光电流IPD的变化，图3(b)示出了信号电压VPD及基准电压VREF的变化。而且，图3(c)示出了比较仪13的输出VCOMP，图3(d)示出了输出电压VOUT。
如图3(a)所示，该模拟使用了较长地设定IPD的上升时间且容易产生由IPD的变动引起的振荡的模型。
如图3(b)所示，基准电压VREF取第一阈值VREF1或第二阈值VREF2中的某个值。信号电压VPD在光信号入射起经过1.5μs时变得高于第一阈值VREF1。而且，模拟开关19成为导通状态，基准电压降低为第二阈值VREF2。与此相对应地，如图3(c)所示，比较仪13的输出VCOMP从0V反转为5V，图3(d)所示的输出电压VOUT从5V向0V偏移。
图4是表示比较例所涉及的接收电路的模拟结果的时序图。与图3同样地，图4(a)示出了光电流IPD的变化，图4(b)示出了信号电压VPD及基准电压VREF的变化。而且，图4(c)示出了比较仪13的输出VCOMP的变化，图4(d)示出了输出电压VOUT的变化。
在比较例所涉及的接收电路中，没有设置模拟开关19，偏置电压VOS不变化。因此，如图4(b)所示，基准电压VREF恒定，比较仪13的阈值不变化。因而，例如，在该图中所示的时间tc处，若VPD超过VREF，在比较仪13的输出VCOMP反转之后VPD变动，则如图4(c)所示，存在比较仪13的输出VCOMP产生反复反转的振荡的情况。而且，如图4(d)所示，在输出电压VOUT中也产生振荡。
与此相对，在本实施方式所涉及的接收电路100中，如图3(c)及(d)所示，在比较仪13的输出反转时、以及输出电压VOUT偏移时，不会产生振荡。即，设置模拟开关19，使基准电压VREF的值具有滞后(Hysteresis)ΔVhys，由此，能够抑制振荡。
图5是表示接收电路100的其他模拟结果的时序图。图5(a)示出了光电流IPD的变化。图5(b)示出了信号电压VPD及基准电压VREF的变化。图5(c)及图5(d)分别示出了比较仪13的输出VCOMP及输出电压VOUT。
如图5(a)所示，光电二极管3接收恒定周期的光信号，输出与此对应的光电流IPD。另一方面，信号电压VPD被作为具有恒定的上升时间tr及下降时间tf的脉冲信号，从信号电压生成部10输出。
如图5(b)所示，在信号电压VPD上升过程中，若信号电压VPD超过第一阈值VREF1，则比较仪13的输出反转。在本模拟中，考虑了传送延迟时间TpLH，因此，如图5(c)所示，比较仪13的输出VCOMP相对于上升的VPD与VREF1的交叉点而言延迟TpLH的量进行反转。而且，模拟开关19成为导通状态，基准电压VREF降低为第二阈值VREF2。
接着，若光电流IPD成为截止，则成为信号电压VPD降低的下降区域。然后，若信号电压VPD低于第二阈值VREF2，则比较仪13的输出从5V反转为0V。在该情况下也是，比较仪的反转延迟传送延迟时间TpHL的量。同时，模拟开关19成为截止，基准电压VREF返回至VREF1。
图5(d)所示的输出电压VOUT与比较仪13的输出VCOMP相对应地变化。在接收电路100中，通过光信号的输入(导通)从VH(VCC＝5V)偏移为VL(0V)，通过光信号的截止返回至VH。在此可知，从VH向VL的偏移稳定，抑制了振荡。
接着，参照图6～图10，说明DTC(Dead Time Control)电路15及开关控制电路17、模拟开关19。
图6是示例DTC电路15的示意图。DTC电路15输出向输出级的PMOS晶体管21及NMOS晶体管23的栅极输入的栅极控制信号VPG及VNG。
如图6所示，DTC电路15的输入级的NAND栅极31及41被输入有比较仪13的输出VCOMP。NAND栅极31由于被输入VCOMP和电源VCC，因此，在VCOMP为VH时，输出VL，在VCOMP为VL时，输出VH。
NAND栅极31的输出被输入至NAND栅极35。如图6所示，被输入了NAND栅极31的直接输出、以及经由变换器32及延迟电路33、变换器34后的输出。而且，NAND栅极35输出输出级的PMOS晶体管21的栅极控制信号VPG。栅极控制信号VPG经由变换器36，被输入至由PMOS晶体管37和NMOS晶体管39构成的CMOS变换器的栅极，其输出被输入至PMOS晶体管21的栅极。
另一方面，NAND栅极41被输入有VCOMP和由CMOS变换器反转后的VPG。而且，NAND栅极41的输出和经由延迟电路33后的NAND栅极31的输出被输入至NOR栅极43。
NOR栅极43输出输出级的NMOS晶体管23的栅极控制信号VNG。栅极控制信号VPG经由变换器44被输入至由PMOS晶体管47和NMOS晶体管49构成的CMOS变换器的栅极，其输出被输入至NMOS晶体管23的栅极。
图7是说明DTC电路15的动作的时序图。图7(a)示出了光电流IPD，图7(b)示出了信号电压VPD及基准电压VREF。图7(c)示出了比较仪13的输出VCOMP，图7(d)示出了栅极控制信号VPG，图7(e)示出了栅极控制信号VNG。而且，图7(f)示出了输出电压VOUT。
如上所述，与图7(a)所示的光信号IO对应的信号电压VPD，被从TIA7输出，在比较仪13中，被与成为阈值的基准电压VREF进行比较。而且，图7所示的VCOMP被从比较仪13输出。
比较仪13的输出VCOMP被输入至DTC电路15的输入级的2个NAND栅极31及41。而且，DTC电路15输出图7(d)所示的栅极控制信号VPG和图7(e)所示的栅极控制信号VNG。
栅极控制信号VPG被施加至输出级的PMOS晶体管21的栅极，栅极控制信号VNG被施加至NMOS晶体管23的栅极。例如，图7(f)所示的输出电压VOUT的从VH向VL的变化，通过VNG的上升定时来控制，从VL向VH的变化，通过VPG的下降定时来控制。
图7(d)所示的栅极控制信号VPG是对VCOMP的输出波形附加了由延迟电路33生成的延迟部分(Dead Time)而得的信号，对VCOMP的脉宽进行了加宽。另一方面，图7(e)所示的栅极控制信号VNG是对VCOMP的输出波形的前端部截掉与延迟电路33的延迟时间(Dead Time)相当的部分而得的信号，对VCOMP的脉宽进行了缩短。
即，栅极控制信号VPG的脉宽与栅极控制信号VNG的脉宽相比在前后较宽地形成。由此，避免了被施加有栅极控制信号VPG的PMOS晶体管21、和被施加有栅极控制信号VNG的NMOS晶体管23同时导通的状态，能够防止误动作。
图8是示例开关控制电路17的示意图。如该图所示，开关控制电路17也被从DTC电路15输入有栅极控制信号VNG及VPG。
开关控制电路17包含有D触发器(Delayed Flip Flop：DFF(延迟触发器))50，从其Q端子输出开关控制信号VASC，进行模拟开关19的导通/截止控制。
DFF50的D端子被供给有NOR栅极57的输出。NOR栅极57被输入有输出电压VOUT和VL(0V)。由此，在VOUT为VL时，从NOR栅极57输出VH，在VOUT为VH时，输出VL。此外，NOR栅极57也可以代替输入输出电压VOUT而输入电源电压VCC。
另一方面，CLK端子被供给有AND栅极55的输出。AND栅极55被输入栅极控制信号VNG、以及经由变换器51及延迟电路52、变换器53、54后的VNG。由此，从AND栅极55，输出与VNG的上升对应的脉冲信号VNGE。而且，在DFF50中，通过从AND栅极55输入的脉冲信号VNGE，使得此时的D端子的输入电平被保持，从Q端子输出与该电平对应的信号电压VASC。
进而，CLR端子被供给有AND栅极65的输出。AND栅极65被输入由变换器61反转后的栅极控制信号VPG、以及经由变换器62及延迟电路63、变换器64后的VPG。由此，从AND栅极65，输出与VPG的下降对应的脉冲信号VPGE。而且，在DFF50中，通过从AND栅极65输入的脉冲信号VPGE，使得保持着的D端子的输入被清除，Q端子的输出也被清除。
图9是说明开关控制电路17的动作的时序图。图9(a)示出了栅极控制信号VNG，图9(b)示出了从AND栅极55输出的脉冲信号VNGE。图9(c)示出了栅极控制信号VPG，图9(d)示出了从AND栅极65输出的脉冲信号VPGE。图9(e)示出了开关控制信号VASC，图9(f)示出了基准电压VREF及信号电压VPD的变化。
如图9(a)及(b)所示，AND栅极55输出与栅极控制信号VNG的上升对应的脉冲信号VNGE。
另一方面，如图9(c)及(d)所示，AND栅极65输出与栅极控制信号VPG的下降对应的脉冲信号VPGE。
从DFF50的Q端子，输出图9(e)所示的开关控制信号VASC。即，在DFF50中，通过被输入至CLK端子的脉冲信号VNGE，使得D端子的输入被保持。此时，输出电压VOUT与VNG的上升相对应地偏移为VL，D端子被供给VH。由此，Q端子的输出VASC被保持为VH(5V)。接着，若对CLR端子输入脉冲信号VPGE，则D端子的输入VH被清除，Q端子的输出VASC偏移为VL(0V)。
而且，如图9(f)所示，在VASC为VH时，模拟开关19成为导通状态，基准电压VERF降低为VREF2。另一方面，在VASC为VL时，模拟开关19成为截止状态，基准电压VERF上升为VREF1。
图10是示例模拟开关19的示意图。如该图所示，模拟开关19是包含有并联连接的PMOS晶体管77和NMOS晶体管79的CMOS开关。
从开关控制电路17输出的开关控制信号VASC，经由变换器72及74、低通滤波器71，被施加至NMOS晶体管79的栅极。此外，通过变换器73反转后的VASC，经由低通滤波器75，被施加至PMOS晶体管77的栅极。变换器72及74是为了将NMOS晶体管79侧的阻抗和PMOS晶体管77的阻抗合起来而设置的。
由此，在VASC处于VH电平时，PMOS晶体管77及NMOS晶体管79成为导通状态，模拟开关19成为导通状态。另一方面，在VASC处于VL电平时，PMOS晶体管77及NMOS晶体管79成为截止状态，模拟开关19成为非导通状态。
模拟开关19优选构成为不对反馈电阻R2B带来开关噪声。例如，通过插入有低通滤波器71及75，使得VASC的从VL向VH的偏移、以及从VH向VL的偏移变缓慢。由此，能够减少成为开关噪声的微小噪声。
图11是表示第一实施方式的变形例所涉及的接收电路200的示意图。在接收电路200中，在信号电压生成部10的反馈电路中，设有与基准电压生成部20相同的反馈电阻R1及R2A、R2B，模拟开关19b连接在电阻R2A与R2B之间，关于这一点，不同于图1所示的接收电路100。
模拟开关19b具有与相对于基准电压生成部20的反馈电阻R2B并联连接的模拟开关19a相同的结构。而且，通过从开关控制电路17输出的开关控制信号VASC，使得模拟开关19a及19b同步地被进行导通/截止控制。
模拟开关19b是与模拟开关19a等效的产生开关噪声的补偿电路，相互抵消而能够抑制接收电路200的误动作。
如上所述，在本实施方式所涉及的接收电路100中，通过对基准电压生成部20所包含的TIA7的反馈电路附加模拟开关19，能够使基准电压VREF具有滞后而抑制振荡。除了在此说明的接收电路100的结构之外，例如也可以是通过栅极控制信号VNG的边缘生成单稳定的脉冲信号，来对DFF50进行置位/复位。此外，也可以构成为通过DFF50的Q端子的输出来驱动输出级的CMOS变换器的栅极。
(第二实施方式)
图12是表示第二实施方式所涉及的接收电路300的示意图。如该图所示，在接收电路300的输入级，设有光电二极管103、以及与光电二极管103等效的基准二极管105。
光电二极管103与信号电压生成部110所包含的TIA107a(第一跨阻放大器)的负侧的输入端子连接。另一方面，基准二极管105与基准电压生成部120所包含的TIA107b(第二跨阻放大器)的负侧的输入端子连接。TIA107a及TIA107b的正侧的输入端子被供给共同电位VCOM。
从TIA107a输出的信号电压、从TIA107b输出的基准电压VREF分别被输入至比较仪113。而且，在TIA107a的输出端子与比较仪113的输入端子之间，设有电阻R6A及R6B、恒流源108a，来对信号电压VPD附加偏置电压。另一方面，在TIA107b的输出端子与比较仪113的输入端子之间也设有电阻R7A及电阻R7B、恒流源108b，来对基准电压VREF附加偏置电压。
比较仪113的输出被变换器121反转后，经由延迟电路119、变换器122、123，被输入至DTC电路15。
DTC电路15基于比较仪113的输出信号，输出输出级的PMOS晶体管21及NMOS晶体管23的栅极控制信号、以及开关控制电路17的控制信号。而且，开关控制电路17输出模拟开关90a及90b的控制信号。
本实施方式所涉及的接收电路300也与接收电路200同样地，具备基于比较仪113的输出来对基准电压VREF侧的偏置电压进行切换的模拟开关90b、以及对模拟开关90b的开关噪声进行补偿的模拟开关90a。
模拟开关90a是包含有NMOS晶体管95a和PMOS晶体管97a的CMOS开关，通过开关控制电路17的输出被进行导通/截止控制。开关控制电路17的输出被变换器91a反转，经由放大器93a，被输入至NMOS晶体管95a的栅极。另一方面，被变换器91反转了的钳位电路117的输出通过变换器92a再反转，经由放大器94a，输入PMOS晶体管97a的栅极。由此，使NMOS晶体管95a和PMOS晶体管97a同时导通/截止。
模拟开关90b是包含有NMOS晶体管95b和PMOS晶体管97b的CMOS开关，具有与模拟开关90a相同的结构。即，对NMOS晶体管95b的栅极，经由变换器91b和放大器93b，被输入有开关控制电路17的输出。对PMOS晶体管97b的栅极，经由变换器91b及92b、放大器94b，被输入有开关控制电路17的输出。
模拟开关90b与在TIA107b的输出侧设置的电阻R7B并联连接，在导通时使偏置电压降低。由此，使基准电压VREF具有滞后ΔVhys而抑制振荡。另一方面，模拟开关90a连接在TIA107a的输出侧的电阻R6A与R6B之间，通过注入与模拟开关90b同相的噪声来对开关噪声进行补偿。电阻R6B的值设为与基准电压VREF侧的电阻R7B相同的值。
图13是表示接收电路300的动作的时序图。在接收电路300中，比较仪113的输入VPD由下面的式(7)表示。
VPD＝VCOM+IPD×Rf-(R6A+R6B)×I2
＝VCOM+IPD×Rf-VOS3…(7)
而且，在模拟开关90b导通时，基准电压VREF成为下面的式(8)的第一阈值VREF1，在模拟开关90b截止时，成为下面的式(9)的第二阈值VREF2。
VREF1＝VCOM-R7A×I1＝VCOM-VOS1…(8)
VREF2＝VCOM-(R7A+R7B)×I1
＝VCOM-VOS2…(9)
例如，若设为R6A＝R6B＝R7A＝R7B＝10kΩ，I1＝1.5μA，I2＝2.5μA，则VOS1＝15mV，VOS2＝30mV，VOS3＝50mV。
在图13中，在t＜t0时，没有光信号的输入，比较仪的输出为高电平VH，模拟开关90a及90b处于导通。因此，基准电压VREF成为第一阈值VREF1。
在t＝t0时，光信号被输入而信号电压上升，若超过第一阈值VREF1，则比较仪113的输出从VH反转为低电平VL。同时，模拟开关90a及90b成为截止，基准电压VREF降低为第二阈值VREF2。
进而，在t＝t3时，若光信号消失，则信号电压VPD降低，若低于第二阈值VREF2，则比较仪的输出从VL反转为VH。而且，模拟开关90a及90b成为导通，基准电压VREF返回至第一阈值VREF1。
这样，在本实施方式所涉及的接收电路300中也是，对基准电压生成部120所包含的TIA107b的输出侧附加对偏置电阻进行切换的模拟开关90b，由此能够使基准电压VREF具有滞后ΔVhys而抑制振荡。进而，对信号电压生成部110的输出侧连接模拟开关90a，由此，能够对模拟开关90b的开关噪声进行补偿。
图14是表示接收电路300的模拟结果的时序图。
图14(a)示出了比较仪113的输出VCOMP。图14(b)示出了从开关控制电路17的AND栅极65输出的脉冲信号VPGE，图14(c)示出了从AND栅极55输出的脉冲信号VNGE。图14(d)示出了基准电压VREF及信号电压VPD的变化。而且，图14(e)示出了接收电路300的输出VOUT。
如图14(a)～(c)所示，通过与比较仪113的输出VOUT的下降对应的脉冲信号VPGE、与上升对应的脉冲信号VNGE，来控制模拟开关90a及90b的导通截止。
如图14(d)所示，在信号电压VPD超过第一阈值VREF1时，比较仪113的输出反转。而且，通过从被输入有脉冲信号VPGE的DFF50输出的控制信号VASC，使模拟开关90b成为截止状态，偏置电压从VOS1偏移为VOS2。由此，基准电压VREF偏移为第二阈值VREF2。然后，在信号电压VPD低于第二阈值VREF2时，比较仪113的输出VCOMP再反转，通过从被输入有脉冲信号VNGE的DFF50输出的控制信号VASC，使得模拟开关90a及90b成为导通状态，基准电压VREF返回至第一阈值VREF1。
如图14(e)所示，在接收电路300中，输出与比较仪113的输出VCOMP同相位的信号电压VOUT。
(第三实施方式)
图15是表示第三实施方式所涉及的接收电路400的示意图。接收电路400例如是光耦合器的接收部，检测发送部190的LED191(Light EmittingDiode：LED)的发光。
接收电路400具备光电二极管3、基准二极管5、跨阻放大器(TIA)7、差动放大器9、以及比较仪13。进而，在本实施方式中，具备对TIA7的反馈电阻R1和R2之间供给偏置电流IOS的开关电路150。
光电二极管3与TIA7的负输入侧连接，基准二极管5与TIA7的正输入侧连接。基准二极管5使用与光电二极管3等效的二极管。
信号电压生成部10被形成在TIA7的负输入侧，包含有反馈电阻R3、R4及反馈电容C2。信号电压生成部10将光电二极管3的光电流变换成信号电压VPD进行输出。基准电压生成部20形成在TIA7的正输入侧，包含有反馈电阻R1、R2及反馈电容C1。基准电压生成部20输出基准电压VREF。
信号电压生成部10中设置的反馈电阻R3及R4与基准电压生成部20中设置的反馈电阻R1及R2之间满足下面的式(10)及(11)的关系，TIA7以全差动模式进行动作。
R1+R2＝R3+R4…(10)
C1＝C2…(11)
TIA7的输出VPD及VREF被差动放大器9放大后输入比较仪13。在比较仪13中，以基准电压VREF为阈值对信号电压VPD的电平进行判定，输出电压VH或者VL。
在受光电路400中，光电二极管3与基准二极管5是等效的。因此，在没有光信号的输入的情况下，TIA7的输出VPD和VREF成为相同的电压电平。因此，对基准电压生成部20的反馈电阻R1和R2之间供给偏置电流IOS，由此对基准电压VREF附加偏置电压VOS。由此，对VPD和VREF之间设置电位差，使得比较仪13的输出稳定。
进而，在本实施方式中，通过开关电路150使偏置电流IOS变化，从而使基准电压VREF产生滞后。由此，在输出电压VOUT中抑制了振荡。
开关电路150追随着输出电压VOUT变化，对偏置电流IOS进行切换。在输出端子152与开关电路150之间，设有输出判定电路170。输出判定电路170包含有串联连接的变换器153和变换器155。进而，也可以在变换器153和变换器155之间设置低通滤波器180。
开关电路150包含有输出偏置电流IOS1的偏置电流源141。而且，通过输出电压VOUT，使包含有PMOS晶体管125和NMOS晶体管127的CMOS变换器动作，从而使偏置电流IOS变化。
例如，若对CMOS变换器的栅极输入了电压VH，则PMOS晶体管125截止，NMOS晶体管127导通。由此，包含有NMOS晶体管135和NMOS晶体管137的电流镜电路进行动作。如果NMOS晶体管135与NMOS晶体管137的电流比是1∶1，则IOS被附加有与NMOS晶体管137所连接的恒流源143的输出I2相同的电流。
另一方面，若CMOS变换器的栅极被输入电压VL，则PMOS晶体管125导通，NMOS晶体管127截止。由此，包含有PMOS晶体管131和PMOS晶体管133的电流镜电路进行动作。如果PMOS晶体管131和PMOS晶体管133的电流比为1∶1，则与PMOS晶体管133所连接的恒流源145的输出I1相同的电流流向偏置电流源141，所以IOS成为从IOS1中减去I1之后的电流。
在输出电压VOUT为VH时，偏置电流IOS为IOS1+I2，在VOUT为VL时，为IOS1-I1。
例如，在基准二极管5的受光面完全被遮挡而不输出光电流的情况下，基准电压VREFF与偏置电压VOS(＝R2×IOS)相等，通过下面的式(12)及(13)表示。其中，IOS1＞I1。
VREFF1＝R2×(IOS1+I2)(VOUT＝VH)…(12)
VREFF2＝R2×(IOS1-I1)(VOUT＝VL)…(13)
如图15所示，在接收电路400中，比较仪13的输出被变换器151反转后输出。因此，在观察比较仪13的输入侧的情况下，在信号电压VPD从低电平(L)向高电平(H)变化时，基准电压VREFF从VREFF1变化为VREFF2，产生由下面的式(14)表示的滞后ΔVhys。
ΔVhys＝R2×(I1+I2)…(14)
进而，比较仪13的输出反转的交叉点处的LED191的驱动电流IFH(L→H)及IFL(H→L)由下面的式(15)及(16)表示。
IFH＝M×[R2/(R1+R2)]×(IOS1+I2)…(15)
IFL＝M×[R2/(R1+R2)]×(IOS1-I1)…(16)
在此，M是光耦合的变换比，即是LED191的驱动电流IF与光电二极管3的光电流之比。
因此，LED191的驱动电流IF处的滞后IFhys由下面的式(17)表示。
IFhys＝M×[R2/(R1+R2)]×(I1+I2)…(17)
图16(a)～图17(c)是表示对受光电路400的特性进行模拟的结果的图表。图16(a)～图16(c)示出了LED191的驱动电流IF从L向H变化的情况下的、TIA7的输出VREF及VPD、以及输出电压VOUT。横轴是发送部190的输入电压VIN。图17(a)～图17(c)示出了使LED191的驱动电流IF从H向L变化的情况下的各特性。
在图16(a)中，使输入电压VIN从L电平向H电平变化。伴随与此，LED190的驱动电流IF增加。如图16(b)所示，VPD也增加，在交叉点1(CP1)处与基准电压VREF1交叉。例如，与CP1对应的LED191的驱动电流IFH为1mA，此时的输入电压约为1.75V。
此外，在CP1处，比较仪13的输出从L向H反转，输出电压VOUT从H向L反转。而且，偏置电流IOS从IOS1+I2向IOS1-I1变化，偏置电压VOS降低。由此，基准电压VREF降低为VREF2，从而产生滞后ΔVhys。
接着，在图17(a)中，使输入电压VIN从H电平向L电平变化。伴随与此，LED191的驱动电流IF减少。如图17(b)所示，VPD降低，在交叉点2(CP2)处，与基准电压VREF2交叉。例如，与CP2对应的LED191的驱动电流IFL为0.8mA，此时的输入电压约为1.62V。驱动电流IFL的滞后IFhys约为0.2mA，交叉点的电压降低约0.13V。
进而，在CP2处，比较仪13的输出从H向L反转，输出电压VOUT从L向H反转。而且，偏置电流IOS从IOS1-I1向IOS1+I2变化，基准电压VREF上升为VREF1。
接着，参照图18，说明本实施方式的变形例所涉及的接收电路500。
接收电路500具备光电二极管3、基准二极管5、跨阻放大器(TIA)7、差动放大器9以及比较仪13。进而，具备对TIA7的反馈电阻R1和R2之间供给偏置电流IOS的开关电路160。
光电二极管3与TIA7的负输入侧连接，基准二极管5与TIA7的正输入侧连接。基准二极管5使用与光电二极管3等效的二极管。
信号电压生成部10形成在TIA7的负输入侧，包含有反馈电阻R3、R4及反馈电容C2。信号电压生成部10将光电二极管3的光电流变换成信号电压VPD进行输出。基准电压生成部20形成在TIA7的正输入侧，包含有反馈电阻R1、R2及反馈电容C1。基准电压生成部20输出基准电压VREF。
信号电压生成部10中设置的反馈电阻R3及R4与基准电压生成部20中设置的反馈电阻R1及R2之间满足式(10)及(11)的关系，TIA7以全差动模式进行动作。
TIA7的输出VPD及VREF被差动放大器9放大后输入比较仪13。在比较仪13中，以基准电压VREF为阈值对信号电压VPD的电平进行判定，输出电压VH或者VL。
进而，将被变换器151反转后的输出电压VOUT反馈给开关电路160，对偏置电流IOS进行切换。
在输出端子VOUT与开关电路160之间，设有输出判定电路170。输出判定电路170包含有串联连接的变换器153和变换器155。进而，也可以在变换器153与变换器155之间设置低通滤波器180。此外，输出电压VOUT被变换器157反转后输入至开关电路160。
开关电路160包含有输出偏置电流IOS1的偏置电流源141。而且，通过输出电压VOUT，使PMOS晶体管165动作，从而使偏置电流IOS变化。
例如，若对PMOS晶体管165的栅极输入VH，则PMOS晶体管165截止，PMOS晶体管161及163的栅极电压降低，成为导通。由此，包含有PMOS晶体管161和PMOS晶体管163的电流镜电路动作。如果PMOS晶体管161与PMOS晶体管163的电流比为1∶1，则与PMOS晶体管163所连接的恒流源145的输出I1相同的电流流入电流源IOS1，IOS降低为IOS1-I1。由此，偏置电压VOS降低，基准电压VREF降低。
比较仪13的输出被变换器151反转后输出。而且，输出电压VOUT经由输出判定电路170被输入至PMOS晶体管165的栅极。此时，输出电压VOUT被输出判定电路170反转。因此，比较仪13的输出电平与被输入PMOS晶体管165的栅极的电压电平是相同的。即，在PMOS晶体管165的栅极被输入VH时，比较仪的输出为VH，基准电压VREF降低。
另一方面，在比较仪13的输出为VL时，对PMOS晶体管165的栅极输入VL。然后，PMOS晶体管165导通，PMOS晶体管161及163的栅极电压上升而截止。而且，偏置电流IOS1上升，基准电压VREF上升。由此，使基准电压VREF产生滞后，能够抑制输出电压VOUT的振荡。
由此，在本实施方式中，利用开关电路150及160来切换对基准电压生成部20附加的偏置电流IOS，由此使偏置电压VOS变化，使基准电压VREF产生滞后。由此，抑制了输出电压VOUT的误动作。
以上说明了本发明的几个实施方式，这些实施方式只是作为例子进行提示，并不意欲限定发明的范围。这些新颖的实施方式也能够采用其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和主旨内，并且也包含在权利要求书中记载的发明及其等同的范围内。

Claims (20)

1.一种接收电路，其中，具备：
受光元件，接收光信号，输出与所述光信号对应的光电流；
信号电压生成部，将所述光电流变换为信号电压进行输出；
比较器，将所述信号电压与第一阈值或第二阈值进行比较；
基准电压生成部，输出用于输入至所述比较器的基准电压；以及
开关，基于所述比较器的输出，将所述基准电压切换为所述第一阈值及所述第二阈值中的某个。
2.如权利要求1所述的接收电路，其中，
所述基准电压生成部包含有与所述受光元件等效的基准二极管。
3.如权利要求2所述的接收电路，其中，
所述发光元件是光电二极管，
所述基准二极管是与所述光电二极管设置在相同的基板上并且受光面被遮挡的二极管。
4.如权利要求1所述的接收电路，其中，
所述基准电压生成部包含有跨阻放大器，
所述开关对所述跨阻放大器的反馈电阻的值进行切换。
5.如权利要求1所述的接收电路，其中，
还具备在所述基准电压生成部的输出端子与所述比较器的输入端子之间设置的电阻，
所述开关对所述电阻的值进行切换。
6.如权利要求1所述的接收电路，其中，
所述基准电压包含有偏置电压。
7.如权利要求6所述的接收电路，其中，
所述开关使所述偏置电流变化来切换所述基准电压。
8.如权利要求7所述的接收电路，其中，
所述开关是包含有电流镜电路的开关电路。
9.如权利要求7所述的接收电路，其中，
所述基准电压生成部包含有跨阻放大器，
所述开关对流向所述跨阻放大器的反馈电阻的偏置电流进行切换。
10.如权利要求9所述的接收电路，其中，
所述跨阻放大器具有串联连接的多个反馈电阻，所述多个反馈电阻之间被供给有偏置电流。
11.如权利要求1所述的接收电路，其中，
所述信号电压生成部及所述基准电压生成部共用地包含有以差动模式动作的跨阻放大器。
12.如权利要求11所述的接收电路，其中，
在所述跨阻放大器和所述比较器之间包含有差动放大器。
13.如权利要求1所述的接收电路，其中，
所述基准电压生成部包含有第一跨阻放大器，
所述信号电压生成部包含有第二跨阻放大器。
14.如权利要求1所述的接收电路，其中，
还具备产生与所述开关的开关噪声等效的噪声的补偿电路，
所述补偿电路的输出被输入至所述信号电压生成部。
15.如权利要求14所述的接收电路，其中，
所述补偿电路与所述开关电路同步地被进行导通/截止控制。
16.如权利要求1所述的接收电路，其中，还具备：
输出级，包含有通过所述比较器的输出进行动作的CMOS变换器；以及
死区时间控制电路即DTC电路，设置在所述输出级与所述比较器之间。
17.如权利要求1所述的接收电路，其中，
还具备通过所述比较器的输出进行动作来控制所述开关的开关电路。
18.如权利要求17所述的接收电路，其中，
所述开关电路包含有延迟触发器即DFF。
19.如权利要求1所述的接收电路，其中，
所述开关是包含有CMOS开关的模拟开关。
20.如权利要求19所述的接收电路，其中，
所述开关包含有低通滤波器。
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