JP2003008408A - ヒステリシスコンパレータ回路 - Google Patents
ヒステリシスコンパレータ回路Info
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
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- 230000010354 integration Effects 0.000 description 4
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】
【課題】 基準電圧とヒステリシス幅をそれぞれ独立に
設定することが可能で、ヒステリシス幅が電源電圧に依
存しないヒステリシスコンパレータ回路を提供する。 【解決手段】 一端を基準電圧入力端子４に接続した第
１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続された第
１の電流源10の他端とをスイッチ手段５の第１の入力端
子７に接続し、一端を基準電圧入力端子４に接続した第
２の抵抗Ｒ2 の他端と、一端が接地された第２の電流源
11の他端とをスイッチ手段の第２の入力端子８に接続
し、信号入力端子２から入力電圧をコンパレータ回路１
の非反転入力端子に印加すると共に該コンパレータ回路
の反転入力端子にスイッチ手段の出力端子６を接続し、
コンパレータ回路の出力信号をスイッチ手段の制御端子
９に入力して、スイッチ手段の切替え制御を行うように
ヒステリシスコンパレータ回路を構成する。
設定することが可能で、ヒステリシス幅が電源電圧に依
存しないヒステリシスコンパレータ回路を提供する。 【解決手段】 一端を基準電圧入力端子４に接続した第
１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続された第
１の電流源10の他端とをスイッチ手段５の第１の入力端
子７に接続し、一端を基準電圧入力端子４に接続した第
２の抵抗Ｒ2 の他端と、一端が接地された第２の電流源
11の他端とをスイッチ手段の第２の入力端子８に接続
し、信号入力端子２から入力電圧をコンパレータ回路１
の非反転入力端子に印加すると共に該コンパレータ回路
の反転入力端子にスイッチ手段の出力端子６を接続し、
コンパレータ回路の出力信号をスイッチ手段の制御端子
９に入力して、スイッチ手段の切替え制御を行うように
ヒステリシスコンパレータ回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、コンパレータ回
路に関し、特に、基準電圧及びヒステリシス幅を任意に
設定することが可能なヒステリシスコンパレータ回路に
関するものである。
路に関し、特に、基準電圧及びヒステリシス幅を任意に
設定することが可能なヒステリシスコンパレータ回路に
関するものである。
【０００２】
【従来の技術】従来より、例えばＡ／Ｄ・Ｄ／Ａ変換回
路や速度制御など様々な分野において、入力電圧を２値
化するコンパレータ回路が用いられている。図７に示す
構成のものが、コンパレータ回路１の基本構成であり、
非反転入力端子に入力された入力電圧Ｖinと反転入力端
子に入力された基準電圧Ｖref との比較により、出力信
号Ｖo のレベルをＨレベル（ＶDD）、又はＬレベル（Ｇ
ＮＤ）に切り替えるものである。この構成のコンパレー
タ回路は、Ｖin＞Ｖref のとき、出力信号Ｖo にＨレベ
ルを出力し、Ｖin＜Ｖref のとき、出力信号Ｖo にＬレ
ベルを出力するという動作をする。
路や速度制御など様々な分野において、入力電圧を２値
化するコンパレータ回路が用いられている。図７に示す
構成のものが、コンパレータ回路１の基本構成であり、
非反転入力端子に入力された入力電圧Ｖinと反転入力端
子に入力された基準電圧Ｖref との比較により、出力信
号Ｖo のレベルをＨレベル（ＶDD）、又はＬレベル（Ｇ
ＮＤ）に切り替えるものである。この構成のコンパレー
タ回路は、Ｖin＞Ｖref のとき、出力信号Ｖo にＨレベ
ルを出力し、Ｖin＜Ｖref のとき、出力信号Ｖo にＬレ
ベルを出力するという動作をする。
【０００３】しかし、この構成のコンパレータ回路にお
いては、図８に示すように、入力電圧Ｖinがノイズを伴
っていたり、図９に示すように、入力電圧Ｖinが低い周
波数で基準電圧Ｖref 付近を通過する場合、入力電圧Ｖ
inが基準電圧Ｖref を短時間に何度も通過することによ
り、出力信号Ｖo がＨレベル／Ｌレベルを繰り返す、い
わゆるチャタリングを生じてしまい、信号の誤検出の可
能性があり、入力電圧を正確に２値化することができな
いという問題がある。そのため、ヒステリシス特性を持
たせたコンパレータ回路が一般的に用いられている。
いては、図８に示すように、入力電圧Ｖinがノイズを伴
っていたり、図９に示すように、入力電圧Ｖinが低い周
波数で基準電圧Ｖref 付近を通過する場合、入力電圧Ｖ
inが基準電圧Ｖref を短時間に何度も通過することによ
り、出力信号Ｖo がＨレベル／Ｌレベルを繰り返す、い
わゆるチャタリングを生じてしまい、信号の誤検出の可
能性があり、入力電圧を正確に２値化することができな
いという問題がある。そのため、ヒステリシス特性を持
たせたコンパレータ回路が一般的に用いられている。
【０００４】図10に、従来のヒステリシスコンパレータ
回路の構成を示す。このヒステリシスコンパレータ回路
は、コンパレータ回路１の出力端子と非反転入力端子と
の間に帰還抵抗Ｒf を接続し、更に非反転入力端子に入
力抵抗Ｒe を接続したものである。このように構成され
たヒステリシスコンパレータ回路で、Ｖin≫Ｖref の時
は、Ｖo ≒ＶDD（電源電圧）であり、このときコンパレ
ータ回路１の出力電圧Ｖo が反転する入力電圧Ｖinは、
次式（１）で表される。 Ｖin＝Ｖref −（ＶDD−Ｖref ）×Ｒe ／Ｒf ・・・・・・・・（１） このときの基準電圧Ｖref に対するヒステリシス幅は、
次式（２）で表される。 −（ＶDD−Ｖref ）×Ｒe ／Ｒf ・・・・・・・・・・・・・・（２）
回路の構成を示す。このヒステリシスコンパレータ回路
は、コンパレータ回路１の出力端子と非反転入力端子と
の間に帰還抵抗Ｒf を接続し、更に非反転入力端子に入
力抵抗Ｒe を接続したものである。このように構成され
たヒステリシスコンパレータ回路で、Ｖin≫Ｖref の時
は、Ｖo ≒ＶDD（電源電圧）であり、このときコンパレ
ータ回路１の出力電圧Ｖo が反転する入力電圧Ｖinは、
次式（１）で表される。 Ｖin＝Ｖref −（ＶDD−Ｖref ）×Ｒe ／Ｒf ・・・・・・・・（１） このときの基準電圧Ｖref に対するヒステリシス幅は、
次式（２）で表される。 −（ＶDD−Ｖref ）×Ｒe ／Ｒf ・・・・・・・・・・・・・・（２）
【０００５】同様に、Ｖin≪Ｖref の時は、Ｖo ≒０Ｖ
であり、このときコンパレータ回路１の出力電圧Ｖo が
反転する入力電圧Ｖinは、次式（３）で表される。 Ｖin＝Ｖref ＋Ｖref ×Ｒe ／Ｒf ・・・・・・・・・・・・・（３） このときの基準電圧Ｖref に対するヒステリシス幅は、
次式（４）で表される。 Ｖref ×Ｒe ／Ｒf ・・・・・・・・・・・・（４）
であり、このときコンパレータ回路１の出力電圧Ｖo が
反転する入力電圧Ｖinは、次式（３）で表される。 Ｖin＝Ｖref ＋Ｖref ×Ｒe ／Ｒf ・・・・・・・・・・・・・（３） このときの基準電圧Ｖref に対するヒステリシス幅は、
次式（４）で表される。 Ｖref ×Ｒe ／Ｒf ・・・・・・・・・・・・（４）
【０００６】このときのヒステリシス特性を図11に示
す。このようにコンパレータ回路にヒステリシス特性を
持たせることにより、図12に示すように入力電圧にノイ
ズがのっている場合でも、入力電圧は正確に２値化され
る。
す。このようにコンパレータ回路にヒステリシス特性を
持たせることにより、図12に示すように入力電圧にノイ
ズがのっている場合でも、入力電圧は正確に２値化され
る。
【０００７】但し、入力電圧には振幅の大小、周波数の
高低、ノイズの大小など様々な条件の信号が入力される
ので、入力電圧を誤検出せず、正確に２値化するために
は、入力電圧の状態に応じたヒステリシス幅を設定する
必要がある。更に、入力電圧のＤＣレベルに応じて、基
準電圧Ｖref を自由に設定できることが望ましい。
高低、ノイズの大小など様々な条件の信号が入力される
ので、入力電圧を誤検出せず、正確に２値化するために
は、入力電圧の状態に応じたヒステリシス幅を設定する
必要がある。更に、入力電圧のＤＣレベルに応じて、基
準電圧Ｖref を自由に設定できることが望ましい。
【０００８】例えば、入力電圧の周波数が高い時には、
ノイズと入力電圧の周波数が近づき、基準電圧Ｖref 付
近でのチャタリングは少なくなるが、入力電圧の振幅に
対してヒステリシス幅の割合が大きくなると、出力信号
Ｖo にパルスの抜けが発生する可能性があり、これを防
ぐためにヒステリシス幅を小さくする必要がある。一
方、入力電圧の周波数が低い時には、ノイズの周波数で
チャタリングを起こす可能性があるので、ノイズを吸収
できるようにヒステリシス幅を大きくする必要がある。
つまり、入力電圧が低周波の時と高周波の時とで、ヒス
テリシス幅を変更する必要がある。また、入力電圧のＤ
Ｃレベルによっては、基準電圧Ｖref を変更する必要が
ある。
ノイズと入力電圧の周波数が近づき、基準電圧Ｖref 付
近でのチャタリングは少なくなるが、入力電圧の振幅に
対してヒステリシス幅の割合が大きくなると、出力信号
Ｖo にパルスの抜けが発生する可能性があり、これを防
ぐためにヒステリシス幅を小さくする必要がある。一
方、入力電圧の周波数が低い時には、ノイズの周波数で
チャタリングを起こす可能性があるので、ノイズを吸収
できるようにヒステリシス幅を大きくする必要がある。
つまり、入力電圧が低周波の時と高周波の時とで、ヒス
テリシス幅を変更する必要がある。また、入力電圧のＤ
Ｃレベルによっては、基準電圧Ｖref を変更する必要が
ある。
【０００９】
【発明が解決しようとする課題】しかしながら、図10に
示す従来のヒステリシスコンパレータ回路では、上記
（２），（４）式に示すように、ヒステリシス幅を変更
するためには基準電圧Ｖref を変更する必要があり、ま
た基準電圧Ｖref を変更しようとすると、ヒステリシス
幅が変わってしまうという問題がある。つまり、基準電
圧Ｖref を変えずにヒステリシス幅を変更する、あるい
はヒステリシス幅変更せずに基準電圧Ｖrefを変えると
いうように、基準電圧Ｖref とヒステリシス幅を、それ
ぞれ独立に設定することができない。
示す従来のヒステリシスコンパレータ回路では、上記
（２），（４）式に示すように、ヒステリシス幅を変更
するためには基準電圧Ｖref を変更する必要があり、ま
た基準電圧Ｖref を変更しようとすると、ヒステリシス
幅が変わってしまうという問題がある。つまり、基準電
圧Ｖref を変えずにヒステリシス幅を変更する、あるい
はヒステリシス幅変更せずに基準電圧Ｖrefを変えると
いうように、基準電圧Ｖref とヒステリシス幅を、それ
ぞれ独立に設定することができない。
【００１０】更に、上記（２）式には電源であるＶDDの
項があるので、電源電圧の変動により、ヒステリシス幅
が変わってしまうという問題もある。この他にも小さい
ヒステリシス幅を必要とするときには、抵抗Ｒf 大きく
しなければならず、集積化には不利であるという欠点も
ある。
項があるので、電源電圧の変動により、ヒステリシス幅
が変わってしまうという問題もある。この他にも小さい
ヒステリシス幅を必要とするときには、抵抗Ｒf 大きく
しなければならず、集積化には不利であるという欠点も
ある。
【００１１】以上のように、従来のヒステリシスコンパ
レータ回路では、チャタリングの防止は可能であるが、
入力電圧の振幅、周波数などに応じて基準電圧Ｖref 及
びヒステリシス幅を独立して自由に設定できず、入力電
圧を正確に２値化できないという問題点があった。
レータ回路では、チャタリングの防止は可能であるが、
入力電圧の振幅、周波数などに応じて基準電圧Ｖref 及
びヒステリシス幅を独立して自由に設定できず、入力電
圧を正確に２値化できないという問題点があった。
【００１２】本発明は、従来のヒステリシスコンパレー
タ回路における上記問題点を解消するためになされたも
ので、基準電圧Ｖref を自由に設定することができると
共に、基準電圧Ｖref とは独立にヒステリシス幅を自由
に設定することができるヒステリシスコンパレータ回路
を提供することを目的とする。
タ回路における上記問題点を解消するためになされたも
ので、基準電圧Ｖref を自由に設定することができると
共に、基準電圧Ｖref とは独立にヒステリシス幅を自由
に設定することができるヒステリシスコンパレータ回路
を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
めに、請求項１に係る発明は、第１及び第２の抵抗と第
１及び第２の電流源と２つの電圧を選択するスイッチ手
段とを有するヒステリシス設定回路と、反転入力端子と
非反転入力端子と出力端子を有するコンパレータ回路と
からなるヒステリシスコンパレータ回路において、一端
が基準電圧に接続された前記第１の抵抗の他端と一端が
電源に接続された前記第１の電流源の他端とを前記スイ
ッチ手段の第１の入力端子に接続し、一端が前記基準電
圧に接続された前記第２の抵抗の他端と一端が接地され
た前記第２の電流源の他端を前記スイッチ手段の第２の
入力端子に接続し、前記スイッチ手段の出力端子を前記
コンパレータ回路のいずれかの入力端子に接続し、前記
コンパレータ回路の出力信号により前記スイッチ手段の
切り替え制御を行うように構成したことを特徴とするも
のである。
めに、請求項１に係る発明は、第１及び第２の抵抗と第
１及び第２の電流源と２つの電圧を選択するスイッチ手
段とを有するヒステリシス設定回路と、反転入力端子と
非反転入力端子と出力端子を有するコンパレータ回路と
からなるヒステリシスコンパレータ回路において、一端
が基準電圧に接続された前記第１の抵抗の他端と一端が
電源に接続された前記第１の電流源の他端とを前記スイ
ッチ手段の第１の入力端子に接続し、一端が前記基準電
圧に接続された前記第２の抵抗の他端と一端が接地され
た前記第２の電流源の他端を前記スイッチ手段の第２の
入力端子に接続し、前記スイッチ手段の出力端子を前記
コンパレータ回路のいずれかの入力端子に接続し、前記
コンパレータ回路の出力信号により前記スイッチ手段の
切り替え制御を行うように構成したことを特徴とするも
のである。
【００１４】このように構成したヒステリシスコンパレ
ータ回路においては、ヒステリシス幅を第１及び第２の
抵抗並びに第１及び第２の電流源の値のみで決定できる
ので、基準電圧Ｖref とヒステリシス幅をそれぞれ独立
に設定することが可能で、ヒステリシス幅が電源電圧に
依存しないヒステリシスコンパレータ回路を実現でき
る。
ータ回路においては、ヒステリシス幅を第１及び第２の
抵抗並びに第１及び第２の電流源の値のみで決定できる
ので、基準電圧Ｖref とヒステリシス幅をそれぞれ独立
に設定することが可能で、ヒステリシス幅が電源電圧に
依存しないヒステリシスコンパレータ回路を実現でき
る。
【００１５】請求項２に係る発明は、第１及び第２の抵
抗を介して基準電圧がそれぞれ印加され、且つ共通に入
力電圧が印加される第１及び第２の差動増幅回路と、第
１のカレントミラー回路と、第１及び第２の定電流源
と、前記差動増幅回路の出力を増幅する増幅手段と、前
記第１及び第２の定電流源の出力を制御する第１及び第
２のスイッチと、前記増幅手段の出力により第１及び第
２のスイッチを制御する制御信号を出力するスイッチ制
御手段と、ヒステリシス幅を設定する第１及び第２の電
流源とを備え、前記第１の差動増幅回路を構成する第
１，第２のトランジスタのエミッタ端子を共に一端が電
源に接続された前記第１の定電流源の他端に前記第１の
スイッチを介して接続し、前記第２の差動増幅回路を構
成する第３，第４のトランジスタのエミッタ端子を共に
一端が電源に接続された前記第２の定電流源の他端に前
記第２のスイッチを介して接続し、前記第２，第３のト
ランジスタのベース端子に入力電圧を印加し、前記第１
のトランジスタのベース端子には一端が前記基準電圧に
接続された前記第１の抵抗の他端と、一端が電源に接続
された前記第１の電流源の他端とを接続し、前記第４の
トランジスタのベース端子には一端が前記基準電圧に接
続された前記第２の抵抗の他端と、一端が接地された前
記第２の電流源の他端とを接続し、前記第２，第３のト
ランジスタのコレクタ端子と前記第１のカレントミラー
回路の入力とを接続し、前記第１，第４のトランジスタ
のコレクタ端子には前記カレントミラー回路の出力と、
前記増幅手段の入力とを接続し、前記増幅手段の出力を
前記スイッチ制御手段の入力に接続し、前記スイッチ制
御手段の第１の出力で前記第１のスイッチの制御を行
い、前記スイッチ制御手段の第２の出力で前記第２のス
イッチの制御を行うようにして、ヒステリシスコンパレ
ータ回路を構成するものである。
抗を介して基準電圧がそれぞれ印加され、且つ共通に入
力電圧が印加される第１及び第２の差動増幅回路と、第
１のカレントミラー回路と、第１及び第２の定電流源
と、前記差動増幅回路の出力を増幅する増幅手段と、前
記第１及び第２の定電流源の出力を制御する第１及び第
２のスイッチと、前記増幅手段の出力により第１及び第
２のスイッチを制御する制御信号を出力するスイッチ制
御手段と、ヒステリシス幅を設定する第１及び第２の電
流源とを備え、前記第１の差動増幅回路を構成する第
１，第２のトランジスタのエミッタ端子を共に一端が電
源に接続された前記第１の定電流源の他端に前記第１の
スイッチを介して接続し、前記第２の差動増幅回路を構
成する第３，第４のトランジスタのエミッタ端子を共に
一端が電源に接続された前記第２の定電流源の他端に前
記第２のスイッチを介して接続し、前記第２，第３のト
ランジスタのベース端子に入力電圧を印加し、前記第１
のトランジスタのベース端子には一端が前記基準電圧に
接続された前記第１の抵抗の他端と、一端が電源に接続
された前記第１の電流源の他端とを接続し、前記第４の
トランジスタのベース端子には一端が前記基準電圧に接
続された前記第２の抵抗の他端と、一端が接地された前
記第２の電流源の他端とを接続し、前記第２，第３のト
ランジスタのコレクタ端子と前記第１のカレントミラー
回路の入力とを接続し、前記第１，第４のトランジスタ
のコレクタ端子には前記カレントミラー回路の出力と、
前記増幅手段の入力とを接続し、前記増幅手段の出力を
前記スイッチ制御手段の入力に接続し、前記スイッチ制
御手段の第１の出力で前記第１のスイッチの制御を行
い、前記スイッチ制御手段の第２の出力で前記第２のス
イッチの制御を行うようにして、ヒステリシスコンパレ
ータ回路を構成するものである。
【００１６】このように構成したヒステリシスコンパレ
ータ回路においても、請求項１に係る発明と同様に、基
準電圧Ｖref とヒステリシス幅をそれぞれ独立に設定す
ることが可能で、ヒステリシス幅が電源電圧に依存しな
いヒステリシスコンパレータ回路を実現できる。
ータ回路においても、請求項１に係る発明と同様に、基
準電圧Ｖref とヒステリシス幅をそれぞれ独立に設定す
ることが可能で、ヒステリシス幅が電源電圧に依存しな
いヒステリシスコンパレータ回路を実現できる。
【００１７】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係るヒステリシスコンパレータ回
路の第１の実施の形態の構成を示す回路構成図である。
この実施の形態に係るヒステリシスコンパレータ回路
は、ヒステリシス設定回路12と、出力信号をヒステリシ
ス設定回路12のスイッチ手段５の制御端子９に出力する
コンパレータ回路１を備え、ヒステリシス設定回路12に
おけるスイッチ手段５の第１の入力端子７には、一端が
基準電圧入力端子４に接続された第１の抵抗Ｒ1 の他端
と、一端が電源ＶDDに接続された電流Ｉ1 を出力する第
１の電流源10の他端とが接続され、第２の入力端子８に
は、一端が基準電圧入力端子４に接続された第２の抵抗
Ｒ2 の他端と、一端が接地された電流Ｉ2 を出力する第
２の電流源11の他端とが接続されて、ヒステリシス設定
回路12が構成されている。そして、コンパレータ回路１
の非反転入力端子には信号入力端子２が接続されてい
て、入力電圧Ｖinが入力されるようになっており、反転
入力端子にはスイッチ手段５の共通出力端子６が接続さ
れている。また基準電圧入力端子４には基準電圧Ｖref
が入力され、スイッチ手段５の制御端子９には先に述べ
たように、制御信号としてコンパレータ回路１の出力信
号Ｖo が入力されるように構成されていて、前記スイッ
チ手段５は、制御端子９がＬレベルの時に第１の入力端
子７を、Ｈレベルの時に第２の入力端子８を選択するよ
うになっている。なお、３はコンパレータ回路１の出力
端子である。
る。図１は、本発明に係るヒステリシスコンパレータ回
路の第１の実施の形態の構成を示す回路構成図である。
この実施の形態に係るヒステリシスコンパレータ回路
は、ヒステリシス設定回路12と、出力信号をヒステリシ
ス設定回路12のスイッチ手段５の制御端子９に出力する
コンパレータ回路１を備え、ヒステリシス設定回路12に
おけるスイッチ手段５の第１の入力端子７には、一端が
基準電圧入力端子４に接続された第１の抵抗Ｒ1 の他端
と、一端が電源ＶDDに接続された電流Ｉ1 を出力する第
１の電流源10の他端とが接続され、第２の入力端子８に
は、一端が基準電圧入力端子４に接続された第２の抵抗
Ｒ2 の他端と、一端が接地された電流Ｉ2 を出力する第
２の電流源11の他端とが接続されて、ヒステリシス設定
回路12が構成されている。そして、コンパレータ回路１
の非反転入力端子には信号入力端子２が接続されてい
て、入力電圧Ｖinが入力されるようになっており、反転
入力端子にはスイッチ手段５の共通出力端子６が接続さ
れている。また基準電圧入力端子４には基準電圧Ｖref
が入力され、スイッチ手段５の制御端子９には先に述べ
たように、制御信号としてコンパレータ回路１の出力信
号Ｖo が入力されるように構成されていて、前記スイッ
チ手段５は、制御端子９がＬレベルの時に第１の入力端
子７を、Ｈレベルの時に第２の入力端子８を選択するよ
うになっている。なお、３はコンパレータ回路１の出力
端子である。
【００１８】次に、図１に示した実施の形態の動作につ
いて説明する。まず、上記のように構成されたヒステリ
シスコンパレータ回路においては、スイッチ手段５の第
１の入力端子７には、次式（５）で示す電圧が印加され
る。但し、Ｒ1 は第１の抵抗Ｒ1 の抵抗値、Ｉ1 は第１
の電流源10の電流値である。 Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（５） また、同様にスイッチ手段５の第２の入力端子８には、
次式（６）で示す電圧が印加される。但し、Ｒ2 は第２
の抵抗Ｒ2 の抵抗値、Ｉ2 は第２の電流源11の電流値で
ある。 Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（６）
いて説明する。まず、上記のように構成されたヒステリ
シスコンパレータ回路においては、スイッチ手段５の第
１の入力端子７には、次式（５）で示す電圧が印加され
る。但し、Ｒ1 は第１の抵抗Ｒ1 の抵抗値、Ｉ1 は第１
の電流源10の電流値である。 Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（５） また、同様にスイッチ手段５の第２の入力端子８には、
次式（６）で示す電圧が印加される。但し、Ｒ2 は第２
の抵抗Ｒ2 の抵抗値、Ｉ2 は第２の電流源11の電流値で
ある。 Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（６）
【００１９】ここで、Ｖin≫Ｖref ，つまりコンパレー
タ回路１の出力電圧Ｖo がＨレベルの時を考えると、出
力電圧Ｖo がＨレベルであるので、スイッチ手段５の制
御端子９にはＨレベルの信号が入力される。これによ
り、スイッチ手段５は第２の入力端子８を選択するの
で、コンパレータ回路１の反転入力端子には、（６）式
で表される電圧が印加される。つまり、コンパレータ回
路１の出力電圧Ｖo がＨレベルの時は、入力電圧Ｖin
と、（６）式で表されるスイッチ手段５の第２の入力端
子８の電圧、Ｖref −Ｒ2 ×Ｉ2 を比較している。
タ回路１の出力電圧Ｖo がＨレベルの時を考えると、出
力電圧Ｖo がＨレベルであるので、スイッチ手段５の制
御端子９にはＨレベルの信号が入力される。これによ
り、スイッチ手段５は第２の入力端子８を選択するの
で、コンパレータ回路１の反転入力端子には、（６）式
で表される電圧が印加される。つまり、コンパレータ回
路１の出力電圧Ｖo がＨレベルの時は、入力電圧Ｖin
と、（６）式で表されるスイッチ手段５の第２の入力端
子８の電圧、Ｖref −Ｒ2 ×Ｉ2 を比較している。
【００２０】次に、入力電圧Ｖinが小さくなっていき、
Ｖin＜Ｖref −Ｒ2 ×Ｉ2 となると、コンパレータ回路
１の出力電圧Ｖo はＬレベルに反転する。このとき、ス
イッチ手段５の制御端子９にはＬレベルの信号が入力さ
れるので、スイッチ手段５は第１の入力端子７を選択
し、コンパレータ回路１の反転入力端子には（５）式で
表される電圧が印加される。つまり、コンパレータ回路
１の出力電圧Ｖo がＬレベルの時は、入力電圧Ｖinと、
（５）式で表されるスイッチ手段５の第１の入力端子７
の電圧、Ｖref ＋Ｒ1 ×Ｉ1 を比較している。
Ｖin＜Ｖref −Ｒ2 ×Ｉ2 となると、コンパレータ回路
１の出力電圧Ｖo はＬレベルに反転する。このとき、ス
イッチ手段５の制御端子９にはＬレベルの信号が入力さ
れるので、スイッチ手段５は第１の入力端子７を選択
し、コンパレータ回路１の反転入力端子には（５）式で
表される電圧が印加される。つまり、コンパレータ回路
１の出力電圧Ｖo がＬレベルの時は、入力電圧Ｖinと、
（５）式で表されるスイッチ手段５の第１の入力端子７
の電圧、Ｖref ＋Ｒ1 ×Ｉ1 を比較している。
【００２１】したがって、この第１の実施の形態では、
コンパレータ回路１の出力電圧Ｖoでスイッチ手段５を
制御することで、コンパレータ回路１の反転入力端子に
入力される電圧を選択することになる。これにより、コ
ンパレータ回路１の出力電圧Ｖo がＨレベルの時は、−
Ｒ2 ×Ｉ2 ，Ｌレベルの時は、Ｒ1 ×Ｉ1 なるヒステリ
シス幅を、基準電圧Ｖref に対して設定することができ
る。このとき、（５），（６）式に示したように、ヒス
テリシス幅は第１の抵抗Ｒ1 ，第２の抵抗Ｒ2及び第１
の電流源10，第２の電流源11のそれぞれの値によっての
み決定されるので、基準電圧Ｖref 及びヒステリシス幅
をそれぞれ独立に、自由に設定することが可能である。
また、ヒステリシス幅への電源電圧の影響をなくすこと
もできる。更に、小さいヒステリシス幅を得るために
は、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ1 ，Ｒ2 を
小さくする、又は、第１の電流源10，第２の電流源11の
出力電流Ｉ1 ，Ｉ2 の値を小さくすればよいため、集積
化に不利な高抵抗は不要になるという利点も得られる。
コンパレータ回路１の出力電圧Ｖoでスイッチ手段５を
制御することで、コンパレータ回路１の反転入力端子に
入力される電圧を選択することになる。これにより、コ
ンパレータ回路１の出力電圧Ｖo がＨレベルの時は、−
Ｒ2 ×Ｉ2 ，Ｌレベルの時は、Ｒ1 ×Ｉ1 なるヒステリ
シス幅を、基準電圧Ｖref に対して設定することができ
る。このとき、（５），（６）式に示したように、ヒス
テリシス幅は第１の抵抗Ｒ1 ，第２の抵抗Ｒ2及び第１
の電流源10，第２の電流源11のそれぞれの値によっての
み決定されるので、基準電圧Ｖref 及びヒステリシス幅
をそれぞれ独立に、自由に設定することが可能である。
また、ヒステリシス幅への電源電圧の影響をなくすこと
もできる。更に、小さいヒステリシス幅を得るために
は、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ1 ，Ｒ2 を
小さくする、又は、第１の電流源10，第２の電流源11の
出力電流Ｉ1 ，Ｉ2 の値を小さくすればよいため、集積
化に不利な高抵抗は不要になるという利点も得られる。
【００２２】次に、図２に基づいて第２の実施の形態に
ついて説明する。図２において、図１に示した第１の実
施の形態の構成要素に対応する構成要素には同一の符号
を付して示している。この実施の形態に係るヒステリシ
スコンパレータ回路は、ヒステリシス幅を決定する第１
の抵抗Ｒ1 ，第２の抵抗Ｒ2 及び電流値Ｉ1 を出力する
第１の電流源10，電流値Ｉ2 を出力する第２の電流源11
とを備え、更に第１の差動増幅回路14、第２の差動増幅
回路15、第１のカレントミラー回路16、電流値Ｉ3 を出
力する第１の定電流源18、電流値Ｉ4 を出力する第２の
定電流源19、第１及び第２の定電流源18，19を制御する
第１のスイッチ20及び第２のスイッチ21、第１及び第２
のスイッチを制御するスイッチ制御手段22、及び第１及
び第２の差動増幅回路14，15の出力を増幅する増幅手段
17を備えている。
ついて説明する。図２において、図１に示した第１の実
施の形態の構成要素に対応する構成要素には同一の符号
を付して示している。この実施の形態に係るヒステリシ
スコンパレータ回路は、ヒステリシス幅を決定する第１
の抵抗Ｒ1 ，第２の抵抗Ｒ2 及び電流値Ｉ1 を出力する
第１の電流源10，電流値Ｉ2 を出力する第２の電流源11
とを備え、更に第１の差動増幅回路14、第２の差動増幅
回路15、第１のカレントミラー回路16、電流値Ｉ3 を出
力する第１の定電流源18、電流値Ｉ4 を出力する第２の
定電流源19、第１及び第２の定電流源18，19を制御する
第１のスイッチ20及び第２のスイッチ21、第１及び第２
のスイッチを制御するスイッチ制御手段22、及び第１及
び第２の差動増幅回路14，15の出力を増幅する増幅手段
17を備えている。
【００２３】そして、第１の差動増幅回路14を構成する
第１及び第２のＰＮＰトランジスタＱ１，Ｑ２のエミッ
タ端子を共に、一端が電源ＶDDに接続された第１の定電
流源13の他端に第１のスイッチ20を介して接続してお
り、また第２の差動増幅回路15を構成する第３及び第４
のＰＮＰトランジスタＱ３，Ｑ４のエミッタ端子を共
に、一端が電源ＶDDに接続された第２の定電流源21の他
端に第２のスイッチ21を介して接続している。そして、
第１及び第２の差動増幅回路14，15において、第２及び
第３のトランジスタＱ２，Ｑ３のベース端子に信号入力
端子２から入力電圧Ｖinを印加し、第１のトランジスタ
Ｑ１のベース端子は、一端が基準電圧Ｖrefに接続され
た第１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続され
た第１の電流源10の他端とに接続し、また第４のトラン
ジスタＱ４のベース端子は、一端が基準電圧Ｖref に接
続された第２の抵抗Ｒ2 の他端と、一端が接地された第
２の電流源11の他端とに接続されている。
第１及び第２のＰＮＰトランジスタＱ１，Ｑ２のエミッ
タ端子を共に、一端が電源ＶDDに接続された第１の定電
流源13の他端に第１のスイッチ20を介して接続してお
り、また第２の差動増幅回路15を構成する第３及び第４
のＰＮＰトランジスタＱ３，Ｑ４のエミッタ端子を共
に、一端が電源ＶDDに接続された第２の定電流源21の他
端に第２のスイッチ21を介して接続している。そして、
第１及び第２の差動増幅回路14，15において、第２及び
第３のトランジスタＱ２，Ｑ３のベース端子に信号入力
端子２から入力電圧Ｖinを印加し、第１のトランジスタ
Ｑ１のベース端子は、一端が基準電圧Ｖrefに接続され
た第１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続され
た第１の電流源10の他端とに接続し、また第４のトラン
ジスタＱ４のベース端子は、一端が基準電圧Ｖref に接
続された第２の抵抗Ｒ2 の他端と、一端が接地された第
２の電流源11の他端とに接続されている。
【００２４】また第２及び第３のトランジスタＱ２，Ｑ
３のコレクタ端子と第１のカレントミラー回路16の入力
端子16ａとを接続し、第１及び第４のトランジスタＱ
１，Ｑ４のコレクタ端子と第１のカレントミラー回路16
の出力端子16ｂと増幅手段17の入力端子とを接続し、増
幅手段17の出力端子３からコンパレータ回路の出力信号
Ｖo を取り出すように構成されている。そして増幅手段
17の出力信号Ｖo をスイッチ制御手段22の入力端子に接
続し、スイッチ制御手段22の第１の出力端子22ａで第１
のスイッチ20の制御を行い、スイッチ制御手段22の第２
の出力端子22ｂで第２のスイッチ21の制御を行うように
構成されている。
３のコレクタ端子と第１のカレントミラー回路16の入力
端子16ａとを接続し、第１及び第４のトランジスタＱ
１，Ｑ４のコレクタ端子と第１のカレントミラー回路16
の出力端子16ｂと増幅手段17の入力端子とを接続し、増
幅手段17の出力端子３からコンパレータ回路の出力信号
Ｖo を取り出すように構成されている。そして増幅手段
17の出力信号Ｖo をスイッチ制御手段22の入力端子に接
続し、スイッチ制御手段22の第１の出力端子22ａで第１
のスイッチ20の制御を行い、スイッチ制御手段22の第２
の出力端子22ｂで第２のスイッチ21の制御を行うように
構成されている。
【００２５】なお、第１及び第２のスイッチ20，21を制
御するスイッチ制御手段22は、入力端子にＨレベルの信
号が入力されると、第１の出力端子22ａに第１のスイッ
チ20をオフにする信号を、第２の出力端子22ｂに第２の
スイッチ21をオンにする信号をそれぞれ出力し、入力端
子Ｌレベルの信号が入力されると、第１の出力端子22ａ
に第１のスイッチ20をオンにする信号を、第２の出力端
子22ｂに第２のスイッチ21をオフにする信号をそれぞれ
出力するように構成されているものとする。また増幅手
段17は、入力端子に電流が流れ込むと出力信号がＨレベ
ルに、電流が流れ込まないと出力信号がＬレベルになる
ように構成されているものとする。
御するスイッチ制御手段22は、入力端子にＨレベルの信
号が入力されると、第１の出力端子22ａに第１のスイッ
チ20をオフにする信号を、第２の出力端子22ｂに第２の
スイッチ21をオンにする信号をそれぞれ出力し、入力端
子Ｌレベルの信号が入力されると、第１の出力端子22ａ
に第１のスイッチ20をオンにする信号を、第２の出力端
子22ｂに第２のスイッチ21をオフにする信号をそれぞれ
出力するように構成されているものとする。また増幅手
段17は、入力端子に電流が流れ込むと出力信号がＨレベ
ルに、電流が流れ込まないと出力信号がＬレベルになる
ように構成されているものとする。
【００２６】次に、このように構成されている第２の実
施の形態の動作について説明する。まず、この実施の形
態に係るヒステリシスコンパレータ回路においては、第
１のトランジスタＱ１のベース端子には、次式（７）で
示す電圧が印加される。 Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（７） また、同様に第４のトランジスタＱ４のベース端子に
は、次式（８）で示す電圧が印加される。 Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（８）
施の形態の動作について説明する。まず、この実施の形
態に係るヒステリシスコンパレータ回路においては、第
１のトランジスタＱ１のベース端子には、次式（７）で
示す電圧が印加される。 Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（７） また、同様に第４のトランジスタＱ４のベース端子に
は、次式（８）で示す電圧が印加される。 Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（８）
【００２７】ここで、Ｖin≫Ｖref の場合を考えると、
後述するように出力電圧Ｖo にＨレベルが出力され、第
２の差動増幅回路15が選択されている。このとき、第３
のトランジスタＱ３はオフ、第４のトランジスタＱ４は
オンとなっているので、第２の定電流源19から供給され
るバイアス電流は、第４のトランジスタＱ４に流れる。
このとき、第１のカレントミラー回路16の入力端子16ａ
には電流が流れず、第１のカレントミラー回路16はオフ
となるので、第４のトランジスタＱ４のコレクタ端子か
ら増幅手段17の入力端子に電流が流れ込み、出力電圧Ｖ
o はＨレベルとなる。
後述するように出力電圧Ｖo にＨレベルが出力され、第
２の差動増幅回路15が選択されている。このとき、第３
のトランジスタＱ３はオフ、第４のトランジスタＱ４は
オンとなっているので、第２の定電流源19から供給され
るバイアス電流は、第４のトランジスタＱ４に流れる。
このとき、第１のカレントミラー回路16の入力端子16ａ
には電流が流れず、第１のカレントミラー回路16はオフ
となるので、第４のトランジスタＱ４のコレクタ端子か
ら増幅手段17の入力端子に電流が流れ込み、出力電圧Ｖ
o はＨレベルとなる。
【００２８】このとき、スイッチ制御手段22にはＨレベ
ルの信号が入力されるので、第１のスイッチ20はオフ、
第２のスイッチ21はオンとなり、第１の差動増幅回路14
にはバイアス電流が流れないのでオフとなり、第２の差
動増幅回路15が選択される。つまり、出力電圧Ｖo がＨ
レベルの時は、第２の差動増幅回路15が選択され、入力
電圧Ｖinと（８）式で表される電圧、Ｖref −Ｒ2 ×Ｉ
2 を比較している。
ルの信号が入力されるので、第１のスイッチ20はオフ、
第２のスイッチ21はオンとなり、第１の差動増幅回路14
にはバイアス電流が流れないのでオフとなり、第２の差
動増幅回路15が選択される。つまり、出力電圧Ｖo がＨ
レベルの時は、第２の差動増幅回路15が選択され、入力
電圧Ｖinと（８）式で表される電圧、Ｖref −Ｒ2 ×Ｉ
2 を比較している。
【００２９】次に、入力電圧Ｖinが小さくなっていき、
Ｖin＜Ｖref −Ｒ2 ×Ｉ2 となると、第３のトランジス
タＱ３がオン、第４のトランジスタＱ４がオフとなり、
第１のカレントミラー回路16の入力端子16ａに電流が流
れ、第１のカレントミラー回路16が動作する。このと
き、増幅手段17の入力端子に電流は流れ込まないので、
出力電圧Ｖo はＬレベルとなり、スイッチ制御手段22に
もＬレベルの信号が入力される。これにより、第１のス
イッチ20がオン、第２のスイッチ21がオフとなるので、
第２の差動増幅回路15にはバイアス電流が流れないので
オフとなり、第１の差動増幅回路14が選択される。つま
り、出力電圧Ｖo がＬレベルの時は、第１の差動増幅回
路14が選択され、入力電圧Ｖinと（７）式で表される電
圧、Ｖref＋Ｒ1 ×Ｉ1 を比較している。
Ｖin＜Ｖref −Ｒ2 ×Ｉ2 となると、第３のトランジス
タＱ３がオン、第４のトランジスタＱ４がオフとなり、
第１のカレントミラー回路16の入力端子16ａに電流が流
れ、第１のカレントミラー回路16が動作する。このと
き、増幅手段17の入力端子に電流は流れ込まないので、
出力電圧Ｖo はＬレベルとなり、スイッチ制御手段22に
もＬレベルの信号が入力される。これにより、第１のス
イッチ20がオン、第２のスイッチ21がオフとなるので、
第２の差動増幅回路15にはバイアス電流が流れないので
オフとなり、第１の差動増幅回路14が選択される。つま
り、出力電圧Ｖo がＬレベルの時は、第１の差動増幅回
路14が選択され、入力電圧Ｖinと（７）式で表される電
圧、Ｖref＋Ｒ1 ×Ｉ1 を比較している。
【００３０】したがって、この第２の実施の形態では、
コンパレータ回路の出力電圧Ｖo でスイッチ制御手段22
を制御し、第１のスイッチ20及び第２のスイッチ21を制
御することで、第１の差動増幅回路14と第２の差動増幅
回路15のどちらかを選択することになる。出力電圧Ｖo
がＨレベルの時は、−Ｒ2 ×Ｉ2 ，Ｌレベルの時は、Ｒ
1 ×Ｉ1 なるヒステリシス幅を、基準電圧Ｖref に対し
て設定することができる。このとき、（７），（８）式
に示したように、ヒステリシス幅は第１の抵抗Ｒ1 ，第
２の抵抗Ｒ2 及び第１の電流源10，第２の電流源11のそ
れぞれの値によってのみ決定されるので、基準電圧Ｖre
f 及びヒステリシス幅をそれぞれ独立に、自由に設定す
ることが可能である。
コンパレータ回路の出力電圧Ｖo でスイッチ制御手段22
を制御し、第１のスイッチ20及び第２のスイッチ21を制
御することで、第１の差動増幅回路14と第２の差動増幅
回路15のどちらかを選択することになる。出力電圧Ｖo
がＨレベルの時は、−Ｒ2 ×Ｉ2 ，Ｌレベルの時は、Ｒ
1 ×Ｉ1 なるヒステリシス幅を、基準電圧Ｖref に対し
て設定することができる。このとき、（７），（８）式
に示したように、ヒステリシス幅は第１の抵抗Ｒ1 ，第
２の抵抗Ｒ2 及び第１の電流源10，第２の電流源11のそ
れぞれの値によってのみ決定されるので、基準電圧Ｖre
f 及びヒステリシス幅をそれぞれ独立に、自由に設定す
ることが可能である。
【００３１】また、ヒステリシス幅への電源電圧の影響
をなくすこともできる。更に、小さいヒステリシス幅を
得るためには、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ
1 ，Ｒ2 を小さくする、又は、第１の電流源10，第２の
電流源11の出力電流Ｉ1 ，Ｉ 2 の値を小さくすればよい
ため、集積化に不利な高抵抗は不要になるという利点も
得られる。
をなくすこともできる。更に、小さいヒステリシス幅を
得るためには、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ
1 ，Ｒ2 を小さくする、又は、第１の電流源10，第２の
電流源11の出力電流Ｉ1 ，Ｉ 2 の値を小さくすればよい
ため、集積化に不利な高抵抗は不要になるという利点も
得られる。
【００３２】次に、図３に示す本発明のヒステリシスコ
ンパレータ回路の更に具体的な構成例を第３の実施の形
態として説明する。図３において、図１又は図２に示し
た第１又は第２の実施の形態の構成要素と同一又は対応
する構成要素には同一の符号を付して示している。図３
に示すヒステリシスコンパレータ回路は、ヒステリシス
幅を決定する第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 及び電流
値Ｉ1 を出力する第１の電流源10，電流値Ｉ2 を出力す
る第２の電流源11の他に、第１の差動増幅回路14、第２
の差動増幅回路15、第１のカレントミラー回路16、回路
にバイアス電流を供給する第２のカレントミラー回路1
3、入力段の第１及び第２の差動増幅回路14，15を切り
替えるためのスイッチ制御手段22、及び差動増幅回路1
4，15の出力を増幅する増幅手段17を備えている。
ンパレータ回路の更に具体的な構成例を第３の実施の形
態として説明する。図３において、図１又は図２に示し
た第１又は第２の実施の形態の構成要素と同一又は対応
する構成要素には同一の符号を付して示している。図３
に示すヒステリシスコンパレータ回路は、ヒステリシス
幅を決定する第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 及び電流
値Ｉ1 を出力する第１の電流源10，電流値Ｉ2 を出力す
る第２の電流源11の他に、第１の差動増幅回路14、第２
の差動増幅回路15、第１のカレントミラー回路16、回路
にバイアス電流を供給する第２のカレントミラー回路1
3、入力段の第１及び第２の差動増幅回路14，15を切り
替えるためのスイッチ制御手段22、及び差動増幅回路1
4，15の出力を増幅する増幅手段17を備えている。
【００３３】そして、第２のカレントミラー回路13にお
いては、該第２のカレントミラー回路13を構成する第1
3，第14，第15，第16，第17，第18のＰＮＰトランジス
タＱ13，Ｑ14，Ｑ15，Ｑ16，Ｑ17，Ｑ18のベース端子と
第13のトランジスタＱ13のコレクタ端子とを接続し、第
13のトランジスタＱ13のコレクタ端子にはバイアス電流
ＩBIASを印加している。また第13のトランジスタＱ13の
エミッタ端子を第８の抵抗Ｒ8 を介して電源ＶDDに接続
し、第14のトランジスタＱ14のエミッタ端子を第９の抵
抗Ｒ9 を介して電源ＶDDに接続し、第15のトランジスタ
Ｑ15のエミッタ端子を第10の抵抗Ｒ10を介して電源ＶDD
に接続し、第16のトランジスタＱ16のエミッタ端子を第
11の抵抗Ｒ11を介して電源ＶDDに接続し、第17のトラン
ジスタＱ17のエミッタ端子を第12の抵抗Ｒ12を介して電
源ＶDDに接続し、第18のトランジスタＱ18のエミッタ端
子を第13の抵抗Ｒ13を介して電源ＶDDに接続している。
いては、該第２のカレントミラー回路13を構成する第1
3，第14，第15，第16，第17，第18のＰＮＰトランジス
タＱ13，Ｑ14，Ｑ15，Ｑ16，Ｑ17，Ｑ18のベース端子と
第13のトランジスタＱ13のコレクタ端子とを接続し、第
13のトランジスタＱ13のコレクタ端子にはバイアス電流
ＩBIASを印加している。また第13のトランジスタＱ13の
エミッタ端子を第８の抵抗Ｒ8 を介して電源ＶDDに接続
し、第14のトランジスタＱ14のエミッタ端子を第９の抵
抗Ｒ9 を介して電源ＶDDに接続し、第15のトランジスタ
Ｑ15のエミッタ端子を第10の抵抗Ｒ10を介して電源ＶDD
に接続し、第16のトランジスタＱ16のエミッタ端子を第
11の抵抗Ｒ11を介して電源ＶDDに接続し、第17のトラン
ジスタＱ17のエミッタ端子を第12の抵抗Ｒ12を介して電
源ＶDDに接続し、第18のトランジスタＱ18のエミッタ端
子を第13の抵抗Ｒ13を介して電源ＶDDに接続している。
【００３４】また、第１の差動増幅回路14を構成する第
１及び第２のＰＮＰトランジスタＱ１，Ｑ２のエミッタ
端子と、バイアス電流を供給する第14のトランジスタＱ
14のコレクタ端子とを接続し、第２の差動増幅回路15を
構成する第３及び第４のＰＮＰトランジスタＱ３，Ｑ４
のエミッタ端子と、バイアス電流を供給する第15のトラ
ンジスタＱ15のコレクタ端子とを接続している。そし
て、第２及び第３のトランジスタＱ２，Ｑ３のベース端
子には、共に入力電圧Ｖinが印加され、第１のトランジ
スタＱ１のベース端子は、一端が基準電圧Ｖref に接続
された第１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続
された第１の電流源10の他端とに接続されている。また
第４のトランジスタＱ４のベース端子は、一端が基準電
圧Ｖref に接続された第２の抵抗Ｒ2 の他端と、一端が
接地された第２の電流源11の他端とに接続されている。
１及び第２のＰＮＰトランジスタＱ１，Ｑ２のエミッタ
端子と、バイアス電流を供給する第14のトランジスタＱ
14のコレクタ端子とを接続し、第２の差動増幅回路15を
構成する第３及び第４のＰＮＰトランジスタＱ３，Ｑ４
のエミッタ端子と、バイアス電流を供給する第15のトラ
ンジスタＱ15のコレクタ端子とを接続している。そし
て、第２及び第３のトランジスタＱ２，Ｑ３のベース端
子には、共に入力電圧Ｖinが印加され、第１のトランジ
スタＱ１のベース端子は、一端が基準電圧Ｖref に接続
された第１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続
された第１の電流源10の他端とに接続されている。また
第４のトランジスタＱ４のベース端子は、一端が基準電
圧Ｖref に接続された第２の抵抗Ｒ2 の他端と、一端が
接地された第２の電流源11の他端とに接続されている。
【００３５】第１のカレントミラー回路16を構成する第
５，第６のＮＰＮトランジスタＱ５，Ｑ６のベース端子
と第５のトランジスタＱ５のコレクタ端子とを接続し、
第５，第６のトランジスタＱ５，Ｑ６のエミッタ端子を
接地し、第２，第３のトランジスタＱ２，Ｑ３のコレク
タ端子と第１のカレントミラー回路16の入力端である第
５のトランジスタＱ５のコレクタ端子とを接続し、第
１，第４のトランジスタＱ１，Ｑ４のコレクタ端子と、
第１のカレントミラー回路16の出力端である第６のトラ
ンジスタＱ６のコレクタ端子と、増幅手段17の第７のＮ
ＰＮトランジスタＱ７のベース端子とを接続している。
５，第６のＮＰＮトランジスタＱ５，Ｑ６のベース端子
と第５のトランジスタＱ５のコレクタ端子とを接続し、
第５，第６のトランジスタＱ５，Ｑ６のエミッタ端子を
接地し、第２，第３のトランジスタＱ２，Ｑ３のコレク
タ端子と第１のカレントミラー回路16の入力端である第
５のトランジスタＱ５のコレクタ端子とを接続し、第
１，第４のトランジスタＱ１，Ｑ４のコレクタ端子と、
第１のカレントミラー回路16の出力端である第６のトラ
ンジスタＱ６のコレクタ端子と、増幅手段17の第７のＮ
ＰＮトランジスタＱ７のベース端子とを接続している。
【００３６】増幅手段17を構成する第７，第９，第11，
第12のＮＰＮトランジスタＱ７，Ｑ９，Ｑ11，Ｑ12のエ
ミッタ端子を接地し、またスイッチ制御手段22を構成す
る第８，第10のＮＰＮトランジスタＱ８，Ｑ10のエミッ
タ端子を接地している。第７のトランジスタＱ７のコレ
クタ端子は、バイアス電流を供給する第16のトランジス
タＱ16のコレクタ端子に接続すると共に、第３の抵抗Ｒ
3 を介して第９のトランジスタＱ９のベース端子に、同
じく第４の抵抗Ｒ4 を介して第８のトランジスタＱ８の
ベース端子にそれぞれ接続し、また第８のトランジスタ
Ｑ８のコレクタ端子と第15のトランジスタＱ15のエミッ
タ端子とを接続している。
第12のＮＰＮトランジスタＱ７，Ｑ９，Ｑ11，Ｑ12のエ
ミッタ端子を接地し、またスイッチ制御手段22を構成す
る第８，第10のＮＰＮトランジスタＱ８，Ｑ10のエミッ
タ端子を接地している。第７のトランジスタＱ７のコレ
クタ端子は、バイアス電流を供給する第16のトランジス
タＱ16のコレクタ端子に接続すると共に、第３の抵抗Ｒ
3 を介して第９のトランジスタＱ９のベース端子に、同
じく第４の抵抗Ｒ4 を介して第８のトランジスタＱ８の
ベース端子にそれぞれ接続し、また第８のトランジスタ
Ｑ８のコレクタ端子と第15のトランジスタＱ15のエミッ
タ端子とを接続している。
【００３７】第９のトランジスタＱ９のコレクタ端子
は、バイアス電流を供給する第17のトランジスタＱ17の
コレクタ端子に接続すると共に、第５の抵抗Ｒ5 を介し
て第11のトランジスタＱ11のベース端子に、同じく第６
の抵抗Ｒ6 を介して第10のトランジスタＱ10のベース端
子にそれぞれ接続している。また第10のトランジスタＱ
10のコレクタ端子と第14のトランジスタＱ14のエミッタ
端子とを接続し、また第11のトランジスタＱ11のコレク
タ端子と、バイアス電流を供給する第18のトランジスタ
Ｑ18のコレクタ端子と、第12のトランジスタＱ12のベー
ス端子とを接続している。そして、第12のトランジスタ
Ｑ12のコレクタ端子は第７の抵抗Ｒ7 を介して電源ＶDD
に接続し、出力電圧Ｖo は第12のトランジスタＱ12のコ
レクタに接続された出力端子３より取り出すように構成
されている。
は、バイアス電流を供給する第17のトランジスタＱ17の
コレクタ端子に接続すると共に、第５の抵抗Ｒ5 を介し
て第11のトランジスタＱ11のベース端子に、同じく第６
の抵抗Ｒ6 を介して第10のトランジスタＱ10のベース端
子にそれぞれ接続している。また第10のトランジスタＱ
10のコレクタ端子と第14のトランジスタＱ14のエミッタ
端子とを接続し、また第11のトランジスタＱ11のコレク
タ端子と、バイアス電流を供給する第18のトランジスタ
Ｑ18のコレクタ端子と、第12のトランジスタＱ12のベー
ス端子とを接続している。そして、第12のトランジスタ
Ｑ12のコレクタ端子は第７の抵抗Ｒ7 を介して電源ＶDD
に接続し、出力電圧Ｖo は第12のトランジスタＱ12のコ
レクタに接続された出力端子３より取り出すように構成
されている。
【００３８】次に、上記のように構成された第３の実施
の形態に係るヒステリシスコンパレータ回路の動作につ
いて説明する。信号入力端子２から第２，第３のトラン
ジスタＱ２，Ｑ３のベース端子に入力される入力電圧Ｖ
inが、基準電圧Ｖref より十分大きいとき、つまりＶin
≫Ｖref のとき、後述するスイッチ制御手段22の第８，
第10のトランジスタＱ８，Ｑ10の動作により、第14のト
ランジスタＱ14からバイアス電流が供給されないので、
入力段は第２の差動増幅回路15が選択される。このと
き、第４のトランジスタＱ４のベース端子には、次式
（９）で示す電圧が印加される。 Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（９）
の形態に係るヒステリシスコンパレータ回路の動作につ
いて説明する。信号入力端子２から第２，第３のトラン
ジスタＱ２，Ｑ３のベース端子に入力される入力電圧Ｖ
inが、基準電圧Ｖref より十分大きいとき、つまりＶin
≫Ｖref のとき、後述するスイッチ制御手段22の第８，
第10のトランジスタＱ８，Ｑ10の動作により、第14のト
ランジスタＱ14からバイアス電流が供給されないので、
入力段は第２の差動増幅回路15が選択される。このと
き、第４のトランジスタＱ４のベース端子には、次式
（９）で示す電圧が印加される。 Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（９）
【００３９】Ｖin≫Ｖref であるので、第３のトランジ
スタＱ３はオフ、第４のトランジスタＱ４はオンの状態
となっていて、第15のトランジスタＱ15より供給される
バイアス電流は、第４のトランジスタＱ４にのみ流れ
る。このとき、第３のトランジスタＱ３がオフしている
ので、第１のカレントミラー回路16もオフしている。よ
って、第15のトランジスタＱ15より供給されるバイアス
電流は、第４のトランジスタＱ４を流れて、第７のトラ
ンジスタＱ７のベース端子に流れ込む。
スタＱ３はオフ、第４のトランジスタＱ４はオンの状態
となっていて、第15のトランジスタＱ15より供給される
バイアス電流は、第４のトランジスタＱ４にのみ流れ
る。このとき、第３のトランジスタＱ３がオフしている
ので、第１のカレントミラー回路16もオフしている。よ
って、第15のトランジスタＱ15より供給されるバイアス
電流は、第４のトランジスタＱ４を流れて、第７のトラ
ンジスタＱ７のベース端子に流れ込む。
【００４０】このとき、第７のトランジスタＱ７はオン
するので、第16のトランジスタＱ16より供給されるバイ
アス電流は、全て第７のトランジスタＱ７のコレクタ端
子に流れ込み、第３，第４の抵抗Ｒ3 ，Ｒ4 には電流が
流れず、第８，第９のトランジスタＱ８，Ｑ９のベース
端子にも電流は流れない。よって、第８，第９のトラン
ジスタＱ８，Ｑ９は共にオフとなる。第９のトランジス
タＱ９がオフであるので、第17のトランジスタＱ17より
供給されるバイアス電流は、第５，第６の抵抗Ｒ5 ，Ｒ
6 の抵抗比により分割されて、第10，第11のトランジス
タＱ10，Ｑ11のベース端子にそれぞれ流れ込む。よっ
て、第10，第11のトランジスタＱ10，Ｑ11はオンする。
するので、第16のトランジスタＱ16より供給されるバイ
アス電流は、全て第７のトランジスタＱ７のコレクタ端
子に流れ込み、第３，第４の抵抗Ｒ3 ，Ｒ4 には電流が
流れず、第８，第９のトランジスタＱ８，Ｑ９のベース
端子にも電流は流れない。よって、第８，第９のトラン
ジスタＱ８，Ｑ９は共にオフとなる。第９のトランジス
タＱ９がオフであるので、第17のトランジスタＱ17より
供給されるバイアス電流は、第５，第６の抵抗Ｒ5 ，Ｒ
6 の抵抗比により分割されて、第10，第11のトランジス
タＱ10，Ｑ11のベース端子にそれぞれ流れ込む。よっ
て、第10，第11のトランジスタＱ10，Ｑ11はオンする。
【００４１】ここで、第５，第６の抵抗Ｒ5 ，Ｒ6 は、
第17のトランジスタＱ17から供給されるバイアス電流
を、第10，第11のトランジスタＱ10，Ｑ11のそれぞれの
ベース端子に振り分ける役割をしている。なお、前述し
た第３，第４の抵抗Ｒ3 ，Ｒ4も同様の役割を有してい
る。
第17のトランジスタＱ17から供給されるバイアス電流
を、第10，第11のトランジスタＱ10，Ｑ11のそれぞれの
ベース端子に振り分ける役割をしている。なお、前述し
た第３，第４の抵抗Ｒ3 ，Ｒ4も同様の役割を有してい
る。
【００４２】第10のトランジスタＱ10がオンすることに
より、第14のトランジスタＱ14のエミッタ端子に接続さ
れる第９の抵抗Ｒ9 から、第10のトランジスタＱ10のコ
レクタ端子に電流が流れるので、第14のトランジスタＱ
14のエミッタ電位が低下し、第14のトランジスタＱ14は
オフとなる。これにより、第14のトランジスタＱ14はバ
イアス電流を供給しないので、第１の差動増幅回路14は
動作しない。また、第11のトランジスタＱ11がオンして
いるので、第18のトランジスタＱ18により供給されるバ
イアス電流は、第11のトランジスタＱ11のコレクタ端子
に流れ込み、第12のトランジスタＱ12のベース端子に電
流は流れない。よって、第12のトランジスタＱ12はオフ
し、出力端子３には出力電圧Ｖo としてＨレベルの出力
が現れる。
より、第14のトランジスタＱ14のエミッタ端子に接続さ
れる第９の抵抗Ｒ9 から、第10のトランジスタＱ10のコ
レクタ端子に電流が流れるので、第14のトランジスタＱ
14のエミッタ電位が低下し、第14のトランジスタＱ14は
オフとなる。これにより、第14のトランジスタＱ14はバ
イアス電流を供給しないので、第１の差動増幅回路14は
動作しない。また、第11のトランジスタＱ11がオンして
いるので、第18のトランジスタＱ18により供給されるバ
イアス電流は、第11のトランジスタＱ11のコレクタ端子
に流れ込み、第12のトランジスタＱ12のベース端子に電
流は流れない。よって、第12のトランジスタＱ12はオフ
し、出力端子３には出力電圧Ｖo としてＨレベルの出力
が現れる。
【００４３】次に、入力電圧Ｖin小さくなっていき、Ｖ
in＜Ｖref −Ｒ2 ×Ｉ2 となると、第３のトランジスタ
Ｑ３がオンし、第４のトランジスタＱ４がオフする。こ
のとき、第15のトランジスタＱ15より供給されるバイア
ス電流は、第３のトランジスタＱ３を流れ、第１のカレ
ントミラー回路16の入力側に流れ込む。これにより第１
のカレントミラー回路16が動作し、第７のトランジスタ
Ｑ７のベース端子には電流が流れないので、第７のトラ
ンジスタＱ７はオフする。よって、第16のトランジスタ
Ｑ16からのバイアス電流は、第３，第４の抵抗Ｒ3 ，Ｒ
4 の抵抗比により分割されて、第８，第９のトランジス
タＱ８，Ｑ９のベース端子にそれぞれ流れ込む。これに
より、第８，第９のトランジスタＱ８，Ｑ９はオンす
る。
in＜Ｖref −Ｒ2 ×Ｉ2 となると、第３のトランジスタ
Ｑ３がオンし、第４のトランジスタＱ４がオフする。こ
のとき、第15のトランジスタＱ15より供給されるバイア
ス電流は、第３のトランジスタＱ３を流れ、第１のカレ
ントミラー回路16の入力側に流れ込む。これにより第１
のカレントミラー回路16が動作し、第７のトランジスタ
Ｑ７のベース端子には電流が流れないので、第７のトラ
ンジスタＱ７はオフする。よって、第16のトランジスタ
Ｑ16からのバイアス電流は、第３，第４の抵抗Ｒ3 ，Ｒ
4 の抵抗比により分割されて、第８，第９のトランジス
タＱ８，Ｑ９のベース端子にそれぞれ流れ込む。これに
より、第８，第９のトランジスタＱ８，Ｑ９はオンす
る。
【００４４】第９のトランジスタＱ９がオンすること
で、第17のトランジスタＱ17より供給されるバイアス電
流は全て第９のトランジスタＱ９のコレクタ端子に流れ
込み、第５，第６の抵抗Ｒ5 ，Ｒ6 には電流が流れず、
第10，第11のトランジスタＱ10，Ｑ11のベース端子にも
電流ば流れない。よって、第10，第11のトランジスタＱ
10，Ｑ11は共にオフとなる。第８のトランジスタＱ８が
オン、第10のトランジスタＱ10がオフとなり、これによ
り第15のトランジスタＱ15がオフ、第14のトランジスタ
Ｑ14がオンとなるので、第２の差動増幅回路15はオフと
なり、第１の差動増幅回路14が選択される。このとき、
第１のトランジスタＱ１のベース端子には、次式（10）
で示す電圧が印加されている。 Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（10）
で、第17のトランジスタＱ17より供給されるバイアス電
流は全て第９のトランジスタＱ９のコレクタ端子に流れ
込み、第５，第６の抵抗Ｒ5 ，Ｒ6 には電流が流れず、
第10，第11のトランジスタＱ10，Ｑ11のベース端子にも
電流ば流れない。よって、第10，第11のトランジスタＱ
10，Ｑ11は共にオフとなる。第８のトランジスタＱ８が
オン、第10のトランジスタＱ10がオフとなり、これによ
り第15のトランジスタＱ15がオフ、第14のトランジスタ
Ｑ14がオンとなるので、第２の差動増幅回路15はオフと
なり、第１の差動増幅回路14が選択される。このとき、
第１のトランジスタＱ１のベース端子には、次式（10）
で示す電圧が印加されている。 Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（10）
【００４５】そして、第11のトランジスタＱ11がオフし
ているので、第18のトランジスタＱ18より供給されるバ
イアス電流は第12のトランジスタＱ12のベース端子に流
れ込む。よって、第12のトランジスタＱ12はオンし、出
力端子３には出力電圧Ｖo としてＬレベルの出力が現れ
る。
ているので、第18のトランジスタＱ18より供給されるバ
イアス電流は第12のトランジスタＱ12のベース端子に流
れ込む。よって、第12のトランジスタＱ12はオンし、出
力端子３には出力電圧Ｖo としてＬレベルの出力が現れ
る。
【００４６】この実施の形態に係るヒステリシスコンパ
レータ回路では、コンパレータ回路の出力電圧Ｖo がＨ
レベルの時は、スイッチ制御手段22の第10のトランジス
タＱ10がオン、第８のトランジスタＱ８がオフとなり、
第２の差動増幅回路15を選択し、Ｌレベルの時は、スイ
ッチ制御手段22の第10のトランジスタＱ10がオフ、第８
のトランジスタＱ８がオンとなり、第１の差動増幅回路
14を選択する。このスイッチ制御手段22の動作により、
出力電圧Ｖo がＨレベルの時は、入力電圧ＶinとＶref
−Ｒ2 ×Ｉ2 なる電圧を比較し、出力電圧Ｖo がＬレベ
ルの時は、入力電圧ＶinとＶref ＋Ｒ1 ×Ｉ1 なる電圧
を比較することになるので、基準電圧Ｖref に対して、
−Ｒ2 ×Ｉ2 又はＲ1 ×Ｉ1 なるヒステリシス幅が設定
される。
レータ回路では、コンパレータ回路の出力電圧Ｖo がＨ
レベルの時は、スイッチ制御手段22の第10のトランジス
タＱ10がオン、第８のトランジスタＱ８がオフとなり、
第２の差動増幅回路15を選択し、Ｌレベルの時は、スイ
ッチ制御手段22の第10のトランジスタＱ10がオフ、第８
のトランジスタＱ８がオンとなり、第１の差動増幅回路
14を選択する。このスイッチ制御手段22の動作により、
出力電圧Ｖo がＨレベルの時は、入力電圧ＶinとＶref
−Ｒ2 ×Ｉ2 なる電圧を比較し、出力電圧Ｖo がＬレベ
ルの時は、入力電圧ＶinとＶref ＋Ｒ1 ×Ｉ1 なる電圧
を比較することになるので、基準電圧Ｖref に対して、
−Ｒ2 ×Ｉ2 又はＲ1 ×Ｉ1 なるヒステリシス幅が設定
される。
【００４７】このとき、（９），（10）式に示したよう
に、ヒステリシス幅は第１の抵抗Ｒ1 ，第２の抵抗Ｒ2
及び第１の電流源10，第２の電流源11のそれぞれの値に
よってのみ決定されるので、基準電圧Ｖref 及びヒステ
リシス幅をそれぞれ独立に、自由に設定することが可能
になる。また、ヒステリシス幅への電源電圧の影響をな
くすこともできる。更に、小さいヒステリシス幅を得る
ためには、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ1 ，
Ｒ2 を小さくする、又は、第１の電流源10，第２の電流
源11の出力電流Ｉ1 ，Ｉ2 の値を小さくすればよいた
め、集積化に不利な高抵抗は不要になるという利点も得
られる。
に、ヒステリシス幅は第１の抵抗Ｒ1 ，第２の抵抗Ｒ2
及び第１の電流源10，第２の電流源11のそれぞれの値に
よってのみ決定されるので、基準電圧Ｖref 及びヒステ
リシス幅をそれぞれ独立に、自由に設定することが可能
になる。また、ヒステリシス幅への電源電圧の影響をな
くすこともできる。更に、小さいヒステリシス幅を得る
ためには、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ1 ，
Ｒ2 を小さくする、又は、第１の電流源10，第２の電流
源11の出力電流Ｉ1 ，Ｉ2 の値を小さくすればよいた
め、集積化に不利な高抵抗は不要になるという利点も得
られる。
【００４８】なお、図１，図２及び図３に示した第１〜
第３の実施の形態では、正論理のヒステリシスコンパレ
ータ回路を構成したものを示しているが、図１に示した
第１の実施の形態に係るヒステリシスコンパレータ回路
は、図４に示すように回路構成を変更して、スイッチ手
段５を制御端子９がＨレベルの時に第１の入力端子７
を、Ｌレベルの時に第２の入力端子８を選択するように
し、また図２に示した第２の実施の形態に係るヒステリ
シスコンパレータ回路は、図５に示すように回路構成を
変更することにより、また図３に示した第３の実施の形
態に係るヒステリシスコンパレータ回路は、図６に示す
ように回路構成を変更することにより、それぞれ負論理
のヒステリシスコンパレータ回路を実現できることは言
うまでもない。
第３の実施の形態では、正論理のヒステリシスコンパレ
ータ回路を構成したものを示しているが、図１に示した
第１の実施の形態に係るヒステリシスコンパレータ回路
は、図４に示すように回路構成を変更して、スイッチ手
段５を制御端子９がＨレベルの時に第１の入力端子７
を、Ｌレベルの時に第２の入力端子８を選択するように
し、また図２に示した第２の実施の形態に係るヒステリ
シスコンパレータ回路は、図５に示すように回路構成を
変更することにより、また図３に示した第３の実施の形
態に係るヒステリシスコンパレータ回路は、図６に示す
ように回路構成を変更することにより、それぞれ負論理
のヒステリシスコンパレータ回路を実現できることは言
うまでもない。
【００４９】
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、ヒステリシス幅を抵抗と電流源の
値により決定することができ、基準電圧とヒステリシス
幅を独立して自由に設定することが可能で、ヒステリシ
ス幅が電源電圧に依存しないヒステリシスコンパレータ
回路を提供することができる。
に、本発明によれば、ヒステリシス幅を抵抗と電流源の
値により決定することができ、基準電圧とヒステリシス
幅を独立して自由に設定することが可能で、ヒステリシ
ス幅が電源電圧に依存しないヒステリシスコンパレータ
回路を提供することができる。
【図１】本発明に係るヒステリシスコンパレータ回路の
第１の実施の形態の構成を示す回路構成図である。
第１の実施の形態の構成を示す回路構成図である。
【図２】本発明の第２の実施の形態の構成を示す回路構
成図である。
成図である。
【図３】本発明に係るヒステリシスコンパレータ回路の
更に具体的な構成を示す第３の実施の形態の回路構成図
である。
更に具体的な構成を示す第３の実施の形態の回路構成図
である。
【図４】第１の実施の形態の変形例を示す回路構成図で
ある。
ある。
【図５】第２の実施の形態の変形例を示す回路構成図で
ある。
ある。
【図６】第３の実施の形態の変形例を示す回路構成図で
ある。
ある。
【図７】コンパレータ回路の基本構成を説明するための
図である。
図である。
【図８】従来のコンパレータ回路における問題点を説明
するための図である。
するための図である。
【図９】従来のコンパレータ回路における他の問題点を
説明するための図である。
説明するための図である。
【図10】従来のヒステリシスコンパレータ回路の一例を
示す図である。
示す図である。
【図11】従来のヒステリシスコンパレータ回路における
ヒステリシス特性を示すグラフ図である。
ヒステリシス特性を示すグラフ図である。
【図12】従来のヒステリシスコンパレータ回路の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
１ コンパレータ回路
２ 信号入力端子
３ 信号出力端子
４ 基準電圧入力端子
５ スイッチ手段
６ スイッチ手段の出力端子
７ スイッチ手段の第１の入力端子
８ スイッチ手段の第２の入力端子
９ スイッチ手段の制御端子
10 第１の電流源
11 第２の電流源
12 ヒステリシス設定回路
13 第２のカレントミラー回路
14 第１の差動増幅回路
15 第２の差動増幅回路
16 第１のカレントミラー回路
17 増幅手段
18 第１の定電流源
19 第２の定電流源
20 第１のスイッチ
21 第２のスイッチ
22 スイッチ制御手段
Ｖref 基準電圧
Ｖin 入力電圧
Ｖo 出力電圧
Claims (2)
- 【請求項１】 第１及び第２の抵抗と第１及び第２の電
流源と２つの電圧を選択するスイッチ手段とを有するヒ
ステリシス設定回路と、反転入力端子と非反転入力端子
と出力端子を有するコンパレータ回路とからなるヒステ
リシスコンパレータ回路において、一端が基準電圧に接
続された前記第１の抵抗の他端と一端が電源に接続され
た前記第１の電流源の他端とを前記スイッチ手段の第１
の入力端子に接続し、一端が前記基準電圧に接続された
前記第２の抵抗の他端と一端が接地された前記第２の電
流源の他端を前記スイッチ手段の第２の入力端子に接続
し、前記スイッチ手段の出力端子を前記コンパレータ回
路のいずれかの入力端子に接続し、前記コンパレータ回
路の出力信号により前記スイッチ手段の切り替え制御を
行うように構成したことを特徴とするヒステリシスコン
パレータ回路。 - 【請求項２】 第１及び第２の抵抗を介して基準電圧が
それぞれ印加され、且つ共通に入力電圧が印加される第
１及び第２の差動増幅回路と、第１のカレントミラー回
路と、第１及び第２の定電流源と、前記差動増幅回路の
出力を増幅する増幅手段と、前記第１及び第２の定電流
源の出力を制御する第１及び第２のスイッチと、前記増
幅手段の出力により第１及び第２のスイッチを制御する
制御信号を出力するスイッチ制御手段と、ヒステリシス
幅を設定する第１及び第２の電流源とを備え、前記第１
の差動増幅回路を構成する第１，第２のトランジスタの
エミッタ端子を共に一端が電源に接続された前記第１の
定電流源の他端に前記第１のスイッチを介して接続し、
前記第２の差動増幅回路を構成する第３，第４のトラン
ジスタのエミッタ端子を共に一端が電源に接続された前
記第２の定電流源の他端に前記第２のスイッチを介して
接続し、前記第２，第３のトランジスタのベース端子に
入力電圧を印加し、前記第１のトランジスタのベース端
子には一端が前記基準電圧に接続された前記第１の抵抗
の他端と、一端が電源に接続された前記第１の電流源の
他端とを接続し、前記第４のトランジスタのベース端子
には一端が前記基準電圧に接続された前記第２の抵抗の
他端と、一端が接地された前記第２の電流源の他端とを
接続し、前記第２，第３のトランジスタのコレクタ端子
と前記第１のカレントミラー回路の入力とを接続し、前
記第１，第４のトランジスタのコレクタ端子には前記カ
レントミラー回路の出力と、前記増幅手段の入力とを接
続し、前記増幅手段の出力を前記スイッチ制御手段の入
力に接続し、前記スイッチ制御手段の第１の出力で前記
第１のスイッチの制御を行い、前記スイッチ制御手段の
第２の出力で前記第２のスイッチの制御を行うように構
成したことを特徴とするヒステリシスコンパレータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185739A JP2003008408A (ja) | 2001-06-20 | 2001-06-20 | ヒステリシスコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185739A JP2003008408A (ja) | 2001-06-20 | 2001-06-20 | ヒステリシスコンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008408A true JP2003008408A (ja) | 2003-01-10 |
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ID=19025273
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001185739A Withdrawn JP2003008408A (ja) | 2001-06-20 | 2001-06-20 | ヒステリシスコンパレータ回路 |
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2001
- 2001-06-20 JP JP2001185739A patent/JP2003008408A/ja not_active Withdrawn
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