JPH04287103A - 電流源回路 - Google Patents
電流源回路Info
- Publication number
- JPH04287103A JPH04287103A JP3074440A JP7444091A JPH04287103A JP H04287103 A JPH04287103 A JP H04287103A JP 3074440 A JP3074440 A JP 3074440A JP 7444091 A JP7444091 A JP 7444091A JP H04287103 A JPH04287103 A JP H04287103A
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- JP
- Japan
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- transistor
- npn transistor
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- base
- resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電流源回路、特に電
流値の変更可能な温度比例型基準電流源回路に関するも
のである。
流値の変更可能な温度比例型基準電流源回路に関するも
のである。
【０００２】
【従来の技術】従来、アナログ回路において、電源電圧
に依存しない電流源回路は、基準電流源として頻繁に使
用される。図５に一般的な温度比例型基準電流源の回路
構成例を示す。この基準電流源回路は、コレクタとベー
スを短絡接続したＮＰＮ型バイポーラトランジスタ（以
下、ＮＰＮトランジスタという）Ｑ１と、該ＮＰＮトラ
ンジスタＱ１とベースを共通接続したＮＰＮトランジス
タＱ２と、前記ＮＰＮトランジスタＱ１と直列接続した
ＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰトラン
ジスタという）Ｑ５と、コレクタとベースを短絡し前記
ＰＮＰトランジスタＱ５とベースを共通接続し且つ前記
ＮＰＮトランジスタＱ２と直列接続したＰＮＰトランジ
スタＱ４と、前記ＮＰＮトランジスタＱ２のエミッタに
一端を接続した抵抗Ｒ１とで構成され、前記ＮＰＮトラ
ンジスタＱ１のエミッタ及び抵抗Ｒ１の他端はＧＮＤ端
子１に接続され、前記ＰＮＰトランジスタＱ４，Ｑ５の
エミッタは電源端子２に接続され、前記ＰＮＰトランジ
スタＱ４，Ｑ５でカレントミラー回路を構成している。
に依存しない電流源回路は、基準電流源として頻繁に使
用される。図５に一般的な温度比例型基準電流源の回路
構成例を示す。この基準電流源回路は、コレクタとベー
スを短絡接続したＮＰＮ型バイポーラトランジスタ（以
下、ＮＰＮトランジスタという）Ｑ１と、該ＮＰＮトラ
ンジスタＱ１とベースを共通接続したＮＰＮトランジス
タＱ２と、前記ＮＰＮトランジスタＱ１と直列接続した
ＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰトラン
ジスタという）Ｑ５と、コレクタとベースを短絡し前記
ＰＮＰトランジスタＱ５とベースを共通接続し且つ前記
ＮＰＮトランジスタＱ２と直列接続したＰＮＰトランジ
スタＱ４と、前記ＮＰＮトランジスタＱ２のエミッタに
一端を接続した抵抗Ｒ１とで構成され、前記ＮＰＮトラ
ンジスタＱ１のエミッタ及び抵抗Ｒ１の他端はＧＮＤ端
子１に接続され、前記ＰＮＰトランジスタＱ４，Ｑ５の
エミッタは電源端子２に接続され、前記ＰＮＰトランジ
スタＱ４，Ｑ５でカレントミラー回路を構成している。
【０００３】次に上記構成の基準電流源回路の動作につ
いて説明する。ＮＰＮトランジスタＱ２のコレクタ電流
及びＰＮＰトランジスタＱ５のコレクタ電流を共にＩ１
とすると、ＮＰＮトランジスタＱ１及びＱ２のベース
電位ＶＢ は、次式■で表される。 ＶＢ ＝ＶＴ ・ｌｎ（Ｉ１ ／ＩＳ ）・・・・・
■但し、ＶＴ ＝ｋ・Ｔ／ｑ ＩＳ ：コレクタ逆方向飽和電流 Ｔ ：絶対温度 ｋ ：ボルツマン定数 ｑ ：電子の電荷 また、ベース電位ＶＢ は次式■のように表すこともで
きる。 ＶＢ ＝ＶＴ ・ｌｎ（Ｉ１ ／（ｎ・ＩＳ ））＋Ｒ
１ ・Ｉ１ ・・・・・ ■ ｎ ：ＮＰＮトランジスタＱ２のエリアファクターＲ
１ ：抵抗Ｒ１の抵抗値 上記式■，■より、基準電流Ｉ１ は次式■のように表
される。 Ｉ１ ＝（ＶＴ ／Ｒ１ ）・ｌｎ（ｎ）・・・・・
■したがって、上記式■からわかるように、基準電流Ｉ
１ は、抵抗Ｒ１ とＮＰＮトランジスタＱ２のエリア
ファクターｎにより決定される。
いて説明する。ＮＰＮトランジスタＱ２のコレクタ電流
及びＰＮＰトランジスタＱ５のコレクタ電流を共にＩ１
とすると、ＮＰＮトランジスタＱ１及びＱ２のベース
電位ＶＢ は、次式■で表される。 ＶＢ ＝ＶＴ ・ｌｎ（Ｉ１ ／ＩＳ ）・・・・・
■但し、ＶＴ ＝ｋ・Ｔ／ｑ ＩＳ ：コレクタ逆方向飽和電流 Ｔ ：絶対温度 ｋ ：ボルツマン定数 ｑ ：電子の電荷 また、ベース電位ＶＢ は次式■のように表すこともで
きる。 ＶＢ ＝ＶＴ ・ｌｎ（Ｉ１ ／（ｎ・ＩＳ ））＋Ｒ
１ ・Ｉ１ ・・・・・ ■ ｎ ：ＮＰＮトランジスタＱ２のエリアファクターＲ
１ ：抵抗Ｒ１の抵抗値 上記式■，■より、基準電流Ｉ１ は次式■のように表
される。 Ｉ１ ＝（ＶＴ ／Ｒ１ ）・ｌｎ（ｎ）・・・・・
■したがって、上記式■からわかるように、基準電流Ｉ
１ は、抵抗Ｒ１ とＮＰＮトランジスタＱ２のエリア
ファクターｎにより決定される。
【０００４】
【発明が解決しようとする課題】ところが、図５に示し
た電流源回路を集積回路化した場合、抵抗Ｒ１の値やＮ
ＰＮトランジスタＱ２のエリアファクターｎは固定され
るので、上記式■により決定される基準電流Ｉ１ の設
定値を必要に応じて変更することができない。また、電
流値を変更するには、回路の再設計を伴うため、それに
要する時間や費用が増大するという問題点がある。
た電流源回路を集積回路化した場合、抵抗Ｒ１の値やＮ
ＰＮトランジスタＱ２のエリアファクターｎは固定され
るので、上記式■により決定される基準電流Ｉ１ の設
定値を必要に応じて変更することができない。また、電
流値を変更するには、回路の再設計を伴うため、それに
要する時間や費用が増大するという問題点がある。
【０００５】本発明は、従来の電流源回路における上記
問題点を解消するためになされたもので、必要に応じて
電流値の設定を変更することの可能な電流源回路を提供
することを目的とする。
問題点を解消するためになされたもので、必要に応じて
電流値の設定を変更することの可能な電流源回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、第１のトランジスタと、該第１
のトランジスタのベースにベースを共通接続してコレク
タとベースを短絡した第２のトランジスタと、第１のト
ランジスタのエミッタに１端を接続し、他端を第２のト
ランジスタのエミッタに接続した第１の抵抗とからなる
電流源回路において、前記第１のトランジスタのコレク
タとベースにそれぞれコレクタとベースを接続した第３
のトランジスタと、該第３のトランジスタのエミッタと
前記第１の抵抗の他端との間に接続した第２の抵抗と、
前記第２のトランジスタ及び第３のトランジスタの各エ
ミッタと基準電圧端子との間に接続され該第２及び第３
のトランジスタをＯＮ，ＯＦＦ制御する第１及び第２の
スイッチとを設けるものである。
決するため、本発明は、第１のトランジスタと、該第１
のトランジスタのベースにベースを共通接続してコレク
タとベースを短絡した第２のトランジスタと、第１のト
ランジスタのエミッタに１端を接続し、他端を第２のト
ランジスタのエミッタに接続した第１の抵抗とからなる
電流源回路において、前記第１のトランジスタのコレク
タとベースにそれぞれコレクタとベースを接続した第３
のトランジスタと、該第３のトランジスタのエミッタと
前記第１の抵抗の他端との間に接続した第２の抵抗と、
前記第２のトランジスタ及び第３のトランジスタの各エ
ミッタと基準電圧端子との間に接続され該第２及び第３
のトランジスタをＯＮ，ＯＦＦ制御する第１及び第２の
スイッチとを設けるものである。
【０００７】このように構成した電流源回路において、
第１及び第２のスイッチを選択的にＯＮ，ＯＦＦするこ
とにより、第２及び第３のトランジスタがＯＮ，ＯＦＦ
され、また第１及び第２のスイッチをいずれもＯＦＦす
ることにより第２及び第３のトランジスタがいずれもＯ
Ｎする。これにより基準電流は、第２のトランジスタの
エリアファクター及び第１の抵抗の抵抗値、あるいは第
３のトランジスタのエリアファクター及び第２の抵抗の
抵抗値に基づいて変化する。したがって第１及び第２の
スイッチのＯＮ，ＯＦＦ制御により基準電流の設定値を
容易に変えることができる。
第１及び第２のスイッチを選択的にＯＮ，ＯＦＦするこ
とにより、第２及び第３のトランジスタがＯＮ，ＯＦＦ
され、また第１及び第２のスイッチをいずれもＯＦＦす
ることにより第２及び第３のトランジスタがいずれもＯ
Ｎする。これにより基準電流は、第２のトランジスタの
エリアファクター及び第１の抵抗の抵抗値、あるいは第
３のトランジスタのエリアファクター及び第２の抵抗の
抵抗値に基づいて変化する。したがって第１及び第２の
スイッチのＯＮ，ＯＦＦ制御により基準電流の設定値を
容易に変えることができる。
【０００８】
【実施例】次に実施例について説明する。まず図１に示
す概念図に基づいて本発明に係る電流源回路の基本回路
構成について説明する。図１において、３はカレントミ
ラー回路で、該カレントミラー回路３とＮＰＮトランジ
スタＱ１，Ｑ２と抵抗Ｒ１とで、従来と同様な基本的な
基準電流源回路４を構成している。そして本発明におい
ては、ＮＰＮトランジスタＱ２のエミッタと基準電圧端
子５との間に、ＮＰＮトランジスタＱ２をＯＮ，ＯＦＦ
させるためのスイッチＳＷ１を接続し、更にＮＰＮトラ
ンジスタＱ２，抵抗Ｒ１，スイッチＳＷ１と同様な回路
構成の、ＮＰＮトランジスタＱ３と抵抗Ｒ２とスイッチ
ＳＷ２とからなる回路を、前記ＮＰＮトランジスタＱ２
，抵抗Ｒ１，スイッチＳＷ１からなる回路に並列に接続
して電流源回路を構成する。
す概念図に基づいて本発明に係る電流源回路の基本回路
構成について説明する。図１において、３はカレントミ
ラー回路で、該カレントミラー回路３とＮＰＮトランジ
スタＱ１，Ｑ２と抵抗Ｒ１とで、従来と同様な基本的な
基準電流源回路４を構成している。そして本発明におい
ては、ＮＰＮトランジスタＱ２のエミッタと基準電圧端
子５との間に、ＮＰＮトランジスタＱ２をＯＮ，ＯＦＦ
させるためのスイッチＳＷ１を接続し、更にＮＰＮトラ
ンジスタＱ２，抵抗Ｒ１，スイッチＳＷ１と同様な回路
構成の、ＮＰＮトランジスタＱ３と抵抗Ｒ２とスイッチ
ＳＷ２とからなる回路を、前記ＮＰＮトランジスタＱ２
，抵抗Ｒ１，スイッチＳＷ１からなる回路に並列に接続
して電流源回路を構成する。
【０００９】次にこのように構成した電流源回路におい
て、カレントミラー回路３の出力ライン６，７に流れる
基準電流Ｉについて説明する。 （１）スイッチＳＷ１がＯＦＦ、スイッチＳＷ２がＯＮ
の場合 スイッチＳＷ２がＯＮすることによりＮＰＮトランジス
タＱ３がＯＦＦするので、基準電流Ｉは次式■のように
なる。 Ｉ＝（ＶＴ ／Ｒ１ ）・ｌｎ（ｎ１）・・・・・ ■
但し、ｎ１はＮＰＮトランジスタＱ２のエリアファクタ
ーである。 （２）スイッチＳＷ１がＯＮ、スイッチＳＷ２がＯＦＦ
の場合 スイッチＳＷ１がＯＮすることによりＮＰＮトランジス
タＱ２がＯＦＦするので、基準電流Ｉは次式■のように
なる。 Ｉ＝（ＶＴ ／Ｒ２ ）・ｌｎ（ｎ２）・・・・・ ■
但し、Ｒ２ は抵抗Ｒ２の抵抗値で、ｎ２はＮＰＮトラ
ンジスタＱ３のエリアファクターである。 （３）スイッチＳＷ１，ＳＷ２ともにＯＦＦの場合この
場合、ｎ１＝ｎ２＝ｎ，Ｒ１ ＝Ｒ２ ＝Ｒとすると、
基準電流Ｉは次式■のようになる。 Ｉ＝２・（ＶＴ ／Ｒ）・ｌｎ（２・ｎ）・・・・・
■
て、カレントミラー回路３の出力ライン６，７に流れる
基準電流Ｉについて説明する。 （１）スイッチＳＷ１がＯＦＦ、スイッチＳＷ２がＯＮ
の場合 スイッチＳＷ２がＯＮすることによりＮＰＮトランジス
タＱ３がＯＦＦするので、基準電流Ｉは次式■のように
なる。 Ｉ＝（ＶＴ ／Ｒ１ ）・ｌｎ（ｎ１）・・・・・ ■
但し、ｎ１はＮＰＮトランジスタＱ２のエリアファクタ
ーである。 （２）スイッチＳＷ１がＯＮ、スイッチＳＷ２がＯＦＦ
の場合 スイッチＳＷ１がＯＮすることによりＮＰＮトランジス
タＱ２がＯＦＦするので、基準電流Ｉは次式■のように
なる。 Ｉ＝（ＶＴ ／Ｒ２ ）・ｌｎ（ｎ２）・・・・・ ■
但し、Ｒ２ は抵抗Ｒ２の抵抗値で、ｎ２はＮＰＮトラ
ンジスタＱ３のエリアファクターである。 （３）スイッチＳＷ１，ＳＷ２ともにＯＦＦの場合この
場合、ｎ１＝ｎ２＝ｎ，Ｒ１ ＝Ｒ２ ＝Ｒとすると、
基準電流Ｉは次式■のようになる。 Ｉ＝２・（ＶＴ ／Ｒ）・ｌｎ（２・ｎ）・・・・・
■
【００１０】以上のように、スイッチＳＷ１やＳＷ２
を選択的にＯＮ／ＯＦＦすることにより、ＮＰＮトラン
ジスタＱ２やＱ３をＯＮ／ＯＦＦ制御し、基準電流Ｉの
設定値を変更することが可能となる。
を選択的にＯＮ／ＯＦＦすることにより、ＮＰＮトラン
ジスタＱ２やＱ３をＯＮ／ＯＦＦ制御し、基準電流Ｉの
設定値を変更することが可能となる。
【００１１】次に本発明の具体的な実施例について説明
する。図２は、具体的な第１の実施例を示す回路構成図
である。この実施例では、図１に示した基本回路構成に
おけるスイッチＳＷ１として、エミッタをＮＰＮトラン
ジスタＱ２のエミッタに、コレクタを基準電圧源に接続
したＮＰＮトランジスタＱ６と、該ＮＰＮトランジスタ
Ｑ６のベースと基準電源８との間に接続した抵抗Ｒ３と
、前記ＮＰＮトランジスタＱ６のベースに接続した該ト
ランジスタＱ６をＯＮ，ＯＦＦするためのスイッチＳＷ
３とからなる回路構成のものを用い、また図１における
スイッチＳＷ２として、同様にエミッタをＮＰＮトラン
ジスタＱ３のエミッタに、コレクタを基準電圧源に接続
したＮＰＮトランジスタＱ７と、該ＮＰＮトランジスタ
Ｑ７のベースと基準電源８との間に接続した抵抗Ｒ４と
、前記ＮＰＮトランジスタＱ７のベースに接続した該ト
ランジスタＱ７をＯＮ，ＯＦＦするためのスイッチＳＷ
４とからなる回路構成のものを用いて構成するものであ
る。
する。図２は、具体的な第１の実施例を示す回路構成図
である。この実施例では、図１に示した基本回路構成に
おけるスイッチＳＷ１として、エミッタをＮＰＮトラン
ジスタＱ２のエミッタに、コレクタを基準電圧源に接続
したＮＰＮトランジスタＱ６と、該ＮＰＮトランジスタ
Ｑ６のベースと基準電源８との間に接続した抵抗Ｒ３と
、前記ＮＰＮトランジスタＱ６のベースに接続した該ト
ランジスタＱ６をＯＮ，ＯＦＦするためのスイッチＳＷ
３とからなる回路構成のものを用い、また図１における
スイッチＳＷ２として、同様にエミッタをＮＰＮトラン
ジスタＱ３のエミッタに、コレクタを基準電圧源に接続
したＮＰＮトランジスタＱ７と、該ＮＰＮトランジスタ
Ｑ７のベースと基準電源８との間に接続した抵抗Ｒ４と
、前記ＮＰＮトランジスタＱ７のベースに接続した該ト
ランジスタＱ７をＯＮ，ＯＦＦするためのスイッチＳＷ
４とからなる回路構成のものを用いて構成するものであ
る。
【００１２】このように構成した電流源回路において、
スイッチＳＷ３を開／閉することにより、前記ＮＰＮト
ランジスタＱ６のＯＮ／ＯＦＦに応じて前記ＮＰＮトラ
ンジスタＱ２がＯＮ／ＯＦＦする。同様に、スイッチＳ
Ｗ４を開／閉することにより、前記ＮＰＮトランジスタ
Ｑ７のＯＮ／ＯＦＦに応じて前記ＮＰＮトランジスタＱ
３がＯＮ／ＯＦＦする。ＮＰＮトランジスタＱ２がＯＮ
、ＮＰＮトランジスタＱ３がＯＦＦの場合、基準電流Ｉ
は式■で表される。またＮＰＮトランジスタＱ２がＯＦ
Ｆ、ＮＰＮトランジスタＱ３がＯＮの場合、基準電流Ｉ
は式■で表される。したがって、スイッチＳＷ３，ＳＷ
４のＯＮ／ＯＦＦにより基準電流Ｉの値を変更できる。
スイッチＳＷ３を開／閉することにより、前記ＮＰＮト
ランジスタＱ６のＯＮ／ＯＦＦに応じて前記ＮＰＮトラ
ンジスタＱ２がＯＮ／ＯＦＦする。同様に、スイッチＳ
Ｗ４を開／閉することにより、前記ＮＰＮトランジスタ
Ｑ７のＯＮ／ＯＦＦに応じて前記ＮＰＮトランジスタＱ
３がＯＮ／ＯＦＦする。ＮＰＮトランジスタＱ２がＯＮ
、ＮＰＮトランジスタＱ３がＯＦＦの場合、基準電流Ｉ
は式■で表される。またＮＰＮトランジスタＱ２がＯＦ
Ｆ、ＮＰＮトランジスタＱ３がＯＮの場合、基準電流Ｉ
は式■で表される。したがって、スイッチＳＷ３，ＳＷ
４のＯＮ／ＯＦＦにより基準電流Ｉの値を変更できる。
【００１３】図３は、本発明の具体的な第２の実施例を
示す回路構成図である。この実施例は、図１におけるス
イッチＳＷ１，ＳＷ２を、コレクタをそれぞれＮＰＮト
ランジスタＱ２及びＱ３のエミッタに接続したＰＮＰト
ランジスタＱ８及びＱ９と、ＮＰＮトランジスタＱ１（
Ｑ２，Ｑ３）のベースと前記ＰＮＰトランジスタＱ８及
びＱ９のエミッタ間に共通に接続したバッファ回路９と
で構成したものである。
示す回路構成図である。この実施例は、図１におけるス
イッチＳＷ１，ＳＷ２を、コレクタをそれぞれＮＰＮト
ランジスタＱ２及びＱ３のエミッタに接続したＰＮＰト
ランジスタＱ８及びＱ９と、ＮＰＮトランジスタＱ１（
Ｑ２，Ｑ３）のベースと前記ＰＮＰトランジスタＱ８及
びＱ９のエミッタ間に共通に接続したバッファ回路９と
で構成したものである。
【００１４】このように構成した電流源回路においては
、バッファ回路９はＮＰＮトランジスタＱ１（Ｑ２，Ｑ
３）のベース電位を入力し、電流増幅してＮＰＮトラン
ジスタＱ１のベース電位をそのまま出力する。そしてＰ
ＮＰトランジスタＱ８，Ｑ９のコントロール端子１１，
１２にコントロール信号を入力することにより、ＰＮ
ＰトランジスタＱ８，Ｑ９をスイッチングし、それに応
じてＮＰＮトランジスタＱ２及びＱ３をＯＮ，ＯＦＦす
る。 これにより、第１実施例と同様に基準電流Ｉの値を変更
することができる。
、バッファ回路９はＮＰＮトランジスタＱ１（Ｑ２，Ｑ
３）のベース電位を入力し、電流増幅してＮＰＮトラン
ジスタＱ１のベース電位をそのまま出力する。そしてＰ
ＮＰトランジスタＱ８，Ｑ９のコントロール端子１１，
１２にコントロール信号を入力することにより、ＰＮ
ＰトランジスタＱ８，Ｑ９をスイッチングし、それに応
じてＮＰＮトランジスタＱ２及びＱ３をＯＮ，ＯＦＦす
る。 これにより、第１実施例と同様に基準電流Ｉの値を変更
することができる。
【００１５】図４は、第３の具体的な実施例を示す回路
構成図である。この実施例は、図３に示した第２の実施
例におけるＰＮＰトランジスタＱ８，Ｑ９を、Ｐチャネ
ル型ＭＯＳＦＥＴＭ１，Ｍ２に置き換えて構成したもの
であり、コントロール端子１３， １４にコントロール
信号を入力することにより、図３に示した第２の実施例
と同様な作用効果が得られる。なお、Ｐチャネル型ＭＯ
ＳＦＥＴの代わりにＮチャネル型ＭＯＳＦＥＴを用いて
も同様な作用効果が得られる。
構成図である。この実施例は、図３に示した第２の実施
例におけるＰＮＰトランジスタＱ８，Ｑ９を、Ｐチャネ
ル型ＭＯＳＦＥＴＭ１，Ｍ２に置き換えて構成したもの
であり、コントロール端子１３， １４にコントロール
信号を入力することにより、図３に示した第２の実施例
と同様な作用効果が得られる。なお、Ｐチャネル型ＭＯ
ＳＦＥＴの代わりにＮチャネル型ＭＯＳＦＥＴを用いて
も同様な作用効果が得られる。
【００１６】なお当然のことながら、上記各実施例にお
いて、極性を逆にしてＮＰＮ型及びＰＮＰ型の各トラン
ジスタを入れ替えても、同様な作用効果を得ることがで
きる。
いて、極性を逆にしてＮＰＮ型及びＰＮＰ型の各トラン
ジスタを入れ替えても、同様な作用効果を得ることがで
きる。
【００１７】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、スイッチのＯＮ，ＯＦＦ制御により基
準電流の設定値を変更できる電流源回路を容易に実現す
ることができる。
本発明によれば、スイッチのＯＮ，ＯＦＦ制御により基
準電流の設定値を変更できる電流源回路を容易に実現す
ることができる。
【図１】本発明に係る電流源回路の基本回路構成を示す
概念図である。
概念図である。
【図２】本発明に係る電流源回路の第１の具体的な実施
例を示す回路構成図である。
例を示す回路構成図である。
【図３】本発明に係る電流源回路の第２の具体的な実施
例を示す回路構成図である。
例を示す回路構成図である。
【図４】本発明に係る電流源回路の第３の具体的な実施
例を示す回路構成図である。
例を示す回路構成図である。
【図５】従来の電流源回路の構成例を示す回路構成図で
ある。
ある。
１ ＧＮＤ端子
２ 電源端子
３ カレントミラー回路
４ 基本的な電流源回路
５ 基準電圧端子
８ 基準電源
９ バッファ回路
Claims (1)
- 【請求項１】 第１のトランジスタと、該第１のトラ
ンジスタのベースにベースを共通接続してコレクタとベ
ースを短絡した第２のトランジスタと、第１のトランジ
スタのエミッタに１端を接続し、他端を第２のトランジ
スタのエミッタに接続した第１の抵抗とからなる電流源
回路において、前記第１のトランジスタのコレクタとベ
ースにそれぞれコレクタとベースを接続した第３のトラ
ンジスタと、該第３のトランジスタのエミッタと前記第
１の抵抗の他端との間に接続した第２の抵抗と、前記第
２のトランジスタ及び第３のトランジスタの各エミッタ
と基準電圧端子との間に接続され該第２及び第３のトラ
ンジスタをＯＮ，ＯＦＦ制御する第１及び第２のスイッ
チとを備えたことを特徴とする電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074440A JPH04287103A (ja) | 1991-03-15 | 1991-03-15 | 電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074440A JPH04287103A (ja) | 1991-03-15 | 1991-03-15 | 電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287103A true JPH04287103A (ja) | 1992-10-12 |
Family
ID=13547298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074440A Withdrawn JPH04287103A (ja) | 1991-03-15 | 1991-03-15 | 電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203704A (ja) * | 2005-01-21 | 2006-08-03 | Sharp Corp | 光ピックアップ用受光アンプ素子、それを用いた光ピックアップ装置、およびバイアス回路 |
-
1991
- 1991-03-15 JP JP3074440A patent/JPH04287103A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203704A (ja) * | 2005-01-21 | 2006-08-03 | Sharp Corp | 光ピックアップ用受光アンプ素子、それを用いた光ピックアップ装置、およびバイアス回路 |
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