JP2776034B2 - 定電流回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は定電流回路に関し、特
に、待機時の消費電流を低減させた定電流回路の回路構
成に関する。
に、待機時の消費電流を低減させた定電流回路の回路構
成に関する。
【０００２】
【従来の技術】従来、定電流回路は、アナログ集積回路
において差動増幅器やエミッタホロア（又はソースホロ
ア）回路にバイアス電流を印加したり、各種増幅器の負
荷としてバイアス電流を与えるためなどに広く使われて
いる。
において差動増幅器やエミッタホロア（又はソースホロ
ア）回路にバイアス電流を印加したり、各種増幅器の負
荷としてバイアス電流を与えるためなどに広く使われて
いる。
【０００３】従来の定電流回路の一例の回路図を図５に
示す。この定電流回路は、上に述べたような利用回路１
に何本かのバイアス電流（図５においては２本で代表す
る）を印加するために、図５に示すように、抵抗Ｒ1 に
流れる電流と、ＮＰＮ型のバイポーラトランジスタ（以
後ＮＰＮトランジスタと記す）Ｑ1 ，Ｑ2 およびＱ
3 と、抵抗Ｒ2 ，Ｒ3 およびＲ4 とからなるカレントミ
ラー回路２を持っている。
示す。この定電流回路は、上に述べたような利用回路１
に何本かのバイアス電流（図５においては２本で代表す
る）を印加するために、図５に示すように、抵抗Ｒ1 に
流れる電流と、ＮＰＮ型のバイポーラトランジスタ（以
後ＮＰＮトランジスタと記す）Ｑ1 ，Ｑ2 およびＱ
3 と、抵抗Ｒ2 ，Ｒ3 およびＲ4 とからなるカレントミ
ラー回路２を持っている。
【０００４】ＮＰＮトランジスタＱ4 は、抵抗Ｒ1 の一
端を入力とし又、ＮＰＮトランジスタＱ1 ，Ｑ2 および
Ｑ3 のベースを出力とするエミッタホロア回路として動
作する。尚、このトランジスタＱ4 を設ける代りに、ト
ランジスタＱ1 のコレクタとベースとを直結してダイオ
ード接続とした定電流回路が用いられることもある。
端を入力とし又、ＮＰＮトランジスタＱ1 ，Ｑ2 および
Ｑ3 のベースを出力とするエミッタホロア回路として動
作する。尚、このトランジスタＱ4 を設ける代りに、ト
ランジスタＱ1 のコレクタとベースとを直結してダイオ
ード接続とした定電流回路が用いられることもある。
【０００５】この定電流回路の電源４としては、外部か
ら集積回路に印加される電源、もしくは集積回路の中で
発生される電圧源が用いられる。
ら集積回路に印加される電源、もしくは集積回路の中で
発生される電圧源が用いられる。
【０００６】ところで、このような定電流回路によって
バイアス電流を与えられる利用回路１についてみると、
この利用回路１を、非選択時や待機時に停止させたい場
合がしばしばあり、このような時には、定電流回路をオ
フさせることによって利用回路を停止させる。
バイアス電流を与えられる利用回路１についてみると、
この利用回路１を、非選択時や待機時に停止させたい場
合がしばしばあり、このような時には、定電流回路をオ
フさせることによって利用回路を停止させる。
【０００７】図５におけるＮＰＮトランジスタＱ51は、
この目的のために設けられたものであって、制御端子３
の電位をハイにするとトランジスタＱ51がオンし、この
トランジスタのコレクタに接続されたカレントミラー回
路２の入力電圧がほぼ０Ｖになるので、利用回路１をオ
フにすることができる。
この目的のために設けられたものであって、制御端子３
の電位をハイにするとトランジスタＱ51がオンし、この
トランジスタのコレクタに接続されたカレントミラー回
路２の入力電圧がほぼ０Ｖになるので、利用回路１をオ
フにすることができる。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の定電流回路では、利用回路１をオフするためにＮＰＮ
トランジスタＱ51をオンさせた場合、ＮＰＮトランジス
タＱ2 およびＱ3 はオフになり、利用回路１には電流を
供給しない。
の定電流回路では、利用回路１をオフするためにＮＰＮ
トランジスタＱ51をオンさせた場合、ＮＰＮトランジス
タＱ2 およびＱ3 はオフになり、利用回路１には電流を
供給しない。
【０００９】ところがこの場合、抵抗Ｒ1 とトランジス
タＱ51とを通して電流が流れるめ、その電力消費が問題
となる。特に、電池駆動の機器に用いられる集積回路で
あっていくつもの定電流回路を有する場合には大きな問
題となる。
タＱ51とを通して電流が流れるめ、その電力消費が問題
となる。特に、電池駆動の機器に用いられる集積回路で
あっていくつもの定電流回路を有する場合には大きな問
題となる。
【００１０】一方、上記の消費電力の問題を形決するた
めに、抵抗Ｒ1 に直列にアナログスイッチ回路を挿入し
た定電流回路が実用化されている。
めに、抵抗Ｒ1 に直列にアナログスイッチ回路を挿入し
た定電流回路が実用化されている。
【００１１】しかし、このような定電流回路では、抵抗
Ｒ1 の値に対してアナログスイッチ回路のオン抵抗が加
わるので、電流の精度が悪化するという欠点がある。こ
の電流精度の悪化を避けるためには、アナログスイッチ
回路のオン抵抗を充分低くすることが有効であるが、こ
のためには大きなトランジスタを用いる必要があり、高
価になってしまう。
Ｒ1 の値に対してアナログスイッチ回路のオン抵抗が加
わるので、電流の精度が悪化するという欠点がある。こ
の電流精度の悪化を避けるためには、アナログスイッチ
回路のオン抵抗を充分低くすることが有効であるが、こ
のためには大きなトランジスタを用いる必要があり、高
価になってしまう。
【００１２】本発明は上記のような問題に鑑みてなされ
たものであって、停止時には全く電流が流れず、利用時
にはスイッチングトランジスタによる電流精度の悪化が
生ずることのない定電流回路を簡単な手段で実現するこ
とを目的とする。
たものであって、停止時には全く電流が流れず、利用時
にはスイッチングトランジスタによる電流精度の悪化が
生ずることのない定電流回路を簡単な手段で実現するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明の定電流回路は、
外部の回路に電流を供給する電流源となる出力側の第１
のトランジスタと、制御電極が前記第１のトランジスタ
の制御電極に接続された入力側の第２のトランジスタ
と、前記第２のトランジスタに基準電流を流す基準電流
源と、制御電極が前記第２のトランジスタと前記基準電
流源との接続点に接続され、電荷流出側電極が電源端子
に接続された第３のトランジスタと、前記第３のトラン
ジスタの電荷流入側電極と前記第２のトランジスタの制
御電極との間に電流経路をなすように接続され、制御電
極に外部からの二値制御信号が入力されるスイッチング
トランジスタとを備えるカレントミラー回路を含んでな
り、前記二値制御信号に基づく前記スイッチングトラン
ジスタの導通又は非導通によって前記第２のトランジス
タの制御電極へ電荷を供給させ又は遮断させると共に定
電流回路を活性化させ又は非活性化させることを特徴と
する。又、外部の回路に電流を供給する電流源となる出
力側の第１のトランジスタと、制御電極が前記第１のト
ランジスタの制御電極に接続された入力側の第２のトラ
ンジスタと、前記第２のトランジスタに基準電流を流す
基準電流源と、前記第１のトランジスタの制御電極と第
２のトランジスタの制御電極との接続点と電源端子との
間に電流経路をなすように接続された第３のトランジス
タと、前記第２のトランジスタと前記基準電流源との接
続点と前記第３のトランジスタの制御電極との間に電流
経路をなすように接続され、制御電極に外部からの二値
制御信号が入力されるスイッチングトランジスタとを備
えるカレントミラー回路を含んでなり、前記二値制御信
号に基づく前記スイッチングトランジスタの導通又は非
導通によって前記第２のトランジスタを導通させ又は遮
断させると共に定電流回路を活性化させ又は非活性化さ
せることを特徴とする。
外部の回路に電流を供給する電流源となる出力側の第１
のトランジスタと、制御電極が前記第１のトランジスタ
の制御電極に接続された入力側の第２のトランジスタ
と、前記第２のトランジスタに基準電流を流す基準電流
源と、制御電極が前記第２のトランジスタと前記基準電
流源との接続点に接続され、電荷流出側電極が電源端子
に接続された第３のトランジスタと、前記第３のトラン
ジスタの電荷流入側電極と前記第２のトランジスタの制
御電極との間に電流経路をなすように接続され、制御電
極に外部からの二値制御信号が入力されるスイッチング
トランジスタとを備えるカレントミラー回路を含んでな
り、前記二値制御信号に基づく前記スイッチングトラン
ジスタの導通又は非導通によって前記第２のトランジス
タの制御電極へ電荷を供給させ又は遮断させると共に定
電流回路を活性化させ又は非活性化させることを特徴と
する。又、外部の回路に電流を供給する電流源となる出
力側の第１のトランジスタと、制御電極が前記第１のト
ランジスタの制御電極に接続された入力側の第２のトラ
ンジスタと、前記第２のトランジスタに基準電流を流す
基準電流源と、前記第１のトランジスタの制御電極と第
２のトランジスタの制御電極との接続点と電源端子との
間に電流経路をなすように接続された第３のトランジス
タと、前記第２のトランジスタと前記基準電流源との接
続点と前記第３のトランジスタの制御電極との間に電流
経路をなすように接続され、制御電極に外部からの二値
制御信号が入力されるスイッチングトランジスタとを備
えるカレントミラー回路を含んでなり、前記二値制御信
号に基づく前記スイッチングトランジスタの導通又は非
導通によって前記第２のトランジスタを導通させ又は遮
断させると共に定電流回路を活性化させ又は非活性化さ
せることを特徴とする。
【００１４】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。始めに、本発明の理解を容易にす
るために、本発明の参考例について説明する。図１は、
本発明の一参考例の回路図である。
を参照して説明する。始めに、本発明の理解を容易にす
るために、本発明の参考例について説明する。図１は、
本発明の一参考例の回路図である。
【００１５】本参考例は、前述した従来の定電流回路の
うち、ＮＰＮトランジスタＱ1 のコレクタとベースとを
ダイオード接続した構成の定電流回路を基にしたもので
ある。
うち、ＮＰＮトランジスタＱ1 のコレクタとベースとを
ダイオード接続した構成の定電流回路を基にしたもので
ある。
【００１６】本参考例が従来の定電流回路と異なる点
は、従来の定電流回路におけるＮＰＮトランジスタＱ51
を取り除き、２つのＮチャンネルＭＯＳトランジスタ
（以後ＮＭＯＳトランジスタと記す）Ｑ11およびＱ12並
びにインバータ１１を設けた点にある。
は、従来の定電流回路におけるＮＰＮトランジスタＱ51
を取り除き、２つのＮチャンネルＭＯＳトランジスタ
（以後ＮＭＯＳトランジスタと記す）Ｑ11およびＱ12並
びにインバータ１１を設けた点にある。
【００１７】本参考例では、ＮＰＮトランジスタＱ1 の
コレクタとベースとの間にＮＭＯＳトランジスタＱ12を
接続し、ＮＰＮトランジスタＱ1 のベースと接地端子と
の間にＮＭＯＳトランジスタＱ11を接続している。そし
て、この２つのＮＭＯＳトランジスタの導通状態は、イ
ンバータ１１が設けられていることによって、相反する
ように制御される。
コレクタとベースとの間にＮＭＯＳトランジスタＱ12を
接続し、ＮＰＮトランジスタＱ1 のベースと接地端子と
の間にＮＭＯＳトランジスタＱ11を接続している。そし
て、この２つのＮＭＯＳトランジスタの導通状態は、イ
ンバータ１１が設けられていることによって、相反する
ように制御される。
【００１８】以下に本参考例の動作について述べる。制
御端子３の電位がロウの時は、スイッチング用のＮＭＯ
ＳトランジスタＱ11がオフする。一方、ＮＭＯＳトラン
ジスタＱ12はオンする。
御端子３の電位がロウの時は、スイッチング用のＮＭＯ
ＳトランジスタＱ11がオフする。一方、ＮＭＯＳトラン
ジスタＱ12はオンする。
【００１９】この結果、ＮＰＮトランジスタＱ1 はコレ
クタ・ベース間がショートされたダイオードとして動作
し、従来の定電流回路と同じくカレントミラー回路が形
成される。
クタ・ベース間がショートされたダイオードとして動作
し、従来の定電流回路と同じくカレントミラー回路が形
成される。
【００２０】この際、ＮＭＯＳトランジスタＱ12には、
ＮＰＮトランジスタＱ1 ，Ｑ2 およびＱ3 のベース電流
が流れるが、この値はＮＰＮトランジスタＱ1 のコレク
タ電流、すなわち抵抗Ｒ1 に流れる電流に比べて約１／
１００であるので、ＮＭＯＳトランジスタＱ12のオン抵
抗を気にせずに小さなサイズのトランジスタを使用する
ことができ、安価である。
ＮＰＮトランジスタＱ1 ，Ｑ2 およびＱ3 のベース電流
が流れるが、この値はＮＰＮトランジスタＱ1 のコレク
タ電流、すなわち抵抗Ｒ1 に流れる電流に比べて約１／
１００であるので、ＮＭＯＳトランジスタＱ12のオン抵
抗を気にせずに小さなサイズのトランジスタを使用する
ことができ、安価である。
【００２１】一方、制御端子３の電位がハイの時は、Ｎ
ＭＯＳトランジスＱ12がオフし、反対にＮＭＯＳトラン
ジスタＱ11がオンする。従ってこの時は、ＮＰＮトラン
ジスタＱ1 ，Ｑ2 およびＱ3 のベースにはバイアスが印
加されないので、これらのトランジスタはオフとなり、
利用回路１の動作を停止することができる。
ＭＯＳトランジスＱ12がオフし、反対にＮＭＯＳトラン
ジスタＱ11がオンする。従ってこの時は、ＮＰＮトラン
ジスタＱ1 ，Ｑ2 およびＱ3 のベースにはバイアスが印
加されないので、これらのトランジスタはオフとなり、
利用回路１の動作を停止することができる。
【００２２】この時、ＮＰＮトランジスタＱ1 がオフで
あるから抵抗Ｒ1 には電流が流れない。又、インバータ
１１をＣＭＯＳ構成で作った場合にはこのインバータ１
１での消費電流も０である。従って、図１に示す本参考
例では、停止時には全く電流が流れない。
あるから抵抗Ｒ1 には電流が流れない。又、インバータ
１１をＣＭＯＳ構成で作った場合にはこのインバータ１
１での消費電流も０である。従って、図１に示す本参考
例では、停止時には全く電流が流れない。
【００２３】尚、ＮＭＯＳトランジスタＱ11はなくても
動作には支障ないが、切り変え動作を高速にするために
挿入されたものである。
動作には支障ないが、切り変え動作を高速にするために
挿入されたものである。
【００２４】次に、本発明の第１の実施例について述べ
る。図２は本発明の第１の実施例の回路構成を示す回路
図である。
る。図２は本発明の第１の実施例の回路構成を示す回路
図である。
【００２５】本実施例は、図１に示す参考例に、ＮＰＮ
トランジスタＱ4 を付加したものである。
トランジスタＱ4 を付加したものである。
【００２６】ＮＰＮトランジスタＱ4 はエミッタホロア
として動作し、ＮＭＯＳトランジスタＱ12に流れる電流
（すなわちＮＰＮトランジスタＱ1 ，Ｑ2 およびＱ3 の
ベース電流）を自らのコレクタから供給し、ＮＭＯＳト
ランジスタＱ12のベース側からの電流を電流増幅度分の
一（通常１／１００程度）にして、カレントミラー回路
の入力への影響を軽減している。
として動作し、ＮＭＯＳトランジスタＱ12に流れる電流
（すなわちＮＰＮトランジスタＱ1 ，Ｑ2 およびＱ3 の
ベース電流）を自らのコレクタから供給し、ＮＭＯＳト
ランジスタＱ12のベース側からの電流を電流増幅度分の
一（通常１／１００程度）にして、カレントミラー回路
の入力への影響を軽減している。
【００２７】すなわち、ＮＰＮバイポーラトランジスタ
Ｑ4 を設けることによって、ＮＭＯＳトランジスタＱ12
をバイポーラトランジスタで構成しても、そのベース電
流などがカレントミラー回路の入力に影響しないように
することができる。
Ｑ4 を設けることによって、ＮＭＯＳトランジスタＱ12
をバイポーラトランジスタで構成しても、そのベース電
流などがカレントミラー回路の入力に影響しないように
することができる。
【００２８】従って、本実施例によれば、ＮＭＯＳトラ
ンジスタＱ12をバイポーラトランジスタで構成すること
が可能であり、回路構成の融通性が向上する。
ンジスタＱ12をバイポーラトランジスタで構成すること
が可能であり、回路構成の融通性が向上する。
【００２９】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例の回路構成を示す
回路図である。
する。図３は、本発明の第２の実施例の回路構成を示す
回路図である。
【００３０】本実施例は、図２に示す第１の実施例にお
いて、ＮＰＮトランジスタをＰＮＰトランジスタに替え
たものである。又、本実施例では、図２におけるＮＭＯ
ＳトランジスタＱ11を、第１の実施例とは反対導電型の
ＰＭＯＳトランジスタＱ11Pに置き替え、更にインバー
タ１１を取り除いてある。尚、図３では、図２中の対応
する回路素子に、添時P をつけて表わしている。
いて、ＮＰＮトランジスタをＰＮＰトランジスタに替え
たものである。又、本実施例では、図２におけるＮＭＯ
ＳトランジスタＱ11を、第１の実施例とは反対導電型の
ＰＭＯＳトランジスタＱ11Pに置き替え、更にインバー
タ１１を取り除いてある。尚、図３では、図２中の対応
する回路素子に、添時P をつけて表わしている。
【００３１】図３において、制御端子３の電位がロウの
場合は、スイッチング用のＰＭＯＳトランジスタＱ11P
がオンし、ＰＮＰトランジスタＱ1P，Ｑ2PおよびＱ3Pを
オフさせる。この時、スイッチング用のＮＭＯＳトラン
ジスタＱ12P はオフであり、ＰＮＰトランジスタＱ4Pは
ベースバイアスを切られるのでオフになっている。
場合は、スイッチング用のＰＭＯＳトランジスタＱ11P
がオンし、ＰＮＰトランジスタＱ1P，Ｑ2PおよびＱ3Pを
オフさせる。この時、スイッチング用のＮＭＯＳトラン
ジスタＱ12P はオフであり、ＰＮＰトランジスタＱ4Pは
ベースバイアスを切られるのでオフになっている。
【００３２】一方、制御端子３の電位がハイの時は、Ｐ
ＭＯＳトランジスタＱ11P がオフになり、ＮＭＯＳトラ
ジスタＱ12P がオンするので、本実施例は、通常のカレ
ントミラー回路として動作する。
ＭＯＳトランジスタＱ11P がオフになり、ＮＭＯＳトラ
ジスタＱ12P がオンするので、本実施例は、通常のカレ
ントミラー回路として動作する。
【００３３】尚、ＮＭＯＳトランジスタＱ12P に流れる
電流は、ＰＮＰトランジスタＱ1P，Ｑ2PおよびＱ3Pのベ
ース電流の電流増幅度分の一であり、ＰＮＰトランジス
タＱ1Pのコレクタ電流（すなわち抵抗Ｒ1Pに流れる電
流）に比べて極めて小さいものである。従って、ＮＭＯ
ＳトランジスタＱ12P のオン抵抗を無視できるため、こ
のトランジスタのサイズは極めて小さなものでよい。
電流は、ＰＮＰトランジスタＱ1P，Ｑ2PおよびＱ3Pのベ
ース電流の電流増幅度分の一であり、ＰＮＰトランジス
タＱ1Pのコレクタ電流（すなわち抵抗Ｒ1Pに流れる電
流）に比べて極めて小さいものである。従って、ＮＭＯ
ＳトランジスタＱ12P のオン抵抗を無視できるため、こ
のトランジスタのサイズは極めて小さなものでよい。
【００３４】又、本実施例では、スイッチング用のＭＯ
ＳトランジスタＱ11P およびＱ12Pに互いに反対導電型
のＭＯＳトランジスタを用いているので、図１に示す参
考例および図２に示す第１の実施例におけるインバータ
１１を省くことができるという利点もある。
ＳトランジスタＱ11P およびＱ12Pに互いに反対導電型
のＭＯＳトランジスタを用いているので、図１に示す参
考例および図２に示す第１の実施例におけるインバータ
１１を省くことができるという利点もある。
【００３５】次に、本発明の第３の実施例について述べ
る。図４は、本発明の第３の実施例の回路構成を示す回
路図である。
る。図４は、本発明の第３の実施例の回路構成を示す回
路図である。
【００３６】本実施例は、図１に示す参考例において、
ＮＰＮトランジスタをＮＭＯＳトランジスタに置き替え
て構成したものであって、参考例と同様の動作を行な
う。
ＮＰＮトランジスタをＮＭＯＳトランジスタに置き替え
て構成したものであって、参考例と同様の動作を行な
う。
【００３７】本実施例では、参考例における抵抗Ｒ1 の
替りに定電流源５を用いている。このような構成によれ
ば、制御端子３の電位がハイの時にはＮＭＯＳトランジ
スタＱ12およびＱ41がオフするので、定電流源５の電流
は流れ込む先がなくなり、結局電流が０になってしま
う。
替りに定電流源５を用いている。このような構成によれ
ば、制御端子３の電位がハイの時にはＮＭＯＳトランジ
スタＱ12およびＱ41がオフするので、定電流源５の電流
は流れ込む先がなくなり、結局電流が０になってしま
う。
【００３８】本実施例は、第１の実施例の効果を含み、
更に回路をＣＭＯＳトランジスタだけで構成できるとい
う効果も合せ持っている。
更に回路をＣＭＯＳトランジスタだけで構成できるとい
う効果も合せ持っている。
【００３９】
【発明の効果】以上説明したように、本発明は、カレン
トミラー回路の入力側トランジスタ及び出力側トランジ
スタそれぞれの制御電極に電荷を供給するトランジスタ
と、その電荷供給を外部からの二値制御信号に応じて行
なわせ又は停止させるスイッチングトランジスタとを有
している。
トミラー回路の入力側トランジスタ及び出力側トランジ
スタそれぞれの制御電極に電荷を供給するトランジスタ
と、その電荷供給を外部からの二値制御信号に応じて行
なわせ又は停止させるスイッチングトランジスタとを有
している。
【００４０】従って、本発明によれば、このスイッチン
グトランジスタをオン・オフすることにより、停止時に
は全く電流が流れず、しかも利用時には電流精度の悪化
が生ずることのない定電流回路を、小さなスイッチング
トランジスタを用いた簡単な回路で安価に実現すること
ができる。又、上記スイッチングトランジスタをバイポ
ーラトランジスタで構成することができるので、回路構
成の融通性に優れた定電流回路を提供できる。
グトランジスタをオン・オフすることにより、停止時に
は全く電流が流れず、しかも利用時には電流精度の悪化
が生ずることのない定電流回路を、小さなスイッチング
トランジスタを用いた簡単な回路で安価に実現すること
ができる。又、上記スイッチングトランジスタをバイポ
ーラトランジスタで構成することができるので、回路構
成の融通性に優れた定電流回路を提供できる。
【図１】本発明の一参考例の回路図である。
【図２】本発明の第１の実施例の回路図である。
【図３】本発明の第２の実施例の回路図である。
【図４】本発明の第３の実施例の回路図である。
【図５】従来の定電流回路の一例の回路図である。
１ 利用回路 ２ カレントミラー回路 ３ 制御端子 ４ 電源 ５ 定電流源 １１ インバータ
Claims (4)
- 【請求項１】 外部の回路に電流を供給する電流源とな
る出力側の第１のトランジスタと、制御電極が前記第１
のトランジスタの制御電極に接続された入力側の第２の
トランジスタと、前記第２のトランジスタに基準電流を
流す基準電流源と、制御電極が前記第２のトランジスタ
と前記基準電流源との接続点に接続され、電荷流出側電
極が電源端子に接続された第３のトランジスタと、前記
第３のトランジスタの電荷流入側電極と前記第２のトラ
ンジスタの制御電極との間に電流経路をなすように接続
され、制御電極に外部からの二値制御信号が入力される
スイッチングトランジスタとを備えるカレントミラー回
路を含んでなり、 前記二値制御信号に基づく前記スイッチングトランジス
タの導通又は非導通によって前記第２のトランジスタの
制御電極へ電荷を供給させ又は遮断させると共に定電流
回路を活性化させ又は非活性化させることを特徴とする
定電流回路。 - 【請求項２】 外部の回路に電流を供給する電流源とな
る出力側の第１のトランジスタと、制御電極が前記第１
のトランジスタの制御電極に接続された入力側の第２の
トランジスタと、前記第２のトランジスタに基準電流を
流す基準電流源と、前記第１のトランジスタの制御電極
と第２のトランジスタの制御電極との接続点と電源端子
との間に電流経路をなすように接続された第３のトラン
ジスタと、前記第２のトランジスタと前記基準電流源と
の接続点と前記第３のトランジスタの制御電極との間に
電流経路をなすように接続され、制御電極に外部からの
二値制御信号が入力されるスイッチングトランジスタと
を備えるカレントミラー回路を含んでなり、 前記二値制御信号に基づく前記スイッチングトランジス
タの導通又は非導通によって前記第２のトランジスタを
導通させ又は遮断させると共に定電流回路を活性化させ
又は非活性化させることを特徴とする定電流回路。 - 【請求項３】 請求項１又は請求項２記載の定電流回路
において、 前記スイッチングトランジスタが、バイポーラトランジ
スタであることを特徴とする定電流回路。 - 【請求項４】 請求項１乃至３のいずれかに記載の定電
流回路において、 前記第２のトランジスタの制御電極と基準電位点との間
に設けられた第２のスイッチングトランジスタと、 この第２のスイッチングトランジスタの導通状態と前記
スイッチングトランジスタの導通状態とを互いに相反す
るように制御する手段とを有することを特徴とする定電
流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019593A JP2776034B2 (ja) | 1991-02-13 | 1991-02-13 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019593A JP2776034B2 (ja) | 1991-02-13 | 1991-02-13 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257906A JPH04257906A (ja) | 1992-09-14 |
| JP2776034B2 true JP2776034B2 (ja) | 1998-07-16 |
Family
ID=12003544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019593A Expired - Fee Related JP2776034B2 (ja) | 1991-02-13 | 1991-02-13 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776034B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746590B2 (en) * | 2004-10-06 | 2010-06-29 | Agere Systems Inc. | Current mirrors having fast turn-on time |
| JP4544458B2 (ja) * | 2004-11-11 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810551B2 (ja) * | 1986-12-03 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
| JPH02216903A (ja) * | 1988-11-21 | 1990-08-29 | Nec Corp | カレント・ミラー回路 |
-
1991
- 1991-02-13 JP JP3019593A patent/JP2776034B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04257906A (ja) | 1992-09-14 |
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| JPH025042B2 (ja) |
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