[go: up one dir, main page]

CN102254888A - 印刷电路板单元制造方法及设备、电子部件及其制造方法 - Google Patents

印刷电路板单元制造方法及设备、电子部件及其制造方法 Download PDF

Info

Publication number
CN102254888A
CN102254888A CN2011101221347A CN201110122134A CN102254888A CN 102254888 A CN102254888 A CN 102254888A CN 2011101221347 A CN2011101221347 A CN 2011101221347A CN 201110122134 A CN201110122134 A CN 201110122134A CN 102254888 A CN102254888 A CN 102254888A
Authority
CN
China
Prior art keywords
projection
electronic unit
circuit board
printed circuit
pcb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011101221347A
Other languages
English (en)
Inventor
竹内周一
小八重健二
高桥哲也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN102254888A publication Critical patent/CN102254888A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/5313—Means to assemble electrical device
    • Y10T29/53174—Means to fasten electrical component to wiring board, base, or substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供了一种印刷电路板单元制造方法及设备、电子部件及其制造方法。对布置在电子部件上的一部分凸块进行挤压，以使所述一部分凸块的高度相比其它凸块降低。

Description

印刷电路板单元制造方法及设备、电子部件及其制造方法
交叉引用
本申请基于2010年5月17日提交的日本专利申请第2010-113115号并要求其优先权，通过引用将其全部内容并入于此。
技术领域
在此讨论的实施方式涉及印刷电路板的制造方法及其制造设备、电子部件的制造方法以及电子部件。
背景技术
称为芯片级封装(WLP：Wafer Level Package)、球栅阵列(BGA：Ball Grid Array)封装以及芯片尺寸封装(CSP：Chip Size Package)的高性能电子部件被安装在印刷电路板上。多个凸块以网格图案布置在电子部件的基板主体上。凸块由焊锡球形成，通过加热可以将其熔化。
已知这样的电子部件，高度为0.08mm的凸块以0.25mm的间距布置在形成于5mm×5mm基板主体上的网格图案中。此外，已经提出了允许厚度0.15mm或更小的基板主体的层叠(laminated)电子部件。
下面将参照图11A和图11B来描述在印刷电路板上安装电子部件的传统方法。如图11A所例示的，将多个凸块2a至2e布置在电子部件1’的基板主体2’上。另一方面，将电极12a至12e布置在印刷电路板10的板11上。
当将电子部件1’放置在印刷电路板10上时，电子部件1’的凸块2a至2e分别对齐到印刷电路板10的电极12a至12e。然后，将电子部件1’和印刷电路板10在回焊炉(reflow furnace)中进行加热，以熔化焊锡球，即，凸块2a至2e。因此，电子部件1’的凸块2a至2e分别与印刷电路板10的对应电极12a至12e连接。从而，可以将电子部件1’安装在印刷电路板10上(例如，参见JP-A-9-153513和JP-A-10-13007)。
然而，在上述安装电子部件的方法中，诸如封装基板的基板主体具有用于保护形成在电子部件中的电路的绝缘层，并且具有用于减少电极数量的重分布(重布线)层。
在回焊处理期间，在印刷电路板和绝缘层和/或重分布层之间出现了热膨胀的差异，这导致电子部件的翘曲。由于电子部件的翘曲，会在电子部件的凸块与印刷电路板的电极之间出现开焊缺陷(差连接)。
例如，如图11B所示，假如电子部件1’的基板主体2’在回焊期间向上翘曲，那么外侧的凸块2a和2e分别与印刷电路板10的电极12a和12e分离。因此，在电子部件1’的凸块2a和2e与印刷电路板10的电极12a和12e之间会出现开焊缺陷。
另一方面，如图12所示，假如电子部件1’的基板主体2’在回焊期间向下翘曲，那么里面的凸块2b、2c和2d分别与印刷电路板10的对应电极12b、12c、12d分离。
因此，在电子部件1’的凸块2b、2c、2d与印刷电路板10的电极12b、12c、12d之间会分别出现开焊缺陷。为了防止响应于电子部件的翘曲的开焊缺陷，提出了在回焊期间由安装设备在压力下托住电子部件的背面，从而抑制了电子部件的翘曲。然而，在这种情况下延长了安装时间。
发明内容
根据本发明的实施方式，一种印刷电路板的制造方法包括将布置在电子部件上的一部分凸块挤压至该部分凸块与其它凸块相比更低的高度。
本发明的目的和优势将至少通过在权利要求中明确指出的要素、特征和组合而实现并获得。应理解的是，上述总体描述和以下具体描述都是示例性和说明性的，并不限制本发明。
附图说明
图1A是根据本发明第一实施方式的电子部件的截面图，图1B是其平面图；
图2是根据第一实施方式的电子部件翘曲时的截面图；
图3A示意性例示了回焊处理时没有达到电子部件的凸块的熔点的印刷电路板单元，图3B示意性例示了回焊处理时达到电子部件的凸块的熔点之后的印刷电路板单元；
图4是例示了在印刷电路板上安装电子部件的方法的流程图；
图5A至图5G是例示了在印刷电路板上安装电子部件的方法的图；
图6A和图6B是均例示了根据第二实施方式的电子部件的配置的图，其中图6A是该电子部件的截面图，图6B是其平面图；
图7A和图7B是例示了电子部件的凸块与印刷电路板的电极之间的连接的图；
图8是例示了根据第三实施方式的电子部件的配置的平面图；
图9是例示了根据第四实施方式的电子部件的配置的平面图；
图10A是例示了电子部件安装设备的配置的图，图10B是例示了电子部件制造设备的配置的图；
图11A和图11B是例示了在印刷电路板上安装电子部件的传统方法的图；
图12是例示了传统的电子部件被安装在印刷电路板上的状态的图。
具体实施方式
以下将参照附图具体描述印刷电路板制造方法及其制造设备、电子部件制造方法、以及电子部件的实施方式。
图1A和图1B例示了根据本发明第一实施方式的电子部件。图1A是电子部件的截面图，图1B是其平面图。此外，图2是根据第一实施方式的电子部件翘曲时的截面图。图3A示意性例示了在回焊处理时还没有达到电子部件的凸块的熔点的印刷电路板单元。另一方面，图3B示意性例示了在回焊处理时达到电子部件的凸块的熔点之后的印刷电路板单元。
将在这样的条件下描述第一实施方式，即，例如，电子部件1的基板主体2的侧面为3mm至20mm。在第一实施方式中，形成凸块3a至3e的焊锡球的高度为大约0.08mm，并且相邻凸块之间的间距为0.15mm至0.5mm。应注意的是，本发明并不限于第一实施方式的这种示例性配置。
在图1A和图1B中，电子部件1包括板形基板主体2。此外，凸块3a至3e以网格图案布置在基板主体2的表面上。
基板主体2中大部分向上翘曲的周围区域上具有高度为0.08mm的外部凸块3a和3e。另一方面，基板主体2的中心区域上具有高度小于0.08mm的内部凸块3b、3c、3d。更明确来讲，内部凸块3b、3c、3d具有被挤压机构(头)4所挤压的平坦上表面。
在第一实施方式中，对位于中心区域的内部凸块3b至3d执行挤压，以将其高度降低为小于位于周围区域的外部凸块3a和3e。
如图3所示，假如电子元件1由于被加热而以凹形向上翘曲，则通过利用挤压机构4的平坦挤压对凸块3a至3e当中的内部凸块3b、3c、3d进行用于降低其高度的处理。
如图2所示，当将电子元件1的最大翘曲量设为“L”并且将外部凸块3a和3e的高度设为“T1”时，通过挤压将内部凸块3b、3c、3d的高度降低至“T2”(T1＞T2)。因此，如稍后所述，翘曲量可以被消减大体上等于“T1-T2”的“t”。
凸块3b、3c、3d在是球形的，并且即使凸块3b、3c、和3d的上表面由于挤压机构4所施加的垂直压力而平坦时，这些球形体的体积也不会改变。此外，被挤压的凸块3b、3c、和3d可以通过回焊熔化时的表面张力和热膨胀而恢复为之前的形状，从而恢复后的凸块3b、3c、3d分别与印刷电路板10的对应电极12b、12c、和12d连接起来。
如图3A所示，当将电子部件1安装在印刷电路板10上时，外部凸块3a和3e是没有被挤压平坦的焊锡球。因而，可以使凸块3a和3e分别与印刷电路板10的对应电极12a和12e相接触。
另一方面，在图3A中，已经将内部凸块3b、3c、3d进行了挤压，使得凸块3b、3c、和3d的高度相比外部凸块3a和3e更低。因此，凸块3b、3c、3d远离印刷电路板10的对应电极12b、12c、和12d，直到凸块3b、3c、3d熔化。
因此，由于与电极12a和12e接触的外部凸块3a和3e可以达到其熔点，并且由于来自电极12a和12e的热传递而比内部凸块3b至3d更早熔化，因此比中心区域更向上翘曲的基板主体2的周围区域可以通过外部凸块3a和3e比中心区域更早地连接到印刷电路板10。
在外部凸块3a和3e熔化之后，内部凸块3b至3d在回焊期间熔化并且连接到对应的电极12b至12d。结果，电子部件1的凸块3a至3e与对应的电极12a至12e彼此连接，而没有开焊缺陷。
考虑到加热情况下焊锡球的熔化温度，在要用于电子部件1的凸块3a至3e的焊锡球中，熔化温度比凸块3b、3c、和3d的熔化温度更低的的焊锡球可用于凸块3a和3e。在这种情况下，通过加热，位于基板主体2外侧的凸块3a和3e的焊锡球会比凸块3b、3c、3d的焊锡球更早地熔化。因此，布置在外侧的凸块会迅速地彼此连接。
现在将参照图4和图5A至图5G来描述在印刷电路板10上安装电子部件1的过程。图4是例示了在印刷电路板上安装电子部件的方法的流程图。此外，图5A至图5G是例示了在印刷电路板上安装电子部件的方法的图。
这里，电子部件1包括基板主体2，由焊锡球制成的凸块3a至3e以网格形式布置在其上。以下，将印刷电路板10描述为在板的表面11上布置有电极12a至12e的印刷电路板。实际上，使用数控化(NC：numerically-controlled)表面安装设备或部件安装设备将电子部件1安装在印刷电路板10上。
如图4的流程图所示，首先，对布置在电子部件1的基板主体2上的凸块3a至3e的某些凸块加压(操作S1)。
更明确来讲，如图5A所示，将电子部件1的基板主体2放置在工作台5的上部。如图5B所示，使用挤压机构4将布置在电子部件1的基板主体2上的凸块3a至3e中的位于中心部分的凸块3b、3c、3d平坦化到特定的高度。如图5C所示，挤压机构4的挤压降低了凸块3b、3c、3d的高度，使其低于位于基板主体2的外侧的凸块3a和3e的高度。
例如，如果布置在电子部件1的基板主体2上的凸块3a至3e的各个凸块的高度T1是0.08mm(T1＝0.08mm)，则通过挤压将布置在中心部分上的凸块3b、3c、3d平坦化至0.03mm的高度(T2＝0.03mm)。因此，由回焊加热时产生的电子部件1的翘曲可以消减至特定的量，例如，大约0.05mm。
将焊剂涂覆在安装了电子部件1的印刷电路板10的电极12a至12e上(操作S2)。更明确来讲，如图5D所示，通过具有多个通孔6的不锈钢金属掩膜7利用涂刷器(squeegee)8将膏状焊剂涂覆至印刷电路板10的电极12a至12e的表面上。
这里，作为利用涂刷器8将焊剂传送至印刷电路板10的电极12a至12e的上表面上的方法的另选方法，一种将焊剂传送至印刷电路板10的电极12a至12e的上表面上的方法可以是利用涂覆有焊剂的多个针来将焊剂传送到电极12a至12e的表面上。
将电子部件1安装在印刷电路板10上(操作S3)。更明确来讲，如图5E所示，在形成在印刷电路板10的上表面上的电极12a至12e面对形成在电子部件1的基板主体2上的凸块3a至3e的同时利用安装头9来进行安装。
对电子部件1和印刷电路板10进行回焊加热(操作S4)。术语“回焊”表示在特定的温度下利用回焊炉从安装有电子部件1的印刷电路板10的较低部分加热焊锡球的处理，其中，焊锡球是电子部件1的凸块3a至3e。通过执行回焊加热，形成凸块3a至3e的焊锡球被加热并熔化。
更明确来讲，如图5F所示，在电子部件1被安装在印刷电路板10的上部的情况下从印刷电路基板10的较低部分执行回焊加热。在这种情况下，如图5G所示，具有较高的焊锡球的凸块3a和3e与高度较低的焊锡球的凸块3b、3c、3d相比，当加热电子部件1时，高度较高的凸块3a和3e的焊锡球会比高度较低的凸块3b、3c、3d的焊锡球更快地熔化。
因此，位于电子部件1的翘曲侧的基板主体2的外侧会比其内侧更快地连接。通过加热一段时间，凸块3b、3c、3d的平坦化的焊锡球就会熔化。
换言之，焊锡球的热膨胀和表面张力作用于布置在较低位置的凸块3b、3c、3d的焊锡球，其也熔化，并分别连接至印刷电路板10上的电极12b、12c、12d。结果，电子部件1的凸块3a至3e与电极12a至12e以减少的连接故障(例如，分离)彼此连接起来。
如上所述，在根据第一实施方式的安装电子部件的方法中，要安装在印刷电路板10上的电子部件1包括具有特定高度并且布置在基板主体2上具有较大翘曲量的位置上的凸块3a和3e。此外，电子部件1还包括凸块3b、3c、3d，它们被挤压而平坦，分别低于凸块3a和3e的高度。在对电子部件1进行回焊加热时，布置在比凸块3b、3c、3d的部分更翘曲的位置上的凸块3a和3e会比布置在翘曲较少的部分上的凸块3b、3c、3d更快地熔化。
因此，电子部件1的凸块3a和3e连接至印刷电路板10的电极12a和12e，使得即使形成有电子部件1的基板主体2变得翘曲，电子部件1也可以容易地连接至印刷电路板10。
现在将参照图6A和图6B来描述根据第二实施方式的电子部件30的配置。图6A和图6B是均例示了根据第二实施方式的电子部件的配置的图，其中图6A是该电子部件的截面图，图6B是其平面图。图7是例示了电子元件的凸块与印刷电路板的电极之间的连接的图。
与第一示例相反，在第二实施方式中将描述由于加热而向内翘曲的形式的电子部件30的配置。换言之，如图6A和图6B所示，电子部件30的下表面是由于加热而以凸形翘曲的表面，在凸块32a至32e中，对电子部件30周围部分上的32a和32e(图6A和图6B中的阴影区)加压并进行处理，使其低于布置在电子部件30的中心部分的凸块32b、32c、32d的高度。
换言之，如图6A和图6B所示，电子部件30包括板形基板主体31。此外，基板主体31的表面部分具有布置为网格形式的多个凸块32a至32e。此外，图6A和图6B中所例示的第二实施方式的电子部件30由于加热造成其下表面以凸形翘曲。因此，在凸块32a至32e中，对布置在周围部分的凸块32a和32e利用挤压机构4加压，以使其高度降低并减小其高度。
如图7所示，当将电子部件30安装在印刷电路板10上时，布置在电子部件30内侧的凸块32b、32c、32d是没有被按压平坦化并与印刷电路板10的电极12b、12c、12d连接的焊锡球。
另一方面，布置在电子部件30外侧的凸块32a和32e是高度更低的平坦焊锡球，所以它们与印刷电路板的电极12a和12e隔开不与其接触。因此，在回焊加热时，布置在电子部件30的外围部分的凸块32b、32c、32d比位于中心的凸块32a和32e更快地熔化，使得它们可以连接至印刷电路板10的电极12b、12c、12d。
根据第二实施方式的电子部件30的配置，即使电子部件30的外围部分由于加热而向下翘曲，也执行挤压以降低形成布置在电子部件30的基板主体31上的凸块32a至32e当中的凸块32a和32e的焊锡球的高度。因此，布置在电子部件30的中心部分的凸块32b、32c、32d的焊锡球可以分别与印刷电路板10的电极12b、12c、12d迅速地连接。结果，与第一实施方式类似，即使电子部件30由于加热而翘曲，电子部件30的凸块32a至32e与印刷电路板10的电极12a至12e也能可靠地彼此连接。
现在将参照图8来描述根据第三实施方式的电子部件的配置。图8是例示了根据第三实施方式的电子部件的配置的平面图。将把根据第三实施方式的示例性电子部件40描述为在回焊时翘曲部分分布在电子部件40的不同位置的电子部件。
在第三实施方式中，假设电子部件40在加热时的翘曲方向，通过挤压将焊锡球平坦化，使其低于布置在翘曲严重的部分的凸块3a至3e的焊锡球的高度。
换言之，如图8所示，在电子部件40的基板主体41包括四个P区域(翘曲严重的部分)的情况下，通过压力下的平坦化处理将布置在除了这些P区域以外的区域(图中的阴影区域)上的凸块的高度减小。因此，通过降低布置在除了布置在翘曲严重的P区域上的凸块以外的区域(图中的阴影区)中的凸块的焊锡球的高度，P区域上的凸块的焊锡球会比阴影区中的焊锡球更快地熔化。
因此，与图8中所例示的电子部件40相似，即使将电子部件40的翘曲分散(disperse)，除了布置在翘曲区域上的凸块以外的凸块也经受了挤压。因此，电子部件40的凸块3a至3e能可靠地与印刷电路板10的电极12a至12e连接(图7)。
现在将参照图9来描述根据第四实施方式的电子部件的配置。图9是例示了根据第四实施方式的电子部件的配置的平面图。将把根据第四实施方式的示例性电子部件40’描述为在回焊时翘曲部分分布在电子部件40’上的不同位置和不同的大小的电子部件。
在第四实施方式中，假设电子部件40’在加热时的翘曲方向，通过挤压将焊锡球平坦化，使其低于布置在翘曲严重的部分的凸块3a至3e的焊锡球的高度。
换言之，如图9所示，在电子部件40’的基板主体41’包括四个P区域(面积不同的翘曲严重的部分)的情况下，通过压力下的平坦化将布置在除了这些P区域以外的区域(图中的阴影区域)上的凸块的高度减小。因此，通过降低布置在除了布置在翘曲严重的P’区域上的凸块以外的区域(图中的阴影区)中的凸块的焊锡球的高度，P’区域上的凸块的焊锡球会比阴影区中的焊锡球更快地熔化。
因此，与图9中所例示的电子部件40’相似，即使将电子部件40’的翘曲分散在不同的区域中，除了布置在翘曲部分上的凸块以外的凸块也经受了挤压。因此，电子部件40’的凸块3a至3e能可靠地与印刷电路板10的电极12a至12e连接(图7)。
此外，在第一到第四实施方式中，对于要平坦化的凸块的选择是基于基板主体2的翘曲状态来进行的，也可以考虑封装尺寸和形成在电子部件上的凸块以及连接到凸块的电路线路的密度来进行。
接着将描述电子部件安装设备。图10A是例示了电子部件安装设备的配置的图。
如图10A所示，电子部件安装设备A包括电子部件供应单元50、电子部件传送单元60、电极加压单元70以及电子部件安装单元80。
电子部件供应单元50包括用于供应电子部件1的台51。电子部件1利用了基板主体2，基板主体2具有要布置在电子部件1上侧的多个凸块3a至3e。此外，电子部件传送单元60使用其传送机构来将放置于电子部件供应单元50的台51上的电子部件1传送至电极加压单元70。
电极加压单元70包括具有挤压机构72的加压机构71以及具有三个不同的凸面挤压部分73、74、75的加压台76。在通过挤压机构72对布置在电子部件1的基板主体2上的凸块3a至3e进行加压的情况下，可以适当地选择并使用任何具有三个不同形状的凸面挤压部分73、74、75。
凸面挤压部分73可以一次将电子部件1的凸块3a至3e当中的两个或更多个焊锡球平坦化。凸面挤压部分74可以将电子部件1的凸块3a至3e当中的单个焊锡球平坦化。凸面挤压部分75可以将电子部件1的凸块3a至3e当中的位于分离位置的焊锡球平坦化。各个凸面挤压部分73、74、75的宽度小于电子部件1的宽度。
电子部件安装单元80包括安装台81，其中，印刷电路板10放置在其上表面上。实际上，对安装在放置于安装台81上表面上的印刷电路板10上的电子部件1进行回焊加热。因此，电子部件1的凸块13a至13e熔化。因此，电子部件1的凸块13a至13e分别与印刷电路板10的电极12a至12e连接，从而可以将电子部件1安装在印刷电路板10上。
接着，将描述电子部件制造设备。图10B是例示了电子部件制造设备的配置的图。
如图10B所示，电子部件制造设备B包括电子部件供应单元50a、电子部件传送单元60a、电极加压单元70a、加压台76a以及加压单元更换单元90。
电子部件供应单元50a包括用于供应电子部件1的台51a。电子部件1利用了基板主体2，基板主体2具有要布置在电子部件1上侧的多个凸块3a至3e。此外，电子部件传送单元60a使用其传送机构来将放置于电子部件供应单元50a的台51a上的电子部件1传送至电极加压单元70a。
电极加压单元70a包括具有挤压机构73a的加压机构72。挤压机构73a用于执行挤压以使布置在电子部件1的基板主体2上的凸块3a至3e中的某些凸块平坦化。在这种情况下，通过适当地选择加压头更换单元90的三个不同的挤压机构73a、73b、73c中的任一机构，可以对要平坦化的凸块3a至3e进行加压。
各个挤压机构73a、73b、73c的宽度小于电子部件1的宽度。
换言之，加压头更换单元90包括三个不同的挤压机构73a、73b、73c，所以可以适当地选择并使用这三个挤压机构73a、73b、73c中的任一机构。挤压机构73a可以一次将电子部件1的凸块3a至3e当中的两个或更多个焊锡球平坦化。
挤压机构73b用于将电子部件1的凸块3a至3e当中的单个焊锡球平坦化。挤压机构73c用于将电子部件1的凸块3a至3e当中的位于分离位置的焊锡球平坦化。
如上所述，电子部件制造设备B可以响应于电子部件1的翘曲适当地选择加压单元更换单元90的三个不同的挤压机构73a、73b、73c中的任一机构。因此，可以制造除布置有能可靠连接到印刷电路板10的电极12a至12e的凸块3a至3e的电子部件1。
在此叙述的所有示例性和条件性语言都旨在教示的目的，以帮助读者理解本发明以及由发明人贡献的概念，从而更大程度地理解该技术，并且应解读为不将本发明限于这种明确叙述的示例和条件。尽管具体地描述了本发明的实施方式，但是相关领域的普通技术人员应该理解，在不脱离在权利要求中所述的本发明的主旨和范围的情况下，可以做出本发明的各种修改、替代和更改。

Claims (15)

1.一种印刷电路板单元的制造方法，该方法包括以下步骤：
对布置在电子部件上的一部分凸块进行挤压，以使所述一部分凸块的高度相比其它凸块降低。
2.根据权利要求1所述的方法，其中，所述一部分凸块是位于所述电子部件上的中心区域内的多个凸块。
3.根据权利要求1所述的方法，其中，所述一部分凸块是位于所述电子部件上的外围区域内的多个凸块。
4.根据权利要求1所述的方法，该方法还包括以下步骤：将焊剂涂覆在所述印刷电路板的电极上。
5.根据权利要求1所述的方法，该方法还包括以下步骤：将所述凸块与设置在所述印刷电路板上的对应电极对齐。
6.一种印刷电路板单元的制造设备，该制造设备包括：
包括头组件的挤压机构，其被设置为对布置在电子部件上的一部分凸块进行挤压，以使所述一部分凸块的高度相比其它凸块降低。
7.根据权利要求6所述的制造设备，其中，所述头组件的尺寸比要挤压的电子部件小。
8.一种电子部件的制造方法，该制造方法包括以下步骤：
在基板主体上设置多个凸块；
对这多个凸块中的一部分凸块进行挤压，以使所述一部分凸块的高度相比其它凸块降低。
9.根据权利要求8所述的制造方法，其中，所述一部分凸块是位于所述电子部件上的中心区域内的多个凸块。
10.根据权利要求8所述的制造方法，其中，所述一部分凸块是位于所述电子部件上的外围区域内的多个凸块。
11.一种电子部件，该电子部件包括：
基板主体；以及
设置在所述基板主体上的多个凸块，
其中，这多个凸块中的一部分凸块被设置为高度比其它凸块低。
12.根据权利要求11所述的电子部件，其中，所述多个凸块中的所述一部分凸块位于所述电子部件的中心区域。
13.根据权利要求11所述的电子部件，其中，所述多个凸块中的所述一部分凸块位于所述电子部件的外围区域。
14.根据权利要求11所述的电子部件，其中，所述多个凸块中的所述一部分凸块与所述其它凸块大致上体积相同。
15.根据权利要求11所述的电子部件，其中，所述多个凸块中的所述一部分凸块具有平坦的上表面。
CN2011101221347A 2010-05-17 2011-05-12 印刷电路板单元制造方法及设备、电子部件及其制造方法 Pending CN102254888A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010113115A JP2011243683A (ja) 2010-05-17 2010-05-17 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置
JP2010-113115 2010-05-17

Publications (1)

Publication Number Publication Date
CN102254888A true CN102254888A (zh) 2011-11-23

Family

ID=44910756

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011101221347A Pending CN102254888A (zh) 2010-05-17 2011-05-12 印刷电路板单元制造方法及设备、电子部件及其制造方法

Country Status (4)

Country Link
US (1) US20110278056A1 (zh)
JP (1) JP2011243683A (zh)
CN (1) CN102254888A (zh)
TW (1) TW201212761A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103295991A (zh) * 2012-03-02 2013-09-11 德州仪器公司 用于使半导体组合件中的焊料凸块自对准的双焊料半导体芯片、装置以及双焊料方法
CN103635023A (zh) * 2012-08-27 2014-03-12 富葵精密组件(深圳)有限公司 电路板的制作方法
CN108493116A (zh) * 2018-03-13 2018-09-04 英特尔产品（成都）有限公司 置球模块的制造方法及该方法制造的置球模块
CN113380745A (zh) * 2020-07-08 2021-09-10 台湾积体电路制造股份有限公司 半导体封装及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5820991B2 (ja) 2012-01-17 2015-11-24 パナソニックＩｐマネジメント株式会社 半導体装置製造方法および半導体装置
US9207275B2 (en) 2012-12-14 2015-12-08 International Business Machines Corporation Interconnect solder bumps for die testing
TWI546911B (zh) * 2012-12-17 2016-08-21 巨擘科技股份有限公司 封裝結構及封裝方法
US20150097286A1 (en) * 2013-04-12 2015-04-09 Xintec Inc. Chip package and method for fabricating the same
CN107864570A (zh) * 2017-10-31 2018-03-30 惠州市华星光电技术有限公司 一种电路板及其制造方法、电子设备
CN108417501B (zh) 2018-03-05 2020-03-24 台达电子企业管理（上海）有限公司 功率模块及其制备方法
JP2019176056A (ja) * 2018-03-29 2019-10-10 富士通株式会社 電子装置
JP7189672B2 (ja) * 2018-04-18 2022-12-14 新光電気工業株式会社 半導体装置及びその製造方法
JP7321009B2 (ja) * 2019-07-01 2023-08-04 新光電気工業株式会社 配線基板、接合型配線基板及び配線基板の製造方法
JP7613203B2 (ja) 2021-03-26 2025-01-15 Ｔｏｐｐａｎホールディングス株式会社 はんだバンプ平坦化装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1494368A (zh) * 2001-06-27 2004-05-05 日本特殊陶业株式会社 印刷电路板及其制造方法
CN1815726A (zh) * 2005-01-20 2006-08-09 索尼株式会社 电路板及其制造方法以及半导体封装及其制造方法
JP2009076812A (ja) * 2007-09-25 2009-04-09 Suzuka Fuji Xerox Co Ltd 半導体装置の製造方法
CN101513142A (zh) * 2006-09-11 2009-08-19 松下电器产业株式会社 电子元件放置设备和电子元件安装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1494368A (zh) * 2001-06-27 2004-05-05 日本特殊陶业株式会社 印刷电路板及其制造方法
CN1815726A (zh) * 2005-01-20 2006-08-09 索尼株式会社 电路板及其制造方法以及半导体封装及其制造方法
CN101513142A (zh) * 2006-09-11 2009-08-19 松下电器产业株式会社 电子元件放置设备和电子元件安装方法
JP2009076812A (ja) * 2007-09-25 2009-04-09 Suzuka Fuji Xerox Co Ltd 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103295991A (zh) * 2012-03-02 2013-09-11 德州仪器公司 用于使半导体组合件中的焊料凸块自对准的双焊料半导体芯片、装置以及双焊料方法
CN103295991B (zh) * 2012-03-02 2019-07-09 德州仪器公司 用于使半导体组合件中的焊料凸块自对准的双焊料半导体芯片、装置以及双焊料方法
CN103635023A (zh) * 2012-08-27 2014-03-12 富葵精密组件(深圳)有限公司 电路板的制作方法
CN103635023B (zh) * 2012-08-27 2016-08-24 富葵精密组件(深圳)有限公司 电路板的制作方法
CN108493116A (zh) * 2018-03-13 2018-09-04 英特尔产品（成都）有限公司 置球模块的制造方法及该方法制造的置球模块
CN113380745A (zh) * 2020-07-08 2021-09-10 台湾积体电路制造股份有限公司 半导体封装及其制造方法

Also Published As

Publication number Publication date
JP2011243683A (ja) 2011-12-01
US20110278056A1 (en) 2011-11-17
TW201212761A (en) 2012-03-16

Similar Documents

Publication Publication Date Title
CN102254888A (zh) 印刷电路板单元制造方法及设备、电子部件及其制造方法
CN101681900B (zh) 接触垫和形成用于集成电路的接触垫的方法
JP2013239543A (ja) 電子部品の実装構造体およびその製造方法
JP5320165B2 (ja) 半導体装置
CN103917040B (zh) 电路基板、电路基板的制造方法和电子组件
JP2009064989A (ja) 半導体装置およびその製造方法
JP2014082281A (ja) 基板、半導体装置、基板の製造方法
KR101185454B1 (ko) 칩 적층형 반도체 패키지
US20080290528A1 (en) Semiconductor package substrate having electrical connecting pads
JP2006128662A (ja) 半導体装置およびその実装体
US7791197B2 (en) Semiconductor device, connecting member, method for manufacturing a semiconductor device and method for manufacturing a connecting member
US7994428B2 (en) Electronic carrier board
JP5113793B2 (ja) 半導体装置およびその製造方法
TWI466251B (zh) 半導體裝置及其組裝方法
JP2008124363A (ja) 半導体装置
CN104066270A (zh) 用于电路板的表面镀层、焊盘和电路板
KR20150055438A (ko) 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법
US20160254241A1 (en) Printed circuit board and soldering method
JP2018006465A (ja) プリント配線板の製造方法、及びスクリーン印刷用マスク
JP2016139633A (ja) シート基板およびその製造方法
KR100746362B1 (ko) 패키지 온 패키지 기판 및 그 제조방법
KR100726242B1 (ko) 플립칩 실장용 기판의 제조방법
JP2019062000A (ja) スクリーン印刷用マスク、及びプリント配線基板
WO2021261013A1 (ja) 電子制御装置および電子制御装置の製造方法
JP2010165852A (ja) 積層型半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111123