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CN101636844A - 平面扩展漏极晶体管及其制造方法 - Google Patents

平面扩展漏极晶体管及其制造方法 Download PDF

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CN101636844A CN200880008643A CN200880008643A CN101636844A CN 101636844 A CN101636844 A CN 101636844A CN 200880008643 A CN200880008643 A CN 200880008643A CN 200880008643 A CN200880008643 A CN 200880008643A CN 101636844 A CN101636844 A CN 101636844A
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Abstract

提供的平面扩展漏极晶体管(100)包括控制栅极(102)、漏极区(109)、沟道区(107)、以及漂移区(108)，其中所述漂移区(108)被设置在所述沟道区(107)和所述漏极区(109)之间。而且，所述控制栅极(102)被至少部分地埋入所述沟道区(107)中，并且所述漂移区(108)包括掺杂材料的密度低于该漏极区(109)的掺杂材料密度。

Description

平面扩展漏极晶体管及其制造方法
技术领域
本发明涉及一种平面扩展漏极晶体管及其制造方法。
背景技术
扩展漏极MOS(EDMOS)晶体管是在嵌入电源市场中使用的主要器件。其结构与传统的MOSFET类似。EDMOS晶体管包括有在漏极区和沟道区之间的被称为漂移区的一个区，该漂移区被低度或轻度掺杂。此漂移区被用来得到比在沟道和漏极之间的p-n结更高的击穿电压。
图7图示出了与例如美国专利申请2004/002196所示的EDMOS类似的一种传统的EDMOS晶体管。图7A中以沿着从源极到漏极的纵轴的截面图形式的一个NMOS晶体管。图7A的EDMOS晶体管700包括基片701，在基片701上形成有不同的区。在图7A中从左至右，通过高掺杂区(N++)形成源区702，并且示出该源区702连接到源区接触703。随后通过一个P阱形成一个沟道区704，在沟道区704之上形成控制栅极705，控制栅极705具有控制栅极接触706，并且该控制栅极705通过栅极绝缘层707与沟道区704绝缘。随后在该基片中形成仅被轻度掺杂(N-)的漂移区708。高度掺杂区(N++)形成漏极区709，该漏极区709被连接到漏极接触710。箭头711示意说明了电流的流动。图7B示出了图7A所示EDMOS晶体管700的透视图。为了直观起见，漏极区709和漂移区708的一部分被切掉。而且，不同区被展示为简单的立方体。
根据需要的击穿电压类型，决定该漂移区是否被扩展和/或被降低或增加掺杂。因此对于低击穿电压来说，此漂移区的长度相对较小，且其掺杂相对较高。但这将导致的这样的情况，即该晶体管或器件的总体电阻相对受限，并且该总体电阻主要由沟道电阻所决定。
发明内容
本发明的一个目的是提供一种平面扩展漏极晶体管及其制造方法，其中该平面扩展漏极晶体管在优选地不占较大面积的同时可最佳地展现低电阻特性并且因此可同时实现较大电流通过该晶体管。
为了实现本发明上述目的，本发明独立权利要求的技术方案提供一种平面扩展漏极晶体管及其制造方法。
根据一个示例的实施例，提供的平面扩展漏极晶体管包括：控制栅极、漏极区、沟道区、以及漂移区，其中该漂移区被设置在该沟道区和该漏极区之间。而且，该控制栅极被至少部分地埋入到该沟道区中，并且该漂移区包括的掺杂材料密度低于该漏极区的掺杂材料密度。具体地说，该平面扩展漏极晶体管可能包括一个漂移区。即，在该漏极区和该沟道区之间仅设置一个漂移区，而在源极区和沟道区之间不设置漂移区，即该沟道区和源极区彼此衔接。而且，该控制栅极和该沟道区可通过一栅极绝缘层彼此绝缘。
根据本发明的示例的实施例，提供了一种制造平面扩展漏极晶体管的方法，其中该方法包括步骤：在基片上形成半导体层，其中该半导体层具有与该基片接触的第一侧和形成一个表面的第二相对侧；并且，通过去除在半导体层的第一部分中的该半导体层的一部分来形成伸入到该半导体层的第一部分中的一个沟槽，使得该沟槽在该半导体层的表面下方的至少一部分被去除。而且，在该沟槽中形成一个控制栅极，并且通过在该半导体层中形成漏极区、源极区、漂移区和沟道区而形成一个平面扩展漏极晶体管，其中在该第一部分中形成该沟道区，使得该控制栅极的至少一部分被该沟道区掩埋。具体地说，可以在形成该控制栅极之前在该沟槽中形成一栅极绝缘层。而且，可选地，可通过该半导体层的第一部分的剩余部分，即由在该沟槽的形成过程中未被除去的部分来形成该沟道区。具体地说，该沟槽可以具有一梯形截面。根据此示例的实施例，可通过任何适用的基片，例如通过SOI基片，来形成该基片。
术语″平面的″特别表示相对于基片的延伸而言该晶体管是水平设置，并且可尤其区别于所谓的垂直晶体管。
术语″掩埋″可具体表示第一层的至少一部分(例如控制栅极)被设置在第二层的表面之下(例如沟道区)。例如，第一层可被第二层完全包封，或可在第二层中形成的沟槽中形成该第一层。因此，实现的设计方案是，该控制栅极的至少一部分被定位在由沟道区的表面水平面形成的水平面之下。作为选择，当然可能在第一层和第二层之间有第三层，例如栅极绝缘层。
术语″漂移区″可以具体地表示在漏极区和沟道区之间的一个区，即低或轻掺杂的一个区。具体地说，漂移区的掺杂可通过与漏极区相同的掺杂材料来实现，但掺杂较低浓度，即在漂移区施加比漏极区较低离子的掺杂。此漂移区可被用来得到比在沟道和漏极之间的p-n结更高的击穿电压。
通过根据上述示例的实施例的平面扩展漏极晶体管(平面的EDMOS晶体管)，由于该控制栅极的至少一部分被设置为埋入到该沟道区中，因而有可能提供一个以上的沟道区。具体地说，其中可以形成两个沟道区或电流通路，一个形成在该控制栅极的下面而另一形成在该控制栅极的上面。这将导致的情况是，由于可通过控制栅极影响沟道区的更大面积，因而可降低沟道区的电阻，使得有可能有更大的电流通过该沟道区而无需增加该平面的EDMOS晶体管的总面积。具体地说，由于根据本发明示例实施例的EDMOS晶体管有多于一个的可能的电流通路，因而可不必象在普通EDMOS中那样为了增加可能的电流而增加沟道区的宽度。通过把控制栅极的至少一部分埋入设置在源极区和漂移区之间的沟道区中，在可能提供几个电流通路的同时，有可能实现从源极区通过该沟道区和该漂移区至漏极区的直接的电流流动。
可以看作示例的实施例的要点的是，把至少一个控制栅极埋入或凹进到形成沟道区的半导体层中，从而对于同一器件面积来说，有可能增加沟道的数量和/或沟道的面积。该方式有可能倍增电流通路的数量，以便存在可有效地减少或降低沟道电阻的更多并行的沟道电阻路径。直观地说，可增加该控制栅极密度。为了产生掩埋的控制栅极，可将一个沟槽掘进到该沟道区中，其中该沟槽可以有例如梯形或管形的截面形状。具体地说，根据示例实施例方法中的工艺流程可以尽可能多地保持与普通工艺流程相同，使得有可能与传统的CMOS处理流程相比只添加很少的附加工艺步骤。具体地说，根据本方法示例实施例，附加掩模的数量可能在一个工艺流程中受到限制。根据一个示例实施例，该平面扩展漏极晶体管可被形成为一个NMOS或PMOS器件。
随后描述该平面扩展漏极晶体管的其他示例实施例。但是，这些实施例也适用于制造该平面扩展漏极晶体管的方法。
根据另一示例实施例，该平面扩展漏极晶体管进一步包括，控制栅极接触和源极区，其中该控制栅极接触被电连接到该控制栅极，并且其中该源极区至少部分地设置在该沟道区和该控制栅极接触之间。即，该控制栅极接触可被设置在距该沟道区比距该源极区更远的位置上。具体地说，该控制栅极的一部分可被设置为掩埋在该源极区和/或该沟道区之下。具体地说，一栅极绝缘层可被进一步设置在该源极区与该控制栅极接触和/或该控制栅极之间。
这种把控制栅极的一部分埋入在该沟道层中或设置在该沟道层的表面之下的设计方案所导致的情况是形成一个以上的沟道区，这将实现在该源极区和漏极区之间可以流动更大的电流。术语″沟道层″可以具体表示形成该沟道的整个层，例如被形成作为同一材料的单层，必要时可以被形成为掺杂材料的单层。术语″沟道区″可以具体表示该沟道层中引起电流在源极区和漏极区之间流动的那部分，即沟道层中提供晶体管的沟道功能的那部分。
根据该平面扩展漏极晶体管的另一示例实施例，该控制栅极由一个层形成。具体地说，该控制栅极的至少一部分可以具有一个板状形式。而且可以通过多个板状层来形成多个控制栅极，多个板状层以夹层方式放置，即以交替方式放置，其中一个板状控制栅极跟着一个沟道区，沟道区后再跟着一个板状控制栅极，以此类推。具体地说，至少一个板状控制栅极可被完全埋入在该沟道层中。即，可在晶体管的第一部分，即沟道区中形成一个多层的夹层结构，所述沟道区设置在源极区和漂移区之间。这一夹层结构可形成多个控制栅极和提供多个电流流通路径的多个沟道区。
根据另一示例实施例，该平面扩展漏极晶体管还包括多个控制栅极，其中的控制栅极具有实质上为圆形的横截面。具体地说，控制栅极可以具有一个在源极区和漂移区之间延伸的纵轴，其中取的是垂直于该纵轴的截面。因此，控制栅极可被形成具有实质上为管状的形状。具体地说，该管状控制栅极可被埋入到该沟道层中，例如可被完全嵌入该沟道层。该管状控制栅极可形成一种层，即可水平地设置在该平面型晶体管的坐标系的一个平面中。可选地，可在该沟道层中形成每一个都具有多个管状控制栅极的多个这种控制栅极层。
根据另一示例实施例，该平面扩展漏极晶体管还包括多个控制栅极，其中的多个控制栅极具有梳状结构。具体地说，该梳状结构可包括多个沟槽，或可由多个沟槽形成，该梳状结构可被形成在沟道层或沟道区中。
术语″梳状结构″可以具体地表示一种结构，以截面图表示包括多个控制栅极和多个沟道区，它们以齿状结构设置，即控制栅极和沟道区相互啮合。由于沟道层的较大面积将受到控制栅的状态的影响，所以该梳状结构可以增加沟道区的面积，即增加其中可以流动电流的面积。
根据另一示例实施例，该平面扩展漏极晶体管还包括至少一个控制栅极接触，以及源极区，其中该至少一个控制栅极接触被电连接到多个控制栅极的至少之一，并且其中该至少一个控制栅极接触被至少部分地设置在该漂移区和该源极区之间。
这样一个设计方案可以实现下列顺序的区域。由漏极区形成第一区，该漏极区邻接漂移区，该漂移区邻接其中结合或嵌入了控制栅极的沟道区，该沟道区邻接源极区。
随后描述制造该平面扩展漏极晶体管的方法的另一示例实施例。但这些实施例也适用于平面扩展漏极晶体管。
根据另一示例实施例的方法进一步包括步骤：在该基片的第二部分上形成一个中间层，以及在该基片和该中间层上形成半导体层，使得该半导体层的第一部分被设置在该中间层上。具体地说，该半导体层可以完全或部分地覆盖该中间层。例如，该中间层可以包括SiGe或可由SiGe形成，而该半导体层可由硅形成。
此示例实施例不限于EDMOS晶体管的制造方法而是也可被用于LDMOS或CMOS晶体管的制造。换句话说，在″平面扩展漏极晶体管″中的术语″扩展漏极″仅是可选的。即，具体地说漂移区的形成是不是必要的，相反地，对于此示例实施例来说，漂移区的形成仅是可选的。
根据另一示例实施例的方法进一步包括步骤：以沟槽接触该中间层的方式来实现沟槽的形成。例如，形成沟槽，使得该沟槽暴露该中间层的局部，例如暴露该中间层的上表面或中间层的侧表面。因此，可从外部访问该中间层的至少一部分，例如可从该半导体层的表面进行访问。
根据另一示例实施例的方法进一步包括步骤：在形成控制栅极之前通过去除该中间层而形成一空腔。具体地说，蚀刻可以实现该去除。在以SiGe形成中间层和以硅形成半导体层的情况下，由于可像硅那样以较高的蚀刻速率来蚀刻SiGe，所以可通过蚀刻容易地除去该中间层。而且，可在该沟槽和在该空腔中形成控制栅极。
在空腔中也形成控制栅极会导致这种情况，即控制栅极的至少一部分被沟道区完全包封或环绕，即完全埋入在沟道区之下。这可能导致的情况是，可通过围绕该控制栅极的大面积形成该沟道区，使得在该控制栅极的开关的控制下可有更大的电流流经沟道区。
根据另一示例实施例的方法进一步包括步骤：形成连接在该沟槽中形成的该控制栅极的控制栅极接触，其中该源极区被至少部分地形成在该沟道区和该控制栅极接触之间。即，该控制栅极接触可被形成在距该沟道区比距该源极区更远的位置上。具体地说，该源极区可围绕由该控制栅极接触接触的该控制栅极的一部分。
这可以实现平面扩展漏极晶体管的漏极区、漂移区、沟道区、源极区、和控制栅极接触的不同区的一个水平设计方案，其中该控制栅极本身可被部分地形成为低于该沟道区和该源极区的一部分或埋入到该沟道区和该源极区的一部分中。即，该源极区可以覆盖该控制栅极的一部分。
根据另一示例实施例的方法进一步包括步骤：在该半导体层的第一部分中形成多个沟槽，并且在该多个沟槽中形成多个控制栅极。具体地说，该沟槽可被例如以一种梳状结构实质上彼此平行地形成。例如，每一个沟槽可具有一个梯形截面，使得通过该半导体层的第一部分的截面看起来像齿状结构。优选地，在每一沟槽中可形成一个控制栅极。
根据另一示例实施例的方法进一步包括步骤：形成一个控制栅极接触，其与该半导体层的第一部分中的多个控制栅极的至少几个控制栅极接触。具体地说，每一个控制栅极都被连接到可被直接设置在形成在沟槽中的控制栅极上面的控制栅极接触。即，该控制栅极接触可被形成在该晶体管沟道区的上面。
根据另一示例实施例的方法进一步包括步骤：从所述多个沟槽中形成多个管状空腔，并且在所述多个管状空腔中形成多个控制栅极。具体地说，可通过氢气退火例如由硅形成的半导体层来实现这一步骤，即在增加温度的氢气环境下执行一个氢气退火处理步骤。
此示例实施例不限于EDMOS晶体管的制造方法而是也可被用于LDMOS或CMOS晶体管的制造。换句话说，在″平面扩展漏极晶体管″中的术语″扩展漏极″仅是可选的。即，具体地说漂移区的形成是不是必要的，相反地，对于此示例实施例来说，漂移区的形成仅是可选的。
根据另一示例实施例的方法进一步包括步骤：在半导体层中形成另一个沟槽，其形成方式使得每一空腔的至少一部分暴露于该另一个沟槽。
该另一个沟槽随后可被用于形成与空腔的接触，即接触在空腔中形成的控制栅极。
概括而言，本发明的一个示例方面可表现为，将至少一个控制栅极埋入到形成沟道区的半导体层中，由此对于同一个器件面积来说，有可能增加沟道的数量和/或沟道的面积。以此方式有可能倍增电流通路的数量，以便有可有效地减少或降低沟道电阻的更多并行的沟道电阻路径。
本发明上述定义的方面以及其他方面将从随后描述的实施例实例以及参考这些实施例实例的说明中显见。上述方面和最佳实施例可被结合，即一个最佳实施例明确描述的特征可被与另一描述的示例实施例结合。
附图说明
随后将参考实施例示例更详细地描述本发明，但描述的示例实施例不是对本发明的限制。
图1是根据第一示例实施例的平面扩展漏极晶体管的示意图。
图2是根据第二示例实施例的平面扩展漏极晶体管的示意图。
图3是根据第三示例实施例的平面扩展漏极晶体管的示意图。
图4的示意图示出了制造根据第一示例实施例的平面扩展漏极晶体管的方法的工艺流程。
图5的示意图示出了制造根据第二示例实施例的平面扩展漏极晶体管的方法的工艺流程。
图6的示意图示出了制造根据第三示例实施例的平面扩展漏极晶体管的方法的工艺流程。
图7是传统平面扩展漏极晶体管的示意图。
具体实施方式
附图中的例示是示意性的。不同附图中以类似或相同参考符号表示类似或相同的部件。
下面参考图1至图6说明本发明的平面扩展漏极晶体管以及制造方法。所有的示例实施例都描述的是NMOS器件，但当然也可以是PMOS器件。
图1示出根据第一示例实施例的一个平面扩展漏极晶体管(平面EDMOS晶体管)100示意图。图1A的EDMOS晶体管100包括基片101，在基片101上形成不同的区。图1A从左到右，控制栅极102连接到控制栅极接点103并且由控制绝缘层104环绕。该控制栅极102部分地形成在由高掺杂区(N++)形成并连接到源极区接触106的源极区105之中和下面。由一个P阱形成一个沟道区107，控制栅极102的一部分延伸贯穿该沟道区107，使得该沟道区107掩埋控制栅极102的这些部分。随后在该基片中形成仅被轻度掺杂(N-)的漂移区108。随后，通过高掺杂区(N++)形成漏极区109，其中该漏极区109连接到一个漏极接触110。箭头111示意说明了电流的流动。具体地说，可以注意到形成了两个沟道区或电流通路，这两个沟道区或电流通道在图1A中设置在埋入该沟道区或沟道层中的控制栅极102部分的下面和上面。图1B示出了图1A所示EDMOS晶体管100的透视图。为了直观原因，漏极区109和漂移区108的一部分被切掉，并且不同的区被示出为简单的立方体。而且，为了清楚起见，图1B省略了控制栅极接触。
图2是根据第二示例实施例的平面扩展漏极晶体管200的不意图。图2示出的EDMOS晶体管200是对应于图1B的透视图。EDMOS晶体管200包括基片201，在基片201上形成不同的区。从图2的右上到左下，平面扩展漏极晶体管200包括多个控制栅极202，这些控制栅极202没有在图2上部中示出并且可被接到控制栅极接触，为了清楚的原因，没有示出控制栅极接触。多个控制栅极的每一个都由一个管状结构形成。栅极绝缘层204环绕控制栅极。如图2A所示，控制栅极202部分地形成在源极区205之中和下面，源极区205由高掺杂区(N++)形成并可被连接到一个源区接触。随后，由一个P阱形成一个沟道区207，控制栅极202的一部分延伸贯穿该沟道区207，使得该沟道区207掩埋了这部分控制栅极202。随后在该基片中形成仅被轻度掺杂(N-)的漂移区208。随后，通过高掺杂区(N++)形成漏极区209，其中该漏极区209可连接到一个漏极接触。箭头211示意说明了电流的流动。具体地说，可以注意到形成了多个沟道区或电流通路，这些沟道区或电流通路在图2中设置在埋入该沟道区或沟道层中的控制栅极202部分的下面和上面。
图3是根据第三示例实施例的平面扩展漏极晶体管300的示意图。图3A示出的EDMOS晶体管300是对应于图2的透视图。EDMOS晶体管300包括基片301，在基片301上形成不同的区。从图3A中的右上到左下，该平面扩展漏极晶体管300包括由高掺杂区(N++)形成并可被连接到一个源区接触的源极区305。随后由一P阱形成一个沟道区307。多个控制栅极302嵌入到沟道区307或沟道层中，这些控制栅极302可被接到一个控制栅极接触，为了清楚的原因，没有示出该控制栅极接触。多个控制栅极302的每一个都由一个梳状结构形成。该控制栅极302由栅极绝缘层304围绕并且至少被部分地埋入到沟道层307中。即，该控制栅极302被建在沟道层307中形成的沟槽中，使得该梳状结构的侧面与该沟道层307紧密接触，从而形成多个沟道区或电流通路。
随后在该基片中形成仅被轻度掺杂(N-)的漂移区308。随后，通过高掺杂区(N++)形成漏极区309，其中该漏极区309可被连接到一个漏极接点。箭头311示意说明了电流的流动。
图3B示出图3A图平面扩展漏极晶体管300，其中控制栅极接触303被加到多个梳状控制栅极302上。
图4示意性示出了制造根据第一示例实施例的平面扩展漏极晶体管的一种方法的工艺流程，该工艺流程类似于传统EDMOS工艺流程，但是不同在于，根据一个示例实施例的工艺流程适于把一栅极埋入到硅中，例如埋入到沟道区中，并且随后连接该栅极。在第一工艺步骤中，结果被图4A示出，在硅基片401的第一子层413的第一部分中形成硅-锗(SiGe)层412。在结果被图4B示出的随后步骤中，由硅基片401的第二子层掩埋SiGe层412，可通过外延在该第一子层上生长出第二子层，其中该第二子层具有一个预定厚度。可选地，可形成例如硅的半导体材料的多个中间层和子层，这将可实现具有以夹层结构设置的多个控制栅极的晶体管。在其结果被图4C示出的下一步骤中，沟槽414被掘进到第二子层、SiGe层412、以及可选的第一子层413，使得达到该掩埋的SiGe层412。可通过在蚀刻处理中使用所谓STI(浅沟槽隔绝)掩膜的方法来执行该掘进。随后，通过蚀刻除去SiGe层412，结果在图4D中示出。由于SiGe的蚀刻速率高于基片401的硅材料的蚀刻速率，所以能够选择性地除去SiGe层412而不攻击基片401的硅材料。因此，在硅基片401中可以形成一个空腔415。在其结果被图4E示出的下一步骤中，在沟槽414和空腔415中生长或淀积一个栅极氧化物404，例如由氧化硅形成的一个栅极绝缘层404。在结果被图4F示出的随后的步骤中，可通过淀积像多晶硅之类的导电材料来形成控制栅极402。在其结果被图4G示出的进一步的步骤中，可通过注入必要的掺杂材料来形成该平面扩展漏极晶体管的不同组成部分。因此，形成漏极区409、漂移区408、沟道区407和源极区405。
图5示意图示出了根据第二示例实施例的平面扩展漏极晶体管的制造方法的某些步骤的工艺流程，其类似于上述工艺流程，但该工艺依靠氢气退火来产生多个空腔。因此仅详细描述不同的部分。具体地说，本工艺流程中不包括SiGe层淀积。在其结果被图5A示出的第一步骤中，在硅基片501中掘进多个沟槽514，例如通过使用STI掩膜的蚀刻工艺来掘进所述多个沟槽514。在其结果被图5B示出的下一步骤中，硅基片501的硅材料在高温下暴露于氢气环境。在如此条件之下，硅原子开始迁移并源自沟槽514在硅基片501中产生管状空腔515。与如上所述的工艺流程类似，可用由氧化硅和多晶硅分别形成的栅极绝缘层504和控制栅极502填充每一个空腔515，如图5C所示。在随后的步骤中，可通过注入必要的掺杂材料来形成平面扩展漏极晶体管的不同组成部分。
图6示意图示出了根据第三示例实施例的平面扩展漏极晶体管的制造方法的工艺流程。第三示例实施例的工艺流程类似于上述第二示例实施例的工艺流程。因此，仅详细描述不同部分。如在第二示例实施例中那样，例如通过应用STI掩膜的蚀刻工艺在硅基片601中掘进多个沟槽614。但是，根据第三示例实施例的本工艺流程，不形成空腔，而是在每个沟槽614中淀积栅极绝缘层604。随后例如通过在栅极绝缘层604上淀积多晶硅的方法形成控制栅极602。在控制栅极602的顶部上形成与全部控制栅极602电连接的一个控制栅极接触603。
最后应当指出，上述实施例是说明而不是限制本发明，并且本领域技术人员将能够在不背离所附权利要求书限定的本发明的实质范围的情况下设计许多可选实施例。在权利要求中，括号内的参考标记都将不应被理解为对权利要求的限制。″包括″一词不排除那些列在作为整体的任意权利要求或说明书中的部件或步骤之外的其他部件或步骤的存在。一个部件的单独的引用并不排除这种部件的多个引用，反之亦然。在列举若干装置的一个器件权利要求中，这些装置几个可以由一个并且是同一个软件或硬件选项来实现。事实仅仅在于，在相互不同的从属权利要求中引用的确定措施并不表示这些措施不能被有利地组合。

Claims (15)

1.一种平面扩展漏极晶体管(100)包括：
控制栅极(102)；
漏极区(109)；
沟道区(107)；和
漂移区(108)，
其中所述漂移区(108)设置在所述沟道区(107)和所述漏极区(109)之间；
其中所述控制栅极(102)被至少部分地埋入到所述沟道区(107)中；以及
其中所述漂移区(108)包括的掺杂材料的密度低于所述漏极区(109)的掺杂材料的密度。
2.根据权利要求1的平面扩展漏极晶体管(100)，还包括：
控制栅极接触(103)；和
源极区(105)；
其中所述控制栅极接触(103)被电连接至所述控制栅极(102)；以及
其中所述源极区(105)被至少部分地设置在所述沟道区(107)和所述控制栅极接触(103)之间。
3.根据权利要求2的平面扩展漏极晶体管(100)，
其中所述控制栅极(102)是由一平面层形成。
4.根据权利要求2的平面扩展漏极晶体管(200)，还包括：
多个控制栅极(202)，
其中所述控制栅极(202)具有圆形的截面。
5.根据权利要求1的平面扩展漏极晶体管(300)，还包括：
多个控制栅极(302)，
其中所述多个控制栅极(302)被设置为一种梳状结构。
6.根据权利要求5的平面扩展漏极晶体管(300)，还包括：
至少一个控制栅极接触(303)；和
源极区(305)，
其中所述至少一个控制栅极接触(303)被电连接到所述多个控制栅极(302)中的至少一个；和
其中所述至少一个控制栅极接触(303)被至少部分地设置在所述漂移区(307)和所述源极区(305)之间。
7.一种制造平面扩展漏极晶体管(100)的方法，包括步骤：
在基片(401)上形成半导体层(413)，其中所述半导体层(413)具有与所述基片(413)接触的第一侧和形成一个表面的第二相对侧；
通过去除在所述半导体层(413)的第一部分中的该半导体层(413)的一部分来形成伸入到该半导体层(413)的第一部分中的一个(414)沟槽，使得去除该半导体层(413)的表面下方的所述沟槽(414)的至少一部分；
在所述沟槽(414)中形成控制栅极(402)；
通过在所述半导体层(413)中形成漏极区、源极区、漂移区和沟道区来形成平面扩展漏极晶体管(100)，其中在所述第一部分中形成所述沟道区，使得所述控制栅极(402)的至少一部分被掩埋在所述沟道区中。
8.根据权利要求7的方法，还包括步骤：
在所述基片(401)的第二部分上形成中间层(412)；以及
在所述基片(401)和所述中间层(412)上形成所述半导体层(413)，使得所述半导体层(413)的第一部分被设置在所述中间层(412)上。
9.根据权利要求8所述的方法，还包括步骤：
以所述中间层(412)与所述沟槽(414)接触的方式来实现形成所述沟槽(414)。
10.根据权利要求9所述的方法，进一步包括步骤：
通过在形成所述控制栅极(402)之前通过去除所述中间层(412)来形成一个空腔。
11.根据权利要求7所述的方法，还包括步骤：
形成控制栅极接触，所述控制栅极接触与在所述沟槽(414)中形成的控制栅极(402)连接，
其中所述源极区被至少部分地形成在所述沟道区和所述控制栅极接触之间。
12.根据权利要求7所述的方法，还包括步骤：
在所述半导体层的第一部分中形成多个沟槽(614)；以及
在所述多个沟槽(614)中形成多个控制栅极(602)。
13.根据权利要求12所述的方法，还包括步骤：
形成一个控制栅极接触(603)，其与所述半导体层的第一部分中的多个控制栅极(602)的至少几个接触。
14.根据权利要求12所述的方法，还包括步骤：
从所述多个沟槽(514)中形成多个管状空腔(515)；和
在所述多个管子状空腔(515)中形成多个控制栅极(502)。
15.根据权利要求14所述的方法，还包括步骤：
在所述半导体层中形成另一个沟槽，其形成方式使得每一所述空腔(515)的至少一部分暴露于所述另一个沟槽。
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