CN101587746B - 半导体器件 - Google Patents

Abstract

一种半导体器件，具有多个存储单元、中央处理单元、计测RESET时间的定时器电路、计测SET时间的定时器电路，通过使存储单元中使用的NMOS晶体管的阈值电压比外围电路低，容易地进行复位动作。该半导体器件的特征在于：改变在RESET和SET中流过的电流的方向，通过高速驱动位线，防止错误动作。使用最小尺寸的CMOS晶体管，以核心电压(例如1.2V)使相变元件工作时，因为CMOS晶体管的偏移，所以误写入、数据破坏成为问题。根据本发明，能以最小尺寸的单元晶体管实现低电压下的稳定工作。

Description

半导体器件

本申请是申请号为200510009302.6、发明名称为“半导体器件”的发明专利申请的分案申请。

技术领域

本发明涉及半导体器件和半导体存储器件，特别是涉及非易失性存储器和搭载非易失性存储器的系统LSI(微型计算机)。

背景技术

以高速、高集成度的非易失性存储器为目标，相变存储器的开发正在不断发展。关于相变存储器，在非专利文献1、2、3和专利文献1中有描述。例如如非专利文献1所述，在相变存储器中，称作硫属化物材料的相变材料利用根据状态，电阻变化，存储信息。通过流过电流，发热，使状态变化，进行相变电阻的改写。通过保持在比较高的温度，进行称作复位(RESET)动作的高电阻化(非晶体化)，通过在充分的期间中保持在比较低的温度，进行称作设置(SET)动作的低电阻化(结晶化)。在不使相变电阻的状态变化的范围中流过电流，进行相变材料的读出动作。

在非专利文献2中和专利文献1中，描述相变电阻的特性。在非专利文献3中描述由相变电阻和NMOS晶体管构成的存储单元。

在这些文献中，不停留在高速的ROM(Read-only Memory)，也描述非易失性RAM(Random Access Memory)的可能性，也提及具有ROM和RAM的功能的集成存储器。相变存储器中，相变电阻的电极面积小时用小的电力就使相变电阻进行相变，所以容易定标。另外，相变电阻大幅度变化，所以能实现高速的读出动作。从这些理由期待基于相变存储器的高速非易失性存储器的实现。

[非专利文献1]2002 IEEE International Solid-State CircuitsConference，Digest of Technical Papers，pp.202-203.

[非专利文献2]2002 IEEE International Electron DevicesMeeting，Technical Digest，pp.923-926.

[非专利文献3]2003 Non-Volatile Semiconductor MemoryWorkshop，Digest of Technical Papers，pp.91-92.

[专利文献1]特开2003-100084号公报

发明内容

本发明者在进行本发明时，研究把相变元件与微型计算机混载使用。当与微型计算机混载使用时，为了减小相变存储块的面积，考虑相变存储块中使用的中使用的MOS晶体管使用微型计算机的中央处理单元等中使用的最小加工尺寸的MOS晶体管。但是，最小加工尺寸的MOS晶体管有必要使用中央处理单元等中使用的核心电压(例如1.2V)。这是因为如果对MOS晶体管供给比核心电压还高的电压，则在耐压的关系上，有可能破坏MOS晶体管。但是，注意到如果使用中央处理单元等中使用的MOS晶体管，则电流只产生40微安培左右，需要比较大的电流的复位动作变得困难。因此，为了提高提供给相变元件的电压，例如如果使用输入输出电路中使用的耐压高的MOS晶体管，则面积增大。

另外，在SET时需要比RESET时更小的电流，在读出时，需要比SET时更小的电流，但是在中央处理单元等中使用的最小加工尺寸的MOS晶体管的电流偏移大，所以难以控制电压的外加，从而使各工作电流不重复。因此，在SET时误写入RESET数据、在读入、读出时数据破坏成为问题。

如上所述，尽管相变存储块根据流向相变元件的电流的大小使其电阻变化，从而存储信息，但是如果对利用相变元件的存储块使用微型计算机等中使用的MOS晶体管，则难以取得大的电流，需要比较大的电流的复位动作变得困难。另外，因为存在MOS晶体管笔记的电流偏移，所以在设置动作时流向相变元件的电流值和复位动作时流向相变元件的电流值之间必须取大的差额。

在本说明书中描述的发明中，如果要简单地说明有代表性的概要，则如下所述。

第一在于，具有存储单元和输入输出电路，使存储单元中使用的MOS晶体管的阈值电压的绝对值比输入输出电路中使用的MOS晶体管的阈值电压的绝对值小。更希望存储单元中使用的MOS晶体管的阈值电压的绝对值比中央处理单元中使用的MOS晶体管的阈值电压的绝对值小。

第二在于，对于存储单元设置在与字线相同的方向延伸的源线，对所述源线设置源驱动器电路。更希望所述源线在读出动作时为比接地电位高的电位。

第三在于，在对于存储信息的存储单元的设置动作时和复位动作时，使流向源线和位线的电流方向变化。

第四在于，在待机时对连接在存储单元上的字线供给负电压。

第五在于，在对于存储单元的读出动作时，对位线供给比写入时供给的电压还小的电压。

第六在于，对于存储单元设置与在与字线相同的方向延伸的源线，使连接在源线上的存储单元的数比连接在位线上的存储单元的数多。

第七在于，采用设置全局位线，在所述全局位线上连接多条位线的结构。

第八在于，任意组合第一～第七结构。

根据本发明，就能实现低电压条件下的稳定工作。

附图说明

下面简要说明附图。

图1是表示应用本发明的微型计算机的框图。

图2是图1的微型计算机的要部的概念图。

图3是图2所示的微型计算机的要部的动作波形图。

图4是图2所示的定时器电路的电路框图。

图5是表示图2所示的存储块的一个实施例的电路图。

图6是表示图2的存储块中使用的存储单元的电路图。

图7是图1所示的微型计算机的截面的概念图的一个例子。

图8是图1所示的微型计算机的截面的概念图的其他例子

图9是图5所示的存储块的动作波形图。

图10是表示图2所示的存储块的一个实施例的电路图。

图11是表示图10所示的存储块的动作波形图。

图12是示图2所示的存储块的一个实施例的电路图。

图13是表示图12所示的存储块的动作波形图。

图14是示图2所示的存储块的一个实施例的电路图。

图15是表示图14所示的存储块的动作波形图。

图16是表示图2所示的存储块的一个实施例的电路图。

图17是表示图16所示的存储块的动作波形图。

图18是表示图16所示的存储块的动作波形图。

图19是表示图2所示的存储块的一个实施例的电路图。

图20是表示图2所示的存储块中的布局的图。

图21是表示图2所示的存储块中的布局的图。

图22是表示图2所示的存储块中的布局的图。

图23是表示图1的微型计算机的要部的概念图。

图24是图23所示的微型计算机的要部的动作波形图。

图25是表示图2所示的存储块的一个实施例的电路图。

图26是表示图25所示的存储块的动作波形图。

图27是表示图2所示的存储块的一个实施例的电路图。

图28是表示图27所示的存储块的动作波形图。

图29是存储器阵列的平面图和剖视图。

图30是表示图2所示的存储块的一个实施例的电路图。

图31是表示图29所示的存储块的动作波形图。

符号说明

10、20-系统LSI；100、110、120、130、200、210-存储块；102、103、111、112、115、116-字驱动器电路；104、105、106、107、134、135、136、137、-预充电电路；108、109、150、151-写入和读出电路；138、139、140、141-放电电路；142、143、144、145-Y开关电路；ADD-地址；ADEC-译码电路；AND-与电路；ARRAY-存储器阵列；BL-位线；CELL-存储单元；CK_MEM-存储专用时钟；CKINV-写入电路或与电路；CLR-清除信号；CMP-比较电路；CNT-控制信号；CNTL-控制电路；CONTROL-控制电路；CPU-中央处理单元；DC-控制信号；FF-门闩电路；INV-倒相电路；IO-输入输出电路；MEM_CNT-存储器控制器；MN-N沟道型MOS晶体管；MP-P沟道型MOS晶体管；NWELL-N井；n⁺-扩散层；p⁺-扩散层；PC-控制信号；PCM-存储元件；PWELL-P井；RDATA-读出数据；RDARAI-读出的数据；RE-读出允许信号；RESEREND-控制信号；RS-控制信号；SA-控制信号；SETEND-控制信号；SIO-栅极氧化膜；SL-源线；SRAM-存储器；TF、TR-转变时间；TIMER_RESET-定时器电路；TIMER_SET-定时器电路；VWDS-电源线；VSL-电源线；VBL-电源线；VREF-电源线；WCH-比较结果；WDATA-写入数据；WDATAI-写入数据；WE-写入允许信号；WL-字线；YSWT、YSWB-控制信号；YSRT、YSRB-控制信号；YS_AMP-控制信号；AMP-与电路；HMP-开关；YSW-控制信号；HBUF-写入电路；RD、RDB-控制信号；GSA-全局读出电路；GWA-全局写入电路；164、165、166、167-写入用Y开关电路；CNTC-接点；VIA-转接孔；Vrd-电源线。

具体实施方式

下面，参照附图说明本发明的半导体存储器件的适合的几个事例。构成实施例的各功能块的电路元件并未特别限制，但是通过公开的CMOS(互补MOS晶体管)的集成电路技术，形成在单晶硅那样的一个半导体衬底上。在附图中，未特别记述MOS晶体管的衬底电位的连接，但是如果是MOS晶体管可正常工作的范围，就未特别限定该连接方法。另外，在未特别提及时，信号的低电平为“L”，高电平为“H”。

图1是应用本发明的单片微型计算机10的一例。未特别限制单片微型计算机，但是包含中央处理单元CPU、中断控制电路INTC、利用相变元件4兆字节的存储块PCROM、1千字节的内存RAM、定时器TIM、串行通信接口SCI、A/D转换器ADC、第一～第9输入输出端口IOP1～IOP9、时钟脉冲发生器CPG，通过公开的半导体制造技术形成在一个半导体衬底上。

中央处理单元CPU、中断控制电路INTC、4兆字节的相变存储器PCROM、1千字节的内存RAM、定时器TIM、SCI、A/D转换器ADC、第一～第9输入输出端口IOP1～IOP9通过内部总线1000相互连接，通过中央处理单元CPU的控制进行读写。所述内部总线1000包含地址总线、数据总线、读出信号、写入信号、功能块选择信号、系统时钟。系统时钟以未图示的晶振为基准，由时钟脉冲发生器CPG适当生成。另外，也能不连接晶振，输入外部时钟。电压发生电路VGEN接受外部电压VDDC(例如1.2V)，提供相变存储器PCROM使用的电压。须指出的是，在本实施例中，外部电压提供VDDC和VDDI(例如3.3V)，VDDC提供给中央处理单元CPU，VDDI提供给输入输出电路IO。须指出的是，当从外部只供给一种电压时，可以把由电压发生电路VGEN产生的电压提供给中央处理单元CPU等电路块。

中断控制电路INTC控制来自定时器TIM、串行通信接口SCI、A/D转换器730的中断要求信号，对CPU要求中断。在地址总线输出、数据总线输入输出、总线控制信号输入输出、中断要求信号输入输出中兼用输入输出端口IOP1～IOP9。通过工作模式和软件，选择这些兼用功能。另外，各输入输出端口IOP1～IOP9通过输入输出电路IO连接在外部端子上。另外，对输入输出电路IO供给比提供给中央处理单元CPU等的内部电路的电压还高的电压。

图2是表示用于说明本发明的所述单片微型计算机的要部的概念图。图2中表示使用相变元件构成的存储块100、控制存储块100的存储器控制器MEM_CNT、门闩电路(FF0、FF1、FF2、FF3)、中央处理单元CPU、输入输出电路IO。

后面说明存储块100的细节。存储器控制器MEM_CNT由控制电路CONTROL、用于确认是否正确写入数据的比较电路CMP构成。在控制电路CONTROL中包含计测写入动作即让存储单元低电阻化的设置动作的时间的定时器电路TIMER_SET和计测让存储单元高电阻化的复位动作的时间的定时器电路TIMER_RESET。存储器控制器MEM_CNT取得写入数据WDATA和写入允许信号WE、读出允许信号RE，声称写入数据WDATAI和控制信号CNT，控制存储块100。定时器电路TIMER_SET把使设置动作结束的控制信号SETEND向存储块100输出，定时器电路TIMER_RESET把使复位动作结束的控制信号RESETEND向存储块100输出。比较电路CMP比较由存储块100读出的RDARAI和写入数据WDATAI，输出比较结果WCH。在门闩电路(FF0、FF1、FF2、FF3)中输入由图1的时钟发生电路CPG生成的存储器专用时钟CK_MEM。

下面参照图3说明动作。首先处于待机状态STANDBY。接着在写入周期WRITE中写入数据。地址ADD、写入数据WDATA、写入允许信号WE从中央处理单元CPU提供给门闩电路(FF0、FF1、FF2)，如果存储器专用时钟CK_MEM从“L”变为“H”，则地址ADD取入存储块100中，写入数据WDATA、写入允许信号WE取入存储器控制器MEM_CNT中。存储器控制器MEM_CNT生成写入数据WDATAI和控制信号CNT，发送给存储块100，从而开始存储块100中的写入动作。在本说明书中，写入周期WRITE划分为设置周期和复位周期。首先进行设置动作，通过定时器电路TIMER_SET计测SET时间。如果经过所需的计测SET时间，就把设置动作结束信号SETEND发送给存储块100，从而在存储块100中结束设置动作，开始复位动作。同时开始由定时器电路TIMER_RESET开始RESET时间的计测，如果经过所需的时间，就把复位动作结束信号SETEND发送给存储块100，从而结束存储块100中的复位动作。然后，按照必要，为了确认是否正确进行写入，进行校验动作。在校验动作中，从存储块100读出写入的数据，用比较电路CMP比较读出的数据RDATAI和写入数据WDATAI，当一致时，WCH从“L”变为“H”，确认正确地写入。如果不一致时，再度进行写入。如果正确进行写入，就把写入结束信号WEND发送给中央处理单元CPU。须指出的是，校验动作能删除，此时比较电路CMP能删除。

在READ周期中读出数据。地址ADD和读出允许信号RE从中央处理单元CPU提供给门闩电路(FF0、FF3)，如果存储器专用时钟CK_MEM从“L”变为“H”，则地址ADD取入存储块100中，读出允许信号RE取入到存储器控制器MEM_CNT中。存储器控制器MEM_CNT生成控制信号CNT，发送给存储块100，从而开始存储块100的读出动作。读出的数据RDATAI经由存储器控制器MEM_CNT发送给中央处理单元CPU，读出动作结束。须指出的是，WRITE动作和READ动作当然没必要连续。

接着图4表示图1所示的定时器电路(TIMER_SET、TIMER_RESET)的细节。定时器电路TIMER_SET成为串联n个双稳态多谐振荡器电路FF_A的电路。另外，定时器电路TIMER_RESET成为串联m个双稳态多谐振荡器电路FF_B的电路。在双稳态多谐振荡器电路FF中，当清除信号端子CLR为”L”电平时，总向输出端子Q输出“L”电平。当清除信号端子CLR为″H″时，时钟端子CK如果从″L″变为″H″就把输入端子D的直向输出端子Q输出。在各双稳态多谐振荡器电路FF中，输出端子Q通过倒相电路INV连接在输入端子D上。在定时器电路TIMER_SET的第一级双稳态多谐振荡器电路FF_A_0和定时器电路TIMER_RESET的第一级双稳态多谐振荡器电路FF_B_0的时钟端子CK上输入来自中央处理单元CPU的基本时钟信号CK_CPU。在其他双稳态多谐振荡器电路FF中，在时钟端子CK上连接前级的双稳态多谐振荡器电路的输出端子Q。在定时器电路TIMER_SET双稳态多谐振荡器电路FF_A的清除信号端子CLR上连接清除信号CLR_CPU。定时器电路TIMER_SET的最终级的双稳态多谐振荡器电路FF_A_n的输出变为SETEND。另外，在定时器电路TIMER_RESET的双稳态多谐振荡器电路FF_B的清除信号端子CLR上连接SETEND信号。

在定时器工作之前，清除信号CLR_CPU是″L″，如果变为″H″，就用定时器电路TIMER_SET开始SET时间的计测。如果基本时钟信号CK_CPU转变2n-1次，则控制信号SETEND从″L″变为″H″，输出SET结束时刻。因此有必要预先设定n的值，从而能取得所需的SET时间。如果控制信号SETEND从″L″变为″H″，则这次用定时器电路TIMER_RESET开始RESET时间的计测。如果基本时钟信号CK_CPU转变2m-1次，则控制信号RESETEND从″L″变为″H″，输出RESET结束时刻。因此，有必要预先设定m的值，从而能取得所需的RESET时间。

这样使用定时器进行设置动作和复位动作，通过使流向存储元件的时间不同，能防止错误动作。

<存储单元中使用得MOS晶体管的阈值>

接着参照图5详细说明存储块100。存储器阵列ARRAY由多条字线WL和多条位线BL构成，在字线WL和位线BL的交点连接存储单元CELL。各存储单元CELL如用存储单元CELL00例示的那样，在节点N1连接字线，在节点N2连接位线，在节点N3连接接地电位。图6表示各存储单元CELL的细节。存储单元分别由N沟道型MOS晶体管MN00和存储元件PCM00构成。存储元件PCM00例如是称作相变元件的元件，其特征在于：例如在结晶状态下，为1KΩ～10KΩ左右的低电阻，在非晶体状态下为100KΩ以上的高电阻。此外存储元件PCM00通过作用于存储元件的温度能使其状态变化。具体而言，通过对存储元件作用高温，变为非晶体状态，通过作用低温，变为结晶状态。存储元件PCM00变为非晶体状态，还是变为晶体状态，通过变更流向存储元件PCM00的电流值和电流流向存储元件PCM00的时间，变更存储元件PCM00的状态。存储元件PCM00未特别限制，但是使用称作硫属化物材料的相变材料。作为硫属化物材料有GeSbTe(锗锑碲)和ZeTn(锌碲)。在N沟道型MOS晶体管MN00的栅极上通过节点1N1连接字线WL0，控制N沟道型MOS晶体管，从而选择状态下，为导通状态，在非选择状态下，为断开状态。另外，本实施例的存储元件根据存储元件PCM00的电阻值，换言之，流向位线和源线的电流值的大小，读出信息。因此，可以如图(a)所示，存储元件PCM00的一方端子通过节点N3连接在接地电位上，也可以如图(b)所示，存储元件PCM00的一方端子通过节点N2连接在位线上。如果使用(b)所示的存储单元，则N沟道型MOS晶体管的栅极直接连接在接地电位上，所以N沟道型MOS晶体管的栅极和源极的电压增大，能取得比(a)的存储单元还大的电流。须指出的是，在本说明书中，只要未特别提到，使用(a)所示的存储单元。

在字线WL上连接字驱动器电路(102、103)。例如字驱动器电路102由倒相电路INV0构成，根据译码电路ADEC的数据选择一条字线WL。

在位线BL上连接预充电电路(104、105、106、107)。具体而言，预充电电路104由P沟道型MOS晶体管MP20构成，在漏极上连接位线BL0，在栅极上连接控制信号PC0，在源极上连接电源电位线。另外，预充电电路(104、105、106、107)每隔一个，连接在控制信号线PC0、PC1上。因此，每隔一个地控制并行读出、写入的位线BL。即与进行读出动作或写入动作的存储单元相邻的存储单元一定变为非选择状态。据此，产生热的存储单元变为隔一个，能防止局部产生热，能提高半导体集成电路的稳定动作。

在位线上还连接写入和读出电路。例如，写入和读出电路由对位线BL0、BL1的写入电路WTC、读出位线BL0的数据的读出放大器150、读出位线BL1的数据的读出放大器151构成。在写入和读出电路中，输出输出数据RDATAI0，输入写入数据WDATAI0。

控制电路CNTL从存储器控制器MEM_CNT接收控制信号(SETEND、RESETEND、YADD、CNT)，生成控制信号(RS、PC、YSW、YSR)。

图7表示本发明的剖视图。表示存储单元CELL内使用的N沟道型MOS晶体管MN_MEN_LVT；存储器的外围电路和中央处理单元CPU、门闩电路FF等核心电路中使用的N沟道型MOS晶体管MN_CORE和P沟道型MOS晶体管MP_CORE；输入输出电路IO中使用N沟道型MOS晶体管MN_IO和P沟道型MOS晶体管MP_IO。存储单元CELL和核心电路中使用的晶体管的栅极氧化膜(SI00、SI01、SI02)的厚度制造为相等，制造为比输入输出电路IO中使用的晶体管的栅极氧化膜(SI03、SI04)的厚度还薄的构造。另外，制造为栅极氧化膜(SI00、SI01、SI02)的横向长度(沟道长度)相等，比输入输出电路IO中使用的晶体管的栅极氧化膜(SI03、SI04)的横向长度还短的构造。另外，只要在输入输出电路IO中使用，就在N沟道型MOS晶体管MN_IO和P沟道型MOS晶体管MP_IO的源漏间供给高电压(例如3.3V)，存储单元CELL内使用的N沟道型MOS晶体管MN_MEM_LVT、存储器的外围电路和中央处理单元CPU、门闩电路FF等核心电路中使用的N沟道型MOS晶体管MN_CORE和P沟道型MOS晶体管MP_CORE的源漏间最大供给比提供给输入输出电路IO的电压还小的电压(例如1.2V)。

在本实施例中，存储单元CELL中使用的晶体管MN比输入输出电路IO中使用的MOS晶体管的阈值电压小。对输入输出电路IO中使用的MOS晶体管供给高电压，所以为了抑制泄漏电流，使用0.7V左右的阈值比较高的MOS晶体管。而使用相变元件时，有必要取得充分的电流，所以使用与输入输出电路中使用的MOS晶体管相比，阈值电压小，例如具有0.5V左右的阈值电压的MOS晶体管。据此，与使用具有与输入输出电路IO同程度的阈值电压的MOS晶体管时相比，能取得大的电流，能进行设置动作。另外，因为能取得大电流值，所以设置动作、复位动作、复位动作的电流的切分变得容易。此时，通过为与中央处理单元中使用的MOS晶体管MN CORE、MP CORE同等的阈值电压，能抑制掩模的增加，减少半导体器件(微型计算机)的制造成本。

须指出的是，本实施例的存储元件在存储元件的结晶/非结晶状态(或电阻值)下存储信息，所以即使降低晶体管MN的阈值电压，也不会象用存储在电容器中的电荷量存储信息的DRAM那样破坏存储的信息。

图8表示本发明的剖视图的其他例子。与图7的不同点在于：在供给的最大电压相同的存储单元和中央处理单元中，存储单元中使用的N沟道型MOS晶体管MN_MEM_LVT的阈值电压绝对值比存储器的外围电路和中央处理单元CPU、门闩电路FF等核心电路中使用的N沟道型MOS晶体管MN_CORE和P沟道型MOS晶体管MP_CORE的阈值电压的绝对值(例如0.5V左右)还小存储单元中使用的MOS晶体管的阈值电压的绝对值(例如0.2V～0V左右)。通过这样，能取得更大电流。据此，能抑制面积的增加，取得设置动作所必要大的电流，能与微型计算机等混载。另外，因为能取得大电流，所以能取得设置动作和复位动作的差额，能取得相变存储器的稳定动作。

图29表示图5所示的存储器阵列ARRAY的平面图及其剖视图。在本实施例中，相变元件PCM成为各存储单元中固有具有的结构。另外，字线WL和源线SL在相同方向延伸，位线BL在与字线WL和源线SL交叉的方向延伸。选择晶体管和相变元件PCM通过接点CNTC连接，选择晶体管和位线BL通过转接孔VIA连接。在此，接点CNTC的平面状的大小比相变元件PCM的大小还小。即与相变元件PCM接触的接点CNTC的面积比相变元件PCM的面积小。据此，电流集中，能高效进行相变元件的写入。

参照图9说明详细的动作。首先，从待机状态STANDBY开始进行写入动作。写入动作由三个步骤构成。首先是把元件结晶，低电阻化的设置动作，接着是把元件变为非晶体，高电阻化的复位RESET动作，最后是检查是否正确进行写入动作的VERIFY-READ动作。如果设置动作开始，就输入地址ADD和写入数据WDATAI。地址ADD划分为输入到译码电路ADEC中的X类地址XADD和输入到控制电路CNTL中的Y类地址YADD。X类地址由译码电路ADEC译码，选择的一条字线WD从″L″转变为″H″。在本实施例中，选择字线WD0。Y类地址由控制电路CNTL译码，成为选择列的信号(YSW、YSR)。写入数据WDATAI由控制信号(YSWT、YSEB)控制，有选择地输入位线BL中。在本实施例中，把控制信号(YSWT0、YSEB0)活性化，写入数据WDATAI1的数据输入到位线BL2中，位线上升。在此，写入电位为比电源电位还小的第一电位。通过以上的动作，对于存储单元CELL02的相变元件PCM02，开始设置动作。在设置动作中，例如位线的电位为0.8V，当与元件高电阻化时，数毫安程度的电流持续流过。通过使该状态持续100纳秒到数毫秒(例如100纳秒到10毫秒)，元件结晶，低电阻化。而在预先低电阻化的元件上也外加同样的电压。此时，50毫安以上的电流流到元件。另外，在设置动作结束，低电阻化的元件中也流过同样大的电流。

通过定时器电路TIMER_SET计测SET时间，如果变为所需的时间，则SET结束信号SETEND从″L″变为″H″，位线BL2缓慢地从第一电位转变为″L则元件变为非晶体，电阻值上升，所以有必要至少用″。如果该转变过快，5纳秒以上进行转变。如果转变结束，就开始对存储单元CELL00的复位动作。写入数据WDATAI0的数据输入到位线BL0，位线变为比第一电位还大的第二电位，例如为电源电位1.2V。当元件低电阻化时，数十毫安程度的电流从位线持续流向源线。通过使该状态持续5纳秒到数时纳秒(例如20纳秒～100纳秒)，元件变为熔化状态。

通过定时器电路TIMER_RESET计测RESET时间，如果变为所需的时间，则RESET结束信号RESETEND从″L″变为″H″，开始RESET结束动作。通过使位线BL0快速从″H″变为″L″，外加在元件上的电压急剧下降，急速冷却。通过急速冷却，存储元件PCM00不结晶，变为非晶体，成为高电阻。而预先在高电阻化的元件上也外加同样的电压。此时，数毫安以上的电流流向元件。但是，该时间如果为数10纳秒左右，则元件的电阻不变化，不成为问题。

接着，说明检查是否正确进行写入的VERIFY-READ动作。VERIFY-READ动作开始时，通过使控制信号PC0为″L″，把写入的存储单元CELL的连接的位线(BL0、BL2)预充电到0.5V。接着在使字线WL0从″L″活性化到″H″的同时，使预充电控制信号PC0从″L″变为″H″，电流从位线(BL0、BL2)流向源线SL0。对存储单元CELL00写入高电阻的值，所以位线BL0几乎不变化。而对存储单元CELL02写入低电阻的值，所以位线BL2迅速放电。通过迅速(例如数纳秒)放电，限制产生的热量，存储元件PCM02的结晶构造不变化，能防止数据破坏。例如对存储元件PCM02的电压外加时间可以为2纳秒到10纳秒。位线的电位确定后，通过列控制信号(YSRT0、YSRB0)选择所需的放大电路(CINV0、CINV4)，读出位线(BL0、BL2)的信号，作为数据(RDATAI0、RDATA1)输出。

最后说明读出动作即READ动作。在READ动作开始时，通过使控制信号PC0为″L″，把写入的存储单元CELL的连接的位线(BL0、BL2)预充电到0.5V。接着在使字线WL0从″L″活性化到″H″的同时，使预充电控制信号PC0从″L″变为″H″，电流从位线(BL0、BL2)流向源线SL0。对存储单元CELL00写入高电阻的值，所以位线BL0几乎不变化。而对存储单元CELL02写入低电阻的值，所以位线BL2迅速放电。位线的电位确定后，通过列控制信号(YSRT0、YSRB0)选择所需的放大电路(CINV0、CINV4)，读出位线(BL0、BL2)的信号，作为数据(RDATAI0、RDATA1)输出。

须指出的是，在本实施例中，分时进行设置动作和复位动作，但是并不局限于此，可以并列进行设置动作和复位动作。

<源线控制>

图10是说明图2的存储块100的其他实施例的图。图10的存储块100与图5的存储块相比，不是使存储单元的第三节点为接地电位，而连接在源线SL上。另外，在各源线SL上连接源驱动器电路，成为能控制电位的结构。此外源线为了进行以字线单位的控制，在与字线延伸的方向相同的方向延伸。源驱动器电路由与电路AND0构成，能通过译码电路ADEC的数据和控制信号RS控制源线SL。写入电路由倒相器CIVN1、3、5、7构成。另外，连接在源线上的存储元件的数比连接在位线上的存储元件的数多。据此，位线的负载变轻，能以高速工作。

如上所述，如果使用最小加工尺寸的MOS晶体管，则难以取得设置动作、复位动作的差额。因此，在本实施例中，能控制源线，变更设置动作和复位动作中电流的方向。具体而言，比较小的电流流过的设置动作时，对位线供给比源线还高的电位，当比较大的电流流过的复位动作时，对源线供给比位线还高的电位。这样在设置动作和复位动作中电流方向相反，在需要大电流的RESET动作中，存储单元CELL00内的N沟道型MOS晶体管MN00的栅极和源极的电位差变为电源电压，能取得大的电流。在需要比较小的电流的设置动作中，存储单元CELL02的N沟道型MOS晶体管MN02的栅极和源极的电位差变为比电源电位还小的值，能抑制在比较小的电流，容易区别设置动作和复位动作。换言之，在设置动作时和复位动作时的电流值之间能取得大的差额。须指出的是，在设置动作中，对位线供给高的电位，所以节点N3一侧变为源极，在复位动作中，对源线供给高的电位，所以节点N2一侧变为源极。在设置动作中，栅极和源极的电位差之所以比电源电位还小，是因为栅极和源线SL0的电位差即使是电源电位，也存在存储元件PCM02引起的电压下降部分。此外在图5所示的存储块中，设置动作和复位动作都驱动位线，并且为了区别设置动作和复位动作，供给2个不同的电位。而在本实施例中，根据相变元件的特性，通过变更流向存储单元的电流的方向，使提供给位线的电位为1种，写入电路有时也能简化。须指出的是，在存储单元采用图6(b)所示的结构时，当然电位关系变为相反。此外只使电位相反，无法进行设置动作时，在设置动作和复位动作中，可以变更位线和源线之间的电位差。此时，能增大设置动作和复位动作中的电流差，所以控制变得容易。

下面参照图11说明详细的动作。设置动作开始之前的译码电路、字驱动器电路等的动作与图9同样。在本实施例的设置动作中，例如位线的电位为电源电压的1.2V，源线SL保持在0V，当元件高电阻化时，数毫安程度的电流持续流过。该电压差可以是比电源电压小的值，可以是大的值，但是通过为相同的电源电压，能减小电压发生电路VGEN的规模。通过使该状态持续100纳秒到数毫秒(例如100纳秒到10毫秒)，元件结晶，低电阻化。而在预先低电阻化的元件上也外加同样的电压。此时，50毫安以上的电流流到元件。另外，在设置动作结束，低电阻化的元件中也流过同样大的电流。

通过定时器电路TIMER_SET计测SET时间，如果变为所需的时间，则SET结束信号SETEND从″L″变为″H″，源线SL0缓慢地从″L″转变为″H″。如果该转变过快，则元件变为非晶体，电阻值上升，所以至少需要5纳秒以上进行转变。如果源线SL0缓慢地转变，则处于浮动状态的位线(BL1、BL3)也缓慢地从″L″转变为″H″。如果转变结束，就开始对存储单元CELL00的复位动作。在复位动作中，例如位线的电位为0V源线SL保持电源电压1.2V，当元件低电阻化时，数十毫安程度的电流从源线持续流向位线。通过使该状态持续5纳秒到数时纳秒(例如20纳秒～100纳秒)，元件变为熔化状态。

通过定时器电路TIMER_RESET计测RESET时间，如果变为所需的时间，则RESET结束信号RESETEND从″L″变为″H″，开始RESET结束动作。使控制信号PC0从″H″向″L″转变，使位线BL0迅速从″L″转变为″H″，外加在元件上的电压急剧下降，急速冷却。通过急速冷却，存储元件PCM00不结晶，变为非晶体，成为高电阻。变为非晶体所需的转变时间TF(例如数纳秒)在以下为了驱动位线BL，有必要把位线的电容和预充电用P沟道型MOS晶体管(MP20、MP22)的导通电阻的积设计为比转变时间TF还短。具体而言，连接在位线上的单元数可以为128位或256位。而预先在高电阻化的元件上也外加同样的电压。此时，数毫安以上的电流流向元件。但是，如果该时间为数10纳秒左右，则元件的电阻不变化，不成为问题。因此，通过使读出时在存储元件上外加电压的时间为2纳秒到10纳秒，能防止存储破坏。

接着说明检查是否正确进行写入动作的VERIFY-READ动作。在VERIFY-READ动作的开始时，通过使控制信号PC0为″L″，把写入的存储单元CELL的连接的位线(BL0、BL2)预充电到1.2V。接着在使字线WL0从″L″活性化到″H″的同时，使预充电控制信号PC0从″L″变为″H″，电流从位线(BL0、BL2)流向源线SL0。对存储单元CELL00写入高电阻的值，所以位线BL0几乎不变化。而对存储单元CELL02写入低电阻的值，所以位线BL2迅速放电。通过迅速(例如数纳秒)放电，限制产生的热量，存储元件PCM02的结晶构造不变化，能防止数据破坏。位线的电位确定后，通过列控制信号(YSRT0、YSRB0)选择所需的放大电路(CINV0、CINV4)，读出位线(BL0、BL2)的信号，作为数据(RDATAI0、RDATA1)输出。

最后，说明读出动作即READ动作。在READ动作开始时，通过使控制信号PC0为″L″，把写入的存储单元CELL的连接的位线(BL0、BL2)预充电到1.2V。接着在使字线WL0从″L″活性化到″H″的同时，使预充电控制信号PC0从″L″变为″H″，电流从位线(BL0、BL2)流向源线SL0。对存储单元CELL00写入高电阻的值，所以位线BL0几乎不变化。而对存储单元CELL02写入低电阻的值，所以位线BL2迅速放电。位线的电位确定后，通过列控制信号(YSRT0、YSRB0)选择所需的放大电路(CINV0、CINV4)，读出位线(BL0、BL2)的信号，作为数据(RDATAI0、RDATA1)输出。

如上所述，在设置动作和复位动作中电流方向相反，在需要大电流的复位动作中，存储单元CELL00内的N沟道型MOS晶体管MN00的栅极和源极的电位差变为电源电压，能取得大的电流。在需要比较小的电流的设置动作中，存储单元CELL02的N沟道型MOS晶体管MN02的栅极和源极的电位差变为比电源电位还小的值，能抑制在比较小的电流，容易区别设置动作和复位动作。分为从有必要缓慢转变的设置动作到复位动作时，驱动源线；在有必要迅速转变的复位动作结束时和读出动作时(包含校验读出时)，驱动位线。因此，通过对源线作用大的负载，减小位线的负载，不附加特别的电路，就能控制转变时间。

须指出的是，在本实施例中，减小存储单元的阈值电压，但是并不一定减小存储单元的阈值电压。在本实施例中，在不减小存储单元的阈值电压时，通过在设置动作和复位动作中变更流向存储单元CELL的电流的方向，也能取得上述的效果。但是，通过减小存储单元的阈值，能增大流向存储单元的电流，设置动作和复位动作的电流控制变得容易，能实现稳定的动作。

<读出时的泄漏电流的防止>

下面参照图12，说明图2中的存储块100其他实施例。如上所述，通过增大使用最小加工尺寸的MOS晶体管取得的电流，能取得复位电流。但是，如果降低阈值电压，则即使是非选择状态，MOS晶体管的泄漏电流也增大，泄漏电流在读出动作时流入位线，有时作为噪声无法忽视。另外，即使故意减小存储单元中使用的MOS晶体管的阈值电压，由于MOS晶体管的微细化，发生阈下电流等泄漏电流，有时作为噪声无法忽视。

因此图12所示的存储块110如果与图10比较，则变为字驱动器电路中包含的倒相电路INV2的接地电位端子连接在电源线VWDS上，在非选择状态下，供给比接地电位还低的负电位的结构。即在非选择状态下，对存储单元中包含的MOS晶体管的栅极供给负的电位，所以MOS晶体管的电阻值上升，泄漏电流难以流过。

下面参照图13说明动作。首先处于待机状态STANDBY，字线的电位变为比接地电位还低的直，例如-0.3V。据此，在存储单元CELL的N沟道型MOS晶体管MN的栅极和源极之间外加负电压，能减少泄漏电流。接着进行写入动作。设置动作和复位动作与图11同样，省略说明。在校验读出时，选择的字线WD保持负电位。因此，在非选择单元CELL的N沟道型MOS晶体管MN的栅极和源极之间外加负电压，能减少泄漏电流。据此，能防止非选择存储单元CELL引起的位线BL的电荷拔出，能高速进行稳定的读出。另外，读出动作也与校验读出动作同样。

接着，参照图14说明解决非选择单元CELL的泄漏电流引起的噪声问题的实施例2的存储块120。与图10的存储块的主要不同点在于：源驱动器电路SDR由与电路AND0、N沟道型MOS晶体管(MN20、MN21)、P沟道型MOS晶体管MP30构成。该信号、N沟道型MOS晶体管(MN20、MN21)和P沟道型MOS晶体管MP30的栅极连接在译码电路ADEC的数据上。在N沟道型MOS晶体管MN21的漏极上连接电源线VSL。对电源线VSL供给比接地电位高，比电源电位小的源线预充电电位(例如0.3V)。此外通过控制信号RS能控制源线SL。在本实施例中，源驱动器电路对待机状态或非选择状态的源线供给源线预充电电位。据此，非选择状态的存储单元中包含的MOS晶体管的栅极和源极之间变为负电压，能减少泄漏电流。

下面参照图15说明动作。须指出的是，在此主要说明与图11不同的点。首先处于待机状态STANDBY。接着字线的电位变为接地电位。把源线SL设定位比接地电位还高的值例如0.3V。据此，在存储单元CELL的N沟道型MOS晶体管MN的栅极和源极之间变为负电压，能减少泄漏电流。接着进行写入动作。在本实施例中，把源线预充电到0.3V，所以设置动作开始，在选择字线WD0的同时，源线SL0也变为接地电位。据此，在位线BL2和源线SL0之间产生电位差，存储元件PCM02结晶。接着SET结束信号SETEND从″L″变为″H″，源线SL0缓慢地从″L″向″H″转变。如果转变结束，则在位线BL0和源线SL0之间产生电位差，开始对存储单元CELL00的复位动作，存储元件PCM00变为非结晶。

接着说明VERIFY-READ动作。在VERIFY-READ动作开始时，首先把位线预充电到电源电位。接着，如果把字线WL0活性化到″H″，电流就从位线(BL0、BL2)向源线SL0流动。在此，非选择存储单元CELL的源线SL变为比接地电位还高的值，所以在非选择单元CELL的N沟道型MOS晶体管MN的栅极和源极之间外加负电压，能减少泄漏电流。据此，能防止非选择存储单元CELL引起的位线BL的电荷拔出，能高速进行稳定的读出。另外，读出动作也与校验读出动作同样。

如上所述，使存储单元中使用的晶体管比IO电路中使用的MOS晶体管的阈值电压还小，并且能解决在设置动作和复位动作中改变电流的方向引起的泄漏电流的问题，稳定动作成为可能。

须指出的是，在图12～图15中，使存储单元的阈值电压比IO电路中使用的MOS晶体管的阈值电压还小，但是也可以使存储单元的阈值电压不一定比IO电路中使用的MOS晶体管的阈值电压小。因为例如可以考虑到即使与用于输入输出电路IO的MOS晶体管的阈值电压相同也会发生泄漏电流的情况。但是通过减小存储单元中使用的MOS晶体管的阈值电压，能取得更大的电流，稳定的读出动作成为可能。另外，在设置动作和复位动作中变更流向存储单元的电流的方向，进行说明，但是并不局限于此。本实施例是当在存储单元中使用产生泄漏电流的MOS晶体管时，防止泄漏电流，减少读出时的噪声。

<防止读出时的信息破坏>

接着参照图16说明图2所示的存储块100其他实施例。相变元件具有根据提供的温度，电阻值变化的特性。因此，当使相变元件存储信息时，没必要改写信息，但是在读出时电流流过，所以产生热，信息有可能破坏。通过在读出时(包含校验读出时)快速把位线放电，能防止信息破坏。但是，由于附加在位线上的电容，有可能无法迅速放电。

因此在本实施例中，在读出动作时用比电源电位小，比源线的电位大的电位(例如0.6V)把位线预充电，在读出时，抑制流向存储单元的电流值，防止信息破坏。图16表示在读出时抑制流向存储单元的电流值的存储块的实施例。与图14的主要不同点如下所述。

在位线BL上连接读出预充电电路(134、135、136、137)。例如预充电电路134由P沟道型MOS晶体管MP40构成，在漏极上连接位线BL0，在栅极上连接控制信号PC2，在源极上连接电源线VBL。电源线VBL是比电源还低的电压，在读出时使用。

在位线BL上连接放电电路(138、139、140、141)，例如放电电路138由N沟道型MOS晶体管MN40，在漏极上连接位线BL0，在栅极上连接控制信号DC0，在源极上连接接地电位。放电电路用于把位于位线的电荷拔出为接地电位。在Y开关142、143、144、145中，位线和读出放大器150之间为P沟道型MOS晶体管，所以无法把位线拔出道接地电位，从而设置它。另外，通过设置放电电路，能高速拔出位线。须指出的是，在其他实施例中，为了高速拔出位线，也可以设置放电电路。

在位线BL上连接Y开关电路(142、143、144、145)。在Y开关电路(142、143、144、145)上连接写入和读出电路(150、151)。例如Y开关电路142由P沟道型MOS晶体管(MP45、MP50)构成。P沟道型MOS晶体管MP45在写入时使用，在漏极上连接位线BL0，在栅极上连接控制信号YSW0，在源极上连接写入和读出电路150。P沟道型MOS晶体管MP50在读出时使用，在漏极上连接位线BL0，在栅极上连接控制信号YSR0，在源极上连接写入和读出电路150。

写入和读出电路(150、151)的一个写入和读出电路150由写入电路(INV4、INV14)和读出电路构成。读出电路由N沟道型MOS晶体管(MN44、MN45、MN46)和P沟道型MOS晶体管(MP58、MP59)构成的读出放大电路、P沟道型MOS晶体管(MP54、MP55、MP56)构成的读出放大预充电电路、P沟道型MOS晶体管MP57构成的参考用Y开关电路和倒相电路INV5构成的输出电路构成。读出放大电路是由P沟道型MOS晶体管(MP58、MP59)、N沟道型MOS晶体管(MN44、MN45)构成的双稳态多谐振荡器、使读出放大器活性化的N沟道型MOS晶体管MN46构成的门闩型读出放大电路。在N沟道型MOS晶体管MN46的栅极上连接控制信号SA。读出预充电电路由电源线VBL、连接读出放大电路的内部节点的P沟道型MOS晶体管(MP54、MP55)和使读出放大电路的内部节点均衡的P沟道型MOS晶体管MP56构成。在P沟道型MOS晶体管(MP54、MP55、MP56)的栅极上连接控制信号PC_AMP。参考用Y开关电路即P沟道型MOS晶体管MP57的栅极连接在控制信号YS_AMP上，源极连接在参考电压VREF上。在本实施例中，在读出时使位线BL为比电源电位还小的读出电源电位0.6V，所以使用差动型的读出放大器。须指出的是，参考电压VREF可以为读出电源电位和接地电位之间的电位。例如在本实施例中，使用源电位VSL(例如0.3V)，所以通过供给VSL电位地构成，能减小电压发生电路VGEN。在写入和读出电路150中，输出读出数据RDATAI0，输入写入数据WDATAI0。通过这样构成，能在读出时使位线为比电源电位还小的电源电位，能减小流过存储元件的电流，能防止信息破坏，提高可靠性。

下面，参照图17、图18说明动作。设置动作、复位动作与图15同样。须指出的是，在本实施例中，使设置动作时的位线和源线之间的电位差比复位动作时的位线和源线之间的电位差小。在图15中，考虑到在设置动作时，如果与复位动作时的位线和源线之间的电位差相同，则电流过分流过的情形。因此，在本实施例中，在设置动作时，保持预充电电位，用比复位动作还小的电位差进行设置动作。

下面说明校验读出动作。在VERIFY-READ动作开始时，通过使控制信号PC2为″L″，把写入的存储单元CELL的连接的位线(BL0、BL2)预充电到电源线VBL电位。电源线VBL的电位例如为比电源电位低的0.6V。通过变为比电源电位低的值，能避免读出破坏。接着如果使字线WL0从″L″活性化到″H″的同时，使预充电控制信号PC2从″L″变为″H″，电流从位线(BL0、BL2)流向源线SL0。对存储单元CELL00写入高电阻的值，所以位线BL0几乎不变化。而对存储单元CELL2写入低电阻的值，所以位线BL2迅速放电。位线的信号通过控制信号YSR0传递给读出放大电路(150、151)，由控制信号SA放大，作为读出数据(RDATAI0、RDATA1)输出。在读出放大电路的参考一侧供给参考电位VREF，在位线BL0，位线的电位比VREF还高，对读出数据RDARAI0输出″L″，在位线BL2中，位线的电位比VREF还低，对读出数据RDARAI1输出″H″。如果由读出放大电路放大，就立刻把位线(BL0、BL2)放电为0V。须指出的是，读出动作与校验读出动作同样。

通过使读出时的位线和源线之间的电位差比写入时低，在读出时流向存储单元的电流减小，能防止信息破坏。

在本实施例中，表示通过降低外加在存储元件上的电压，防止读出破坏的例子，但是缩短对存储元件外加电压的时间对防止读出破坏也是有效的。此时，在字线导通后，把位线(BL0、BL2)预充电，用读出放大器把数据放大后，放电。连接在位线上的存储单元的数为128位或64位，通过减小寄生电容，以高速进行放电和预充电，使对元件外加电压的时间短到2ns以下，防止读出破坏。

(转变时间的控制)

参照图19说明图2中使用的存储块100的其他实施例。当在存储元件中使用相变元件时，如上所述，在从设置动作时向复位动作动作时的转变时、复位动作结束时和读出动作时(也包含校验读出时)，在位线或源线的转变时间中存在制约。具体而言，在从设置动作时向复位动作动作的转变时，如果源线SL0的转变过快，则元件变为非晶体，电阻值上升，所以有必要至少花费5纳秒进行转变。接着在复位动作结束时，为了使存储元件不变为非晶体，有必要通过使位线BL0从″L″迅速转变为″H″，使外加在元件上的电压急剧下降，从而急速冷却。在读出动作时，有必要通过迅速(例如数纳秒)放电，限制产生的热量，使存储元件PCM02的结晶构造不变化，防止数据破坏。即源线的转变有必要花费时间，位线的转变有必要急速进行。

因此，有必要对源线提供大的负载，对位线提供小的负载。因此，连接在一条源线上的存储单元的数比连接在一条位线上的存储单元的数还大。

下面，参照图19说明用于使连接在一条源线上的存储单元的数比连接在一条位线上的存储单元的数还大的存储块。在图19的存储块中，具有：包含字线WL、位线BL以及存储单元CELL的多个存储器阵列ARRAY；预充电电路；多个包含读出预充电电路、Y开关电路的内存条BANK；公共连接在多个内存条BANK上的全局位线。另外，全局位线GRBL包含读出全局位线GRBL和写入读出电路GWBL，分别连接在读出电路SA、写入电路WA上。Y开关设置在全局位线和各内存条的位线之间，分为读出用和写入用。在此，读出用的Y开关160、161、162、163，例如象MOS晶体管MN50、MN51那样，把源漏路线连接在接地电位和全局位线GRBL0之间，MOS晶体管MN50的栅极连接在位线BL0上，MOS晶体管MN51的栅极连接在控制线YSR0上。通过用Y开关以细致的单位分割位线，能减少连接在一条位线上的存储单元的数。另外，通过对各内存条BANK的位线设置复位结束时使用的预充电电路104、105、106、107，能高速使位线上升。因为位线的负载小，所以读出时能高速放电，防止数据破坏。读出电路SA和写入电路WA在多个内存条BANK重是公共的，所以能减小面积。

须指出的是，在本实施例中，其特征在于：通过分割位线，减少连接在位线上的存储单元的电容，使高速放电成为可能，从而能防止信息破坏。能适当删除其他结构例如减小存储单元的阈值电压、变更设置时、复位时的电流方向。

<字驱动器电路、源驱动器电路的布局>

下面参照图20～图22说明字驱动器电路WDR和源驱动器电路SDR的布局。图20是表示字驱动器电路WDR和源驱动器电路SDR的布局的第一例。字驱动器电路WDR和源驱动器电路SDR沿着包含字线WL、位线BL、存储单元CELL的存储器阵列ARRAY的1边配置。通过这样配置，布局变为简单，容易变更尺寸。须指出的是，在图中，只即在一个存储器阵列ARRAY，但是可以由位于字驱动器电路WDR和源驱动器电路SDR的两侧的存储器阵列ARRAY共享字驱动器电路WDR和源驱动器电路SDR。通过共享，能增加连接在一条源线上的存储单元述，从设置转变到复位时缓慢地转变，能防止误写入。

图21是表示字驱动器电路WDR和源驱动器电路SDR的布局的第二例。在图21中，对字驱动器电路WDR，沿着包含字线WL、位线BL、存储单元CELL的存储器阵列ARRAY的1边配置字驱动器电路WDR，沿着相对的另一边配置源驱动器电路SDR。通过这样把字驱动器电路WDR、源驱动器电路SDR排列为2列，就能减小面积。

图22是表示字驱动器电路WDR和源驱动器电路SDR的布局的第三例。在图22中，字驱动器电路WDR和源驱动器电路SDR为一组，配置在包含字线WL、位线BL、存储单元CELL的存储器阵列的两侧。通过这样把字驱动器电路WDR、源驱动器电路SDR排列为2列，能减小面积。另外，通过与位于字驱动器电路WDR、源驱动器电路SDR的两侧的存储器阵列ARRAY共享，能进一步减小面积，并且能增加连接在一条源线上的存储单元述，在从设置时向复位时转变时缓慢地转变，能防止误写入。须指出的是，本布局能与其它实施例组合。

<基于内存的缓存>

下面参照图23说明实施例1中说明的系统LSI(10)的其它实施例即系统LSI(20)。在硅衬底上，除了实施例1所示的系统LSI10，还形成1次高速缓存器或基芯片RAM使用的存储器SRAM。存储块100的细节能应用已经说明的各实施例。当中央处理单元CPU的工作频率，存储块100的工作频率慢时，存储器SRAM作为缓存器使用。通过这样作为缓存器使用，能吸收工作频率的不同，能高速使中央处理单元CPU工作。例如当在存储块100中存储中央处理单元应该处理的程序时，通过一个存储器访问对存储器SRAM转送2个命令，能吸收工作频率的不同。

下面，参照图24说明动作。首先处于待机状态STANDBY。在第一周期WRITE中写入数据。地址ADD、写入允许信号WE从中央处理单元CPU提供给门闩电路(FF0、FF1、FF2)，写入数据WDATA从存储器SRAM提供给门闩电路(FF0、FF1、FF2)，如果存储器专用时钟CK_MEM从“L”变为“H”，则地址ADD被取入存储块100中，写入数据WDATA、写入允许信号WE被取入存储器控制器MEM_CNT中。被取入存储器控制器MEM_CNT。存储器控制器MEM_CNT生成写入数据WDATAI和控制信号CNT，发送给存储块100，从而开始存储块100中的写入动作。首先进行设置动作，通过定时器电路TIMER_SET计测SET时间。如果经过所需的时间，就把设置动作结束信号SETEND发送给存储块100，从而在存储块100中结束设置动作，开始复位动作。同时开始由定时器电路TIMER_RESET开始RESET时间的计测，如果经过所需的时间，就把复位动作结束信号RESETEND发送给存储块100，从而结束存储块100中的复位动作。然后，按照必要，为了确认是否正确进行写入，进行校验动作。在校验动作中，从存储块100读出写入的数据，用比较电路CMP比较读出的数据RDATAI和写入数据WDATAI，当一致时，WCH从“L”变为“H”，确认正确地写入。如果不一致时，再度进行写入。如果正确进行写入，就把写入结束信号WEND发送给中央处理单元CPU。

在第二周期READ中读出数据。地址ADD和读出允许信号RE从中央处理单元CPU提供给门闩电路(FF0、FF3)，如果存储器专用时钟CK_MEM从“L”变为“H”，则地址ADD取入存储块100中，读出允许信号RE取入到存储器控制器MEM_CNT中。存储器控制器MEM_CNT生成控制信号CNT，发送给存储块100，从而开始存储块100的读出动作。读出的数据RDATAI经由存储器控制器MEM_CNT发送给存储器SRAM，读出动作结束。

<使用薄膜MOS的高压下的写入>

MOS晶体管中，氧化膜越薄，就越能缩短栅极长度，能减小面积。因此，为了减小存储单元尺寸，希望单元晶体管使用薄的氧化膜。在此，薄的氧化膜例如是3nm的厚度，从栅极耐压的观点能外加的电压为1.2V左右。但是，在元件的写入中有时需要比这高的电压例如2.4V左右。在本实施例中，参照图25说明使用薄膜的MOS晶体管，使用高电压进行写入的情形。与图16的不同点如下所述。

在本实施例200中，采用不进行列选择，对全部列同时写入、读出数据的结构。此外读出放大电路AMP为单纯的形式。

构成Y开关电路(142、143、144、145)的写入用Y开关HMP是使用比存储单元的晶体管还厚的氧化膜的MOS晶体管，例如氧化膜使用8nm，能外加电压达到2.4V左右。使用厚的氧化膜的MOS晶体管可以是与图7所示的输入输出电路IO中使用的MOS晶体管相同的氧化膜厚。写入用的Y开关HMP的控制信号YSW在选择时为接地电位，在非选择时控制在2.4V。

另外，为了输出0V或2.4V，使用具有厚的氧化膜的MOS晶体管构成写入电路HBUF。使用薄氧化膜构成其他晶体管。

字驱动器电路(115、116)与图16局部不同。例如字驱动器电路115由驱动字线WL0的倒相电路INV0、控制源线的倒相电路INV20、N沟道型MOS晶体管(MN20、MN21)、P沟道型MOS晶体管MP30构成。电源线VSL在本实施例中是0.8V，通过N沟道型MOS晶体管MN21提供给源线。字驱动器电路(115、116)由译码器ADEC的输出和控制信号(RDB、RD)控制。

下面参照图26说明动作。在本实施例的写入中，把单元(CELL00、CELL01)的存储元件(PCM00、PCM01)复位(定义为写入“0”)，把单元(CELL02、CELL03)的存储元件(PCM02、PCM03)设置(定义为写入“1”)。在STANDBY状态下，把位线BL0、源线SL、字线WL都控制为0V。在设置动作中，选择全部字线WL，变为1.2V。此外控制信号PC0从″H″变为″L″，从而全部位线BL也预充电到1.2V。选择源线SL，只使源线SL0为0V，在其他非选择的源线(SL1、、、)在外加1.2V。结果在连接在字线WL0上的全部存储单元(CELL00、CELL01、CELL02、CELL03)中，单元晶体管(MN00、MN01、MN02、MN03)导通，位线BL的电位变为1.2V，源线SL变为0V，电流流向存储元件(PCM00、PCM01、PCM02、PCM03)，结晶，低电阻化。

如果变为所需的时间，就开始复位动作。在复位动作中，通过Y开关电路(142、143)，从写入电路使连接不进行复位动作的单元(CELL00、CELL01)的位线(BL0、BL1)变为2.4V。单元(CELL00、CELL01)的晶体管(MN00、MN01)导通，位线的电位为2.4V，源线SL0保持0V，存储元件(PCM00、PCM01)变为熔化状态。而即使开始复位动作，进行设置的存储元件(PCM02、PCM03)也继续设置动作。

如果经过所需的时间，就开始复位的结束。使字线WL变为0V，使位线BL和源线变为0.8V，写入动作结束。存储元件(PCM00、PCM01)从熔化状态冷却，变为非晶体，变为高电阻。

在本方式中，存储单元的晶体管的栅源间电压和栅漏间电压变为耐压以下的电源电压1.2V。因此，即使用薄膜的晶体管形成存储元件，在存储元件上也能外加最大2.4V的电压。

接着说明检查是否正确进行写入动作的VERIFY-READ动作和READ动作。哪个动作都相同，所以说明VERIFY-READ。首先，使字线WL0从″L″活性化到″H″。然后，使预充电控制信号PC0从″H″变为″L″，把位线BL预充电到1.2V，刚变为1.2V，使预充电控制信号PC0变为不活性，电流从位线(BL0、BL2)向源线SL0流动。对存储单元(CELL00、CELL01)写入高电阻的值，所以位线(BL0、BL1)几乎不变化，为1.2V。而对存储单元(CELL02、CELL03)写入低电阻的值，所以位线(BL2、BL3)放电，下降到大约0.8V附近。位线的电位确定后，通过读出放大电路AMP把数据放大，作为读出数据RDATAI输出。

然后，使控制信号PC1从″H″变为″L″，使数据线回到电源线VBL的值0.8V，缓慢地使字线向0V转变。在本方式中，可以判别字线是1.2V还是0.8V，用通常的读出电路也能充分进行读出。

<防止读出干扰>

当在存储元件中使用相变元件时，在读出时电流流过，所以元件发热，当连续进行同一元件的读出时，把复位状态的元件设置的读出干扰成为问题。为了把设置状态的元件复位，需要相当的能量，几乎不会成为问题。

本实施例是用于防止读出干扰的电路结构，参照图27说明。与图19的主要不同点如下所述。

在图27的存储块中，各内存条BANK包含：存储器阵列ARRAY、译码电路ADEC、字驱动器电路115、控制电路CNTL、预充电电路(134、135、136、137)、放电电路(138、139、140、141)、读出用Y开关电路(142、143、144、145)、读出电路(150、151)、驱动读出全局位线GRBL的N沟道型MOS晶体管(MN100、MN101)、写入用Y开关电路(164、165、166、167)。

读出全局位线GRBL与全局读出电路GSA和各内存条BANK的N沟道型MOS晶体管(MN100、MN101)连接。写入全局位线GWBL与全局写入电路GWA和各内存条BANK的写入用Y开关电路(164、165、166、167)连接。

读出用Y开关电路(142、143、144、145)由P沟道型MOS晶体管MP构成，有选择地连接位线BL和读出电路(150、151)。

读出电路(150、151)是与图5所示的读出电路(150、151)形同的结构。读出电路(150、151)的输出连接在N沟道型MOS晶体管(MN100、MN101)的栅极上。

接着参照图28说明动作。在本实施例中，源线SL连接在接地电位上。在设置动作中，选择字线WL0，位线BL2通过Y开关电路166由全局写入电路GWA_1控制为0.6V，设置存储单元CELL02的存储元件PCM02。在复位动作中，选择字线WL0，位线BL0通过Y开关电路164由全局写入电路GWA_0控制为1.2V，把存储单元CELL00的存储元件PCM00复位。

接着说明校验读出动作。把字线WL0从″L″选择为″H″后，使预充电控制信号PC0从″H″变为″L″，把位线(BL0、BL2)从0V预充电到电源线VBL电位0.4V。预充电后，使控制信号PC0从″L″变为″H″，使预充电不活性，使位线为浮动状态。然后电流从位线BL流向源线SL0，位线BL的电位变化。对存储单元CELL00写入高电阻的值，所以位线BL0几乎不变化。而对存储单元CELL02写入低电阻的值，所以位线BL2放电。位线BL的变化由Y开关电路(142、144)分别传递给读出电路(150、151)，由控制信号YS_AMP放大、保持。该数据由N沟道型MOS晶体管(MN100、MN101)读出，传递给全局位线GRBL，由全局读出电路GSA放大，作为读出数据(RDATAI0、RDATA1)输出。读出的数据由电路(150、151)保持的同时，使控制信号YSR0从″L″变为″H″，切断位线BL和读出电路(150、151)的连接，使控制信号DC0从″L″变为″H″，使位线BL放电，变为0V。然后使字线从″H″变为″L″，校验读出动作结束。须指出的是，读出动作与校验读出动作是同样的。

在本方式中，按照使字线WL导通后，把位线BL预充电，读出数据后使位线BL放电，使字线WL断开这样的顺序进行动作(工作)。一般字线WL的负载大，所以在转变中花费时间。而位线BL一般负载电容小，所以能高速转变。因此通过采用把字线WL导通后，把位线BL预充电，而且，在使位线BL放电后，把字线WL断开的顺序，能使对存储元件外加电压的时间为最小。象本方式那样把位线分割为内存条BANK，阶层化，能进一步减小位线BL的负载电容，能高速转变。另外，把位线BL阶层化，在各内存条BANK中设置读出电路，从而能高速进行读出动作自身，所以能进一步缩短对元件外加电压的时间。

通过这样缩短对元件外加电压的时间，能抑制存储元件中的发热，能防止存储元件的干扰。另外，在写入中，没必要这样缩短对元件外加电压的时间，所以没必要在各内存条BANK中设置写入电路，只全局地设置写入电路就可以了。因此，能防止面积增加。

<使用薄膜MOS晶体管的高压下的写入2>

使用薄膜MOS，如果是限制的时间，就能对MOS外加耐压以上的电压。在本实施例中，参照图30说明使用该特性，使用薄膜MOS晶体管，以高电压进行写入的情形。与图25的不同点如下所述。

本实施例210中，不进行控制，把源线SL连接在接地电位上。另外，预充电电路只预充电到读出用的电位Vrd，删除预充电到电源电位的电路。在位线上连接1024个存储单元。本实施例中使用的薄膜MOS的氧化膜厚度为4nm，总能外加的电压为1.5V。

参照图31说明动作。在本实施例的写入中，把单元(CELL00、CELL01)的存储元件(PCM00、PCM01)复位(定义为写入“0”)，把单元(CELL02、CELL03)的存储元件(PCM02、PCM03)设置(定义为写入“1”)。在STANDBY状态下，把位线BL、源线SL、字线WL都控制为0V。在设置动作中，选择字线WL0，变为1.5V。另外，位线(BL2、BL3)通过Y开关电路(144、145)由写入电路(HUBF2、HBUF3)设定为设置电压1.2V。结果在连接在字线WL0上的存储单元(CELL02、CELL03)中，单元晶体管(MN02、MN03)导通，位线BL的电位变为1.2V，源线SL变为0V，电流流向存储元件(PCM02、PCM03)，结晶，低电阻化。

如果变为所需的时间，位线(BL2、BL3)就变为0V，设置结束。然后开始复位动作。在复位动作中，把连接想进行复位动作的单元(CELL00、CELL01)的位线(BL0、BL1)通过Y开关电路(142、143)由写入电路(HUBF0、HBUF1)变为2.0V。单元(CELL00、CELL01)的晶体管(MN00、MN01)导通，位线的电位为2.0V，源线SL0保持0V，电流流向存储元件(PCM00、PCM01)，变为熔化状态。

如果经过所需的时间，字线WL0和位线(BL0、BL1)就分别转变为0V，复位动作结束。存储元件(PCM00、PCM01)从熔化状态冷却，变为非晶体，变为高电阻。

通常作为基芯片ROM使用时要求的改写次数为100万次左右，当复位时间为100ns时，一个单元进行写入的合计时间为0.1s。另外，当用同一位线对不进行写入的单元的晶体管MN的栅漏电极间也同样外加耐压以上的2V电压。在本实施例中，在位线BL上连接1024个存储单元，所以当对全部单元进行100万次的写入时，在MOS晶体管的栅源间外加2V的电压越100s。在本实施例的薄膜MOS晶体管上能外加到1.5V，但是如果是100s以下，即使外加到2V，在可靠性上没有问题。如上所述，使用薄膜MOS，用耐压以上的电压能进行元件的改写。

在写入后，元件冷却，在电阻值下降之前，无法正常进行读出，所以稍候片刻，进行检查是否正确进行写入动作的校验或通常的读出READ。首先使字线WL0从″L″活性化为″H″。然后，使预充电控制信号PC从″H″变为″L″，使位线BL预充电到0.3V，刚一变为0.3V，就使预充电控制信号PC不活性，电流从位线(BL0、BL1、BL2、BL3)流向源线SL0。对存储单元(CELL00、CELL01)写入高电阻的值，所以位线(BL0、BL1)几乎不变化，为0.3V。而对存储单元(CELL02、CELL03)写入低电阻的值，所以位线(BL2、BL3)放电，下降到大约0V附近。位线的电位确定后，通过读出放大电路AMP把数据放大，作为读出数据RDATAI输出。

然后，使控制信号DC从″L″变为″H″，使数据线回到0V，使字线转变为0V，读出结束。

Claims (27)

1.一种半导体器件，其特征在于：

具有存储块和输入输出电路；

所述存储块具有：

包含在第一方向延伸的多条字线和与所述多条字线交叉的在第二方向延伸的多条位线、在所述第一方向延伸的多条源线、以及配置在所述多条字线和所述多条位线的交点上的多个存储单元的存储器阵列；

分别连接在所述多条字线上的多个字驱动器电路；和

分别连接在所述多条源线上的多个源驱动器电路；

所述多个存储单元分别具有：MOS晶体管、存储元件、连接在所述多条字线中对应的1条上的第一节点、连接在所述多条位线中对应的1条上的第二节点、连接在所述多条源线中对应的1条上的第三节点；

所述第一节点连接在所述MOS晶体管的栅极上，在所述第二节点和所述第三节点之间连接所述MOS晶体管的源漏路线和存储元件；

所述存储元件的电阻值根据所提供的电流值的不同而变化；

所述半导体器件在对所述存储元件写入第一信息时和写入第二信息时，改变流动在所述第二节点和所述第三节点之间的电流的方向。

2.根据权利要求1所述的半导体器件，其特征在于：

所述存储器阵列形成在由4边包围的区域内；

所述多个字驱动器电路和所述多个源驱动器电路沿着由所述4边包围的区域的1边交替配置。

3.根据权利要求1所述的半导体器件，其特征在于：

所述存储器阵列形成在由4边包围的区域内；

所述多个字驱动器电路沿着由所述4边包围的区域的第1边配置；

所述多个源驱动器电路沿着与由所述4边包围的区域的第1边相对的其他第2边配置。

4.根据权利要求1所述的半导体器件，其特征在于：

所述存储器阵列形成在由4边包围的区域内；

所述多个字驱动器电路沿着由所述4边包围的区域的第1边和与所述第1边相对的第2边交替配置；

所述多个源驱动器电路沿着由所述4边包围的区域的第1边和与所述第1边相对的第2边交替配置。

5.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件在对所述存储元件写入所述第一信息时和写入所述第二信息时，改变所述第二节点与所述第三节点之间的电压。

6.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件在从所述多个存储单元中的第一存储单元读出信息时，使所述第一存储单元的所述第二节点与所述第三节点之间的电压比不作为读出对象的存储单元的所述第二节点和所述第三节点之间的电压大。

7.根据权利要求6所述的半导体器件，其特征在于：

所述多个源驱动器电路把所述多条源线预充电到第一电位；

从所述第一存储单元读出信息时，所述多个源驱动器电路中的连接在所述第一存储单元上的第一源线所对应的源驱动器电路把所述第一源线设定为比所述第一电位小的第二电位。

8.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件对所述多个存储单元中对应的存储单元写入第一信息后，对所述多个存储单元中对应的存储单元写入第二信息。

9.根据权利要求1所述的半导体器件，其特征在于：

所述存储元件是相变元件。

10.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件还包含中央处理单元；

所述中央处理单元根据存储在所述存储块中的程序工作。

11.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件在从所述多个存储单元中成为读出对象的存储单元中读出信息时，在选择所述多条字线后，把所述多条位线预充电。

12.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件在从所述多个存储单元中成为读出对象的存储单元中读出信息的读出动作结束时，在把所述多条位线放电后，使所述多条字线成为非选择。

13.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件在从所述多个存储单元中成为读出对象的存储单元中读出信息时，使所述多条源线具有比接地电位高的电压。

14.根据权利要求1所述的半导体器件，其特征在于：

所述半导体器件在对所述多个存储单元进行信息的写入时，具有：对所述多个存储单元全体写入第一信息的第一期间；和并列进行对所述多个存储单元中给定的存储单元写入所述第一信息和对所述多个存储单元中给定的存储单元写入与所述第一信息不同的第二信息的第二期间。

15.一种半导体器件，其特征在于：

具有存储块和输入输出电路；

所述存储块具有：包含多条字线、与所述多条字线交叉的多条位线和设置在所述多条字线和所述多条位线的交点上的多个存储单元的存储器阵列；

所述多个存储单元具有MOS晶体管、存储元件、连接在所述多条字线中对应的1条和所述MOS晶体管的栅极上的第一节点、在其间连接所述MOS晶体管的源漏路线和所述存储元件的第二和第三节点，所述存储元件连接在所述第三节点上；

所述半导体器件在对所述存储元件写入第一信息时，使电流从所述第二节点流向所述第三节点，当对所述存储元件写入第二信息时，使电流从所述第三节点流向所述第二节点；

所述半导体器件在对所述存储元件写入第一信息时和写入第二信息时，改变流动在所述第二节点和所述第三节点之间的电流的方向。

16.根据权利要求15所述的半导体器件，其特征在于：

所述存储器阵列还具有与所述多条位线交叉的多条源线；

所述第二节点连接在所述多条位线中对应的1条上；

所述第三节点连接在所述多条源线中对应的1条上；

所述半导体器件还具有与所述多条源线分别对应设置的多个源驱动器电路。

17.根据权利要求16所述的半导体器件，其特征在于：

所述多个源驱动器电路分别具有向对应的所述多条源线供给第一电位的预充电电路；

所述多个源驱动器电路中连接在成为读出对象的存储单元上的源驱动器在进行读出时，以比所述第一电位小的第二电位驱动源线。

18.根据权利要求16所述的半导体器件，其特征在于：

所述半导体器件在对所述多个存储单元中的任意一个写入所述第一信息时，使多条位线中成为写入对象的位线的电位变化，在结束写入时，使所述多条源线中连接在成为写入对象的存储单元上的源线的电位变化。

19.根据权利要求18所述的半导体器件，其特征在于：

所述半导体器件在对所述多个存储单元中的任意一个写入所述第一信息后，当写入所述第二信息时，使所述多条位线中成为写入所述第二信息的对象的存储单元上连接的位线以外的位线的电位变化，在结束写入时，使成为所述第二信息的写入对象的存储单元上连接的位线的电位变化。

20.一种半导体器件，其特征在于，具有：

包含多条字线和与所述多条字线交叉的多条位线、配置在所述多条字线和所述多条位线的交点上的多个存储单元的存储器阵列；

与所述多条位线对应设置的多个读出预充电电路；和

与所述多条位线对应设置的多个写入电路；

所述多个存储单元分别具有：MOS晶体管、其电阻值根据所提供的电流值的不同而变化的存储元件、连接在所述多条字线中对应的1条和所述MOS晶体管的栅极上的第一节点、以及在其间连接所述MOS晶体管的源漏路线和所述存储元件的第二和第三节点；

所述多条位线中成为写入对象的存储单元上连接的位线由所述写入电路提供第一电位；

所述多条位线中成为读出对象的存储单元上连接的位线由所述读出预充电电路提供比所述第一电位小的第二电位；

所述半导体器件在对所述存储元件写入第一信息时和写入第二信息时，改变流动在所述第二节点和所述第三节点之间的电流的方向。

21.根据权利要求20所述的半导体器件，其特征在于：

所述多条位线分别连接在放大电路上；

所述放大电路在进行读出动作时，比较所述多条位线中出现的电位和参照电位来进行放大。

22.根据权利要求21所述的半导体器件，其特征在于：

所述存储元件是相变元件。

23.一种半导体器件，其特征在于，具有：

包含多条字线和与所述多条字线交叉的多条位线、多条源线、以及配置在所述多条字线和所述多条位线的交点上的多个存储单元的存储器阵列；

所述多个存储单元分别具有MOS晶体管、存储元件、连接在所述多条字线中对应的1条和所述MOS晶体管的栅极上的第一节点、在其间连接所述MOS晶体管的源漏路线和所述存储元件的第二和第三节点；

所述存储元件的电阻值根据所提供的电流值不同而变化；

所述多条字线连接在所述多个存储单元中对应的存储单元的第一节点上；

所述多条位线连接在所述多个存储单元中对应的存储单元的第二节点上；

所述多条源线连接在所述多个存储单元中对应的存储单元的第三节点上；

分别连接在所述多条源线上的存储单元的数量比分别连接在所述多条位线上的存储单元的数量多；

所述半导体器件在对所述存储元件写入第一信息时和写入第二信息时，改变流动在所述第二节点和所述第三节点之间的电流的方向。

24.一种半导体器件，其特征在于，具有：

多条主位线；

多条源线；

包含多条第一字线和与所述多条第一字线交叉的多条第一位线、配置在所述多条第一字线和所述多条第一位线的交点上的多个第一存储单元的第一存储器阵列；

包含多条第二字线和与所述多条第二字线交叉的多条第二位线、配置在所述多条第二字线和所述多条第二位线的交点上的多个第二存储单元的第二存储器阵列；

连接所述多条主位线和对应的所述多条第一位线的第一选择电路；

连接所述多条主位线和对应的所述多条第二位线的第二选择电路；

与所述多条第一位线分别对应设置的多个第一预充电电路；

与所述多条第二位线分别对应设置的多个第二预充电电路；

与所述多条第一位线分别对应设置的多个第一放大电路；

与所述多条第二位线分别对应设置的多个第二放大电路；和

连接在所述多条主位线上的写入电路；

所述多个存储单元分别具有MOS晶体管、存储元件、连接在所述多条字线中对应的1条上的第一节点、连接在所述多条位线中对应的一条上的第二节点、以及连接在所述多条源线中对应的一条上的第三节点；

所述半导体器件在对所述存储元件写入第一信息时和写入第二信息时，改变流动在所述第二节点和所述第三节点之间的电流的方向。

25.根据权利要求24所述的半导体器件，其特征在于，还具有：

与所述多条第一位线分别对应设置的多个第一放电电路；和

与所述多条第二位线分别对应设置的多个第二放电电路。

26.根据权利要求24所述的半导体器件，其特征在于：

所述半导体器件在从所述多个存储单元中成为读出对象的存储单元中读出信息时，在选择所述多条字线后，把所述多条位线预充电。

27.根据权利要求24所述的半导体器件，其特征在于：

所述半导体器件在从所述多个存储单元中成为读出对象的存储单元中读出信息的读出动作结束时，在把所述多条位线放电后，使所述多条字线为非选择。

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