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JP2001015704A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001015704A
JP2001015704A JP18290299A JP18290299A JP2001015704A JP 2001015704 A JP2001015704 A JP 2001015704A JP 18290299 A JP18290299 A JP 18290299A JP 18290299 A JP18290299 A JP 18290299A JP 2001015704 A JP2001015704 A JP 2001015704A
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memory cell
threshold
oxide film
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孝一郎 石橋
Kenichi Osada
健一 長田
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】集積回路内では、それぞれの回路の事情により
最適なゲート長とゲート酸化膜厚としきい値電圧がある
ことになる。これらの回路を同一基板上に集積する半導
体集積回路では、それぞれの回路の最適な値にするため
に製造工程が複雑化し、結果として歩留まりの低下、製
造日数の増加に伴い製造コストの上昇をもたらす。 【解決手段】論理回路には高低２種類のしきい値のトラ
ンジスタを用い、メモリセルには高しきい値電圧と同じ
しきい値電圧のトランジスタにより構成し、入出力回路
は上記の高しきい値電圧と同じチャネルの不純物濃度で
ゲート酸化膜厚を厚くしたトランジスタを用いて構成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳを用いる半
導体集積回路に係り、特に、論理回路とメモリとが同一
基板上に形成される半導体集積回路を、製造工程を複雑
にすることなく実現するのに好適なものある。
【０００２】
【従来の技術】論理回路の高速化に関する従来技術とし
て、特開平１０−６５５１７号に開示されているものが
ある。本従来技術では、動作速度を決定する信号経路、
いわゆるクリティカルパスに低しきい値電圧のトランジ
スタを用いて動作速度を向上させる一方、その他の信号
経路については中しきい値電圧と高しきい値電圧のトラ
ンジスタとを用いて、リーク電流の低減をおこなってい
た。
【０００３】
【発明が解決しようとする課題】ＣＭＯＳを用いた集積
回路の高性能化は、それを構成するＮＭＯＳとＰＭＯＳ
トランジスタのゲート長の微細化とゲート酸化膜厚の薄
膜化とによるトランジスタの高性能化と高集積化により
実現されてきた。それに伴って、これらの微細化、薄膜
化により電界強度が増加しないように電源電圧も減少さ
せられてきている。たとえば、産業界で標準的な例とし
て、ゲート長０．３５μｍの世代においては電源電圧は
３．３Ｖであるのに対して、ゲート長０．２５μｍの世
代では、電源電圧は２．５Ｖとされている。
【０００４】今後の微細化に伴いさらなる電源電圧の低
下が予想されるため、しきい値電圧も下げなければ集積
回路の動作速度は著しく劣化する。しかし、しきい値電
圧を下げるとサブスレッショルド電流が大きくなり、リ
ーク電流が増加する。そこで、上記従来技術において
は、論理回路のしきい値電圧を３種類設け、特に動作速
度を決定する信号経路の回路のトランジスタのしきい値
を下げるという手法を採用している。しかし、この従来
技術はしきい値を３種類作るために製造方法が複雑にな
っている。
【０００５】一方、近年の集積回路は大規模化の傾向に
あり、１チップの中に、論理回路のみならず、かなり大
規模なメモリ、及び入出力インタフェース、ＰＬＬ、ク
ロック等の回路が搭載されるようになっている。
【０００６】しかしながら、このような回路はそれぞれ
異なった特性を有し、それに応じて要求されるトランジ
スタの特性も異なる。例えば、論理回路と一緒に用いら
れる６つのトランジスタから構成されるＳＲＡＭのメモ
リセルは、電気的な安定を図るために、そのしきい値は
ある電圧以下には下げることができない。また、１つの
キャパシタと１つのトランジスタから構成されるＤＲＡ
Ｍのメモリセルは、しきい値を下げることによって、キ
ャパシタに蓄積された電荷がトランジスタのリークによ
り放電してしまうので、やはりある電圧以下にはしきい
値を下げることはできない。入出力の電圧は規格で定め
られており、内部の動作電圧よりも高いため、その間に
挿入された入出力インタフェース回路は、高い耐圧でも
耐えられるようなチャネル長とゲート酸化膜が要求され
る。
【０００７】このように、集積回路内ではそれぞれの回
路の特性によって最適なゲート長、ゲート酸化膜としき
い値電圧とが存在する。これらの回路を同一基板上に集
積する半導体集積回路では、それぞれの回路特性にあわ
せて製作しようとすると、製造工程が複雑化し、結果と
して歩留まりの低下、製造日数の増加に伴い製造コスト
の上昇をもたらすおそれがある。
【０００８】本発明は、上記のように論理回路の電源電
圧が低下し、さらに多種類の回路が同一基板上に存在す
るような半導体集積回路であっても、製造工程を複雑化
することなく低コストで製造することが可能な半導体集
積回路手段を提供する。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本願では半導体集積回路において論理回路と、メモリ
セルを集積したメモリセルアレーを具備し、上記論理回
路は第１しきい値電圧を持つＮＭＯＳトランジスタと第
３しきい値電圧を持つＰＭＯＳトランジスタよりなる第
１論理ゲートと、第２しきい値電圧を持つＮＭＯＳトラ
ンジスタと第４しきい値電圧を持つＰＭＯＳトランジス
タよりなる第２論理ゲートにより形成され、上記メモリ
セルアレーは２つの負荷ＭＯＳトランジスタと２つの駆
動ＭＯＳトランジスタと、２つの転送ＭＯＳトランジス
タからなるスタティック型のメモリセルを集積したメモ
リセルアレーであり、上記２つの負荷ＭＯＳトランジス
タは上記第４しきい値電圧を有するＰＭＯＳトランジス
タにより形成され、上記２つの駆動ＭＯＳトランジスタ
は上記第２しきい値電圧を有するＮＭＯＳトランジスタ
により形成され、上記第１しきい値電圧は上記第２しき
い値電圧より小さく、上記第３しきい値電圧の絶対値は
上記第４しきい値電圧の絶対値より小さくなるように論
理回路、SRAMのメモリセルを設計する。
【００１０】つまり本発明においては論理回路には高低
２種類のしきい値のトランジスタを用い、ＳＲＡＭのメ
モリセルの少なくとも駆動ＭＯＳトランジスタはそのう
ち高いしきい値と同じしきい値のトランジスタにより構
成し、ＤＲＡＭのメモリセルの転送ＭＯＳトランジスタ
は、上記の高いしきい値と同じチャネルの不純物量でゲ
ート酸化膜厚を厚くしたトランジスタを用い、入出力回
路は上記の高いしきい値と同じチャネルの不純物濃度又
は低いしきい値と同じチャネルの不純物濃度でゲート酸
化膜厚を厚くしたトランジスタを用いて構成する。以上
の手段により、それぞれの回路に最適なトランジスタを
工程を増加することなく製作できる。
【００１１】なお、本願でいう論理回路とはメモリセル
アレーを除く、論理ゲートが組み合わせて構成された回
路領域を指し、レジスタファイル、演算部を含むデータ
パスや制御ロジック等により構成される。高（低）しき
い値は、ＰＭＯＳトランジスタにおいてはしきい値の絶
対値が高い（低）しきい値のことをさす。PMOSトランジ
スタとNMOSトランジスタでは一般にしきい値が異なるた
め、先程高低２種類というのは各チャネル型で高低２種
を指す。
【００１２】
【発明の実施の形態】図１に第一の実施の形態の模式図
を示す。論理回路領域２とＳＲＡＭ領域３とが同一の半
導体集積回路１に集積されている。特に、図に示される
ように論理回路領域２のゲートを構成するトランジスタ
には高しきい値のものと低しきい値のものが含まれてい
る。
【００１３】論理回路領域２において、論理ゲートを構
成するトランジスタのしきい値の選択はそのゲートに要
求される動作速度に応じて選択すればよい。低しきい値
のトランジスタによるゲートを用いた部分は動作速度を
高速化する効果がある。動作速度があまり要求されない
回路部分に対しては、高しきい値のトランジスタによる
ゲートを用いることでリーク電流を低減することができ
る。具体的には、論理回路のクリティカルパス上のトラ
ンジスタは高速化のために低しきい値のトランジスタを
用い、クリティカルパス上にないトランジスタはリーク
電流低減のために高しきい値のトランジスタを用いる。
例えば、分流パスでは分流前のトランジスタ、合流パス
では合流後のトランジスタを低しきい値トランジスタと
する。また、ブロック毎に動作電位点と論理ゲートとの
間に論理ゲートを構成するトランジスタのソース・ドレ
イン経路の電流を制御する電流制御スイッチがあるとき
は、そのスイッチを構成するトランジスタを高しきい値
トランジスタに、制御対象となる論理ゲートを構成する
トランジスタを低しきい値トランジスタとする。このよ
うな論理回路における高・低しきい値の使い分け方につ
いては特願平9-359277号に既に記載されている。
【００１４】これに対して、ＳＲＡＭ領域３内のＳＲＡ
Ｍセルを構成するトランジスタには、ＳＲＡＭセルの安
定性を確保するために高しきい値のトランジスタを用い
ることが望ましい。ＳＲＡＭメモリセルのトランジスタ
のしきい値とその電気的安定性との関係を説明するた
め、ＳＲＡＭのセルノイズマージンの電源電圧依存性を
図２に示す。パラメータとして、メモリセル内の駆動ト
ランジスタ（図４におけるトランジスタ４８，４９）の
しきい値電圧Ｖthを用いた。このセルノイズマージンが
０Ｖより低くなるとメモリセルはＳＲＡＭとしては動作
しない。このようにセルノイズマージンは、電源電圧が
低下すると低下傾向にあり、また同じ電源電圧であれば
駆動トランジスタのしきい値電圧Ｖthが低い方が低くな
る。製造工程による程度の差はあれ、トランジスタのし
きい値は均一仕上がるわけでなく、分布が必ず発生す
る。したがって、電源電圧が低い集積回路において高速
性を追求するため、ＳＲＡＭメモリセルの駆動トランジ
スタのしきい値を低く設計・製造すると、ノイズマージ
ンがなくなり誤動作してしまうメモリセルが発生するお
それが高まる。
【００１５】図１に示したような４つのＮＭＯＳトラン
ジスタと２つのＰＭＯＳトランジスタからなるＳＲＡＭ
のメモリセルは、論理回路と同じ製造工程で製作できる
こともあって、論理回路と同じ基板上に集積されるメモ
リとしてよく用いられている。しかしながら、動作速度
を確保するため低しきい値化する論理回路のトランジス
タをそのままＳＲＡＭのメモリセルのトランジスタとし
て製造すると、ＳＲＡＭは電気的に安定な動作をしなく
なるおそれがある。さらに、トランジスタのしきい値は
製造工程中にばらつきを生じることがよく知られている
ため、平均的に電気的安定性を維持できるメモリセルの
しきい値として設計・製作したとしても、ばらつきによ
りある一定の確率で小さいしきい値のトランジスタが発
生するため、メモリセルの電気的安定がとりにくくな
る。
【００１６】そこで、ＳＲＡＭセル内のトランジスタ
を、論理回路領域２の高しきい値トランジスタと同じ構
成(ゲート長、ゲート幅、ゲート酸化膜厚、チャネルの
不純物量が同じ)を持つトランジスタで構成する。その
際には当然、SRAM内のメモリセルのNMOSで構成される駆
動MOS、転送MOSは論理回路のNMOSの高しきい値のトラン
ジスタと同じトランジスタで、メモリセルのPMOSで構成
される負荷MOSは論理回路のPMOSの高しきい値のトラン
ジスタと同じトランジスタで構成する。これにより、Ｓ
ＲＡＭセル内のトランジスタを論理回路のトランジスタ
とは同じプロセスで製作でき、高速かつ低リーク電流の
論理回路と電気的に安定なＳＲＡＭセルとが同一基板上
に集積した半導体集積回路を最小限の製造工程で製作で
きる。製造工程を簡易にできる点については製造工程の
実施例を例に後述する。
【００１７】図３にＳＲＡＭの周辺回路（デコーダ及び
ワードドライバ３１、プリチャージ用MOS３２、メモリ
セル３３及びセンスアンプ３４）を含めた回路図を示
す。前記ではメモリセルのトランジスタを以下に構成す
るか述べたが、ここでは周辺回路との関係について述べ
る。ＳＲＡＭ回路は、特に高速性が重視される回路であ
る。そこで、メモリセル３３については、上述したよう
に電気的な安定のために論理回路領域２で用いられてい
る高しきい値のトランジスタで構成し、その他の回路部
分（デコーダ及びワードドライバ３１、プリチャージ用
MOS３２、センスアンプ３４）は論理回路領域２で用い
られている低しきい値のトランジスタと同じ構成のトラ
ンジスタで構成する。これにより、ＳＲＡＭ回路の高速
動作が確保される。特に高速性が要求されるセンスアン
プ３４はSRAMメモリセルより低くする必要がある。
【００１８】図４にＳＲＡＭのメモリセルアレーの回路
図を示す。図４（ｂ）及び（ｃ）において、点線で区切
られた範囲が一つのバンクを形成している。図４（ａ）
に示されるように、一つのメモリセル４３は、駆動ＭＯ
Ｓ４８・４９、負荷ＭＯＳ５２・５３、及び転送ＭＯＳ
５０・５１から構成されている。転送ＭＯＳ５０、５１
のゲートはワード線５５が接続され、転送MOS５０，５
１のソース・ドレイン経路はそれぞれ駆動MOS４８，４
９のドレインとビット線４１，４２間に接続されてい
る。
【００１９】図２によりＳＲＡＭメモリセルの駆動ＭＯ
Ｓがセルノイズマージンに影響することを既に示した
が、転送ＭＯＳのしきい値はセルノイズマージンに影響
しない。メモリセルの読み出し時の電流Ireadの大き
さ、速度は転送ＭＯＳよりも駆動ＭＯＳの電流駆動能力
に依存する。そこで、SRAMのメモリセル内で構成の異な
るトランジスタを有することになるが、転送ＭＯＳのし
きい値のみ低くする事によって、読み出し時の電流値の
大きいＳＲＡＭのメモリセルを実現する事が可能にな
る。
【００２０】つまり、論理回路とＳＲＡＭメモリを同時
に搭載するには、メモリセルの駆動ＭＯＳのしきい値と
論理回路中の高しきい値のNMOSトランジスタと同一のト
ランジスタで構成し、メモリセルの転送ＭＯＳのしきい
値と論理回路の低しきい値のNMOSトランジスタと同一の
トランジスタで構成することによって、製造工程を複雑
にすることなく電気的に安定でかつ読み出し電流Iread
の大きくて高速に動作するＳＲＡＭのメモリセルを製作
することができる。負荷MOSは駆動MOSほどでないにしろ
セルノイズマージンに影響するため、及びメモリセル内
のリークを削減するため、論理回路の高しきい値のPMOS
トランジスタと同じトランジスタにすればよい。
【００２１】このように、転送ＭＯＳのしきい値を下げ
ることによりメモリセルの動作は高速化される。しかし
ながら、ビット線４１、４２に接続しているメモリセル
が多くなると以下に示すような別の問題を生ずることが
既に知られている。
【００２２】図４（ａ）ではワード線５５−１に接続さ
れたメモリセルがアクセスされ、その他のワード線５５
−２〜ｎ（ｎ：ビット線に接続されているメモリセルの
数）に接続されたワード線に接続されたメモリセルはア
クセスされていない場合を例示してある。この場合、ア
クセスされてワード線が「High」になっているメモリセ
ル４３−１に読み出し電流Ｉreadが流れている。このと
き、同じビット線４１，４２に接続されているアクセス
されていない他のメモリセル４３−２〜ｎにはサブスレ
ッショルド電流に伴うリーク電流Ｉleakが流れている。
したがって、リーク電流の合計は最大（ｎ×Ｉleak）に
なる。この電流が、Ｉreadより大きくなる、すなわちリ
ーク電流が信号電流より大きくなると記憶内容の読み出
しが不可能になる。この問題は、ビット線に接続されて
いるメモリセルの数ｎが大きくなると顕著になる。
【００２３】そこで、ビット線に接続されているメモリ
セルの数が多くなった場合には、図４（ｂ）又は（ｃ）
で示すようにグローバルビット線を用いてビット線を階
層化する。図４（ｂ）ではグローバルビット線４６、４
７をスイッチＭＯＳ４４、４５を介してビット線４１、
４２を接続し、メモリセルをバンク毎に区分する。この
とき、スイッチＭＯＳ４４、４５には、特開平１０−１
０６２６９号に記載されているようにＰＭＯＳとＮＭＯ
Ｓのソース・ドレイン経路を並列を接続したものを用い
ることができる。読み出し動作をおこなうときにはＰＭ
ＯＳを導通させ、書き込み動作のときにはＮＭＯＳを導
通させる。ここで、スイッチＭＯＳのＰＭＯＳ、ＮＭＯ
Ｓのしきい値をそれぞれメモリセル内のPMOS５２，５
３、駆動用NMOS４８、４９と同じ高しきい値のトランジ
スタで構成すればよい。つまり、論理回路の高しきい値
のトランジスタと同じトランジスタで構成すればよい。
【００２４】図４（ｃ）ではスイッチＭＯＳ４４，４５
に代えて、センスアンプ５４を使用する。このとき、セ
ンスアンプ５４は論理回路領域２の低しきい値のトラン
ジスタと同じトランジスタで構成することにより、高速
動作を実現できる。
【００２５】階層化によりビット線に接続されるメモリ
セルの数をへらすことができ、大容量のＳＲＡＭを用い
た場合でもメモリセルのリーク電流の問題を回避し、電
気的に安定でかつ高速なＳＲＡＭを実現する事が可能に
なる。
【００２６】ここまで、異なるしきい値のトランジスタ
を用いて回路を構成することを述べてきたが、それを実
現する方法について述べてきていなかった。そこで、そ
れを実現する方法、更に複数のしきい値を有するトラン
ジスタを一つの集積回路において実現する工程について
説明する。
【００２７】図５はトランジスタのしきい値Ｖthとゲー
ト酸化膜厚Ｔoxとの関係を示している。チャネルインプ
ラの回数を増やさなくても、トランジスタのしきい値の
種類を増やすことができる。ＮＭＯＳトランジスタのし
きい値電圧Ｖthは、次の式で与えられる。
【００２８】Ｖth＝ＶFB＋２ΦFP＋ＱB／Ｃo （１） ここでＶFBはフラットバンド電圧、ΦFPは真性半導体と
不純物等を含んだ半導体のフェルミ電位の差、ＱBはチ
ャネル下の空乏層の単位面積当たりの電荷量、Ｃoはゲ
ート酸化膜の単位面積当たりの容量であり、次式で与え
られる。
【００２９】Ｃo＝ ε／Ｔox（２） εはゲート絶縁膜の誘電率、Ｔoxはゲート酸化膜厚であ
る。したがって、図５に示す通り、ゲート酸化膜厚Ｔox
が厚いほどしきい値Ｖthは上昇する。
【００３０】図５において、第一のＶth５７−１と第二
のＶth５７−２では、それぞれチャネルにインプラによ
り打ち込まれるドーズ量が異なっている。ドーズ量が多
い第一のＶth５７−１の方が、よりドーズ量の少ない第
二のＶth５７−２よりも同じゲート酸化膜厚であっても
しきい値は高くなっている。この特徴を利用すれば、所
定のゲート酸化膜厚のトランジスタａのチャネルへのド
ーズ量を増やすことによって、等しいゲート酸化膜圧で
あって、かつしきい値の大きいＭＯＳトランジスタｂを
得ることができる。例えば、ドーズ量を調整して得られ
るトランジスタａ及びｂを使用して論理回路領域２及び
ＳＲＡＭ領域３を構成することによって、最小の製造工
程で、論理回路領域２は低リーク電流で高速、ＳＲＡＭ
領域３は電気的に安定で高速、を両立する集積回路を製
作できる。
【００３１】さらに、図５のトランジスタａに対するト
ランジスタｃまたはトランジスタｂに対するトランジス
タｄの関係から分かるように、チャネルへの不純物の注
入量がそれぞれ等量であっても、ゲート酸化膜厚を厚く
する事によってしきい値電圧を高くする事が可能にな
る。このように、ＭＯＳトランジスタのチャネルドーズ
量または／及びゲート酸化膜厚を変化させることによ
り、所望のＭＯＳトランジスタのしきい値電圧を得るこ
とができる。この特徴を利用すればＤＲＡＭのメモリセ
ルやインタフェースの回路をさらに最小の工程で製作す
ることが可能になる。このことを次に示す実施例で示
す。
【００３２】図６は、本発明の第二の実施の形態であ
り、ＤＲＡＭセルのメモリアレーに好適なものである。
ワードドライバ６１から出されるワード線にＤＲＡＭメ
モリセル６２、６３が接続され、DRAMメモリセルの容量
に蓄えられた電荷はビット線を介してセンスアンプ６４
により読み出される。
【００３３】ＤＲＡＭのセルはゲートがワード線に接続
されたＮＭＯＳトランジスタと１つの容量から構成され
ている。ＤＲＡＭのセルの容量にはデータ「０」のとき
「０」電位が、データ「１」のときには電源電圧Ｖccが
書き込まれる。書き込みはワード線の電圧によりＮＭＯ
Ｓトランジスタのゲートをオンにすることでなされる
が、ＮＭＯＳトランジスタのゲート電極をＶccにして書
き込んでも、容量には（Ｖcc− Ｖth）の電圧しか書き
込まれない。そこで、ワード線の電圧を（Ｖcc＋Ｖth）
にすることによって容量に書き込まれる電圧をＶccにす
ることができる。ワード線の電圧が（Ｖcc＋ Ｖth）ま
で高くなるので、ゲートの耐圧を確保するためＤＲＡＭ
のメモリセルのトランジスタのゲート酸化膜はより厚く
する必要がある。また、ＤＲＡＭのメモリセルのトラン
ジスタのしきい値電圧は、容量に蓄積された電荷がトラ
ンジスタのリーク電流により放電しないように高くする
必要がある。
【００３４】そこで図５に示したＭＯＳトランジスタの
ゲート酸化膜厚が厚くなると、そのしきい値電圧が大き
くなる性質を利用する。同一基板上に集積された論理回
路領域では、図１の論理回路領域を説明する際に述べた
ように、高速動作が求められるトランジスタは低しきい
値のトランジスタ（図５のトランジスタａ）を用い、高
速動作が求められていないトランジスタはリーク電流低
減のために高しきい値のトランジスタ（図５のトランジ
スタｂ）を用いる。論理回路領域内のトランジスタは高
・低しきい値トランジスタのいずれも、等ゲート酸化膜
厚トランジスタで作成する。論理回路の中で２種のしき
い値を実現させるにはチャネルの不純物量を変える方法
によるものの制御が最も容易である。現在のプロセスで
調整される範囲において、トランジスタのゲート長、ゲ
ート幅を変えたときのしきい値の変化が、不純物量を変
えたときよりも小さいからである。トランジスタのゲー
ト長、ゲート幅の変更によりしきい値を変化させること
ができるが、これらの方法は酸化膜厚を変えるより、容
易である。酸化膜厚を変えると、酸化膜厚が異なる境界
の段差の取り扱いが問題となる。メモリセル等ある面積
以上で段差を制御することは問題ではないが、トランジ
スタレベルで酸化膜圧を変えるのは容易ではない。段差
は配線の断線などを起こす原因となるからである。
【００３５】酸化膜厚を変化させるのはプロセス上容易
ではないが、先程述べた特性の要求により、ＤＲＡＭの
メモリセル内のＮＭＯＳは、論理回路の高しきい値トラ
ンジスタと単位面積あたり不純物量を等しくしてインプ
ラして、かつ論理回路のトランジスタより酸化膜が厚い
トランジスタを用いる。論理回路の低しきい値トランジ
スタと不純物量を等しくしても酸化膜圧の差により論理
回路の低しきい値より高しきい値が実現されているが、
酸化膜圧差によるしきい値の変化は小さいため、高しき
い値トランジスタと不純物量を等しくすることによって
リーク電流を低減する高しきい値が得られる。(図５の
ｄ)論理回路領域とメモリ領域で不純物量が等しくする
ことはマスクを増やすことなくでき、集積回路の製造上
有利である。もちろん、不純物量が等しいという場合に
は、製造上当然に生じ得るばらつきの範囲は含む。
【００３６】ＤＲＡＭのメモリセル以外の他の回路には
必要に応じた構成を持つトランジスタを用いればよい。
ワードドライバ６１は、高いワード線電圧を発生するた
め、トランジスタのゲート酸化膜圧は厚くする。その一
方で動作速度を上げるために、そのしきい値は低く抑え
たい。これらの条件より、ワードドライバ６１のトラン
ジスタには論理回路の低しきい値トランジスタと等しい
チャネルインプラで、かつ酸化膜厚の厚いトランジスタ
（図５のトランジスタｃ）を用いる。プリチャージ用MO
S６５、センスアンプ６４には、高電圧は印可されない
ので、論理回路のトランジスタとゲート酸化膜厚が等し
いトランジスタを用いればよい。このとき、動作速度を
優先する場合には低しきい値のトランジスタ（図５のト
ランジスタａ）、リーク電流の低下を優先する場合には
高しきい値のトランジスタ（図５のトランジスタｂ）を
用いればよい。
【００３７】図７は、本発明の第三の実施の形態であ
り、データ入出力バッファ回路（ＩＯ）に好適なもので
ある。図８における論理領域８１と入出力回路領域８４
を挟んだ領域を示している。７１はデータ入出力ピン、
７２、７３は出力ＭＯＳである。また、７４はOE(出力
許可信号)発生回路であり、７５はDout（データ）発生
回路である。データはOE発生回路から発生するOE信号に
よって出力される。OE信号が’high’の論理レベルをと
るとき、データ発生回路から出されるデータ信号をレベ
ルシフタ、出力MOSを介してIOピン７１に出力する。
【００３８】論理回路領域からデータをデータ入出力ピ
ン７１に出力するデータ入出力バッファ回路には、論理
回路領域の電源電圧（Ｖdd）にくらべて大きな電源電圧
を印加されることが一般的である。論理回路領域の電源
電圧は、デバイスの高性能化に応じて酸化膜厚を薄くし
ていくのに伴って低下させられてきたのに対して、デー
タ入出力バッファ回路には、印加される電源電圧が規格
により定められているためである。たとえば、ゲート長
が0.25umが実現できるプロセスの世代においては、論理
部の電源電圧は1.8Vから2.5Vであるのに対し,データ入
出力部はTTLレベルを出力できる3.3Vである場合が多
い。
【００３９】本実施例でOE発生回路とDout発生回路は論
理回路領域内にある。この部分には、薄いゲート酸化膜
が用いられているが、先程述べたように低しきい値のト
ランジスタと高しきい値のトランジスタを使い分けて構
成すればよい。一方、レベルシフタ部は、低電圧の振幅
の信号を高電圧の信号に変換する回路部であるが、この
部分のトランジスタには高電圧が印可されるので、ゲー
トの耐圧を確保するため、厚膜のトランジスタを用い
る。また、出力ＭＯＳの部分もやはり高電圧が印可され
るので厚膜のトランジスタを用いる。ここでレベルシフ
タの部分も出力ＭＯＳの部分も高電圧を用いるので、厚
膜の高しきい値トランジスタを用いるが、論理回路領域
にあるトランジスタの出力を受けた、レベルシフタのト
ランジスタのゲートは低電圧振幅を受け取るので、例外
的に低しきい値のトランジスタを用いる必要がある。論
理回路領域では低電圧で動作するため、論理回路領域の
トランジスタの出力はその出力を受けるレベルシフタの
トランジスタのソース・ドレイン経路の電圧に比べ小さ
いためである。このトランジスタのチャネルには薄膜の
低しきい値と同じ量の不純物を用いて構成できる。
【００４０】すなわち、本実施例においては、薄膜の低
しきい値と厚膜の低しきい値、薄膜の高しきい値と厚膜
の高しきい値は同じチャネルインプラで形成し、そのこ
とによって、製造工程を増加させることなく高電圧でも
信頼性が高く、高速な出力バッファを形成できる効果が
ある。
【００４１】図８は本発明の第５の実施例で、同一基板
上に論理回路領域８１、ＳＲＡＭ領域８２、ＤＲＡＭ領
域８３と入出力回路領域８４が搭載されている。また、
下の表はそれぞれの領域中のトランジスタの種類を示し
たものである。
【００４２】表に示すように、論理回路領域８１とＳＲ
ＡＭ領域８２においては短いゲート長や、薄いゲート酸
化膜厚の高性能トランジスタを用いるために、比較的低
い電源電圧たとえば1.5Vに設定されている。論理回路領
域内のトランジスタは高速化のために論理回路内の約１
０％のトランジスタは低しきい値のトランジスタを用
い、リーク電流低減のために残りの約９０％のトランジ
スタは高しきい値のトランジスタを用いればよいことは
既に特願平9-359277号で示されている。また、ＳＲＡＭ
メモリセル内のトランジスタでは、駆動ＭＯＳトランジ
スタは電気的安定性のために高しきい値のトランジスタ
を用い、また、転送ＭＯＳトランジスタでは高速化のた
めに低しきい値を用いる。一方、ＤＲＡＭのメモリセル
領域では、大きな電圧をかけるので酸化膜を厚くし、さ
らにしきい値電圧は高くする。また、入出力回路には、
規格により比較的高い電圧をかけることが多いので、ゲ
ート酸化膜は厚くし、高いしきい値を用いる。
【００４３】以上の４つの回路ブロックを製造工程を複
雑にすることなく製造するためには、論理回路の高しき
い値のトランジスタとＳＲＡＭセルのトランジスタのし
きい値は一致させる。また、ＤＲＡＭのメモリセルのト
ランジスタと入出力インタフェースのトランジスタの酸
化膜を厚くし、薄膜トランジスタに用いている高低２種
のしきい値のトランジスタと同じ量の不純物を用いてチ
ャネルを構成できる。
【００４４】図９は本発明を実現する製作工程を示す図
である。図９(a)で９０は半導体基板、９１、９３，９
５はＰウエル、９２，９４，９６はＮウエル、９７は素
子分離のための酸化物領域である。ここで９１と９２は
それぞれＮＭＯＳとＰＭＯＳの低しきい値電圧のトラン
ジスタ、９３，９４はそれぞれＮＭＯＳとＰＭＯＳの高
しきい値電圧のトランジスタ、９５，９６はそれぞれ酸
化膜の厚いＮＭＯＳとＰＭＯＳのしきい値電圧の高いト
ランジスタを最終的には形成することになる。
【００４５】この図のように、集積回路においてはまず
素子分離領域とウエルが形成される。図９(b)では次に
レジスト９８をマスクとしてまず９１，９３，９５のＰ
ウエル領域にB,Al,Ga,In等のアクセプタのイオン注入を
行う。さらに図９(c)では９３と９５のＰウエル領域の
みにイオン注入を行う。このことにより、最終的に９３
と９５のＰウエル領域のＮＭＯＳが高しきい値となる。
【００４６】次に図９(d)ではレジスト９８をマスクと
してまずＮウエル領域９２，９４，９６にP,Sb,As等の
ドナーのイオン注入を行う。さらに図９(e)ではＮウエ
ル領域９４と９６のみにイオン注入を行う。このことに
より、最終的にＮウエル領域９４と９６のＰＭＯＳが絶
対値で高しきい値となる。
【００４７】次に図９(f)では第一回目のゲート酸化を
行い、ゲート酸化膜99を形成する。さらに、窒化酸化膜
115を形成しこれをマスクとしてゲート酸化を行うと、
ゲート酸化膜99は右側の部分だけ厚くなる。すなわち、
Ｐウエル９５、Ｎウエル９６の部分のゲート酸化膜が厚
くなり、その他の部分のゲート酸化膜は薄いままであ
る。そののち、図９(h)でゲート電極となるポリシリコ
ン層100を形成し、図10でそれを加工する事によってゲ
ート電極101,102,103,104,105,106を形成する。次にウ
エル電位を固定したり、トランジスタのドレイン又はソ
ース電極となるn+型の拡散層108,109,112とp+型の拡散
層110,111,107を形成する。さらに図９(k)で層間絶縁膜
を形成し、図10(l)電極114を形成してトランジスタが完
成する。
【００４８】本実施例で示した工程によれば、Ｐウエル
９１にできるのは薄膜の低しきい値のＮＭＯＳトランジ
スタ１０１、Ｎウエル９２にできるのは薄膜の低しきい
値のＰＭＯＳトランジスタ１０２、Ｐウエル９３にでき
るのは薄膜の高しきい値のＮＭＯＳトランジスタ１０
３、Ｐウエル９４にできるのは薄膜の高しきい値のＰＭ
ＯＳトランジスタ１０４、Ｐウエル９５にできるのは厚
膜の高しきい値のＮＭＯＳトランジスタ１０５、Ｐウエ
ル９６にできるのは厚膜の高しきい値のＰＭＯＳトラン
ジスタ１０６である。半導体集積回路はいままで説明し
てきたように、ここで示した６種類のトランジスタで構
成できる。すなわち、論理回路は１０１、１０２、１０
３、１０４のトランジスタ、ＳＲＡＭの駆動ＭＯＳトラ
ンジスタは１０３のトランジスタ、ＳＲＡＭの転送ＭＯ
Ｓは１０１または、必要によっては１０３のトランジス
タ、ＤＲＡＭセルの転送ＭＯＳは１０５のトランジス
タ、出力ＭＯＳは１０５と１０６のトランジスタを用い
て構成できる。なお、ここでは図示していないが、厚膜
の低しきい値のトランジスタもまったく同じ工程で製作
できるが、回路の必要に応じて、厚膜の低しきい値のト
ランジスタを用いてもいいことは言うまでもない。
【００４９】本実施例では酸化膜９９は厚さが２種類に
なり、また、しきい値の値もＮＭＯＳとＰＭＯＳそれぞ
れ３種類存在する事になる。しきい値の値を論理回路で
２種類持つことは高速かつ低リーク電流を得ようとする
場合必然性が有り、また、酸化膜の膜厚が２種類あるこ
とは低電圧と高電圧が同時に印可されるようなＬＳＩで
は必然性がある。本発明では、これら必然性のある製作
工程から工程を増やすことなく、ＳＲＡＭやＤＲＡＭの
メモリセルの動作にとって最適なトランジスタを提供で
きるので、工程を増やすことなく、低電圧で動作するメ
モリアレーを持つ半導体集積回路を提供できる効果があ
る。
【００５０】図１０はしきい値電圧Vthのゲート長Lg依
存性を示した図である。一般的にＭＯＳデバイスは、ゲ
ート長が減少するとしきい値電圧が急激に減少する現象
がある。この領域を用いれば、ゲート長を変える事によ
りチャネル内の不純物量が等量でもdとeのように２種類
のしきい値を得る事が可能になる。図９(c)あるいは図
９(e)で示したイオン注入の工程をゲート長の長短とい
うマスク面での変更により省略することができる。つま
り図11(i)で示すようにゲート電極123,及び124はゲート
電極101,102よりもゲート長を長くすることにより、12
3,124のトランジスタのしきい値を101,102のトランジス
タのしきい値よりも高くする事ができる。但し、先程述
べたように、しきい値電圧はある限られた領域でしか大
きく変化しないため、インプラよりも制御の自由度は低
い。第６の本実施例では酸化膜９９は厚さが２種類、し
きい値の値もＮＭＯＳとＰＭＯＳそれぞれ３種類存在す
る事になる。しきい値の値を論理回路で２種類持つこと
は高速かつ低リーク電流を得ようとする場合必然性があ
る。本発明では、これら必然性のある製作工程から工程
を増やすことなく、ＳＲＡＭのメモリセルの動作にとっ
て最適なトランジスタを提供できるしたがって、工程を
増やすことなく、低電圧で動作するメモリアレーを持つ
半導体集積回路を提供できる効果がある。
【００５１】図１２は本発明の第７の実施例で論理回
路、SRAM、DRAM、入出力回路を同一の半導体基板に実現
させたときに、それぞれに最適なしきい値実現するため
の条件を示している。当然先程示した図１１の工程を利
用すればよい。論理回路内のトランジスタは高速化のた
めに論理回路内の約１０％のトランジスタはチャネル長
の短いトランジスタを用いる。一方、リーク電流低減の
ために残りの約９０％のトランジスタはチャネル長を長
くして高しきい値にしたトランジスタを用いる。また、
ＳＲＡＭメモリセル内のトランジスタでは、駆動ＭＯＳ
トランジスタは電気的安定性のためにチャネル長を長く
して高しきい値のトランジスタを用い、また、転送ＭＯ
Ｓトランジスタでは高速化のためにチャネル長の短いト
ランジスタを用いる。一方、ＤＲＡＭのメモリセル領域
では、大きな電圧をかけるので酸化膜を厚くし、さらに
ゲート長を長くしてしきい値を高くする。 また、入出
力回路には、規格により比較的高い電圧をかけることが
多いので、ゲート酸化膜は厚くし、さらにゲート長を長
くして高いしきい値になったトランジスタを用いる。
【００５２】このようにすることによってチャネルイン
プラの製造行程を増加させることなく、各回路に最適な
しきい値のトランジスタを提供し、高速かつ低リーク電
流の半導体集積回路を提供できる。
【００５３】図１３はショートチャネル効果を緩和する
ためによく用いられるトランジスタの構造と、そのしき
い値電圧の特性を示した図である。図１３(a)の断面図
のトランジスタはＰ型基板を用いたＮＭＯＳトランジス
タの例である。ソースとドレイン電極はn+領域に接続さ
れているが、それぞれのn+領域の中心側にドレインの電
界を緩和するためのn-領域さらにその内側にp型基板よ
り濃い濃度のｐ型領域が設けられている。PMOSトランジ
スタもＰ型のドレイン電極の中心側にドレインの電界を
緩和するためのドレイン電極より不純物濃度の低い領
域、さらにその内側にｎ型基板より濃い濃度のｎ型領域
が設けることにより形成できる。
【００５４】このようなトランジスタのしきい値電圧Vt
hのゲート長Lg依存性を図１３(b)に示す。ここでVthは
しきい値電圧であり、Vthleakはリーク電流がある値、
たとえばゲート幅が1umあたり1nAとなるようなゲート電
圧を示している。実線と点線はチャネルの不純物量の高
低に対応する。ここには示されていないが、VthとVthle
akは従来型のｐ型基板のより高濃度p型の領域がないト
ランジスタではほぼ並行な特性を示すことが知られてい
る。しかしながら、図１３(a)の構造を持つトランジス
タにおいては、特性が異なる。Vthleakはゲート長が小
さくなると単調に減少するのに対し、Vthは一度増加し
てから減少する。また、チャネルの不純物量を変えた場
合は点線で示したように、両者ともほぼ並行にシフトす
る。このことを利用して、低電圧動作に適したメモリセ
ルを形成できることを次に示す。
【００５５】図１4は本発明の第８の実施例で、図１3の
ＭＯＳトランジスタの特性を利用することにより、ＳＲ
ＡＭやＤＲＡＭのメモリセルの特性を図８で示した実施
例よりさらに改善できることを示す。図内のa,b,fは図
１３(b)で示した条件を持つトランジスタで構成される
ことを示している。ＳＲＡＭのメモリセル領域３はＳＲ
ＡＭの駆動ＭＯＳには図１３のbのトランジスタを用い
ることにより、Vthがある程度大きく電気的な安定性を
確保する。そのしきい値は論理回路における高しきい値
と同じ電圧を有する。論理回路における低しきい値は、
高しきい値のトランジスタと同ゲート長、同酸化膜厚
で、チャネル内の不純物量が少ないもので構成される。
【００５６】一方ＳＲＡＭの転送ＭＯＳには図１３のf
で示すようにチャネルインプラを少なくした上でゲート
長を少し長くする。このことにより、リーク電流を変化
させず、しきい値電圧を低くでき、図４で示したような
ＳＲＡＭの転送ＭＯＳのリーク電流に起因する問題を発
生させないで、ＳＲＡＭの特性を改善することが可能に
なる。図１３(a)に示す構造を持つトランジスタを用い
て、チャネルの不純物量がある値をとるとき、しきい値
が上昇しても、Vthleakは減少する領域においてゲート
長を２種選択すればよい。転送MOSのしきい値は駆動用M
OSのしきい値より低いが、リーク電流と対応するVthlea
kが駆動MOSのVthleak以上のものを選択すればよい。そ
の際には論理回路の低しきい値トランジスタと同じチャ
ネル不純物量で、ゲート長を長くしたトランジスタfで
転送MOSを構成すればよい。
【００５７】また、141で示したＤＲＡＭにおいても図
１３のfで示したトランジスタと同じチャネルの不純物
量、同じゲート長で、異なるゲート酸化膜厚圧を有する
トランジスタを用いることにより、リークをふやさずに
しきい値を低下させ、好適な特性のＤＲＡＭのメモリセ
ルを実現できる。
【００５８】尚、一般にしきい値電圧の定義には２種類
ある。飽和電流の外挿で求められるものと、ゲート電圧
が十分低い領域において一定の電流を流すためのゲート
電圧から求められるものがある。本願でいうしきい値電
圧は前者を指し、Vthleakは後者を指す。又、明細書内
ではMOSFETと書かれてあるが、周知のMISFETを用いても
よい。
【００５９】
【発明の効果】以上述べてきたように本発明によれば、
論理回路とメモリを集積した半導体集積回路において、
工程を増やすことなく、ＳＲＡＭやＤＲＡＭのメモリセ
ルの動作にとって最適なトランジスタを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の模式図である。
【図２】ＳＲＡＭのノイズマージンの電源電圧依存性で
ある。
【図３】ＳＲＡＭの周辺回路も含めた回路図である。
【図４】本発明の第２の実施例のＳＲＡＭのアレー部分
の回路図である。
【図５】しきい値とゲート酸化膜厚の関係を示した図で
ある。
【図６】本発明の第３の実施例で、本発明をＤＲＡＭセ
ルのアレーに適用した例である。
【図７】本発明の第４の実施例で本発明をＩＯ（データ
入出力バッファ）に適用した実施例である。
【図８】本発明の第５の実施例で、同一基板上に論理回
路とＳＲＡＭのアレーとＤＲＡＭのアレーと入出力回路
が搭載されている例である。
【図９】発明を実現する製作行程を示す図である。
【図１０】しきい値電圧のゲート長依存性を示した図で
ある。
【図１１】本発明の第６の実施例で本発明を実現する製
作行程を示す別の図である。
【図１２】本発明の第７の実施例の図である。
【図１３】近年よく用いられるトランジスタの構造と、
そのしきい値電圧の特性を示した図である。
【図１４】本発明の第８の実施例の図である。
【符号の説明】
１ 論理回路 ２ ＳＲＡＭ領域 ３３ メモリセル ４１、４２ ビット線 ４２、４７ グローバルビット線 ６２、６３ ＤＲＡＭメモリセル ７２、７３ 出力ＭＯＳ ８１ 論理回路領域 ８２ ＳＲＡＭ領域 ８３ ＤＲＡＭ領域 ８４ 入出力回路領域 ９０ 半導体基板 ９１、９３、９５ Ｐウエル ９２、８４、９６ Ｎウエル １０１ 薄膜の低しきい値のＮＭＯＳトランジスタ １０２ 薄膜の低しきい値のＰＭＯＳトランジスタ １０３ 薄膜の高しきい値のＮＭＯＳトランジスタ １０４ 薄膜の高しきい値のＰＭＯＳトランジスタ １０５ 厚膜の高しきい値のＮＭＯＳトランジスタ １０６ 厚膜の高しきい値のＰＭＯＳトランジスタ １２３ 薄膜の高しきい値のＮＭＯＳトランジスタ １２４ 薄膜の高しきい値のＰＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8244 Ｈ０１Ｌ 27/10 ３８１ 27/11 ６８１Ｆ 27/108 21/8242 Ｆターム(参考） 5B015 HH01 HH03 JJ02 JJ05 JJ21 KA13 KB00 KB32 KB33 QQ01 QQ03 5B024 AA01 AA15 BA03 BA29 CA01 CA03 CA27 5F048 AB01 AB03 AC03 BA01 BB03 BB15 BB16 BB18 BD01 BD04 BD10 BE03 BE04 5F083 AD00 BS02 BS14 BS27 GA01 GA05 GA06 GA11 KA06 LA03 LA04 LA05 LA09 LA10 PR14 PR36 ZA04 ZA07 ZA08 ZA12

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】論理回路と、メモリセルを集積したメモリ
    セルアレーを具備し、 上記論理回路は第１しきい値電圧を持つＮＭＯＳトラン
    ジスタと第３しきい値電圧を持つＰＭＯＳトランジスタ
    よりなる第１論理ゲートと、第２しきい値電圧を持つＮ
    ＭＯＳトランジスタと第４しきい値電圧を持つＰＭＯＳ
    トランジスタよりなる第２論理ゲートにより形成され、 上記メモリセルアレーは２つの負荷ＭＯＳトランジスタ
    と２つの駆動ＭＯＳトランジスタと、２つの転送ＭＯＳ
    トランジスタからなるスタティック型のメモリセルを集
    積したメモリセルアレーであり、 上記２つの負荷ＭＯＳトランジスタは上記第４しきい値
    電圧を有するＰＭＯＳトランジスタにより形成され、 上記２つの駆動ＭＯＳトランジスタは上記第２しきい値
    電圧を有するＮＭＯＳトランジスタにより形成され、 上記第１しきい値電圧は上記第２しきい値電圧より小さ
    く、 上記第３しきい値電圧の絶対値は上記第４しきい値電圧
    の絶対値より小さいことを特徴とする半導体集積回路。
  2. 【請求項２】上記２つの転送用MOSトランジスタは、上
    記第１しきい値電圧を有するNMOSトランジスタにより構
    成されることを特徴とする請求項１に記載の半導体集積
    回路。
  3. 【請求項３】上記メモリセルアレーが複数のバンクによ
    り形成され、 上記メモリセルとビット線対が上記バンク内で接続さ
    れ、各バンク内のビット線対と上記複数のバンクをまた
    がって配置されているグローバルビット線対がスイッチ
    ＭＯＳを介して接続され、 上記スイッチMOSは上記第２しきい値電圧を有するNMOS
    トランジスタと第４しきい値電圧を有するPMOSにより構
    成されていることを特徴とする請求項１乃至請求項２の
    いずれかに記載の半導体集積回路。
  4. 【請求項４】上記論理回路と上記メモリセルアレーを構
    成する上記NMOSトランジスタと上記PMOSトランジスタの
    ゲート酸化膜厚は第１値をとることを特徴とする請求項
    １乃至請求項３のいずれかに記載の半導体集積回路。
  5. 【請求項５】上記第１及び第２しきい値電圧の差と、上
    記第３及び第４しきい値電圧の差がそれぞれトランジス
    タのチャネルに存在する第１不純物と第２不純物の量が
    異なることによるものであることを特徴とする請求項１
    乃至請求項４のいずれかに記載の半導体集積回路。
  6. 【請求項６】上記第１及び第２しきい値電圧の差と、上
    記第３及び第４しきい値電圧の差がそれぞれトランジス
    タのチャネル長が異なることよるものであることを特徴
    とする請求項１乃至請求項４のいずれかに記載の半導体
    集積回路。
  7. 【請求項７】上記２つの転送ＭＯＳトランジスタは、上
    記第２しきい値電圧を有するNMOSトランジスタと同じチ
    ャネルの不純物量で、チャネル長の長いＮＭＯＳにより
    構成されてなることを特徴とする請求項１に記載の半導
    体集積回路。
  8. 【請求項８】論理回路と、データ入出力回路を具備し、
    第１の厚さのゲート酸化膜を持つ第１しきい値電圧を持
    つＮＭＯＳトランジスタと、上記第１の厚さのゲート酸
    化膜を持ち、上記第１しきい値電圧よりも大きい第２し
    きい値電圧を持つＮＭＯＳトランジスタと、上記第１の
    厚さのゲート酸化膜を持つ第３しきい値電圧を持つPＭ
    ＯＳトランジスタと、上記第１の厚さのゲート酸化膜を
    持ち、上記第３しきい値電圧の絶対値よりも絶対値の大
    きい第４しきい値電圧を持つPＭＯＳトランジスタと、
    上記第１の厚さより厚い第２の厚さのゲート酸化膜を持
    ち、上記第２しきい値電圧を持つＮＭＯＳトランジスタ
    とチャネルの不純物量が同一の、第５しきい値電圧を持
    つＮＭＯＳトランジスタと、 上記第２の厚さのゲート酸化膜を持ち、上記第４しきい
    値電圧を持つＰＭＯＳトランジスタとチャネルの不純物
    量が同一の第６しきい値電圧を持つＰＭＯＳトランジス
    タにより構成され、上記論理回路には上記第１と第２し
    きい値電圧を持つＮＭＯＳトランジスタと、上記第３と
    第４しきい値電圧を持つＰＭＯＳトランジスタによって
    構成され、 上記入出回路は上記第５しきい値電圧を持つＮＭＯＳト
    ランジスタと上記第６しきい値電圧を持つＰＭＯＳトラ
    ンジスタにより構成されていることを特徴とする半導体
    集積回路。
  9. 【請求項９】上記半導体集積回路は更にメモリセルを多
    数集積したメモリセルアレーを具備し、上記メモリセル
    は１つの転送ＭＯＳと１つの容量からなるダイナミック
    型のメモリセルであり、上記メモリセルの転送ＭＯＳに
    は上記第５しきい値電圧を持つＮＭＯＳトランジスタに
    より構成されていることを特徴とする請求項８記載の半
    導体集積回路。
  10. 【請求項１０】上記半導体集積回路は更にメモリセルを
    多数集積したメモリセルアレーを具備し、 上記メモリセルは１つの転送ＭＯＳと１つの容量からな
    るダイナミック型のメモリセルであり、上記メモリセル
    の転送ＭＯＳには上記第５しきい値電圧を持つＮＭＯＳ
    トランジスタと同じチャネルの不純物量で、チャネル長
    の長いトランジスタにより構成されてなることを特徴と
    する請求項９に記載の半導体集積回路。
  11. 【請求項１１】論理回路と、低電圧の信号電圧を高電圧
    の信号電圧に変換するレベルシフタ回路と、データ入出
    力回路を具備し、第１の厚さのゲート酸化膜を持つ第１
    しきい値電圧を持つＮＭＯＳトランジスタと、上記第１
    の厚さのゲート酸化膜を持ち、上記第１しきい値電圧よ
    りも大きい第２しきい値電圧を持つＮＭＯＳトランジス
    タと、上記第１の厚さのゲート酸化膜を持つ第３しきい
    値電圧を持つPＭＯＳトランジスタと、上記第１の厚さ
    のゲート酸化膜を持ち、上記第３しきい値電圧の絶対値
    よりも絶対値の大きい第４しきい値電圧を持つPＭＯＳ
    トランジスタと、 上記第１の厚さより厚い第２の厚さのゲート酸化膜を持
    ち、上記第１しきい値電圧を持つＮＭＯＳトランジスタ
    とチャネルの不純物量が同一の第５しきい値電圧を持つ
    ＮＭＯＳトランジスタと、 第２の厚さのゲート酸化膜を持ち、上記第２しきい値電
    圧を持つＮＭＯＳトランジスタとチャネルの不純物量が
    同一の、第６しきい値電圧を持つＮＭＯＳトランジスタ
    と、 第２の厚さのゲート酸化膜を持ち、上記第３しきい値電
    圧を持つＰＭＯＳトランジスタとチャネルの不純物量が
    同一の第７しきい値電圧を持つＰＭＯＳトランジスタ
    と、第２の厚さのゲート酸化膜を持ち、上記第４しきい
    値電圧を持つＰＭＯＳトランジスタとチャネルの不純物
    量が同一の第８しきい値電圧を持つＰＭＯＳトランジス
    タにより構成され、上記論理回路には上記第１と第２し
    きい値電圧を持つＮＭＯＳトランジスタと、上記第３と
    第４しきい値電圧を持つＰＭＯＳトランジスタによって
    構成され、 上記入出回路は上記第６しきい値電圧を持つＮＭＯＳト
    ランジスタと上記第８しきい値電圧を持つＰＭＯＳトラ
    ンジスタにより構成され上記レベルシフタ回路のうち、
    上記低電圧の信号電圧を入力するＭＯＳトランジスタ
    が、上記第２の厚さのゲート酸化膜の上記第５しきい値
    電圧を持つことを特徴とする半導体集積回路。
  12. 【請求項１２】上記半導体集積回路は更にメモリセルを
    多数集積したメモリセルアレーを具備し、上記メモリセ
    ルは１つの転送ＭＯＳと１つの容量からなるダイナミッ
    ク型のメモリセルであり、上記メモリセルの転送ＭＯＳ
    には上記第６しきい値電圧を持つＮＭＯＳトランジスタ
    により構成されていることを特徴とする請求項１１記載
    の半導体集積回路。
  13. 【請求項１３】上記半導体集積回路は更にメモリセルを
    多数集積したメモリセルアレーを具備し、 上記メモリセルは１つの転送ＭＯＳと１つの容量からな
    るダイナミック型のメモリセルであり、上記メモリセル
    の転送ＭＯＳには上記第６しきい値電圧を持つＮＭＯＳ
    トランジスタと同じチャネルの不純物量で、チャネル長
    の長いトランジスタにより構成されてなることを特徴と
    する請求項１１に記載の半導体集積回路。
  14. 【請求項１４】上記トランジスタのソース及びドレイン
    領域は、第１不純物濃度領域と第２不純物濃度領域を有
    する第１導電型のウエルで形成され、 上記第１不純物濃度領域は、ソース電極又はドレイン電
    極と接し、かつ第２不純物領域より不純物濃度が高く、 上記第２不純物濃度領域は、第２導電型半導体基板の第
    ２導電型不純物濃度より高い領域と接することを特徴と
    する請求項１乃至請求項３のいずれかに記載の半導体集
    積回路。
  15. 【請求項１５】上記転送MOSトランジスタは、上記論理
    回路の第１しきい値電圧を持つＮＭＯＳトランジスタよ
    り長いゲート長、同じ不純物量を有し、かつゲート幅が
    1umあたり1nAとなるゲート電圧が駆動用MOSトランジス
    タのもの以上であることを特徴とする請求項１４に記載
    の半導体集積回路。
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