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IT201600098496A1 - Decodificatore di indirizzo per una matrice di memoria non volatile utilizzante transistori mos di selezione - Google Patents

Decodificatore di indirizzo per una matrice di memoria non volatile utilizzante transistori mos di selezione

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Publication number
IT201600098496A1
IT201600098496A1 IT102016000098496A IT201600098496A IT201600098496A1 IT 201600098496 A1 IT201600098496 A1 IT 201600098496A1 IT 102016000098496 A IT102016000098496 A IT 102016000098496A IT 201600098496 A IT201600098496 A IT 201600098496A IT 201600098496 A1 IT201600098496 A1 IT 201600098496A1
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IT
Italy
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logic
line
lines
output
Prior art date
Application number
IT102016000098496A
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English (en)
Inventor
Salvatore Polizzi
Maurizio Francesco Perroni
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to IT102016000098496A priority Critical patent/IT201600098496A1/it
Priority to US15/474,607 priority patent/US10115462B2/en
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Description

“DECODIFICATORE DI INDIRIZZO PER UNA MATRICE DI MEMORIA NON VOLATILE UTILIZZANTE TRANSISTORI MOS DI SELEZIONE”
La presente invenzione è relativa ad un decodificatore di indirizzo per una matrice di memoria non volatile utilizzante transistori MOS di selezione, per l’indirizzamento e la polarizzazione di relative celle di memoria durante operazioni di programmazione e lettura; in particolare, nel seguito si farà riferimento, senza per questo perdere in generalità, ad una matrice di memoria a cambiamento di fase, cosiddetta PCM o ePCM, dall’inglese “embedded Phase Change Memory”.
In modo noto, le memorie PCM rappresentano una nuova generazione di memorie integrate o “embedded”, in cui, per immagazzinare informazioni, vengono sfruttate le caratteristiche di materiali che hanno la proprietà di commutare fra fasi aventi caratteristiche elettriche diverse. Tali materiali possono commutare fra una fase amorfa, disordinata, ed una fase cristallina o policristallina, ordinata, e alle due fasi sono associate resistività di valore notevolmente differente, e conseguentemente un differente valore di un dato memorizzato.
Ad esempio, gli elementi del VI gruppo della tavola periodica, quali Tellurio (Te), Selenio (Se), o Antimonio (Sb), chiamati calcogenuri o materiali calcogenici, sono utilizzabili vantaggiosamente per la realizzazione di celle di memoria a cambiamento di fase; in particolare, una lega composta da Germanio (Ge), Antimonio (Sb) e Tellurio (Te), nota come GST (avente composizione chimica Ge2Sb2Te5) trova attualmente largo utilizzo in tali celle di memoria.
I cambiamenti di fase possono essere ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi, (generalmente noti come riscaldatori o “heater”, disposti a contatto con rispettive regioni di materiale calcogenico.
Elementi di accesso, in particolare transistori MOS, sono collegati ai riscaldatori, ed abilitano selettivamente il passaggio di una corrente elettrica di programmazione attraverso un rispettivo riscaldatore; tale corrente elettrica, per effetto Joule, genera le temperature necessarie per il cambiamento di fase. In particolare, quando il materiale calcogenico si trova nello stato amorfo, ad alta resistività (cosiddetto stato di RESET), è necessario applicare un impulso (o un numero opportuno di impulsi) in corrente/tensione di durata ed ampiezza tali da consentire al materiale calcogenico di raffreddarsi lentamente. Sottoposto a questo trattamento, il materiale calcogenico cambia il suo stato e commuta dallo stato di alta resistività ad uno stato di bassa resistività (cosiddetto stato di SET). Viceversa, quando il materiale calcogenico si trova nello stato di SET, è necessario applicare un impulso di corrente/tensione di durata appropriata ed elevata ampiezza in modo da far sì che il materiale calcogenico ritorni nello stato amorfo ad elevata resistività (stato di RESET).
In lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che fluisce nella cella di memoria (che nuovamente è selezionata mediante il rispettivo transistore MOS di accesso). Dato che la corrente è proporzionale alla conduttività del materiale calcogenico, è possibile determinare in quale stato si trova il materiale, e quindi risalire al dato memorizzato nella cella di memoria.
In generale, le memorie PCM offrono importanti vantaggi, tra cui elevate scalabilità e velocità di lettura abbinate a un ridotto consumo di corrente e ad un elevato rendimento; tali vantaggi fanno sì che, almeno in alcuni settori, è lecito ritenere che le memorie PCM possano sostituire memorie non volatili di tipo tradizionale, ad esempio di tipo Flash.
In maggiore dettaglio, e come mostrato schematicamente in figura 1, un dispositivo di memoria non volatile, indicato con 1, comprende una matrice di memoria 2 composta da una pluralità di celle di memoria 3, organizzate in linee di parola, o “WL - Word Line”, e linee di bit, o “BL - Bit Line”. In modo di per sé noto, qui non discusso in dettaglio, la matrice di memoria 2 è suddivisa in settori, indirizzabili separatamente, a cui appartengono un rispettivo numero di word line WL e bit line BL.
Ciascuna cella di memoria 3 è costituita da un elemento di memorizzazione 3a e da un elemento di accesso 3b, collegati in serie tra una rispettiva bit line BL ed una linea di riferimento (posta alla tensione di riferimento di massa, GND).
L’elemento di memorizzazione 3a include un materiale a cambiamento di fase (ad esempio un calcogenuro, quale il GST), ed è quindi in grado di immagazzinare dati sotto forma di livelli di resistenza associati alle differenti fasi assunte dal materiale stesso.
L’elemento di accesso 3b è un transistore MOS avente terminale di porta (gate) collegato ad una rispettiva word line WL, terminale di pozzo (drain) collegato all’elemento di memorizzazione 3a, tramite un relativo elemento riscaldatore, e terminale di sorgente (source) collegato alla linea di riferimento (che viene per tale motivo richiamata nel seguito come “source line SL”).
L’elemento di accesso 3b è controllato e polarizzato in modo da consentire, quando selezionato, il passaggio di una corrente di lettura/programmazione(modifica) attraverso l’elemento di memorizzazione 3a, di valore opportuno durante rispettive operazioni di lettura/programmazione.
In particolare, una word line WL collega i terminali di gate degli elementi di accesso 3b allineati lungo una stessa riga; analogamente, una source line SL collega i terminali di source degli elementi di accesso 3b allineati lungo la stessa riga.
Il dispositivo di memoria non volatile 1 comprende inoltre un decodificatore di indirizzo 10, che comprende uno stadio decodificatore di riga 4 ed uno stadio decodificatore di colonna 5, che permettono di selezionare, sulla base di segnali di indirizzo ricevuti in ingresso (indicati in generale con AS – “Address Signal”), le celle di memoria 3, ed in particolare le relative word line WL e bit line BL, di volta in volta indirizzate, consentendone la polarizzazione a valori di tensione e corrente opportuni durante le operazioni di programmazione (di SET o RESET) e/o di lettura.
In particolare, lo stadio decodificatore di riga 4 può essere realizzato come descritto in dettaglio nella domanda di brevetto statunitense 15/083,056 depositata il 28/03/2016 a nome della stessa Richiedente.
In figura 1 sono indicate, a titolo di esempio, una word line WL' ed una bit line BL', selezionate dagli stadi decodificatori di riga e di colonna 4, 5 per indirizzare una cella di memoria 3' della matrice di memoria 2; nell’esempio, le altre word line WL e le altre bit line BL dello stesso settore della matrice di memoria 2 sono non-selezionate.
Come illustrato in figura 2, i transistori MOS degli elementi di accesso 3b possono essere realizzati con un layout che prevede linee di gate 7 (definenti le word line WL) sdoppiate, ciascuna avente una prima ed una seconda porzione 7a, 7b affacciate ad una rispettiva source line SL ed una porzione di connessione 7c disposta in corrispondenza di una prima porzione di estremità della stessa linea di gate 7. Ciascuna source line SL risulta dunque affacciata a, e condivisa tra, due word line WL adiacenti nella matrice di memoria 2.
Nella stessa figura 2 sono mostrate le bit line BL ed i contatti 8 delle stesse bit line BL con elementi riscaldatori 9 (mostrati schematicamente) di ciascuna cella di memoria 3; ciascun elemento riscaldatore 9 è (in modo qui non illustrato) a sua volta accoppiato al relativo elemento di memorizzazione 3a a cambiamento di fase della relativa cella di memoria 3.
Le linee di gate 7 e le source line SL si estendono parallelamente tra loro lungo un primo asse orizzontale x; le bit line BL si estendono trasversalmente alle stesse linee di gate 7 e source line SL, lungo un secondo asse orizzontale y (il primo ed il secondo asse orizzontale x, y definendo un piano orizzontale xy, che corrisponde al piano del layout di figura 2).
La presente Richiedente ha constatato che la soluzione di decodifica descritta, se pur vantaggiosa, presenta alcune problematiche.
In particolare, come si può rilevare dall’esame della suddetta figura 1, nelle celle di memoria 3 non selezionate (che appartengono cioè a word line WL non selezionate per le operazioni di programmazione o lettura), che si trovano nella stessa bit line BL' della selezionata cella di memoria 3', si possono originare correnti di dispersione (leakage) non trascurabili.
I transistori MOS degli elementi di accesso 3b di tali celle di memoria 3 non selezionate si trovano infatti con tensioni di gate e di source sostanzialmente nulle e con tensioni di drain pari alla tensione di polarizzazione della bit line BL' che è stata selezionata per le operazioni di programmazione o lettura. Si origina pertanto una differenza di potenziale tra i terminali di drain e source, ad esempio dell’ordine di 0.7V, che può generare le suddette correnti di leakage.
Tale fenomeno può risultare particolarmente rilevante nel caso in cui la matrice di memoria 2 presenti settori di grandi dimensioni (ciascuno contenente un numero elevato di celle di memoria 3 organizzate in rispettive word line WL e bit line BL) e/o nel caso in cui i transistori MOS degli elementi di accesso 3b siano realizzati con ridotte dimensioni di canale (ad esempio uguali o inferiori a 30 nm). L’aumento delle dimensioni dei settori della matrice di memoria 2 comporta infatti un corrispondente incremento del numero di celle di memoria 3 non selezionate in cui si può verificare l’effetto di leakage, e la riduzione delle dimensioni di realizzazione delle stesse celle di memoria 3 contribuisce all’aumento del valore delle stesse correnti di leakage.
I decodificatori di indirizzo dei dispositivi di memoria noti possono dunque non risultare del tutto soddisfacenti, in particolare per quanto riguarda le prestazioni elettriche in termini di correnti di leakage. Analogamente, l’utilizzo di tali decodificatori di indirizzo può non consentire di realizzare dispositivi di memoria con le desiderate dimensioni di settore, o le desiderate dimensioni dei transistori MOS utilizzati per la selezione delle celle di memoria.
Scopo della presente invenzione è quello di risolvere, almeno in parte, i problemi precedentemente evidenziati, al fine di fornire una soluzione di decodifica di indirizzo che presenti migliorate prestazioni elettriche.
Secondo la presente invenzione vengono forniti un decodificatore di indirizzo ed un corrispondente dispositivo di memoria non volatile, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra uno schema a blocchi di massima di un dispositivo di memoria non volatile, di tipo noto, con il relativo decodificatore di indirizzo;
- la figura 2 mostra in maniera semplificata il layout realizzativo di una porzione della matrice di memoria del dispositivo di figura 2;
- la figura 3 è uno schema a blocchi di un decodificatore di indirizzo per il dispositivo di memoria non volatile, secondo una prima forma di realizzazione della presente soluzione;
- la figura 4 è uno schema circuitale di una porta di combinazione logica nel decodificatore di indirizzo di figura 3;
- la figura 5 è uno schema a blocchi di un decodificatore di indirizzo per il dispositivo di memoria non volatile, in accordo con una seconda forma di realizzazione della presente soluzione; e
- la figura 6 mostra uno schema a blocchi di un decodificatore di indirizzo per il dispositivo di memoria non volatile, secondo una terza forma di realizzazione della presente soluzione.
Come sarà descritto in dettaglio in seguito, un aspetto della presente soluzione prevede di introdurre, nel decodificatore di indirizzo associato alla matrice di memoria di un dispositivo di memoria non volatile, uno stadio aggiuntivo di decodifica di source, atto a polarizzare a valori di tensione opportuni le source line SL durante le operazioni di memoria.
In particolare, tale stadio di decodifica di source è realizzato in modo da avere un semplice schema di decodifica basato direttamente su una combinazione logica di segnali di pilotaggio di riga forniti alle associate word line dallo stadio di decodifica di riga.
In dettaglio, la figura 3 mostra un dispositivo di memoria, nuovamente indicato con 1 (in generale, vengono qui utilizzati gli stessi numeri di riferimento per indicare elementi analoghi ad altri già descritti in precedenza), che comprende, in maniera analoga a quanto descritto in precedenza con riferimento alle figure 1 e 2, la matrice di memoria 2 composta dalla pluralità di celle di memoria 3 (ciascuna costituita dal rispettivo elemento di memorizzazione 3a, ad esempio di tipo PCM, e dal rispettivo elemento di accesso 3b, in particolare formato dal rispettivo transistore MOS, qui non illustrati per semplicità).
Il dispositivo di memoria 1 comprende inoltre il decodificatore di indirizzo 10, che comprende a sua volta lo stadio decodificatore di riga 4 e lo stadio decodificatore di colonna 5 (qui non illustrato), che permettono di selezionare e polarizzare le word line WL e bit line BL, di volta in volta indirizzate.
Come indicato in precedenza, lo stadio decodificatore di riga 4 è nell’esempio realizzato come descritto in dettaglio nella domanda di brevetto statunitense 15/083,056 depositata il 28/03/2016 a nome della stessa Richiedente.
Lo stadio decodificatore di riga 4 (di cui si mostra soltanto una porzione, per semplicità di illustrazione) presenta qui un modulo di pilotaggio di uscita 12, basato su logica OR, che genera segnali di pilotaggio di riga negati VWLn, sulla base di segnali di decodifica di indirizzo ricevuti in ingresso (nell’esempio indicati con Pxhvn, Sxyhv e Sxyhvn, generati come descritto nella suddetta domanda di brevetto da moduli di predecodifica dello stesso stadio decodificatore di riga 4, qui non mostrati).
Nella raffigurazione schematica di figura 3, sono indicate le word line WL, nuovamente aventi una configurazione a linea di gate 7 sdoppiata nelle due porzioni 7a, 7b (raccordate dalla porzione di connessione 7c), le source line SL, nuovamente condivise tra due word line WL adiacenti, e le bit line BL. Sono inoltre mostrati schematicamente i contatti 8 delle bit line BL con gli elementi riscaldatori delle celle di memoria 3.
Secondo un aspetto della presente soluzione il decodificatore di indirizzo 10 comprende inoltre uno stadio decodificatore di source 15, che presenta una pluralità di ingressi accoppiati alle word line WL ed una pluralità di uscite accoppiate alle source line SL, ed è configurato per polarizzare le stesse source line SL in maniera opportuna in funzione dei valori di polarizzazione delle associate word line WL.
Lo stadio decodificatore di source 15 è configurato in modo da generare segnali di pilotaggio di source VSL per le source line SL, sulla base di un’operazione di combinazione logica, in particolare di tipo NOR, di segnali di pilotaggio di riga VWL(di valore invertito rispetto ai segnali di pilotaggio di riga negati VWLn) delle associate word line WL.
In maggiore dettaglio, lo stadio decodificatore di source 15 comprende un modulo di combinazione logica 16, che comprende in questa forma di realizzazione una pluralità di prime porte logiche NOR 18, ciascuna fornente in uscita un segnale di pilotaggio di source VSL per una rispettiva source line SL, sulla base della combinazione logica NOR dei segnali di pilotaggio di riga VWL delle associate word line WL, ricevuti in ingresso.
Nella forma di realizzazione illustrata in figura 3, il modulo di combinazione logica 16 comprende un numero di prime porte logiche NOR 18 pari al numero delle source line SL della matrice di memoria 2; in altre parole, a ciascuna source line SL è associata una rispettiva prima porta logica NOR 18, atta a generare il rispettivo segnale di pilotaggio di source VSL.
In particolare, ciascuna prima porta logica NOR 18 presenta un’uscita 18c accoppiata alla rispettiva source line SL, ed un primo ed un secondo ingresso 18a, 18b accoppiati alle word line WL adiacenti alla stessa source line SL nella matrice di memoria 2 (ovvero, disposte in posizione affacciata a tale source line SL).
In questa forma di realizzazione, lo stadio decodificatore di source 15 comprende inoltre un modulo invertitore logico 20, accoppiato tra l’uscita dello stadio decodificatore di riga 4 (ricevendo dunque i segnali di pilotaggio di riga negati VWLn) e l’ingresso del modulo di combinazione logica 16, a cui fornisce i segnali di pilotaggio di riga VWL.
Il modulo invertitore logico 20 comprende un numero di invertitori 22 pari al numero delle word line WL della matrice di memoria 2, ciascun invertitore 20 avendo funzioni di buffer invertente e generando un segnale di pilotaggio di riga VWLa partire dal rispettivo segnale di pilotaggio di riga negato VWLn.
In uso, è immediato verificare che lo stadio decodificatore di source 15 polarizza le source line SL associate ad una word line WL che è selezionata per operazioni di memoria (di lettura o programmazione) alla tensione di riferimento di massa (o, in generale, ad una tensione di valore logico basso).
Infatti, il segnale di pilotaggio di riga VWLin corrispondenza del primo e/o del secondo ingresso 18a, 18b della prima porta logica NOR 18 accoppiata a ciascuna delle suddette source line SL associate alla selezionata word line WL presenta valore logico alto, così che il segnale di pilotaggio di source VSL in uscita dalla stessa porta logica NOR 18 presenta valore basso.
Al contrario, lo stadio decodificatore di source 15 polarizza le source line SL associate alle rimanenti word line WL del settore della matrice di memoria 2, che non sono selezionate per le operazioni di memoria (di lettura o programmazione), ad una tensione di polarizzazione (indicato nel seguito con VB) di valore scelto opportunamente in funzione del valore del segnale di pilotaggio di colonna VBLa cui è posta la bit line BL selezionata; vantaggiosamente, il suddetto valore della tensione di polarizzazione VBè prossimo o uguale al valore del segnale di pilotaggio di colonna VBL.
Il segnale di pilotaggio di riga VWL in corrispondenza del primo e del secondo ingresso 18a, 18b della prima porta logica NOR 18 accoppiata a ciascuna delle suddette source line SL associate alle word line WL non selezionate presenta infatti valore logico basso, così che il segnale di pilotaggio di source VSLin uscita dalla stessa porta logica NOR 18 presenta valore logico alto (pari al valore della tensione di polarizzazione VB).
Con riferimento alla figura 4, viene ora descritta una possibile implementazione circuitale di una delle prime porte logiche NOR 18, a titolo di esempio, ricevente un primo ed un secondo segnale di pilotaggio di riga VWL<0>, VWL<1>.
In dettaglio, la prima porta logica NOR 18 comprende una prima coppia di transistori di ingresso 22a, 22b, di tipo NMOS, collegati in parallelo tra una prima linea di riferimento 23, posta alla tensione di riferimento di massa GND (sostanzialmente pari a zero), ed un primo nodo interno 24. In particolare, un primo transistore di ingresso NMOS 22a presenta il rispettivo terminale di gate collegato al primo ingresso 18a della prima porta logica NOR 18 e riceve il primo segnale di pilotaggio di riga VWL<0>; ed il secondo transistore di ingresso NMOS 22b presenta il rispettivo terminale di gate collegato al secondo ingresso 18b della stessa prima porta logica NOR 18 e riceve il secondo segnale di pilotaggio di riga VWL<1>.
La prima porta logica NOR 18 comprende inoltre una seconda coppia di transistori di ingresso 26a, 26b, di tipo PMOS, collegati in serie tra il primo nodo interno 24 ed una seconda linea di riferimento 27 posta ad esempio ad una tensione di alimentazione Vcc del dispositivo di memoria non volatile 1 (di valore maggiore rispetto alla suddetta tensione di riferimento di massa GND, ad esempio pari a 1,8V).
In particolare, un primo transistore di ingresso PMOS 26a presenta il rispettivo terminale di gate collegato al primo ingresso 18a della prima porta logica NOR 18 e riceve il primo segnale di pilotaggio di riga VWL<0>; ed il secondo transistore di ingresso PMOS 26b presenta il rispettivo terminale di gate collegato al secondo ingresso 18b della stessa prima porta logica NOR 18 e riceve il secondo segnale di pilotaggio di riga VWL<1>.
La prima e la seconda coppia di transistori di ingresso, 22a-22b, 26a-26b implementano congiuntamente un modulo di combinazione logica NOR 29 che implementa l’operazione di combinazione logica NOR dei segnali di pilotaggio di riga VWL<0>e VWL<1>ricevuti in ingresso, e fornisce in uscita, in corrispondenza del primo nodo interno 24, un segnale di combinazione logica WLNOR.
La prima porta logica NOR 18 comprende inoltre un primo invertitore logico 30, che presenta ingresso collegato al primo nodo interno 24, ricevendo pertanto il segnale di combinazione logica WLNOR, ed uscita collegata ad un secondo nodo interno 31, su cui fornisce la versione negata dello stesso segnale di combinazione logica WLNORn.
In particolare, il primo invertitore logico 30 è formato da una prima coppia di transistori: un transistore PMOS di pull-up 30a, collegato tra la seconda linea di riferimento 27 ed il secondo nodo interno 31, ed avente terminale di controllo collegato al primo nodo interno 24; ed un transistore NMOS di pull-down 30b, collegato tra il secondo nodo interno 31 e la linea di riferimento di massa 23, ed avente terminale di controllo collegato anch’esso al primo nodo interno 24.
La prima porta logica NOR 18 comprende inoltre un secondo invertitore logico 34, che presenta ingresso collegato al secondo nodo interno 31, ricevendo pertanto la versione negata del segnale di combinazione logica WLNORn, ed uscita collegata alla rispettiva uscita 18c della stessa prima porta logica NOR 18, su cui fornisce un segnale di uscita NOR SNORper la generazione del segnale di pilotaggio di source VSL, che costituisce l’ulteriore negazione della suddetta versione negata del segnale di combinazione logica WLNORn.
In particolare, il secondo invertitore logico 34 è formato da: un transistore PMOS di pull-up 34a, collegato tra una terza linea di riferimento 37, posta alla tensione di polarizzazione VBche definisce il valore del segnale di pilotaggio di source VSL, e l’uscita 18c della prima porta logica 18, ed avente terminale di controllo collegato al secondo nodo interno 31; ed un transistore NMOS di pull-down 34b, collegato tra l’uscita 18c e la linea di riferimento di massa, ed avente terminale di controllo collegato anch’esso al secondo nodo interno 31.
Secondo un aspetto della presente soluzione, il secondo invertitore logico 34 comprende inoltre un ulteriore transistore NMOS di pull-up 34c, collegato in parallelo al transistore PMOS di pull-up 34a tra la terza linea di riferimento 37 e l’uscita 18c, ed avente terminale di controllo collegato al primo nodo interno 24, da cui riceve il segnale di combinazione logica WLNOR.
In uso, la presenza congiunta del primo e del secondo invertitore logico 30, 34, disposti tra loro in serie, consente vantaggiosamente di incrementare la capacità di pilotaggio della prima porta logica 18, al contempo non variando il valore logico del segnale di uscita NOR SNOR, a cui corrisponde dunque il valore (alto o basso) del segnale di pilotaggio di source VSL.
Inoltre, la presenza dell’ulteriore transistore NMOS di pull-up 34c nel secondo invertitore logico 34, in corrispondenza dell’uscita 18c, consente vantaggiosamente di polarizzare la source line SL anche con valori ridotti di tensione, anche inferiori alla tensione di soglia del transistore PMOS di pull-up 34a.
Con riferimento alla figura 5 si descrive ora un’ulteriore forma di realizzazione del decodificatore di indirizzo 10, che differisce per una diversa realizzazione dello stadio decodificatore di source 15.
In questo caso, il modulo di combinazione logica 16 del suddetto stadio decodificatore di source 15 comprende inoltre una pluralità di seconde porte logiche NOR 18', ciascuna fornente in uscita il segnale di pilotaggio di source VSLper una rispettiva source line SL, sulla base della combinazione logica NOR dei segnali di pilotaggio di riga VWLdelle adiacenti word line WL, ricevuti in ingresso (in maniera dunque analoga alle prime porte logiche NOR 18).
In particolare, ciascuna linea di gate 7 comprende qui una seconda porzione di connessione 7c' disposta in corrispondenza di una seconda porzione di estremità terminale della stessa linea di gate 7, opposta rispetto alla prima porzione di estremità 7c lungo il primo asse orizzontale x.
In particolare, le prime porte logiche NOR 18 sono accoppiate elettricamente in ingresso ad una prima porzione di estremità delle word line WL (in corrispondenza della suddetta prima porzione di connessione 7c della linea di gate 7) ed in uscita ad una corrispondente prima porzione della source line SL; e le secondo porte logiche NOR 18' sono accoppiate elettricamente in ingresso ad una seconda porzione di estremità delle word line WL (in corrispondenza della suddetta seconda porzione di connessione 7c' della stessa linea di gate 7) ed in uscita ad una corrispondente seconda porzione della source line SL (anch’essa opposta rispetto alla prima porzione lungo il primo asse orizzontale x).
In questa forma di realizzazione, la presenza congiunta delle prime e delle seconde porte logiche NOR 18, 18' consente vantaggiosamente di migliorare la capacità di pilotaggio della source line SL da parte dei segnali di pilotaggio di source VSL.
Viene ora descritta, con riferimento alla figura 6, una ulteriore forma di realizzazione dello stadio decodificatore di source 15 (in tale figura 6, per motivi di chiarezza di illustrazione, sono illustrati soltanto gli elementi del dispositivo di memoria 1 richiesti per la comprensione della suddetta ulteriore forma di realizzazione).
In particolare, source line SL adiacenti della matrice di memoria 2 sono cortocircuitate tra loro elettricamente a gruppi, mediante rispettive strisce di metallizzazione 40, estendentisi trasversalmente alle stesse source line SL (nell’esempio lungo il secondo asse orizzontale y); nell’esempio, tali gruppi comprendono un numero di source line SL tra loro adiacenti pari a tre.
Vantaggiosamente, tali strisce di metallizzazione 40 possono essere realizzate mediante lo strato di metallizzazione (indicato con IB nella stessa figura 6), spesso e largo, utilizzato per le interconnessioni nella piastrina di silicio in cui è realizzato il dispositivo di memoria 1; in tal modo, è possibile minimizzare la resistenza delle source line SL e le eventuali cadute di tensione durante le operazioni di lettura e/o programmazione.
In tal modo, soltanto una source line SL di ogni gruppo viene polarizzata mediante il segnale di polarizzazione di source VSL. Lo stadio decodificatore di source 15 comprende quindi in tal caso una sola prima (ed eventualmente una seconda, disposta all’estremità opposta della riga rispetto all’asse orizzontale x, come discusso precedentemente) porta logica NOR 18 per ogni gruppo di source line SL tra loro cortocircuitate, che riceve in ingresso i segnali di pilotaggio di riga VWL delle word line WL adiacenti alle source line SL dello stesso gruppo, generando un segnale di combinazione logica NOR SNOR.
Nell’esempio illustrato, ciascuna prima porta logica NOR 18 presenta tre ingressi 18a, 18b, 18d accoppiati a rispettive word line WL, ed un’uscita 18c che fornisce il suddetto segnale di combinazione logica NOR SNOR.
In maggiore dettaglio, considerando il gruppo di source line cortocircuitate SL<i-1>, SL<i> e SL<i+1>, il primo ingresso 18a della associata prima porta logica 18 riceve il segnale di pilotaggio di riga VWL<i-1> della word line WL<i-1>, il secondo ingresso 18b riceve il segnale di pilotaggio di riga VWL<i> della word line WL<i>, ed il terzo ingresso 18c della stessa prima porta logica 18 riceve il segnale di pilotaggio di riga VWL<i+1> della word line WL<i+1>. Il segnale di combinazione logica NOR SNOR<i> è in tal caso dato dalla combinazione logica NOR dei segnali di pilotaggio di riga VWL<i-1>, VWL<i> e VWL<i+1>.
In questa forma di realizzazione, lo stadio decodificatore di source 15 comprende inoltre, nuovamente per ciascun gruppo di source line SL, una porta logica AND 42 (analogamente, anche in tal caso, potrebbe essere prevista una ulteriore porta logica AND, non illustrata, per ogni gruppo, disposta all’estremità opposta della riga rispetto all’asse orizzontale x, come discusso in precedenza, al fine di incrementare la capacità di pilotaggio).
La porta logica AND 42 riceve in ingresso il segnale di uscita NOR SNORgenerato dalla prima porta logica NOR 18 associata allo stesso gruppo di source line SL, ed inoltre ulteriori segnali di uscita NOR SNORgenerati dalle rispettive prime porte logiche NOR 18 associate (in maniera analoga a quanto discusso in precedenza) a gruppi adiacenti di source line SL.
Nell’esempio raffigurato, ciascuna porta logica AND 42 presenta tre ingressi 42a, 42b, 42d accoppiati alle uscite 18c di rispettive prime porte logiche NOR 18, ed inoltre una rispettiva uscita 42c, accoppiata alla source line SL che viene polarizzata nel rispettivo gruppo e che fornisce il rispettivo segnale di polarizzazione di source VSL.
In dettaglio, considerando nuovamente la source line SL<i>, la porta logica AND 42 riceve in corrispondenza degli ingressi 42a, 42b, 42d rispettivamente i segnali di combinazione logica NOR SNOR<i-1>, SNOR<i> e NOR SNOR<i+1>, per generare, tramite l’operazione di combinazione logica AND, il segnale di polarizzazione di source VSL<i>.
Come risulterà evidente, in questa forma di realizzazione, quando una qualsiasi delle word line WL associata ad un gruppo di source line SL viene selezionata (portata al valore alto), il valore logico basso del risultante segnale di uscita NOR SNORcomporta il corrispondente valore basso del segnale di polarizzazione di source VSLdello stesso gruppo e dei gruppi adiacenti di source line SL.
Di conseguenza, vengono portate al valore basso non solo le source line SL dello stesso gruppo, ma anche quelle dei gruppi adiacenti. In particolare, nell’esempio raffigurato, vengono portate contemporaneamente al valore basso un numero di source line SL pari a nove. Le restanti source line SL vengono invece portate al valore alto, ovvero al valore di polarizzazione desiderato (dato dalla tensione di polarizzazione VB).
Tale forma di realizzazione consente dunque vantaggiosamente un risparmio di area in realizzazione integrata (grazie alla diminuzione del numero di porte logiche), a scapito tuttavia di un leggero incremento della corrente di leakage residua, dovuto al numero maggiore di source line SL che vengono polarizzate al valore basso nella stessa bit line BL della cella di memoria 3 selezionata per le operazioni di memorizzazione.
I vantaggi del decodificatore di indirizzo emergono in maniera evidente dalla descrizione precedente.
In ogni caso, si sottolinea nuovamente che la soluzione proposta consente di minimizzare, o in ogni caso ridurre notevolmente, le correnti di leakage all’interno del dispositivo di memoria non volatile, risultando in particolar modo utile nel caso di dispositivi di memoria aventi settori con un elevato numero di word line e/o aventi transistori di selezione con ridotte dimensioni realizzative.
Analogamente, a parità di prestazioni elettriche, risulta possibile, grazie alla soluzione proposta, incrementare il numero di word line in ciascun settore, in tal modo ottimizzando lo sfruttamento di area nella realizzazione integrata del dispositivo di memoria non volatile.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
In particolare, si sottolinea nuovamente come la soluzione descritta possa trovare vantaggiosa applicazione in svariati dispositivi di memoria non volatile (ad esempio dispositivi flash “embedded” o “stand alone”), in cui siano utilizzati transistori MOS per la selezione e la polarizzazione delle relative celle di memoria.

Claims (15)

  1. RIVENDICAZIONI 1. Decodificatore di indirizzo (10), per un dispositivo di memoria non volatile (1) dotato di una matrice di memoria (2) avente celle di memoria (3) organizzate in una pluralità di word line (WL) e bit line (BL), ciascuna cella di memoria (3) dotata di un elemento di memorizzazione (3a) e di un elemento di accesso (3b), includente un transistore MOS controllato per consentire l’accesso a detto elemento di memorizzazione (3a) per eseguire operazioni di memorizzazione, in cui terminali di source dei transistori MOS degli elementi di accesso (3b) delle celle di memoria (3) di una stessa word line (WL) sono collegati ad una rispettiva source line (SL), detto decodificatore di indirizzo (10) comprendendo uno stadio decodificatore di riga (4) ed uno stadio decodificatore di colonna (5), atti a selezionare e polarizzare le word line (WL) e, rispettivamente, le bit line (BL) di detta matrice di memoria (2) con segnali di pilotaggio di riga (VWL) e, rispettivamente, segnali di pilotaggio di colonna (VBL) di valore desiderato in funzione delle operazioni di memorizzazione, caratterizzato dal fatto che detto decodificatore di indirizzo (10) comprende inoltre uno stadio decodificatore di source (15), configurato per generare segnali di pilotaggio di source (VSL) per polarizzare le source line (SL) della matrice di memoria (2), sulla base della combinazione logica di segnali di pilotaggio di riga (VWL) di associate word line (WL).
  2. 2. Decodificatore di indirizzo secondo la rivendicazione 1, in cui detto stadio decodificatore di source (15) comprende uno stadio di combinazione logica (16), configurato per eseguire una combinazione logica NOR di detti segnali di pilotaggio di riga (VWL).
  3. 3. Decodificatore di indirizzo secondo la rivendicazione 2, in cui detto stadio di combinazione logica (16) comprende una pluralità di prime porte logiche NOR (18), ciascuna associata ad una rispettiva source line (SL) ed avente ingressi (18a, 18b; 18d) atti a ricevere i segnali di pilotaggio di riga (VWL) delle associate word line (WL), ed un’uscita (18c) atta a generare un segnale di uscita NOR (SNOR) per la generazione del segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL).
  4. 4. Decodificatore di indirizzo secondo la rivendicazione 2, in cui ciascuna source line (SL) è condivisa da una coppia di adiacenti word line (WL); ed in cui detto stadio di combinazione logica (16) comprende una pluralità di prime porte logiche NOR (18), ciascuna associata ad una rispettiva source line (SL) ed avente un primo ed un secondo ingresso (18a, 18b) atti a ricevere i segnali di pilotaggio di riga (VWL) delle word line (WL) adiacenti alla rispettiva source line (SL), ed un’uscita (18c) atta a generare il segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL).
  5. 5. Decodificatore di indirizzo secondo la rivendicazione 3 o 4, in cui detto stadio di combinazione logica (16) comprende inoltre una pluralità di seconde porte logiche NOR (18'), ciascuna associata ad una rispettiva source line (SL) ed atta a generare il segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL); in cui detta source line (SL) presenta un’estensione lungo un asse longitudinale (x) e dette prime porte logiche NOR (18) sono accoppiate elettricamente ad una prima porzione di estremità della rispettiva source line (SL), e dette seconde porte logiche NOR (18) sono accoppiate elettricamente ad una seconda porzione di estremità della rispettiva source line (SL), opposta a detta prima porzione lungo detto asse longitudinale (x).
  6. 6. Decodificatore di indirizzo secondo una qualsiasi delle rivendicazioni 3-5, in cui ciascuna di dette prime porte logiche NOR (18) comprende: un modulo di combinazione logica NOR (29) che implementa l’operazione di combinazione logica NOR dei segnali di pilotaggio di riga (VWL) delle associate word line (WL) e fornisce un segnale di combinazione logica (WLNOR) in corrispondenza di un primo nodo interno (24); un primo modulo invertitore logico (30), avente ingresso collegato al primo nodo interno (24) ed uscita collegata ad un secondo nodo interno (31), su cui fornisce la versione negata del segnale di combinazione logica (WLNORn); ed un secondo modulo invertitore logico (34), avente ingresso collegato al secondo nodo interno (31) ed uscita collegata a detta uscita (18c) della prima porta logica NOR (18), su cui fornisce detto segnale di uscita NOR (SNOR) per la generazione del segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL).
  7. 7. Decodificatore di indirizzo secondo la rivendicazione 6, in cui detto secondo modulo invertitore logico (34) comprende un transistore PMOS di pull-up (34a), collegato tra una linea di riferimento (37), posta ad una tensione di polarizzazione (VB), e detta uscita (18c), ed avente terminale di controllo collegato all’uscita di detto primo modulo invertitore logico (30); un transistore NMOS di pull-down (34b), collegato tra detta uscita (18c) ed una linea di riferimento di massa (23), ed avente terminale di controllo collegato anch’esso all’uscita di detto primo modulo invertitore logico (30); ed un ulteriore transistore NMOS di pull-up (34c), collegato in parallelo al transistore PMOS di pull-up (34a) ed avente terminale di controllo collegato all’ingresso del primo modulo invertitore logico
  8. 8. Decodificatore di indirizzo secondo una qualsiasi delle rivendicazioni 3-7, in cui detto stadio di combinazione logica (16) comprende un numero di dette prime porte logiche NOR (18) pari al numero di dette source line (SL).
  9. 9. Decodificatore di indirizzo secondo una qualsiasi delle rivendicazioni 3-7, in cui dette source line (SL) sono elettricamente cortocircuitate a gruppi mediante rispettive strisce di metallizzazione (40).
  10. 10. Decodificatore di indirizzo secondo la rivendicazione 9, in cui detto stadio di combinazione logica (16) comprende, per ciascuno di detti gruppi: una prima porta logica NOR (18), avente ingressi (18a, 18b, 18d) atti a ricevere i segnali di pilotaggio di riga (VWL) delle word line (WL) adiacenti alle source line (SL) del gruppo, ed un’uscita (18c) atta a generare un segnale di uscita NOR (SNOR); ed una porta logica AND (42) avente ingressi (42a, 42b, 42d) atti a ricevere i segnali di uscita NOR (SNOR) delle prima porta logica NOR (18) di detto gruppo e dei gruppi adiacenti di source line (SL), ed un’uscita (42c) atta a generare detto segnale di pilotaggio di source (VSL) per la polarizzazione delle source line (SL) cortocircuitate del gruppo.
  11. 11. Dispositivo di memoria non volatile (1), comprendente una matrice di memoria (2), ed un decodificatore di indirizzo (10) secondo una qualsiasi delle rivendicazioni precedenti, accoppiato alla matrice di memoria (2) ed atto ad indirizzare e polarizzare celle di memoria (3) di detta matrice di memoria (2).
  12. 12. Dispositivo secondo la rivendicazione 11, in cui le celle di memoria (3) di detta matrice di memoria (2) sono del tipo a cambiamento di fase PCM.
  13. 13. Metodo di polarizzazione di un dispositivo di memoria non volatile (1) dotato di una matrice di memoria (2) avente celle di memoria (3) organizzate in una pluralità di word line (WL) e bit line (BL), ciascuna cella di memoria (3) dotata di un elemento di memorizzazione (3a) e di un elemento di accesso (3b), includente un transistore MOS controllato per consentire l’accesso a detto elemento di memorizzazione (3a) per eseguire operazioni di memorizzazione, in cui terminali di source dei transistori MOS degli elementi di accesso (3b) delle celle di memoria (3) di una stessa word line (WL) sono collegati ad una rispettiva source line (SL), detto metodo comprendendo selezionare e polarizzare le word line (WL) e, rispettivamente, le bit line (BL) di detta matrice di memoria (2) con segnali di pilotaggio di riga (VWL) e, rispettivamente, segnali di pilotaggio di colonna (VBL) di valore desiderato, in funzione delle operazioni di memorizzazione, caratterizzato dal fatto di comprendere inoltre generare segnali di pilotaggio di source (VSL) per polarizzare le source line (SL) della matrice di memoria (2), sulla base della combinazione logica di segnali di pilotaggio di riga (VWL) di associate word line (WL).
  14. 14. Metodo secondo la rivendicazione 13, in cui generare detti segnali di pilotaggio di source (VSL) comprende eseguire una combinazione logica NOR dei segnali di pilotaggio di riga (VWL) delle associate word line (WL).
  15. 15. Metodo secondo la rivendicazione 13 o 14, in cui dette source line (SL) sono elettricamente cortocircuitate a gruppi; ed in cui generare detti segnali di pilotaggio di source (VSL) comprende generare un segnale di uscita NOR (SNOR) sulla base dei segnali di pilotaggio di riga (VWL) delle word line (WL) adiacenti alle source line (SL) del gruppo; e generare detto segnale di pilotaggio di source (VSL) per la polarizzazione delle source line (SL) di ciascun gruppo, come combinazione logica AND dei segnali di uscita NOR (SNOR) di detto gruppo e dei gruppi adiacenti di source line (SL).
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