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CN101366122A - U栅晶体管和制造方法 - Google Patents

U栅晶体管和制造方法 Download PDF

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CN101366122A
CN101366122A CNA2005800320719A CN200580032071A CN101366122A CN 101366122 A CN101366122 A CN 101366122A CN A2005800320719 A CNA2005800320719 A CN A2005800320719A CN 200580032071 A CN200580032071 A CN 200580032071A CN 101366122 A CN101366122 A CN 101366122A
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Abstract

描述了用于制造非平面多角部晶体管结构的过程。具有在其顶表面上的掩模的半导体材料的鳍部形成在第一绝缘层上。第二绝缘层形成在鳍部上而暴露了掩模的顶表面，其中保护层沉积在鳍部和第二绝缘层之间。然后，去除掩模且在鳍部上邻近保护层形成隔离物。具有底部和相对的侧壁的凹陷形成在鳍部内。栅电介质层和栅极形成在鳍部的顶表面上、相对的侧壁上和鳍部内的凹陷的底部上和相对的侧壁上。源区和漏区形成在鳍部内栅极的相对侧处。

Description

U栅晶体管和制造方法
技术领域
本发明的实施例一般地涉及半导体制造领域，且更特定地涉及半导体晶体管结构及其制造方法。
背景技术
集成电路包括数百万个金属氧化物半导体场效应晶体管(“MOSFET”)。这样的晶体管取决于其掺杂剂的传导类型可以包括p沟道MOS晶体管和n沟道MOS晶体管。MOS晶体管尺寸的持续缩减是微电子和计算机工业在过去的二十年间的增长的主要促进因素。对于MOSFET尺度的主要限制性因素是短沟道效应，例如在沟道长度降低和漏致势垒降低(“DIBL”)时的阈值电压下降。因为在源区和漏区之间的晶体管沟道长度降低导致的短沟道效应能严重地降低半导体晶体管的性能。因为短沟道效应，晶体管的电特征，例如阈值电压、亚阈值电流和超过阈值的电流-电压特征变得难于以栅极偏压来控制。
图1图示了常规的现有技术的平面MOSFET结构100的截面图。硅层102在单晶硅基片101上外延生长。隔离邻近的集成电路器件的场隔离区103形成在硅层102中。栅电介质104和栅极105随后沉积在硅层102上。离子注入到硅层内，在栅极105的相对侧形成源延伸区106和漏延伸区107。源延伸区106和漏延伸区107是浅结以最小化在具有亚微米或纳米尺寸的MOSFET结构100中的短沟道效应。隔离物108沉积在栅极105和栅电介质104的相对的侧上。隔离物108覆盖了栅极105和栅电介质104的侧，且也覆盖了邻近栅极105和在栅极105的相对侧上的硅层102的顶表面的部分。如果隔离物108包括氮化硅(“Si3N4”)，则隔离物衬里氧化物109作为缓冲层沉积在隔离物18和栅极105和栅电介质104的相对的侧之间。带有源触点111的源触点结110和带有漏触点113的漏触点结112在栅极105的相对侧处形成在硅层102内。源触点结110和漏触点结112制造为深结，使得可以在其内分别制造相对地大尺寸的源触点111和漏触点113，以提供分别到MOSFET结构100的漏和源的低电阻触点。对于多晶硅栅极，栅硅化物114形成在栅极105上以提供到MOSFET结构100的栅的触点。
图2是三栅晶体管结构200的透视图，它提供了改进的对晶体管的电特征的控制。三栅晶体管结构200具有形成在鳍主体203内在栅极204的相对侧处的源区201和漏区202。鳍主体203形成在硅基片207上的绝缘层206的顶表面上。带有在下面的栅电介质205的栅极204覆盖了鳍主体203的部分的顶208和两个相对的侧壁209。三栅晶体管结构200提供了沿鳍主体203的部分的顶208和两个相对的侧壁209的传导沟道。这有效地将可用于电信号行进的空间增至三倍，这赋予三栅晶体管比常规平面晶体管的大体上更高的性能而不使用更多的功率。具有在鳍主体203的两个邻近侧上的栅的栅极204的角部211增加了对晶体管电特征的控制。在低的栅电压下，三栅晶体管的角部部分的性能在电流-电压(“Id-Vg”)特征中占主导。然而在阈值电压以上，三栅主体的非角部部分导通且在晶体管的运行中占主导。然而三栅主体的非角部部分具有比三栅主体的角部部分对短沟道效应大体上更低的控制，这降低了三栅晶体管的性能。
附图说明
本发明通过例子图示且不限制于附图中的图，附图中相似的参考指示类似的元件，各图为：
图1图示了常规的现有技术的平面MOSFET结构的截面视图；
图2是现有技术的三栅晶体管结构的透视图；
图3A图示了制造根据本发明的一个实施例的U栅晶体管的半导体结构的截面视图；
图3B是类似于图3A的视图，示出为在将沉积在半导体材料的层上的掩模层和缓冲层形成图案和蚀刻后；
图3C是类似于图3D的视图，示出为在绝缘层上形成半导体材料的鳍部后；
图3D是类似于图3C的视图，示出为在鳍部上形成了保护层后；
图3E是类似于图3D的视图，示出为在保护层上形成第二绝缘层后；
图3F是类似于图3E的视图，示出为在去除掩模层后；
图3G是类似于图3F的视图，示出为在鳍部上形成隔离物后；
图3H是类似于图3G的视图，示出为在鳍部内形成凹陷后；
图3I是类似于图3H的视图，示出为在去除第二绝缘层和保护层后；
图3J是类似于图3I的视图，示出为在从鳍部去除隔离物和缓冲层后；
图4是根据本发明的一个实施例的U栅半导体晶体管结构的透视图；
图5A图示了制造根据本发明的一个实施例的多台阶U栅晶体管结构的半导体结构的截面视图；
图5B是类似于图5A的视图，示出为在收缩隔离物尺寸以暴露鳍部的顶表面的部分后；
图5C是类似于图5B的视图，示出为在形成台阶后；
图5D是类似于图5C的视图，示出为在去除第二绝缘层和保护层后；
图5E是类似于图5D的视图，示出为在从鳍部去除隔离物和缓冲层后；
图6是多台阶U栅半导体晶体管结构的透视图，其中凹陷的侧壁的每个包括至少一个根据本发明的一个实施例的台阶；
图7A图示了制造根据本发明的一个实施例的对分的鳍部的半导体结构的截面视图；
图7B是类似于图7A的视图，示出为在从顶表面的暴露部分向下蚀刻鳍部到第一绝缘层以产生两个对分的鳍部后；
图7C是类似于图7B的视图，示出为在从鳍部去除第二绝缘层、保护层、隔离物和缓冲层后；
图8是根据本发明的一个实施例的带有具有亚光刻尺寸的两个对分的鳍部的U栅半导体晶体管结构的透视图；
图9A图示了制造具有亚光刻尺寸的两个对分的鳍部的半导体结构的截面视图，其中对分的鳍部的每个包括至少一个根据本发明的一个实施例的台阶；
图9B是类似于图9A的视图，示出为在收缩隔离物尺寸以暴露对分的鳍部的每个的顶表面的部分后；
图9C是类似于图9B的视图，示出为在形成台阶后；
图9D是类似于图9C的视图，示出为在从两个对分的鳍部去除第二绝缘层、保护层、隔离物和缓冲层后；
图10是制造带有具有亚光刻尺寸的两个对分的鳍部的U栅半导体晶体管结构的透视图，其中两个对分的鳍部的每个具有至少一个根据本发明的一个实施例的台阶。
具体实施方式
在如下的描述中，阐述了多个特定的细节，例如特定的材料、掺杂剂浓度、元件尺寸等，以提供对本发明的实施例的一个或多个的完全的理解。然而，对本领域普通技术人员将显见的是本发明的一个或多个实施例可以不以这些特定的细节实现。在其他的实例中，未详细描述半导体制造过程、技术、材料、设备等，以避免不必要地对本描述的模糊。本领域普通技术人员通过包括的描述将能不需要不适当的实验来实现适当的功能性。
虽然本发明的某些典型的实施例在附图中描述和示出，应理解的是这样的实施例仅是说明性的而非限制本发明，且本发明不限制于示出且描述的特定的结构和布置，因为本领域普通技术人员可想到修改。
在整个说明书中参考“一个实施例”、“另一个实施例”或“实施例”意味着结合实施例描述的特定的特点、结构或特征包括在本发明的至少一个实施例中。因此，在整个说明书的多种位置处的措辞“对于一个实施例”或“对于实施例”的出现不必需地都指相同的实施例。此外，特定的特点、结构或特征可以以任何合适的方式在一个或多个实施例中结合。
此外，本发明的方面决不在于单个披露的实施例的所有特点。因此，在具体实施方式后的权利要求书由此明白地合并在此具体实施方式中，使得每项权利要求作为本发明的分开的实施例自立。虽然本发明已根据数个实施例描述，但本领域技术人员将认识到本发明不限制于描述的实施例，而是可以以附带的权利要求书的精神和范围内的修改和变化来实施。因此，描述被认为是说明性的而非限制性的。
带有改进的短沟道性能的非平面半导体晶体管结构及其可靠的制造方法在此描述。图4是根据本发明的一个实施例的带有角部部分比非角部部分增加的比例的非平面U栅半导体晶体管结构300的透视图。如在图4中示出，栅电介质层362和栅极363形成在基片360上的绝缘层301上的鳍部305的部分上，且源区403和漏区404形成在鳍部305的相对侧处。如在图4中示出，带有栅电介质层362的栅极363覆盖了鳍部305的部分的顶表面306和两个相对的侧壁307，且在鳍部305内的凹陷319的部分的底部320和两个相对的侧壁364有效地增加了可用于电信号行进的空间。晶体管结构的主要的角部部分提供了改进的对器件电特征的短沟道控制。在全部栅电压范围内，电流-电压特征由器件的角部部分的性能主导，使得短沟道效应被最小化且优化了亚阈值电流和驱动电流。非平面的U栅半导体晶体管结构300通过以在第一绝缘层上的鳍部的顶部上的掩模层形成半导体材料的鳍部来制造。缓冲层形成在鳍部的顶表面和掩模层之间。然后在掩模层上形成合适的保护层，其中保护层覆盖了掩模层的顶表面、掩模的两个相对的侧壁、鳍部的两个相对的侧壁和在鳍部的相对侧处的第一绝缘层的部分。随后，第二绝缘层形成在保护层上。然后，将第二绝缘层平面化以暴露掩模层的顶表面，使得覆盖了鳍部的相对侧处的第一绝缘层的部分上的保护层的第二绝缘层的顶表面与掩模层顶表面大体上成平面。进一步地，掩模层被去除以暴露被缓冲层覆盖的鳍部的顶表面。随后，隔离物形成在缓冲层上邻近保护层。然后，在鳍部中形成凹陷，其中凹陷具有底部和两个垂直于底部的相对的侧壁。进一步地，在鳍部的顶表面和两个相对的侧壁上以及鳍部内的凹陷的底部和相对的侧壁上形成栅电介质层。随后，在栅电介质层上形成栅极。然后，在栅极的相对侧上形成源区和漏区。对于一个实施例，在凹陷的两个相对的侧壁的每个内形成至少一个台阶。此过程可靠地提供了带有垂直地限定的角部组的具有U形形状的非平面半导体晶体管结构。有效地，在此晶体管结构中，在全栅控制下角部的个数至少双倍于标准的三栅晶体管，这大体上降低了非角部部分在晶体管性能中的贡献。形成在相对的侧壁的每个的内侧和外侧上以及鳍部内的凹陷的底部上的栅极提供了U栅晶体管结构的全耗尽沟道。另外，因为在U形形状晶体管结构的两个相对侧壁的每个上的栅比三栅晶体管的单个的鳍部的两个相对侧栅大体上相互更靠近，U形形状的晶体管结构的非角部特征也被最大化。此外，可用于电信号在U形形状的晶体管结构内行进的区域大体上相对于三栅晶体管结构增加。作为结果，多角部U形形状晶体管结构改进了晶体管的总性能至少10％。U形形状的晶体管结构的DIBL参数在任何栅长度下例如大体上小于三栅晶体管结构的DIBL参数，接近理论极限值0mV/V。
图3A图示了根据本发明的一个实施例制造U栅晶体管的半导体结构300的截面视图。如在图3A中示出，半导体结构300包括形成在基片360上的绝缘层301上的半导体材料的层302。对于一个实施例，半导体材料的层302形成在覆盖了单晶硅的基片360的绝缘层301上，如在图3A中示出。对于一个实施例，沉积在绝缘层301上的层302是单晶硅(“Si”)，其中硅基片360上的绝缘层301是隐埋氧化物。更特定地，绝缘层301包括二氧化硅。在替代实施例中，绝缘层301可以是蓝宝石、二氧化硅、氮化硅或其他绝缘材料的一个或组合。如在图3A中示出，夹在单晶硅层302和硅基片360之间的绝缘层301形成了绝缘体上硅(SOI)基片361。SOI基片可以通过在本领域已知的技术的任一个来制造，例如通过氧注入隔离、氢注入隔离和隔离方法(也称为Smart 
Figure A200580032071D0012105152QIETU
)等。对于实施例，形成在隐埋氧化物的绝缘层301上的单晶硅层302的厚度在大约20nm到200nm的范围内。更特定地，在绝缘层301上的层302的厚度在30nm到150nm之间。对于替代实施例，基片360可以包括III-V和其他半导体，例如磷酸铟、砷化镓、氮化镓和碳化硅。
然后，掩模层304形成在层302上或上方。对于一个实施例，缓冲层303形成在层302和掩模层304之间，以平滑层302和掩模层304之间的过渡。对于实施例，形成在绝缘层301上的单晶硅层302上的掩模层304是硬掩模层。在一个实施例中，二氧化硅(“SiO2”)的缓冲层303形成在单晶硅的层302和氮化硅(“Si3N4”)的掩模层304之间。对于实施例，夹在掩模层304和层302之间的缓冲层303的厚度在大约10埃到150埃之间的范围内。更特定地，缓冲层303的厚度为大约30埃。对于一个实施例，层302上的掩模层304的厚度在大约20纳米(“nm”)到200纳米(“nm”)的范围内。更特定地，在单晶硅层302上的氮化硅掩模层304的厚度为大约150nm。掩模层304和缓冲层303可以使用半导体制造领域内普通技术人员已知的技术沉积在层302上，例如使用化学蒸汽沉积(“CVD”)技术。
图3B示出了形成图案且随后蚀刻到预先确定的宽度330和长度(未示出)，以从基片360上的绝缘层301上的层302形成鳍部后沉积在层302上的掩模层304和缓冲层303。沉积在层302上的掩模层304和缓冲层303的图案形成和蚀刻可以通过半导体制造领域内普通技术人员已知的技术进行。
然后，层302形成图案且随后蚀刻为形成绝缘层301上的鳍部。图3C示出了在从绝缘层301上的层302形成鳍部305后的半导体结构300的截面视图。如在图3C中示出，具有宽度330、长度(未示出)和高度318的鳍部305包括顶表面306和两个相对的侧壁307。对于实施例，缓冲层303沉积在鳍部305的顶表面306和掩模层304之间。对于一个实施例，鳍部305的宽度330可以在大约20nm到120nm之间的范围内且鳍部305的高度318可以在大约20nm到150纳米的范围内。对于实施例，将从层302形成的鳍部305形成图案且蚀刻到由光刻技术的最小特征所限定的尺寸。对于实施例，在隐埋氧化物的绝缘层301上的单晶硅的层302可以使用半导体制造领域内普通技术人员已知的技术形成图案和蚀刻。
图3D示出了在鳍部305上形成保护层308后的半导体结构300的截面视图。如在图3D中示出，保护层308覆盖了鳍部305的两个相对的侧壁307、掩模层304的顶部311和两个相对的侧壁331以及鳍部305的相对侧上的绝缘层301的部分309。对于实施例，保护层308形成在鳍部305上以在随后的蚀刻期间保护相对的侧壁307和部分309不被底切。对于一个实施例，保护层308具有相对于掩模层304的蚀刻速度大体上慢的蚀刻速度，以随后在过程中提供掩模层304的选择性的蚀刻而留下保护层308未动。更特定地，保护层308的蚀刻速度大约比掩模层304的蚀刻速度慢十倍。对于一个实施例，覆盖了单晶硅的鳍部305和Si3N4的掩模层304的保护层308包括掺杂碳的氮化硅(“Si3N4:C”)。更特定地，在氮化硅中的碳的含量为大约3到5的原子百分比。更特定地，在使用热磷酸时Si3N4的掩模层304的蚀刻速度大约是50埃/分钟，而覆盖了掩模层304的Si3N4:C的保护层308的蚀刻速度大约是5埃/分钟，以选择地将Si3N4的掩模层304蚀刻去而随后在过程中保留Si3N4:C的保护层308。对于一个实施例，沉积在单晶硅的鳍部305上和Si3N4的掩模层304上的Si3N4:C的保护层308的厚度在20埃至100埃之间。保护层308可以使用半导体制造领域内普通技术人员已知的技术沉积在鳍部305上。
图3E示出了在保护层308上形成了绝缘层310后半导体结构300的截面视图。如在图3E中示出，绝缘层310覆盖了保护层308而显露了掩模层304的顶表面311。对于一个实施例，在Si3N4:C的保护层上的绝缘层310覆盖了单晶硅的鳍部305和Si3N4的掩模层304，绝缘层310是二氧化硅(“SiO2”)。绝缘层310可以通过在保护层上覆盖沉积且然后例如通过化学机械抛光(“CMP”)回抛光而形成，以从掩模层的顶表面311去除绝缘层310和保护层308的部分，使得掩模层304的顶表面311大体上与绝缘层310的顶表面313共平面，如在图3E中示出。在Si3N4:C的保护层上沉积二氧化硅的绝缘层可以使用半导体制造领域内普通技术人员已知的技术进行。
图3F是在去除了掩模层304后半导体结构300的截面视图。如在图3F中示出，掩模层304从缓冲层303的顶表面314被选择地去除，而留下鳍部305的相对的侧处的绝缘层310和保护层308未动。由掩模层304的厚度限定的保护层308的暴露部分334的高度324因此被保留，而确保在随后的过程中在鳍部305内形成的凹陷的预先确定的深度。对于一个实施例，掩模层304可以从缓冲层303通过湿蚀刻以具有大体上对保护层308和绝缘层310高的选择性的化学处理去除，这意味着化学处理主要地蚀刻掩模层304而不是保护层308和绝缘层310。对于一个实施例，掩模层304与保护层308和绝缘层310的蚀刻速度比为大约10:1。对于一个实施例，Si3N4的掩模层304可以选择地从SiO2的缓冲层303的顶表面314蚀刻去，而保留Si3N4:C的保护层308和SiO2的绝缘层310，蚀刻以热磷酸湿蚀刻进行。
然后，隔离物315形成在鳍部305上。图3G是在鳍部305上形成隔离物315后半导体结构300的截面视图。隔离物315邻近保护层308且覆盖了缓冲层303的顶表面314的部分和保护层308的暴露部分334，如在图3G中示出。对于一个实施例，覆盖了缓冲层303的顶表面314的隔离物315的每个的宽度343确定了随后在过程中形成的鳍部305内的凹陷的宽度。对于一个实施例，包括氮化硅的隔离物315形成在SiO2的缓冲层303上而覆盖了掺杂碳的氮化硅的保护层308的暴露部分334。在保护层308上形成隔离物315不使隔离物315的外形退化。这样的具有稳定的外形的隔离物315提供了对在随后的过程中形成在鳍部305内的凹陷的宽度和凹陷的侧壁的厚度的可靠的控制。对于实施例，为形成隔离物315，首先将例如氮化硅的隔离物材料的层一致地沉积到开口316内的缓冲层303的顶表面314上的预先确定的厚度，覆盖了保护层308的侧部分。对于一个实施例，一致地沉积在开口316内的缓冲层303的顶表面314上的隔离物材料的厚度确定了隔离物315的宽度343。然后，隔离物材料层通过例如反应离子蚀刻(“RIE”)技术被选择地各向异性地回蚀刻，以形成隔离物315。用于形成这样的隔离物315的过程对于晶体管制造领域普通技术人员是已知的。对于实施例，隔离物315的每个的宽度343大约是鳍部305的宽度330的三分之一。更特定地，如果鳍部305的宽度330在大约20nm到120nm的范围内，则隔离物315的每个的宽度343可以在大约6nm到40nm的范围内。
图3H是在鳍部305内形成了凹陷319后的半导体结构300的截面视图。在鳍部305内的凹陷319具有底部320和形成了两个相对的侧柱321的两个相对的侧壁，如在图3H中示出。对于实施例，两个相对的侧柱321的每个以相对于底部320成直角垂直地定位，形成角部322，角部322具有在两个相对的侧柱321的每个和底部320之间的直角。凹陷319的两个相对的侧柱321的每个的厚度342由隔离物315的每个的宽度343控制。因为隔离物315形成在保护层308上，隔离物315的厚度和外形不退化，使得隔离物315提供对凹陷319的两个相对的侧柱321的每个的厚度342的可靠的控制。对于实施例，底部320的厚度被每个隔离物315的高度350控制，使得隔离物315的每个越高则底部320可以生产得越薄。参考图3G，对于实施例，隔离物315的高度317相对于鳍部305的厚度318为分别大约1:1到5:1的范围。更特定地，隔离物315的高度317在30nm到150nm之间。对于实施例，鳍部305内的凹陷319通过对于半导体制造领域内普通技术人员已知的技术之一形成，例如通过RIE技术形成。对于一个实施例，鳍部305内的凹陷319从鳍部305的表面向下蚀刻到预先确定的深度，以形成全耗尽的晶体管沟道。对于一个实施例，在鳍部305内的凹陷319的预先确定的深度由蚀刻时间控制。对于一个实施例，凹陷319可以向下蚀刻到300埃到1000埃的预先确定的深度。对于实施例，凹陷319的预先确定的深度在鳍部305的厚度318的0.5到0.8之间，以形成全耗尽的晶体管沟道。对于一个实施例，底部320的厚度344在大约50埃到150埃的范围内。对于另一个实施例，预先确定的深度等于凹陷的宽度323，以形成全耗尽的晶体管沟道。对于实施例，为形成全耗尽的晶体管沟道，凹陷319的底部320的厚度344至少比两个相对的侧柱321的每个的厚度342薄两倍。更特定地，底部320的厚度可以是大约100埃，且两个相对的侧柱321的每个的厚度可以是大约200埃。
然后，绝缘层310选择地从保护层308去除，留下绝缘层301未动，如在图3I中示出。保留绝缘层301而去除绝缘层310是重要的，以避免在随后的过程中多晶硅纵梁的生成。保护层308随后从鳍部305、隔离物315的外侧壁325和鳍部305的相对侧处的绝缘层301的部分309选择地去除，留下鳍部305和绝缘层301未动，且保留鳍部305的两个相对的侧壁307的垂直性。图3I是类似于图3H的示出了从绝缘层301的部分309和鳍部305去除绝缘层310和保护层308后的视图。对于一个实施例，二氧化硅的绝缘层310可用从Si3N4:C的保护层308使用氢氟酸(“HF”)去除，且Si3N4:C的保护层308可以从单晶硅的鳍部305和从隐埋氧化物的绝缘层301使用半导体制造领域内已知的技术通过热磷酸去除。
图3J是从绝缘层301上的鳍部305去除隔离物315和缓冲层303后的半导体结构300的截面视图。对于实施例，使用半导体制造领域普通技术人员已知的技术将隔离物315和缓冲层303大体上从鳍部305通过热磷酸和氢氟酸分别去除。绝缘层301上的鳍部305具有U形形状和相对于三栅半导体结构的个数增加的角部345。
图3K是随后在鳍部305的部分上形成栅电介质层362和栅极363后的半导体结构300的截面视图。如在图3K中示出，带有栅电介质层362的栅极363覆盖了基片360上的绝缘层301上的鳍部305的顶表面306和两个相对的侧壁307，以及覆盖了凹陷319的部分的底部320和两个相对的侧壁364，从而有效地增加了可用于电信号行进的空间。相对于三栅晶体管结构，在全栅控制下U形形状的半导体晶体管结构300也有效地将角部的个数加倍，这大体上降低了晶体管的非角部部分而导致了改进的短沟道控制。
栅电介质层362可通过对于晶体管制造领域的普通技术人员是已知的沉积和图案形成技术形成在鳍部305上。对于一个实施例，栅电介质层362可以包括例如二氧化硅(“SiO2”)、氮氧化硅(“SiOxNy”)或氮化硅(“Si3N4”)。对于另一个实施例，栅电介质层362可以包括其介电常数k高于SiO2的介电常数的过渡金属的氧化物，例如氧化锆(“ZrO2”)、氧化铪(“HFO2”)和氧化镧(“La2O3”)。对于实施例，高k电介质层可以使用原子层沉积(“ALD”)技术形成在鳍部305上。对于实施例，栅电介质层362的厚度可以在5埃至100埃之间。
对于实施例，栅极363通过对于晶体管制造领域普通技术人员是已知的沉积和图案形成技术随后形成在栅电介质层362上。对于实施例，形成在栅电介质362上的栅极363的厚度在500埃至3500埃之间。对于替代实施例，形成在栅电介质层362上的栅极363可以但不限制于是金属、多晶硅、多晶硅锗、氮化物及其任何组合。
然后，参考图4，具有尖端延伸(未示出)的源区403和漏区404形成在鳍部305的相对侧处。源区403和漏区404可以使用晶体管制造领域普通技术人员已知的技术之一形成。对于实施例，鳍部305内在栅极363的相对侧处的源区403和漏区404可以使用离子注入技术形成，离子注入技术使用栅极363作为掩模将各掺杂剂的离子提供到鳍部305的相对侧内。
图5A图示了用于制造根据本发明的一个实施例的多台阶U栅晶体管的半导体结构500的截面视图。半导体结构500使用以上参考图3A至图3H描述的过程形成。如在图5A中示出，半导体结构500包括在形成在绝缘层503上的半导体材料的鳍部502内的凹陷501。凹陷501具有底部521和两个相对的侧壁504。保护层505覆盖了鳍部502的侧壁和在鳍部502相对侧处的绝缘层503的部分。绝缘层511形成在鳍部502的相对侧上的保护层505的部分上。隔离物506形成在鳍部502邻近保护层505的顶表面上。对于实施例，缓冲层507沉积在鳍部502的顶表面和隔离物506的每个之间。对于实施例，凹陷501从鳍部502的顶表面向下蚀刻到大约鳍部502的厚度528的三分之一处。
图5B是类似于图5A的视图，示出了在收缩隔离物506的尺寸到预先确定的宽度以暴露被缓冲层507覆盖的鳍部502的顶表面的部分509后。对于实施例，隔离物506收缩到预先确定的宽度520，宽度通过随后待形成的台阶的量确定。对于一个实施例，隔离物506的宽度520在收缩后减小大约30％。对于实施例，通过蚀刻进行对隔离物506的收缩，例如通过干蚀刻或湿蚀刻。对于一个实施例，收缩隔离物506通过以热磷酸湿蚀刻进行。对于一个实施例，如在图5B中示出的钝化层508在收缩隔离物506后沉积在凹陷501的底部521上和侧壁504的部分上，以用作随后蚀刻鳍部502的蚀刻阻止层。对于另一个实施例，当干等离子蚀刻用于收缩隔离物506时，在收缩隔离物506前钝化层508沉积在凹陷501的底部521上和两个相对的侧壁504的部分上，以保护鳍部502的主体在干等离子蚀刻期间例如无点蚀，且当在随后的过程中在凹陷501的侧壁内形成台阶时用作蚀刻阻止层。对于一个实施例，沉积在形成在硅的鳍部502内的凹陷501的底部521上和两个相对的侧壁504的部分上的钝化层508包括氧化物。对于实施例，钝化层508的厚度在大约10埃到50埃的范围内。对于实施例，钝化层508通过晶体管制造领域普通技术人员已知的技术之一沉积在凹陷的底部上。
图5C是类似于图5B的视图，示出了在蚀刻去由缓冲层507覆盖的鳍部502的顶表面的暴露部分509以在鳍部502内的凹陷501的侧壁内形成台阶510后。对于一个实施例，被缓冲层507覆盖的暴露部分509被从鳍部502的顶部向下各项异性地蚀刻到预先确定的深度，同时侧向地后退到预先确定的宽度以形成台阶510的每个。对于实施例，台阶510的每个可以具有在大约1:1到3:1的范围内的深度520与宽度530的深宽比。更特定地，台阶510的每个具有大约1:1的深度与宽度的深宽比。对于实施例，被二氧化硅缓冲层507覆盖的硅的鳍部502的顶表面的暴露部分509使用晶体管制造领域普通技术人员已知的RIE或湿蚀刻技术的任一个技术被蚀刻去。对于一个实施例，连续地重复如下步骤直至在凹陷501的侧壁504内产生预先确定的台阶的量：在凹陷501的底部上和侧壁的部分上沉积钝化层508，收缩隔离物506的尺寸以暴露被缓冲层覆盖的鳍部的顶表面的部分，以及从鳍部的顶部将鳍部502的顶表面的暴露部分509向下蚀刻去至预先确定的深度且侧向蚀刻去至预先确定的宽度。
图5D是半导体结构500的截面视图，示出了在从凹陷501的底部521和两个相对的侧壁504的部分去除钝化层508、从保护层505去除了绝缘层510以及从鳍部502和在鳍部502的相对的侧上的绝缘层503的部分去除了保护层505后。对于实施例，从硅的鳍部502内的凹陷501的底部521和两个相对的侧壁504的部分去除氧化物钝化层通过以例如热磷酸的蚀刻进行。从保护层505去除绝缘层511以及从鳍部502和在鳍部502的相对的侧上的绝缘层503的部分去除保护层505以上根据图3I已描述。
图5E是半导体结构500的截面视图，示出了随后从鳍部502去除隔离物506和缓冲层507后，如以上根据图3J已描述。如在图5E中示出，鳍部502的垂直侧壁与鳍部502的顶表面形成了角部512的组，且侧壁504与凹陷501的底部521和与台阶510形成了角部513的组，其中角部513的个数超过了角部512的个数。角部513的个数可以通过在凹陷的侧壁内重复地形成台阶510而增加，如以上所讨论，大体上相对于非角部部分增加了U栅晶体管结构的角部部分。
图6是根据本发明的一个实施例的多角部U栅半导体晶体管结构600的透视图。多角部U栅半导体晶体管结构600包括栅电介质层601和随后形成在绝缘层503上的鳍部502上的栅极602，和形成在鳍部502的相对侧处的源区603和漏区604，其中凹陷501的侧壁的每个包括台阶605。如在图6中示出，带有电介质层601的栅极602覆盖了鳍部502的部分的顶表面和两个相对的侧壁以及鳍部502内的凹陷501的部分的底部和相对的侧壁，其中相对的侧壁的每个包括台阶605。带有台阶状侧壁的U形形状的多角部半导体晶体管结构600进一步增加了全栅控制下的角部个数，因此进一步降低了晶体管的非角部部件。对于实施例，在U栅晶体管结构的I-V特征中的角部部分超过了非角部部分至少10％。
图7A图示了半导体结构700的截面视图，用于制造根据本发明的一个实施例的对分的鳍部。如在图7A中图示，半导体结构700包括形成在绝缘层702上的半导体材料的鳍部701。保护层703覆盖了鳍部701的侧壁和在鳍部701的相对侧处的绝缘层702的部分，且保护层703邻近形成在鳍部701的顶表面上的隔离物704的每个。绝缘705形成在鳍部701的相对侧上的保护层703的部分上。对于实施例，缓冲层706沉积在鳍部701的顶表面和隔离物704的每个之间。半导体结构700使用以上根据图3A至图3G描述的过程形成。
图7B是半导体结构700的截面视图，示出了从鳍部701的顶表面的暴露部分向下蚀刻鳍部701到绝缘层702之后，以在一个光刻步骤中产生对分的鳍部708，从而使鳍部的量加倍且鳍部间距降低因子2。对分的鳍部708的宽度709和对分的鳍部708之间的距离710由隔离物704的厚度控制且与光刻分辨率和掩模特征无关，从而提供了稳健的制造过程。对于实施例，对分的鳍部708的每个具有小于光刻极限的尺寸。将鳍部701向下蚀刻到绝缘层通过以上根据图3H描述的过程进行。
图7C是半导体结构700的截面视图，示出了使用以上根据图3I和图3J描述的过程从对分的鳍部708的每个去除绝缘层705、保护层703、隔离物704和缓冲层706之后。如在图7C中示出，在绝缘层705上从单个鳍部对分了鳍部的间距711形成了两个对分的鳍部708。对于实施例，使用以上根据图7A至图7C描述的过程，可以从多个单个的鳍部制造出多个具有亚光刻尺寸的对分的鳍部。
图8是根据本发明的一个实施例在绝缘层702上带有两个对分的鳍部708的U栅半导体结构800的透视图，对分的鳍部708具有亚光刻尺寸。栅电介质层802和栅极803随后形成在对分的鳍部708的每个的部分上。源区804和漏区805形成在对分的鳍部708的每个的栅极803的相对侧处。如在图8中示出，带有栅电介质层802的栅极803覆盖了对分的鳍部708的每个的部分的顶表面和两个相对的侧壁，从而产生了带有两个具有对分的间距的三栅晶体管的结构。对于实施例，两个三栅晶体管的每个具有亚光刻尺寸。
图9A图示了用于制造带有具有亚光刻尺寸的对分的鳍部的晶体管结构的半导体结构900的截面视图，其中对分的鳍部的每个包括至少一个根据本发明的一个实施例的台阶。半导体结构900包括在绝缘层902上的对分的鳍部901和保护层903，保护层903覆盖了对分的鳍部901的每个的外侧壁911和在对分的鳍部901的每个的外侧壁911处的绝缘层902的部分。保护层903邻近形成在对分的鳍部901的每个的顶表面上的隔离物904的每个。绝缘层905形成在对分的鳍部901的每个的外侧壁911处的保护层903的部分上。对于实施例，缓冲层906沉积在对分的鳍部901的每个的顶表面和隔离物904的每个之间。半导体结构900使用以上根据图7A至图7C描述的过程形成。
图9B是半导体结构900的截面视图，示出了收缩隔离物904的尺寸以暴露被缓冲层906覆盖的对分的鳍部901的每个的顶表面的部分921。保护层922沉积在对分的鳍部901之间的绝缘层902的暴露部分上，以保护绝缘层902不在随后的过程中被底切。对于实施例，沉积在硅的对分的鳍部901之间的隐埋氧化物的绝缘层902的暴露部分上的保护层922是掺杂了碳的氮化硅层。
图9C是半导体结构900的截面视图，示出了将被缓冲层906覆盖的对分的鳍部901的每个的顶表面的暴露部分921蚀刻去之后，以使用以上根据图5C描述的过程在对分的鳍部901的每个的内侧壁内形成台阶931。收缩隔离物904的尺寸使用以上根据图5B描述的过程进行。对于一个实施例，收缩隔离物904的尺寸使用以上根据图5C描述的过程连续地重复，直至在对分的鳍部901的侧壁内产生预先确定的台阶的量。
图9D是半导体结构900的截面视图，示出了使用以上根据图3I和图3J描述的过程从两个对分的鳍部901的每个和绝缘层902去除绝缘层905、保护层903、保护层922、隔离物904和缓冲层906之后。如在图9D中示出，两个对分的鳍部901形成在绝缘层上，其中对分的鳍部901的每个具有台阶931。对于另一个实施例，半导体结构900可以这样形成，即通过首先在鳍部内形成凹陷，其中凹陷的侧壁的每个具有至少一个台阶，如以上根据图5A至图5D描述，且然后形成对分的鳍部，如以上根据图7B描述。对于实施例，使用以上根据图7A至图7C和图5A至图5D描述的过程，可以从多个单个的鳍部制造出多个具有至少一个台阶且具有亚光刻尺寸的对分的鳍部。
图10是带有两个具有亚光刻尺寸的对分的鳍部1001的U栅半导体晶体管结构1000的透视图，其中在绝缘层1007上的两个对分的鳍部1001的每个具有至少一个根据本发明的一个实施例的台阶。栅电介质层1003和栅极1004随后形成在两个对分的鳍部1001的每个的部分上，从而覆盖了台阶1002。源区1005和漏区1006形成在两个对分的鳍部1001的每个的栅极1004的相对的侧处。如在图10中示出，带有栅电介质层1003的栅极1004覆盖了两个对分的鳍部1001的每个的部分的顶表面和两个相对的侧壁，包括台阶1002，从而产生了两个多角部三栅晶体管结构。对于实施例，两个多角部三栅晶体管结构具有对分的间距和亚光刻尺寸。

Claims (37)

1.一种形成半导体结构的方法，其包括：
在第一绝缘层上形成半导体材料的鳍部，其中掩模层在鳍部的顶表面上；
在鳍部上形成第二绝缘层，使得掩模层的顶表面暴露，其中保护层沉积在鳍部和第二绝缘层之间；
去除掩模层；
邻近保护层在鳍部上形成隔离物；和
在鳍部内形成凹陷，凹陷具有底部和相对的侧壁。
2.根据权利要求1所述的方法，其中缓冲层在鳍部的顶表面和掩模层之间。
3.根据权利要求2所述的方法，其中保护层覆盖鳍部的两个相对的侧壁、掩模层的两个相对的侧壁和在鳍部的相对侧上的第一绝缘层的部分。
4.根据权利要求3所述的方法，其中保护层保护了鳍部的两个相对的侧壁和鳍部的相对的侧壁上的第一绝缘层的部分不被底切。
5.根据权利要求3所述的方法，其中在鳍部上形成第二绝缘层包括将第二绝缘层平面化，使得第二绝缘层的顶表面大体上与掩模层的顶表面共平面。
6.根据权利要求1所述的方法，其中形成半导体材料的鳍部包括：
在基片上的第一绝缘层上沉积半导体材料的层；
在半导体材料的层上沉积掩模层；
将半导体材料的层上的掩模层形成图案且蚀刻掩模层；和
蚀刻半导体材料的层以形成鳍部。
7.根据权利要求1所述的方法，进一步包括：
形成覆盖了鳍部的顶表面和相对的侧壁以及在鳍部内的凹陷的底部和相对的侧壁的栅电介质层；
在栅电介质层上形成栅极；和
在鳍部内栅极的相对侧处形成源区和漏区。
8.根据权利要求1所述的方法，其中保护层提供了对凹陷的相对的侧壁和底部的厚度的控制。
9.根据权利要求1所述的方法，其中保护层的蚀刻速度大体上低于掩模层的蚀刻速度。
10.根据权利要求9所述的方法，其中保护层包括掺杂碳的氮化硅。
11.根据权利要求1所述的方法，其中掩模层的厚度确定了凹陷的底部的最小厚度。
12.根据权利要求1所述的方法，其中隔离物的每个的宽度确定了凹陷的相对的侧壁的每个的厚度。
13.根据权利要求1所述的方法，其中凹陷的底部比凹陷的相对的侧壁的每个薄。
14.根据权利要求1所述的方法，进一步包括：
去除隔离物；
去除缓冲层；和
在鳍部内形成凹陷后去除第二绝缘层。
15.一种形成半导体晶体管结构的方法，其包括：
在基片上的第一绝缘层上形成半导体材料的鳍部，鳍部具有顶表面、第一侧壁和第二侧壁；
在鳍部内形成凹陷，凹陷具有底部和侧壁，其中侧壁的每个包括至少一个台阶；
在鳍部的顶表面上、鳍部的第一侧壁和第二侧壁上、凹陷的底部上和凹陷的侧壁上形成栅电介质层；
在电介质层上形成栅极；和
在栅极的相对侧处形成漏区和源区。
16.根据权利要求15所述的方法，其中形成半导体材料的鳍部包括：
在基片上的第一绝缘层上沉积半导体材料的层；
在半导体材料的层上沉积硬掩模层，其中缓冲层在半导体材料的层和硬掩模层之间；和
将硬掩模层形成图案以形成半导体材料的鳍部，缓冲层在鳍部的顶表面和硬掩模层之间。
17.根据权利要求15所述的方法，其中在鳍部内形成凹陷包括：
在硬掩模层上形成保护层，其中保护层覆盖了鳍部的第一侧壁和第二侧壁、硬掩模层的侧壁和鳍部的相对侧处的第一绝缘层的部分；
在保护层上形成第二绝缘层，使得硬掩模层的顶表面暴露，其中第二绝缘层的顶表面大体上与硬掩模层的顶表面共平面；
去除硬掩模层以暴露缓冲层；
在缓冲层上邻近保护层形成隔离物；和
从鳍部的顶表面的暴露部分向下蚀刻鳍部到预先确定的厚度。
18.根据权利要求17所述的方法，其中在保护层上形成第二绝缘层包括：
在保护层上沉积第二绝缘层；和
将第二绝缘层回抛光，以暴露硬掩模层的顶表面。
19.根据权利要求17所述的方法，其中隔离物的高度和鳍部的厚度之间的比值限定了凹陷的底部的厚度。
20.根据权利要求15所述的方法，其中凹陷的底部和凹陷的侧壁足够薄以形成全耗尽沟道。
21.根据权利要求15所述的方法，其中在鳍部内形成凹陷进一步包括：
a.在凹陷的底部上沉积钝化层；
b.收缩隔离物的尺寸以暴露被缓冲层覆盖的鳍部的顶表面的部分；
c.蚀刻去被缓冲层覆盖的鳍部的顶表面的暴露部分以形成台阶。
22.根据权利要求21所述的方法，其中操作a到操作c连续地重复直至在凹陷的侧壁内产生预先确定的量的台阶。
23.根据权利要求21所述的方法，其中台阶的高度等于台阶的宽度。
24.一种形成半导体结构的方法，其包括：
在第一绝缘层上形成半导体材料的鳍部，其中缓冲层沉积在鳍部的顶表面和硬掩模之间；
在鳍部上形成第二绝缘层，使得硬掩模层的顶表面被暴露，其中第二绝缘层的顶表面大体上与硬掩模层的顶表面共平面；
去除硬掩模层以暴露缓冲层；
在缓冲层上邻近保护层形成隔离物；和
从顶表面的暴露部分向下蚀刻鳍部到第一绝缘层以产生两个对分的鳍部。
25.根据权利要求24所述的方法，其中两个对分的鳍部的每个具有亚光刻尺寸。
26.根据权利要求25所述的方法，其中两个对分的鳍部之间的距离由隔离物的每个的厚度限定。
27.根据权利要求24所述的方法，进一步包括：
形成覆盖了两个鳍部的每个的顶表面和两个相对的侧壁的栅电介质层；
在栅电介质层上形成栅极；和
在栅极的相对的侧处的两个鳍部的每个内形成源区和漏区。
28.根据权利要求24所述的方法，进一步包括：
在覆盖了鳍部的两个相对的侧壁的硬掩模层、硬掩模层的两个相对的侧壁和鳍部的相对的侧上的第一绝缘层的部分上形成保护层。
29.根据权利要求24所述的方法，其中两个对分的鳍部的每个具有包括至少一个台阶的侧壁。
30.一种方法，其包括：
在第一绝缘层上形成半导体材料的鳍部；
在鳍部上形成第二绝缘层，使得硬掩模层的顶表面被暴露，其中第二绝缘层的顶表面大体上与硬掩模层的顶表面共平面；
去除硬掩模层以暴露缓冲层；
在缓冲层上邻近保护层形成隔离物；和
从顶表面的暴露部分向下蚀刻鳍部到预先确定的深度；
在凹陷的底表面上沉积钝化层；
收缩隔离物的尺寸以暴露被缓冲层覆盖的鳍部的顶表面的部分；
蚀刻去被缓冲层覆盖的鳍部的顶表面的暴露部分以形成台阶。
31.根据权利要求30所述的方法，其中连续地重复沉积钝化层、收缩隔离物的尺寸和蚀刻去被缓冲层覆盖的鳍部的顶表面的暴露部分，直至在凹陷的侧壁内产生预先确定的台阶的量。
32.根据权利要求30所述的方法，其中收缩隔离物的尺寸包括干蚀刻和湿蚀刻的任一个。
33.一种半导体结构，其包括：
在绝缘层上的半导体材料的鳍部，鳍部具有顶表面、第一侧壁、第二侧壁和第一组角部；
在鳍部内的凹陷，凹陷具有底部、第三侧壁、第四侧壁和第二组角部，其中第二组角部的个数大于第一组角部的个数。
34.根据权利要求33所述的半导体晶体管结构，进一步包括：
在鳍部顶表面上、第一侧壁上、第二侧壁上、鳍部的第一组角部上和凹陷的底部上、第三侧壁上、第四侧壁上、和鳍部内的凹陷的第二组角部上的栅电介质；
形成在栅电介质上的栅极；和
形成在栅极的相对侧上的源区和漏区。
35.根据权利要求33所述的半导体晶体管结构，其中凹陷的底部、凹陷的第三侧壁和第四侧壁足够薄以形成全耗尽沟道。
36.根据权利要求33所述的半导体晶体管结构，其中第一组角部和第二组角部包括直角角部。
37.根据权利要求33所述的半导体晶体管结构，其中鳍部内的凹陷的侧壁的每个包括至少一个台阶。
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