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CN111446167A - 一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺 - Google Patents

一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺 Download PDF

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陈政勋
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Abstract

本发明公开一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，包括以下步骤：S1、在硅片基板上蚀刻出第一沟槽；S2、将初加工晶体管进行氧化操作，在第一沟槽的内侧壁生成氧化硅保护层；S3、以旋转涂布方法，在第一沟槽的氧化硅保护层上沉积形成有机硅薄膜层；S4、以含氟气体进行电浆化处理；S5、随后在第一沟槽的底部向下继续蚀刻硅片基板的Si层；S6、采用湿法蚀刻工艺，去除位于第一沟槽底部的有机硅薄膜层；S7、以第二沟槽为基底，继续重复S2‑S6，使得多个沟槽依次呈多阶梯状。多个沟槽的设计结构在同样封装体积取得更大的晶体管面积，使得静态电流通过以及承载高电压能力均得以增加，其极大化有效的电晶体面积能够提升3倍以上。

Description

一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺
技术领域
本发明属于晶片生产技术领域，具体涉及一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。IC性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。
现在一般采用MOS-FET and IGBT方法来对晶体管进行开槽，比如MOS-FET andIGBT，目前工艺，只进行完成蚀刻单个浅沟槽。如图1所示，为现有工艺中生产的单沟槽晶体管，在晶体管材的厚度一定时，而单沟槽晶体管的单沟槽设计宽度是工艺方法所制(现有采用MOS-FET and IGBT方法已经是极限宽度)，进而导致在单位面积的单晶硅表面能够蚀刻的浅沟槽条数有限。整个单晶硅表面形成的单沟槽壁的有效接触面积有限，限制了通过单沟槽的静态电流通过以及承载高电压能力，而从而使晶体管材的整体性能较差。
发明内容
针对现有技术的不足，本发明的目的在于提供一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，解决了现有技术中存在单沟槽晶体管的通电能力以及承载高电压能力有限的技术问题。
本发明的目的可以通过以下技术方案实现：
一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，包括以下步骤：
S1、选用硅片基板，并在硅片基板上蚀刻出第一沟槽，形成初加工晶体管；
S2、将初加工晶体管置于氧化炉管中进行氧化操作，以便在第一沟槽的内侧壁生成厚度为
Figure BDA0002413101450000021
的氧化硅保护层；
S3、以化学气相沉积法或旋转涂布法，在第一沟槽的氧化硅保护层上均匀覆盖形成有机硅隔离层；
S4、以含氟气体进行电浆化处理，并提供偏压电位，形成侧壁，此时蚀刻停止在氧化硅保护层上；
S5、以第一沟槽侧壁蚀刻出的有机硅隔离层作为硬掩模，随后在第一沟槽的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第二沟槽，并清洗去除第二沟槽侧壁的杂质；
S6、在400kHz-13.56MHz的RF双极或三极电源产生的电浆，去除位于第一沟槽底部的有机硅隔离层，使第一沟槽与第二沟槽形成整体；
S7、以第二沟槽为基底，继续重复S2-S6操作至少2次，使得多个沟槽依次呈多阶梯状。
进一步的，所述S2中采用的氧化炉管中氧化操作的温度为900-1050℃。
进一步的，所述S3中所述有机硅薄膜层与氧化硅薄膜层的蚀刻比大于10:1。
进一步的，所述化学气相沉积法使用有机前驱物，在第一沟槽的氧化硅保护层上均匀覆盖形成有机硅隔离层。
进一步的，在每次形成沟槽后，先进行清洗以去除杂质再进行下一步操作。
本发明的有益效果：
本申请以化学气相沉积法和旋转涂布方法使用多次蚀刻的工艺生成有机硅薄膜层，在单沟槽晶体管内再生成多层阶梯状沟槽，这种多阶梯状沟槽设计结构在同样封装体积取得更大的晶体管面积。使得多阶梯状沟槽的静态电流通过以及承载高电压能力均得以增加，从而使晶体管材的整体性能得到较大提成，其极大化有效的电晶体面积能够提升3倍以上。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的现有单沟槽晶体管结构示意图；
图2是本发明实施例的S1步骤成型结构示意图；
图3是本发明实施例的S2步骤成型结构示意图；
图4是本发明实施例的S3步骤成型结构示意图；
图5是本发明实施例的S5步骤成型结构示意图；
图6是本发明实施例的S6步骤成型结构示意图；
图7是本发明实施例的S7步骤成型结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例提供一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，包括以下步骤：
S1、如图2所示，选用硅片基板，并在硅片基板上蚀刻出第一沟槽11，形成初加工晶体管1，同时清洗去除第一沟槽11侧壁的杂质。
S2、如图3所示，将初加工晶体管1置于温度为900-1050℃的氧化炉管中进行氧化操作，并在第一沟槽的内侧壁生成厚度为
Figure BDA0002413101450000041
的氧化硅保护层，且氧化硅保护层101的厚度x小于第一沟槽11位于第二沟槽12上边沿y宽度的1/10。
S3、如图4所示，以化学气相沉积法使用有机前驱物或者使用旋转涂布聚合物法，在第一沟槽的氧化硅保护层上均匀覆盖形成有机硅薄膜层102(即聚合物隔离层)。
S4、以含氟气体进行电浆化处理，并提供偏压电位，形成侧壁，此时蚀刻停止在氧化硅保护层上。
S5、如图5所示，以第一沟槽侧壁蚀刻出的有机硅隔离层作为硬掩模，随后在第一沟槽的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第二沟槽，并清洗去除第二沟槽侧壁的杂质。
S6、如图6所示，在400kHz-13.56MHz的RF双极或三极电源产生的电浆，去除位于第一沟槽底部的有机硅隔离层，使第一沟槽与第二沟槽形成整体呈双沟槽结构，即成型完成。
S7、如图7所示，以第二沟槽12为基底，继续重复S2-S6操作至少2次，(在每次形成沟槽后，先进行清洗以去上一蚀刻步骤中产生的除杂质再进行下一步操作)。使得多个沟槽依次呈多阶梯状，依次获得第三沟槽13和第四沟槽14，根据工艺需要可继续增加沟槽的梯度。
综上所述，本申请通过化学气相沉积法和旋转涂布方法使用多次蚀刻的工艺生成有机硅薄膜层，在单沟槽晶体管内再生成多层阶梯状沟槽，这种多阶梯状沟槽设计结构在同样封装体积取得更大的晶体管面积。使得多阶梯状沟槽的静态电流通过以及承载高电压能力均得以增加，从而使晶体管材的整体性能得到较大提成，其极大化有效的电晶体面积能够提升3倍以上。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。

Claims (5)

1.一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，包括以下步骤：
S1、选用硅片基板，并在硅片基板上蚀刻出第一沟槽(11)，形成初加工晶体管(1)；
S2、将初加工晶体管(1)置于氧化炉管中进行氧化操作，以便在第一沟槽(11)的内侧壁生成厚度为
Figure FDA0002413101440000011
的氧化硅保护层(101)；
S3、以化学气相沉积法或旋转涂布法，在第一沟槽(11)的氧化硅保护层(101)上均匀覆盖形成有机硅隔离层(102)；
S4、以含氟气体进行电浆化处理，并提供偏压电位，形成侧壁，此时蚀刻停止在氧化硅保护层(101)上；
S5、以第一沟槽(11)侧壁蚀刻出的有机硅隔离层(102)作为硬掩模，随后在第一沟槽(11)的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第二沟槽(12)，并清洗去除第二沟槽(12)侧壁的杂质；
S6、在400kHz-13.56MHz的RF双极或三极电源产生的电浆，去除位于第一沟槽(11)底部的有机硅隔离层(102)，使第一沟槽(11)与第二沟槽(12)形成整体；
S7、以第二沟槽(12)为基底，继续重复S2-S6操作至少2次，使得多个沟槽依次呈多阶梯状。
2.根据权利要求1所述的利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，所述S2中采用的氧化炉管中氧化操作的温度为900-1050℃。
3.根据权利要求1所述的利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，所述S2中氧化硅保护层(101)的厚度小于第一沟槽(11)位于第二沟槽(12)上边沿宽度的1/10。
4.根据权利要求1所述的利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，所述S3中以化学气相沉积法使用有机前驱物，在第一沟槽(11)的氧化硅保护层(101)上均匀覆盖形成有机硅隔离层(102)。
5.根据权利要求1所述的利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，在每次形成沟槽后，先进行清洗以去除杂质再进行下一步操作。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11361971B2 (en) 2020-09-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. High aspect ratio Bosch deep etch

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW421825B (en) * 1999-01-21 2001-02-11 Taiwan Semiconductor Mfg Method of cleaning after etching of gate in integrated circuit
US6277709B1 (en) * 2000-07-28 2001-08-21 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation structure
CN1649122A (zh) * 2004-01-29 2005-08-03 台湾积体电路制造股份有限公司 形成浅沟槽隔离(sti)的方法及其结构
CN101055891A (zh) * 2006-04-10 2007-10-17 茂德科技股份有限公司 嵌壁式栅极结构及其制备方法
CN101154617A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN101325157A (zh) * 2007-06-11 2008-12-17 南亚科技股份有限公司 一种存储器结构及其制作方法
CN101366122A (zh) * 2004-09-23 2009-02-11 英特尔公司 U栅晶体管和制造方法
CN101378078A (zh) * 2007-08-29 2009-03-04 精工电子有限公司 半导体器件及其制造方法
US20110056515A1 (en) * 2009-09-10 2011-03-10 Matheson Tri-Gas, Inc. Nf3 chamber clean additive
TW201413818A (zh) * 2012-08-27 2014-04-01 應用材料股份有限公司 用於溝槽側壁平坦化的矽蝕刻之方法
CN103824764A (zh) * 2012-11-19 2014-05-28 上海华虹宏力半导体制造有限公司 一种沟槽型mos器件中沟槽栅的制备方法
CN103839791A (zh) * 2012-11-21 2014-06-04 上海华虹宏力半导体制造有限公司 应用于沟槽型mos器件的沟槽栅的制备方法
CN104347378A (zh) * 2013-08-09 2015-02-11 上海华虹宏力半导体制造有限公司 一种应用于沟槽型mos器件的沟槽栅的制备方法
CN104485286A (zh) * 2014-12-29 2015-04-01 上海华虹宏力半导体制造有限公司 包含中压sgt结构的mosfet及其制作方法
CN105405751A (zh) * 2014-06-10 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN109216257A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 Ldmos的隔离结构的制造方法
CN109728083A (zh) * 2018-12-03 2019-05-07 珠海格力电器股份有限公司 一种绝缘栅双极型晶体管及其制备方法、电气设备
CN110824785A (zh) * 2019-10-28 2020-02-21 武汉华星光电技术有限公司 显示面板及显示装置

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW421825B (en) * 1999-01-21 2001-02-11 Taiwan Semiconductor Mfg Method of cleaning after etching of gate in integrated circuit
US6277709B1 (en) * 2000-07-28 2001-08-21 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation structure
CN1649122A (zh) * 2004-01-29 2005-08-03 台湾积体电路制造股份有限公司 形成浅沟槽隔离(sti)的方法及其结构
CN101366122A (zh) * 2004-09-23 2009-02-11 英特尔公司 U栅晶体管和制造方法
CN101055891A (zh) * 2006-04-10 2007-10-17 茂德科技股份有限公司 嵌壁式栅极结构及其制备方法
CN101154617A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN101325157A (zh) * 2007-06-11 2008-12-17 南亚科技股份有限公司 一种存储器结构及其制作方法
CN101378078A (zh) * 2007-08-29 2009-03-04 精工电子有限公司 半导体器件及其制造方法
US20110056515A1 (en) * 2009-09-10 2011-03-10 Matheson Tri-Gas, Inc. Nf3 chamber clean additive
TW201125956A (en) * 2009-09-10 2011-08-01 Matheson Tri Gas Inc High aspect ratio silicon oxide etch
TW201413818A (zh) * 2012-08-27 2014-04-01 應用材料股份有限公司 用於溝槽側壁平坦化的矽蝕刻之方法
CN103824764A (zh) * 2012-11-19 2014-05-28 上海华虹宏力半导体制造有限公司 一种沟槽型mos器件中沟槽栅的制备方法
CN103839791A (zh) * 2012-11-21 2014-06-04 上海华虹宏力半导体制造有限公司 应用于沟槽型mos器件的沟槽栅的制备方法
CN104347378A (zh) * 2013-08-09 2015-02-11 上海华虹宏力半导体制造有限公司 一种应用于沟槽型mos器件的沟槽栅的制备方法
CN105405751A (zh) * 2014-06-10 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN104485286A (zh) * 2014-12-29 2015-04-01 上海华虹宏力半导体制造有限公司 包含中压sgt结构的mosfet及其制作方法
CN109216257A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 Ldmos的隔离结构的制造方法
US20200006529A1 (en) * 2017-07-03 2020-01-02 Csmc Technologies Fab2 Co., Ltd. Method for manufacturing isolation structure for ldmos
CN109728083A (zh) * 2018-12-03 2019-05-07 珠海格力电器股份有限公司 一种绝缘栅双极型晶体管及其制备方法、电气设备
CN110824785A (zh) * 2019-10-28 2020-02-21 武汉华星光电技术有限公司 显示面板及显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11361971B2 (en) 2020-09-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. High aspect ratio Bosch deep etch
TWI787718B (zh) * 2020-09-25 2022-12-21 台灣積體電路製造股份有限公司 半導體元件及其製造方法

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