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CN101313406A - 半导体器件 - Google Patents

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CN101313406A
CN101313406A CN200680043494.5A CN200680043494A CN101313406A CN 101313406 A CN101313406 A CN 101313406A CN 200680043494 A CN200680043494 A CN 200680043494A CN 101313406 A CN101313406 A CN 101313406A
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寺尾元康
高浦则克
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Renesas Technology Corp
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Abstract

在存储单元区域mmry形成以矩阵状配置多个存储元件R的存储单元阵列，所述存储元件R具有通过原子排列变化存储电阻值高的高电阻状态和电阻值低的低电阻状态的硫属元素化物材料存储层22，在逻辑电路区域lgc形成半导体集成电路，存储单元阵列和半导体集成电路混装在同一半导体衬底1上。该硫属元素化物材料存储层22由含有10.5原子％以上40原子％以下的Ga或In中的至少任意一种、和5原子％以上35原子％以下的Ge、和5原子％以上25原子％以下的Sb、和40原子％以上65原子％以下的Te的硫属元素化物材料构成。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别涉及有效适用于具有存储元件(memory element)的半导体器件的技术，所述存储元件含有相变材料。
背景技术
作为利用硫属元素化物材料(chalcogenide material)的物性的记录技术，可以举出相变存储器及相变光盘。作为该相变存储器及相变光盘中使用的相变材料，已知含有Te(碲)的硫属元素化物材料。该硫属元素化物材料因其组成的不同，特性不同。在Japanese Journal ofApplied Physics，Vol.43，2004年，p.4704-4712(非专利文献2)中，着眼于通常使用的相变材料的结晶化机理，大致分为结晶核生成型和结晶生长型2种。
在相变光盘中，通过照射激光加热硫属元素化物材料，引起非晶质-结晶之间的相变化，从而进行记录。利用非晶质状态和结晶状态的反射率差异读出记录信息。特开平8-127176号公报(专利文献2)公开了在Ge-Sb-Te系相变记录膜中添加选自Cr、Ag、Ba、Co、Ni、Pt、Si、Sr、Au、Cd、Cu、Li、Mo、Mn、Zn、Al、Fe、Pb、Na、Cs、Ga、Pd、Bi、Sn、Ti、V、In及镧系元素中的至少一种元素X。其中，添加特定元素X是为了防止记录膜的流动、提高可重写次数等。
另外，美国专利第5,254,382号(专利文献3)中公开了使用以{(GeyTe1-y)a(SbzTe1-z)1-a}1-b(In1-xTex)b(其中，0.4≤y≤0.6、0.3≤z≤0.6、0.4≤z≤0.6、0.1≤a≤0.5、0.01≤b≤0.3)表示的硫属元素化物材料作为记录层的光盘介质。其中，为了在维持能够高速结晶化的特性的同时，提高非晶质状态的稳定性、提高数据的长期保存性，在Ge-Sb-Te中添加了In。
另一方面，美国专利第5,883,827号说明书(专利文献1)及IEEE国际电子元件大会(International Electron Devices meeting)，TECHNICAL DIGEST，2001年，p.803-806(非专利文献1)中对使用了硫属元素化物材料膜的非易失性存储器进行了详细说明。该非易失性存储器为相变存储器，即相应于流经相变材料膜自身的电流产生的焦耳热和冷却速度，相变材料膜的原子排列(atomic arrangement)发生变化，由此写入存储信息。例如，非晶质(amorphous)化时，焦耳热对相变材料膜施加超过600℃的温度，使相变材料膜熔化，所以导致工作电流容易变大，相应于该状态，电阻值变化2位数～3位数。
在该电相变存储器中，以使用Ge2Sb2Te5的相变存储器为中心进行了研究，例如，特开2002-109797号公报(专利文献4)中公开了使用GeSbTe的记录元件。在特开2003-100991号公报(专利文献5)中公开了关于使用硫属元素化物材料的存储器的技术。另外，在NatureMaterials，Vol.4，2005年，p.347-351(非专利文献3)中公开了关于使用结晶生长型材料的相变存储器的技术。
专利文献1：美国专利第5,883,827号说明书
专利文献2：特开平8-127176号公报
专利文献3：美国专利第5,254,382号
专利文献4：特开2002-109797号公报
专利文献5：特开2003-100991号公报
非专利文献1：IEEE International Electron Devices meeting，TECHNICAL DIGEST，2001年，p.803-806
非专利文献2：Japanese Journal of Applied Physics，Vol.43，2004年，p.4704-4712
非专利文献3：Nature Materials，Vol.4，2005年，p.347-351
发明内容
美国专利第5,883,827号说明书(专利文献1)中图12的存储器由存储单元阵列、行解码器(row decoder)XDEC、位(列)解码器(bitdecoder)YDEC、读出电路RC、写入电路WC构成。存储单元阵列是在字线(Word Line)WLp(p＝1、...、n)和数据线DLr(r＝1、...、m)的各交点配置存储单元MCpr而构成的。各存储单元具有串联连接的存储元件R和选择晶体管QM被插入位线(Bit Line)DL和接地电位之间的结构。字线WL与选择晶体管的栅极(gate)连接，位选择线YSr(r＝1、...、m)与对应的位选择开关QAr连接。通过上述结构，导通由行解码器XDEC选择的字线上的选择晶体管，进而导通对应于由位解码器YDEC选择的位选择线的位选择开关，由此在选择存储单元内形成电流通路，在公共位线I/O产生读出信号。选择存储单元内的电阻值因存储信息的不同而存在差异，所以由公共位线I/O输出的电压因存储信息的不同而存在差异。利用读出电路RC判断该差异，由此能读出选择存储单元的存储信息。
在上述相变存储器中，使用在光盘中也使用的相变材料作为记录层，但相变存储器与光盘不同，有时要求在制造过程或使用环境中耐受高温。但是，以例如Ge2Sb2Te5等标准的相变材料作为记录层构成存储器时，为了在高温下使用，还存在2个问题。
第1个问题是非晶质状态的不稳定性。即，因为非晶质状态为准稳定相，所以在高温环境中迅速进行结晶化。例如，汽车控制用微型电子计算机(micro computer)必须耐受在140℃左右的高温环境中使用，但使用Ge2Sb2Te5作为记录层时，非晶质经数小时变成结晶，即变成低电阻状态，所以在上述高温下的数据保持特性不充分，不宜使用。
另外，搭载了存储器的微型电子计算机，在安装微型电子计算机芯片的工序中，由于对芯片进行软钎焊或压焊，所以使存储元件暴露于高温环境。微型电子计算机的情况下，通常在存储部分记录程序后进行安装，但对于在安装工序的高温环境下导致数据被删去的存储器，必须在安装后写入数据，所以必须采用不同于常规方法的工序。软钎焊是在250℃下施加数分钟的热负荷，压焊是在180℃下施加数小时的热负荷，虽然时间短，但必须确保在高于工作温度的温度环境下的数据保持特性。所以，适合微型电子计算机的非易失存储器必须具有耐受上述制造工序中的热负荷的数据保持特性，要求远比光盘严格的耐热性。
第2个问题是高温下非晶质状态的电阻值。以Te(碲)为主要成分的硫属元素化物(chalcogenide)是带隙(bandgap)狭窄的半导体，电阻通常随着温度升高而呈指数关系下降。非晶质状态的该变化程度大于结晶状态，所以，即使在室温下具有大的电阻比，达到100℃以上的高温时，电阻比也变小，存在导致不能获得读出容限的问题。例如为Ge2Sb2Te5时，室温下的复位电阻/置位电阻之比约为100倍，但在100℃以上时，复位电阻显著降低，导致电阻比下降至30倍左右。因此，不能获得作为相变存储器的优点的大读出容限，有时，因情况的不同，还必须根据环境温度改变读出方式。
如上所述，使用相变材料的存储器存在问题，特别是对于第2个问题即高温下的电阻值，由于是电硫属元素化物材料存储器特有的问题，所以，在适合光记录介质的硫属元素化物材料中不考虑该问题。
本发明的目的在于提供一种使用了硫属元素化物材料的存储元件，该元件即使在高温的使用环境或制造工序中，也具有优良的数据保持特性，且保持适当的电阻值。
由本申请说明书的记载和附图可知本发明的上述和其他目的以及新特征。
以下简要说明本申请公开的发明中的代表性方案。
本发明使用硫属元素化物材料作为记录层，所述硫属元素化物材料含有10.5原子％以上40原子％以下的选自镓(Ga)或铟(In)中的至少一种元素、和5原子％以上35原子％以下的锗(Ge)、和5原子％以上25原子％以下的锑(Sb)、和40原子％以上65原子％以下的碲(Te)。
此处含有40原子％以上65原子％以下的碲(Te)的原因是为了具有适当的重写特性和数据保持特性。含有5原子％以上35原子％以下的锗(Ge)和5原子％以上25原子％以下的锑(Sb)的原因是为了使可重写次数和重写所需的电流量为适当值。另外，含有10.5原子％以上40原子％以下的选自镓(Ga)或铟(In)中的至少一种元素的原因是为了具有优良的数据保持特性和高电阻比。
以下简要说明由本申请公开的发明中的代表性方案得到的效果。
根据本发明，能提供可靠度高的存储元件或半导体器件。
附图说明
[图1]模式地表示半导体器件的主要部分的平面图，所述半导体器件具有本发明实施方式的存储元件。
[图2]模式地表示半导体器件的主要部分的剖面图，所述半导体器件具有本发明实施方式的存储元件。
[图3]模式地表示本发明实施方式的存储元件的说明图。
[图4]表示施加在本发明实施方式的存储元件上的脉冲的说明图，(a)表示施加的脉冲的形状，(b)表示施加的脉冲引起的存储层的温度变化。
[图5]模式地表示硫属元素化物材料结晶化过程的说明图，(a)表示结晶核生成型，(b)表示结晶生长型。
[图6]表示本发明实施方案1涉及的硫属元素化物材料的组成范围之一例的说明图。
[图7]表示本发明实施方案1的存储元件的复位电阻/置位电阻比的组成依赖性的说明图。
[图8]表示本发明实施方案1的存储元件的置位电压的组成依赖性的说明图。
[图9]表示本发明实施方案1的存储元件的可重写次数的组成依赖性的说明图。
[图10]表示本发明实施方案1的存储元件的工作保证温度的组成依赖性的说明图。
[图11]表示本发明实施方案1涉及的硫属元素化物材料的组成范围的其他例子的说明图。
[图12]模式地表示本发明实施方案涉及的制造工序中的半导体器件的剖面图。
[图13]模式地表示在图12之后的制造工序中的半导体器件的剖面图。
[图14]模式地表示在图13之后的制造工序中的半导体器件的剖面图。
[图15]模式地表示在图14之后的制造工序中的半导体器件的剖面图。
[图16]模式地表示在图15之后的制造工序中的半导体器件的剖面图。
[图17]模式地表示在图16之后的制造工序中的半导体器件的剖面图。
[图18]模式地表示在图17之后的制造工序中的半导体器件的剖面图。
[图19]模式地表示在图18之后的制造工序中的半导体器件的剖面图。
[图20]模式地表示在图19之后的制造工序中的半导体器件的剖面图。
[图21]模式地表示在图19之后的制造工序中的半导体器件的剖面图。
[图22]模式地表示在图21之后的制造工序中的半导体器件的剖面图。
[图23]模式地表示在图20之后的制造工序中的半导体器件的剖面图。
[图24]模式地表示在图23之后的制造工序中的半导体器件的剖面图。
[图25]模式地表示在图24之后的制造工序中的半导体器件的剖面图。
[图26]表示本发明实施方案涉及的存储单元阵列的构成的电路图。
[图27]对应于图26的存储单元阵列构成的总布置图。
[图28]表示本发明实施方案2涉及的硫属元素化物材料存储层的结晶活化能的说明图。
[图29]表示本发明实施方案3的半导体器件的回流焊(solderreflow)工序中的温度分布说明图。
[图30]表示实施方案3的半导体器件的数据保持特性的说明图。
[图31]模式地表示在图14之后的制造工序中的半导体器件的剖面图。
[图32]模式地表示在图31之后的制造工序中的半导体器件的剖面图。
[图33]模式地表示在图32之后的制造工序中的半导体器件的剖面图。
[图34]模式地表示在图33之后的制造工序中的半导体器件的剖面图。
具体实施方式
下面基于附图详细说明本发明的实施方案。需要说明的是，在用于说明实施方案的所有附图中，原则上同一构件标记为同一符号，并且省略对其进行重复说明。另外，为了使发明容易理解，有时在平面图中也附上影线。
(实施方案1)
参照图1及图2说明具有本发明实施方案1的存储元件(非易失性存储元件)的半导体器件的结构。图1是模式地表示半导体器件的主要部分的平面图，所述半导体器件具有本发明实施方案1的存储元件R。图2是模式地表示半导体器件的主要部分的剖面图，所述半导体器件具有该实施方案1的存储元件R，包括并示出图1中A-A线的剖面。需要说明的是，在图1中，为了容易地进行说明，透视表示一部分。另外，在图2中，为了清楚地表示位线BL和其他构件的关系，使下部触点TP贯通位线BL加以表示，但由图1的平面图可知，位线BL被配置在接触电极TP的图面内部。
该实施方案1的半导体器件在存储单元区域mmry具有规则地配置多个存储元件R的存储单元阵列。该存储单元阵列具有用于选择多个存储元件R的多个n沟道型MIS(金属-绝缘体-半导体(Metal InsulatorSemiconductor))晶体管QM、多条字线(也是MIS晶体管QM的栅极GN)和多条位线BL。MIS晶体管QM的漏极或源极中，一方的半导体区域DN与存储元件R电连接，另一方的半导体区域DNC与位线BL电连接。另外，MIS晶体管QM的栅极GN被用作字线。即，MIS晶体管QM的栅极GN与字线电连接。如图1所示，在X方向上延伸的位线BL和Y方向上延伸的MIS晶体管QM的栅极GN即字线的交点，形成由选择存储元件R的MIS晶体管QM和存储元件R构成的存储单元。如上所述，在X方向上延伸的位线BL和Y方向上延伸的字线的交点规则地、即矩阵状配置具有存储元件R的存储单元。
p沟2上形成具有栅极GN的n沟道型MIS晶体管QM的活性区域L。在上述n沟道型MIS晶体管QM的活性区域L上形成存储单元的下部触点TP及位线触点BC。位线触点BC被形成为在n沟道型MIS晶体管QM的活性区域L的Y方向上凸起。
配置位线BL，使其与位线触点BC的凸起部分的上部电连接，所述凸起形成于n沟道型MIS晶体管QM的活性区域L的Y方向上。
另外，图1所示的活性区域L被周期性配置在存储单元区域mmry中。图1所示的被用作字线的栅极GN在存储单元区域平行连接，即被配置在X方向上。图1所示的位线BL在存储单元区域mmry平行连接，即被配置在Y方向上。
如图2所示，具有本发明实施方案的存储元件R的半导体器件具有逻辑电路区域lgc及存储单元区域mmry，是分别形成有逻辑电路及由存储元件R组成的存储单元阵列的逻辑与存储混装的半导体器件。需要说明的是，虽然图中未示出，但在逻辑电路区域lgc配置有多个逻辑电路、构成存储单元的读出放大器电路等的半导体集成电路、半导体元件等。
在该逻辑电路区域lgc形成n沟道型MIS晶体管QN及p沟道型MIS晶体管QP。
n沟道型MIS晶体管QN彼此间隔地形成于p沟2的上部，具有为LDD(轻掺杂漏极(Lightly Doped Drain))结构的半导体区域DN、形成于半导体衬底1上的栅极绝缘膜4和其上形成的栅极GN。p沟道型MIS晶体管QP在n沟2a的上部彼此间隔形成，具有为LDD(轻掺杂漏极)结构的半导体区域DP、在半导体衬底1上形成的栅极绝缘膜4和其上形成的栅极GP。上述n沟道型MIS晶体管QN和p沟道型MIS晶体管QP被浅的开槽埋入型元件分离槽3a分离。
存储单元区域mmry的n沟道型存储单元选择用MIS晶体管QM彼此间隔地形成在p沟2的上部，具有为LDD(轻掺杂漏极)结构的半导体区域DN、DNC、和形成于半导体衬底1上的栅极绝缘膜4和其上形成的栅极GN。半导体区域DNC被形成于同一元件活性区域(图1的活性区域L)的相邻n沟道型存储单元选择用MIS晶体管QM共有。
上述存储单元选择用n沟道型MIS晶体管QM、p沟道型MIS晶体管QP及n沟道型MIS晶体管QN被沉积在半导体衬底1上的层间绝缘膜11a及11b被覆。该层间绝缘膜11a、11b例如由氧化硅膜形成，例如通过公知的等离子体CVD法等形成。
平坦地形成该层间绝缘膜11b的上面，使其在存储单元区域mmry和逻辑电路区域lgc的高度基本一致。
在存储单元区域mmry中的半导体区域DNC上形成由阻挡金属(barrier metal)12及导电体膜13构成的位线触点BC，所述导电体膜13例如由钨组成。该位线触点BC与被彼此相邻的存储单元选择用MIS晶体管QM所共有的半导体区域DNC电连接。在存储单元区域mmry的半导体区域DN上形成由阻挡金属14及导电体膜15构成的金属触点CT，所述导电体膜15例如由钨组成。该金属触点CT与存储选择用MIS晶体管QM的半导体区域DN电连接。
在逻辑电路区域lgc的半导体区域DP上形成由阻挡金属14及导电体膜15构成的金属触点CT，所述导电体膜15例如由钨组成。该金属触点CT与p沟道型MIS晶体管QP的半导体区域DP电连接。在逻辑电路区域lgc的半导体区域DN上形成由阻挡金属14及导电体膜15构成的金属触点CT，所述导电体膜15例如由钨组成。该金属触点CT与n沟道型MIS晶体管QN的半导体区域DN电连接。
在层间绝缘膜11b上沉积层间绝缘膜11c。该层间绝缘膜11c例如由氧化硅膜组成，例如通过公知的等离子体CVD法等形成。在该层间绝缘膜11c中形成存储单元区域mmry的位线BL及逻辑电路区域lgc的第1层布线M1。
存储单元区域mmry的位线BL是通过从下层开始依次沉积例如由钛膜、氮化钛膜形成的阻挡金属16及例如由钨组成的导电体膜17而形成。该位线BL与位线触点BC电连接，并且通过位线触点BC与存储单元选择用n沟道型MIS晶体管QM的半导体区域DNC电连接。
逻辑电路区域lgc的第1层布线M1是通过从下层开始依次沉积例如由钛膜、氮化钛膜形成的阻挡金属16及例如由钨组成的导电体膜17而形成。该第1层布线M1与金属触点CT电连接，并且通过金属触点CT与p沟道型MIS晶体管QP的半导体区域DP及n沟道型MIS晶体管QN的半导体区域DN电连接。
在层间绝缘膜11c的上面沉积层间绝缘膜11d。该层间绝缘膜11d例如由氧化硅组成。平坦地形成层间绝缘膜11d的上面，使其在存储单元区域mmry和逻辑电路区域lgc的高度基本一致。
在存储单元区域mmry的层间绝缘膜11c及11d上冲孔(开口)形成露出金属触点CT的上面的连接孔。在该连接孔中埋入例如由氮化硅或氧化硅形成的间隔绝缘膜18及例如由钨形成的导电体膜19。
存储单元的下部触点(下部电极)TP与金属触点CT电连接，并且通过金属触点CT与存储单元选择用MIS晶体管QM的半导体区域DN电连接。即存储单元的下部触点TP与金属触点CT形成2段火花塞电极。
在层间绝缘膜11d的上面沉积层间绝缘膜11e。该层间绝缘膜11e例如由氧化硅构成。存储单元区域的层间绝缘膜11e中形成可变化为高电阻状态和低电阻状态的可变电阻即存储元件R。
存储元件R形成为片状，由以下部分构成：例如由氮化硅形成的防剥离膜21、被覆在防剥离膜21表面的由硫属元素化物材料(相变材料)形成的硫属元素化物材料存储层22、被覆在硫属元素化物材料存储层22上的例如由钨形成的上部极板(plate)(上部电极)23。构成存储元件R的硫属元素化物材料存储层22由硫属元素化物材料构成，所述硫属元素化物材料按适当组成比例含有例如铟(In)或镓(Ga)中的至少一种、锗(Ge)、锑(Sb)和碲(Te)。
在作为该硫属元素化物材料存储层22的一个面的下表面上设置由绝缘膜构成的防剥离膜21，该绝缘膜例如由氮化硅组成，防剥离膜21的一部分开口，形成下部触点(下部电极)TP。即，存储元件R的下部与下部触点TP电连接，通过该下部触点TP与存储单元选择用n沟道型MIS晶体管QM的半导体区域DN电连接。
在存储单元区域mmry的层间绝缘膜11e中冲孔(开口)形成露出上部极板23的上面的连接孔。在该连接孔内埋入例如由钛膜、氮化钛膜形成的阻挡金属25，进一步埋入由导电体膜26形成的金属膜，形成存储单元过孔(via)VM。
在逻辑电路区域lgc中的层间绝缘膜11d及11e中冲孔(开口)形成露出第1布线层M1的上面的连接孔。该连接孔内埋入例如由钛膜、氮化钛膜形成的阻挡金属25a，进一步埋入例如由钨组成的导电体膜26a，形成过孔VL。平坦地形成上述层间绝缘膜11e的上面，使其在存储单元区域mmry和逻辑电路区域lgc的高度基本一致。
在层间绝缘膜11e的上面沉积层间绝缘膜11f。该层间绝缘膜11f例如由氧化硅形成。在层间绝缘膜11f内形成第2布线层M2。在层间绝缘膜11f中冲孔(开口)形成露出过孔VL的上面的连接槽。在该连接槽内埋入例如由钛膜、氮化钛膜形成的阻挡金属28，进一步埋入由导电体膜29形成的金属膜，形成第2布线层M2。
接下来参照图3及图4详细说明本发明实施方案1的存储元件R的记录原理。图3是模式地表示本发明实施方案1的存储元件R的说明图。图4是表示施加在本发明实施方案1的存储元件R上的脉冲的说明图，(a)表示施加的脉冲形状，(b)表示施加脉冲引起的存储层的温度变化。
如图3所示，存储元件R具有通过原子排列的变化来存储信息的硫属元素化物材料存储层22、在存储层的两面形成的下部电极TP及上部电极23。硫属元素化物材料存储层22是通过诸如结晶相和非晶质相之间的相变化的原子排列变化存储电阻值高的高电阻状态和电阻值低的低电阻状态的存储层。下部电极TP及上部电极23由导电体膜构成，所述导电体膜由导电性材料形成。
通过下部电极TP在硫属元素化物材料存储层22上施加(通电)对应于记录状态即高电阻状态的复位脉冲或对应于低电阻状态的置位脉冲，产生焦耳热，利用该焦耳热加热硫属元素化物材料，在原子排列发生变化的硫属元素化物材料存储层22中进行存储。需要说明的是，如图4(a)所示，置位脉冲(第2脉冲)的时间通常比复位脉冲(第1脉冲)长，并且电压或电流低。
此处，由下部电极TP对硫属元素化物材料存储层22施加脉冲，但是从硫属元素化物材料存储层22的易发热的下部电极TP侧开始发生原子排列的变化。本申请中称该区域为相变区域PCA。
为了变成高电阻状态而施加复位脉冲时，硫属元素化物材料被焦耳热加热至熔点Tm以上，变成熔融状态。阻断脉冲后，急剧冷却熔融的硫属元素化物材料。如此时的硫属元素化物材料的温度变化所示，脉冲阻断后的冷却速度如果足够大，则液体状态的不规则的原子排列被冻结，使相变区域PCA成为非晶质状态。因为在该非晶质状态下硫属元素化物材料存储层22变为高电阻，所以存储元件R变成高电阻状态(复位电阻)。
另一方面，为了成为低电阻状态而施加置位脉冲时，硫属元素化物材料因焦耳热而在结晶化温度Tc以上的温度下保持一定时间，从而使非晶质状态的相变区域PCA变成结晶状态。该结晶状态下的硫属元素化物材料存储层22与非晶质状态相比，成为低电阻，所以，存储元件R变成低电阻状态(置位电阻)。但是，由多成分体系形成的结晶微细且组成彼此不同时，还可发生这样的情况：在其界面原子排列非常混乱，与非晶质状态相比，结晶状态的电阻值相对高。如上所述，可以通过电流流过存储元件R(施加脉冲)使硫属元素化物材料的原子排列发生变化来记录信息。记录信息的读出是施加不使硫属元素化物材料的状态发生变化的低于置位脉冲·复位脉冲的电压或电流，读出存储元件R的电阻值。复位时(高电阻状态)的电阻高于置位时(低电阻状态)，例如其比值为10～1000倍以上。因此，该实施方案1的存储元件R具有读出信号大、读出(sense)操作容易的优点。
接下来参照图5说明硫属元素化物材料发生相变化的机理。图5是模式地表示硫属元素化物材料的结晶化过程的说明图，(a)表示结晶核生成型，(b)表示结晶生长型。
图5(a)所示的结晶核生成型是指下述类型的材料，所述材料的结晶核的生长速度慢，但生成大量结晶核，并由所述结晶核产生多个晶粒。该结晶核生成型的代表性材料有以Ge2Sb2Te5等GeTe-Sb2Te3的拟二元体系组成为基料(base)的材料。另一方面，图5(b)所示的结晶生长型是指下述材料，所述材料基本没有形成新的结晶核，由于结晶的生长速度快，所以晶粒从非晶质区域周边的结晶区域延伸，进行结晶化。属于结晶生长型的材料以Sb70Te30共晶材料为基料，例如可以举出Ag-In-Sb-Te。结晶核生成型、结晶生长型都含有Sb(锑)和Te(碲)，但前者以Te为主成分，而后者以Sb为主成分，由于该组成的不同，结晶化机理明显不同。在相变光盘中通常使用结晶化速度快的结晶生长型。但是，由于结晶化速度快，将结晶生长型放置在高温气氛中时，导致非晶质元件快速结晶化。在半导体存储器领域中，还必须考虑高温下的使用，所以，该实施方案1中制成结晶核生成型，即Te的含量多于Sb的组成，提高在高温下的保持性(retention)。
在相变存储器和相变光盘中，由于相变材料的物性决定存储器的特性，所以，迄今为止，公开了很多以改善材料物性为目的的发明。上述列举的Ag-In-Sb-Te作为光盘用相变记录材料被广泛使用，该材料是以Sb70Te30共晶合金为基料的结晶生长型材料，为了改善光学特性等加入Ag和In进行改良。
下面参照图6～图11，说明本实施方案1的存储元件的材料、制作时的各项条件和存储特性的关系。图6是表示本实施方案1涉及的硫属元素化物材料的组成范围之一例的说明图。图7是表示本实施方案1的存储元件的复位电阻/置位电阻比的组成依赖性的说明图。图8是表示本实施方案1的存储元件的置位电压的组成依赖性的说明图。图9是表示本实施方案1的存储元件的可重写次数的组成依赖性的说明图。图10是表示本实施方案1的存储元件的工作保证温度的组成依赖性的说明图。图11是表示本实施方案1涉及的硫属元素化物材料的组成范围的其它例子的说明图。需要说明的是，图7～图9的组成依赖性是在室温下测定的。
构成表示本实施方案1的存储元件R的存储层由相变材料(硫属元素化物材料)构成，所述相变材料按适当组成比含有例如铟(In)或镓(Ga)中的至少一种、锗(Ge)、锑(Sb)和碲(Te)。使用各种组成的硫属元素化物作为该实施方案1的记录层材料制作存储元件时，其特性的组成依赖性如下所示，图6中以影线表示的范围为理想的组成。
下面对In的含量发生变化的情形、例如图6的直线A上的组成依赖性进行说明。如图7所示，随着In量的增加，复位电阻/置位电阻比变大。这是因为复位电阻上升，而几乎未观测到置位电阻的上升效果。特别是In的组成达到10.5原子％以上时，室温下的复位电阻/置位电阻比超过1000倍。不含有In时，电阻比为100倍左右，但如果添加In，使室温下的复位电阻达到1000倍以上，则在130℃以上的高温使用环境下，即使复位电阻值显著降低，也能保持100倍以上的大电阻比。需要说明的是，高电阻状态的电阻值在室温下为5MΩ以上，在130℃下为500kΩ以上。
另一方面，如图8所示，如果In的组成增加至40原子％，则置位操作所需要的置位电压急剧变大，在使用上存在问题。
如上所述，由于In的浓度为10.5原子％以下时，复位电阻值不变大，并且数据保持特性也不充分，所以不能得到本发明的目的效果即高温下的工作可靠性。另一方面，如果In的浓度大于40原子％，则难以低电阻化，置位操作需要的时间和电流量变大，所以不适于使用。
下面对Ge及Sb的含量发生变化的情形、例如图6的直线B上的组成依赖性进行说明。如果Ge和Sb的总量低于10原子％，则制造工序中的耐热性显著降低，在制造工序中导致硫属元素化物材料升华，不能完成工序。认为这是由于在Ge或Sb少的情况下，离子性强的In-Te键增加，所以Te容易升华，而存在Ge或Sb时，形成共价键性强的Ge-Te、Sb-Te键，所以能够抑制Te的升华。另一方面，Ge和Sb的总量大于40原子％时，存在可重写次数降低，或者复位操作所需的电流量变大等问题。特别是Ge的含量多的情况下，存在可重写次数降低的问题，Sb的含量多的情况下，存在复位操作需要的电流量变大的问题，另外，即使Ge和Sb的含量为同等程度，如果其总量超过40原子％，则存在复位/置位电阻比变小的问题。如果Sb的含量变多，则存在高温下的保持特性变差的问题。所以，即使Ge和Sb的含量为同等程度，也能通过加入In提高保持性，但通过使Sb的含量相对小于Ge，能进一步提高保持特性。
下面对Te的含量发生变化的情形、例如图6的直线C上的组成依赖性进行说明。需要说明的是，图9及图10中所示的结果是将Ge和Sb的含量调整为等量时的结果。如图9所示，如果Te为40原子％以下，则在10万次以下的重写时就不再能进行复位操作。另一方面，如图10所示，如果Te为65原子％以上，则工作保证温度在130℃以下，不满足要求。
如上所述，如果Te的含量少，则伴随重写进行相分离，无法进行复位操作，如果含量过多，则高电阻状态下的稳定性不充分，无法得到充分的数据保持特性。
所以，如上所述地详细研究工作保证温度和重写特性的组成依赖性时，得到图6的影线表示的范围较理想的结论。即，在本实施方案1的硫属元素化物材料(相变材料)中，铟或镓中的至少一种为10.5原子％以上40原子％以下，锗为5原子％以上35原子％以下，锑为5原子％以上25原子％以下，碲为40原子％以上65原子％以下。需要说明的是，上述原子浓度可以使用公知技术TEM及EDX进行测定。由此该实施方案1可以提供一种使用了硫属元素化物的存储元件，该元件即使在高温的使用环境或制造工序中，也具有优良的数据保持特性，并且具有适当的电阻值。
图6中以Ge和Sb二种元素的浓度总量进行表示，但由于二种元素所起的作用不同，所以可以将两种元素调节至适当的范围。例如，在全部构成元素中，Ge和Sb的组成总量一定的情况下，如果Ge的比率多，则伴随相变化的体积变化大，多次重写导致在电极和相变区域的界面发生剥离，所以存在可重写次数有限的问题。另一方面，如果Sb的比率多，则存在重写所需的电流变大、复位电阻变低、非晶质不稳定、数据保持特性恶化等问题。从该问题考虑，较理想的组成范围如图11所示。
图11表示将各顶点的组成设为GeTe、Sb2Te3、In2Te3时的最佳组成。当然，一部分In可以被Ga等周期表中的同族元素置换，一部分Te可以被Se等周期表中的同族元素置换。需要说明的是，In的升华温度高于Ga，对半导体制造工序的适合性高，与使用Ga相比，使用In(或使用大量In)较为理想。图11的组成范围表示Te的浓度在50～60原子％附近时Ge、Sb、In的组成的优选范围。即优选GeTe为12mol％以上、Sb2Te3为11mol％以上40mol％以下、In2Te3为20mol％以上。因此由原子半径大的Te构成NaCl结构的骨架，所以，如果Te浓度在该组成附近，则即使进行多次重写，也难以发生其他成分的析出或相分离，从而得到高可靠性。
在图11所示的组成范围中，如果使GeTe为高浓度，则多次重写导致在硫属元素化物材料和电极的界面发生剥离，重写次数被限制在10万次以下，所以是不合适的。如果Sb2Te3的浓度升高，则发生复位电阻降低，复位操作所需的电流量变大，数据保持特性恶化等问题，如果Sb2Te3的浓度变小，则存在置位操作所需的电流量变大的问题。另外，如果In2Te3为低浓度，则电阻比为1000倍以下，较小，所以不能得到本发明的目的效果，如果为高浓度，则置位操作所需的时间或电流量变大。考虑到以上问题，理想范围为图11中影线所示的区域。
该实施方案1给出一种由Ga或In中的至少一种、Ge、Sb和Te构成的硫属元素化物材料，上述元素的一部分可以被其他元素置换。例如，一部分Te可以被Se(硒)置换。Se具有提高数据保持特性、在软钎焊工序中耐受更长时间、防止制造工序中的氧化的效果。另一方面，如果Se的含量超过Te的1/5左右，则置位操作所需的时间长至5μs以上。所以，必须在不发生上述问题的范围内，根据用途选择合适的含量。
为了使置位操作高速化，可以将Ge的一部分或全部置换为Sn、Pb中的至少一种元素，将Sb的一部分或全部置换为Bi。上述元素能够在维持复位状态的回流焊耐性的状态下高速化置位操作，所以不影响本发明的效果。但是，复位状态的保持寿命稍微缩短。除此以外，还可以含有10原子％以下H、B、C、O、Si、P、S、As、Au、Ag、Cu、Ti、Zr、Hf、V、Nb、Ta、Cr、Mn、Fe、Co、Ni、Rh、Pd。添加上述元素可期待提高可重写次数。
下面参照图12～图25及图31～图34，一边进行其制造工序，一边详细说明该实施方案1的半导体器件。图12～图25、图31～图34是模式地表示本发明的实施方案1的制造工序中的半导体器件的剖面图。需要说明的是，如图25所示，为了清楚地说明位线BL和其他元件之间的关系，图中以下部触点TP贯通位线BL的方式进行表示，但由图1所示的平面图可知，位线BL被配置在接触电极TP的图面内部。
首先，如图12所示，使用公知方法，在逻辑电路区域lgc上形成n沟道型MIS晶体管QN及p沟道型MIS晶体管QP，在存储单元区域mmry形成存储选择用n沟道型MIS晶体管QM。上述MIS晶体管QN、QP及QM的形成方法简述如下。
在存储单元区域mmry中的例如由导电型为p型的单晶硅形成的半导体衬底1上，使用公知方法形成p沟2。在逻辑电路区域lgc中的半导体衬底1上，使用公知方法形成n沟2a。在上述半导体衬底1的上层部，使用公知方法形成浅的开槽埋入型元件分离槽3、3a、3b。上述元件分离槽3、3a、3b例如由氧化硅等绝缘膜形成。由上述元件分离槽3、3a、3b划分的区域是所谓的活性区域，在该区域的一部分形成元件等。半导体衬底1上的栅极绝缘膜4例如由氧氮化硅组成，其厚度例如被设定为1.5～10nm左右。
下面使用公知方法形成由n型多晶硅构成的导电体膜5、由p型多晶硅构成的导电体膜5a。然后，使用公知方法形成n沟道型MIS晶体管QN、QM的LDD活性区域9、p沟道型MIS晶体管QP的LDD活性区域9a。接下来使用公知方法形成例如由氧化硅组成的侧壁间隔(sidewallspacer)7、例如由氮化硅膜组成的侧壁间隔8。接下来使用公知方法形成n沟道型MIS晶体管的活性区域10、p沟道型MIS晶体管的活性区域10a及例如由n型多晶硅组成的硅化物膜6、例如由p型多晶硅组成的硅化物膜6a。接下来使用公知方法形成层间绝缘膜11a、11b。平坦地形成层间绝缘膜11b的上面，使其在存储单元区域和逻辑电路区域的高度基本一致。
由此形成MIS晶体管QN、QP及QM。上述MIS晶体管QN、QP及QM具有为硅化物栅电极结构的栅极GN、GP、成为源极或漏极的半导体区域DN、DNC、DP。
接下来，如图13所示，在所述层间绝缘膜11b上形成逻辑电路的连接孔、存储单元区域的连接孔及存储单元区域的位线孔形成用光致抗蚀剂(图中未示出)。以其为蚀刻掩模在层间绝缘膜11a、11b上冲孔(开口)形成露出n沟道型MIS晶体管QN的半导体区域DN、p沟道型MIS晶体管QP的半导体区域DP、存储单元选择用n沟道型MIS晶体管QM的半导体区域QN及半导体区域DNC的上面的连接孔。
然后，除去光致抗蚀剂后，在半导体区域DN、DP、DNC上利用溅射法等从下层开始依次沉积例如由钛及氮化钛组成的阻挡金属14。在该沉积膜上，利用CVD法等层合例如导电体膜15，填埋连接孔，形成金属触点CT及位线触点BC。使用公知的CMP法将其蚀刻至露出层间绝缘膜11b的上部，并使连接孔中的金属触点CT和位线触点BC同样高，从而完全分离金属触点CT和位线触点BC。
接下来，如图14所示，在整个表面上沉积例如由氮化硅组成的绝缘膜(图中未示出)，用作层间绝缘膜11b的反蚀刻终止层(etch backstopper)。然后，在半导体衬底1上沉积例如由氧化硅形成的层间绝缘膜11c后，在该层间绝缘膜11c上形成逻辑电路的第1层布线及位线形成用光致抗蚀剂(图中未示出)，将其作为蚀刻掩模，形成露出层间绝缘膜11b的上面的逻辑电路的第1层布线槽及位线槽。
接下来，利用溅射法等从下层开始依次沉积例如由钛及氮化钛形成的阻挡金属膜16，利用CVD法等在其上层合形成例如由钨形成的导电体膜17，使用公知的CMP法将其蚀刻至露出层间绝缘膜11c的上面，并使沟中的位线BL及第1层布线M1上面同样高，从而完全分离位线BL及第1层布线M1。
接下来，如图15所示，在表面上沉积例如由氧化硅形成的绝缘膜11d后，沉积例如由钽、钛和铬等过渡金属的氧化物·氮化物或氮化硅形成的防剥离膜21。通过形成该防剥离膜21，能够使后面形成的例如硫属元素化物材料存储层22不与下部电极TP和层间绝缘膜11d等剥离。
接下来，如图16所示，通过光刻法及干刻工序形成使存储单元区域mmry中的金属触点CT的上面露出的孔，在整个表面上沉积例如由氮化硅形成的间隔绝缘膜18。
接下来，如图17所示，各向异性蚀刻间隔绝缘膜18，露出金属触点CT的上面。
接下来，如图18所示，通过溅射法等从下层开始依次沉积例如由钛膜(膜厚约5nm)及氮化钛膜(膜厚约10nm)形成的阻挡金属(图中未示出)。利用CVD法等在该沉积膜上层合例如由钨形成的导电体膜19，填埋连接孔，使用公知的CMP法对其进行蚀刻至露出防剥离膜21的上面，并使连接孔中的导电体膜19及防剥离膜21的上面为相同高度，完全分离导电体膜19。
接下来，如图19所示，依次沉积硫属元素化物材料存储层22和例如由钨形成的上部极板23。
作为其他方法，也可以采用下述工序，即，在形成下部电极TP后，形成防剥离膜21、硫属元素化物材料存储层22及上部极板23。
即，如图31所示，在层间绝缘膜11d成膜后进行光刻法及干刻，形成使存储单元区域mmry中的金属触点CT的上面露出的孔，接下来，在整个表面上沉积例如由氮化硅形成的间隔绝缘膜18。
接下来，各向异性蚀刻间隔绝缘膜18，使金属触点CT的上面露出，再通过溅射法等从下层开始依次沉积例如由钛膜(膜厚约5nm)及氮化钛膜(膜厚约10nm)形成的阻挡金属(图中未示出)。利用CVD法等在该沉积膜上层合例如由钨形成的导电体膜19，填埋连接孔，使用公知的CMP法对其进行蚀刻至露出层间绝缘膜11d的上面，并使连接孔中的导电体膜19及层间绝缘膜11d的上面为相同高度，完全分离导电体膜19，形成如图32所示的结构。
接下来，如图33所示，沉积例如由钽、钛和铬等过渡金属的氧化物·氮化物或氮化硅形成的防剥离膜21。
接下来，如图34所示，依次沉积硫属元素化物材料存储层22和例如由钨形成的上部极板23。在图33的结构上沉积硫属元素化物材料存储层时，成为在下部电极TP和硫属元素化物材料记录层22之间插入防剥离膜21的状态，认为高电阻的防剥离膜21的存在具有使相变区域更有效率地发热、能够以低功率脉冲进行重写操作的效果。因为图19和图34的后续工序相同，所以使用图19进行说明。
作为硫属元素化物材料存储层22的成膜方法，适用溅射法。溅射法通常使用具有所希望的组成的单一靶材料进行成膜，但也可以使用多个靶材料，通过共溅射(co-sputtering)法形成。
溅射收率因元素的不同而不同，所以，具有复杂组成的材料的情况下，靶的组成与所形成的膜的组成有时不同，随着靶的重复使用，所形成的膜的组成有可能发生变化。此种情况下，利用共溅射法，使用多个化合物组成比较简单的靶进行成膜，较为理想。化合物组成的靶组成变化小，所以，即使多次进行溅射，所形成的膜的组成也不发生变化。另外，共溅射法还具有以下优点：可以通过改变各靶的输入功率来调节硫属元素化物材料的组成，从而可以根据用途，将电阻值等诸特性设定为所希望的值。通常情况下，成膜会导致在膜厚方向上产生不同的组成分布，但只要膜厚方向上的平均组成在本发明的范围，即可得到良好的特性。
溅射气体可以使用Ar、Xe、Kr等惰性气体或在其中添加几％氮而得到的混合气体。使用氮混合气体时，具有以下效果：不仅能提高数据保持特性，还能微细化硫属元素化物材料的晶粒，减少由下部电极的连接孔和晶粒的相对位置关系分散引起的元件特性不均。
另外，除了溅射法，还可以使用离子注入法。如果使用离子注入法，则能够在硫属元素化物材料的理想区域或理想深度掺杂元素形成硫属元素化物材料，从而形成在膜厚方向上具有组成变化的硫属元素化物材料存储层。也可以使用顺序重复成膜法，利用多个靶的溅射，形成膜厚方向上具有组成变化的硫属元素化物材料存储层22。
接下来，如图20所示，加工防剥离膜21、硫属元素化物材料存储层22及上部极板23，形成存储元件R。
此处，进行该存储元件R的元件分离加工时，可以使用绝缘膜作为硬掩模(hard mask)进行加工。如图21所示，在图19的上部极板23上进一步沉积绝缘膜24，通过光刻法转印图案，以光致抗蚀剂作为蚀刻掩模，通过干刻加工绝缘膜24后，研磨(ashing)除去光致抗蚀剂。接下来，如图22所示，以绝缘膜24为硬掩模蚀刻防剥离膜21、硫属元素化物材料存储层22、上部极板23。如果以抗蚀剂作为掩模进行蚀刻，则硫属元素化物材料和抗蚀剂的蚀刻反应产物的残渣附着在加工后的侧壁上，难以通过研磨及清洗除去残渣。所以，优选以绝缘膜24为硬掩模进行加工。因为图20和图22的后续加工是相同的，所以，以图20为例给出后面的制造方法。
接下来，如图23所示，沉积层间绝缘膜11e覆盖存储元件R。
接下来，如图24所示，通过光刻法及干刻工序，在存储单元区域mmry，对层间绝缘膜11e冲孔(开口)形成连接孔，在逻辑电路区域lgc，对层间绝缘膜11d、11e冲孔(开口)形成连接孔，依次沉积阻挡金属25、导电体膜26。填埋该连接孔，蚀刻至露出层间绝缘膜11e的上面，并使孔中的导电体膜26及层间绝缘膜11e的上面为相同高度，完全分离存储单元区域mmry的过孔VM及逻辑电路区域lgc的过孔VL。
接下来，如图25所示，在表面上沉积铜布线用隔离膜(barrier film)27及层间绝缘膜11f，通过光刻法及干刻工序对层间绝缘膜11f冲孔(开口)形成布线槽，依次沉积阻挡金属28、例如由铜形成的导电体膜29，填埋布线槽。接下来，蚀刻至露出层间绝缘膜11f的上面，并且使槽中的金属布线及层间膜11f的上面为相同高度，形成第2层布线M2。
使用公知方法在第2层布线M2的上部形成图中未示出的多个布线层，进而进行400℃～450℃左右的氢退火(hydrogen anneal)，然后，制成半导体器件。
在实际存储信息之前，对制成的半导体器件的每个存储元件R施加电压进行初始化处理。该初始化处理是指利用比置位操作的脉冲长的脉冲引起阶跃恢复(snapback)(急剧的电阻下降)，将相变区域(存储器工作区域)及其周边加热相对长的时间，使膜暂时处于电阻比处理前低的状态的处理。通过该初始化处理，能使硫属元素化物材料存储层22的下部电极TP的上部存在被视为形成有晶粒的区域(相变区域)，从而能够使高电阻状态(复位)和低电阻状态(置位)在所希望的脉冲宽度范围内稳定地反复。在制造过程中，如果在形成硫属元素化物材料存储层后立即以适当的条件照射高能量的激光，进行处理，则也可以省略上述通过施加长脉冲电压进行的初始化处理。此种情况下，首次使存储元件R实际存储信息时，优选预先反复数次利用复位脉冲使其处于高电阻状态、利用置位脉冲使其处于低电阻状态。
接下来，参照图26及图27具体说明本发明实施方案1中的存储单元阵列的结构。图26是本发明实施方案1中的存储单元阵列的电路图。图27是对应于图26的布局图。需要说明的时，在图26及图27中，为了避免繁琐，只表示阵列的一部分，即WL1～WL44根字线、BL1～BL44根位线。
本发明实施方案1的存储单元阵列的结构已知为NOR型，能进行高速读出，适合系统程序的存储。所以，可以用作单体存储芯片或微型电子计算机等的逻辑LSI混装用存储芯片。
存储单元MC11～MC14与字线WL1电连接。同样地，存储单元MC21～MC24、MC31～MC34、MC41～MC44分别与字线WL2～WL4电连接。另外，存储单元MC 11～MC41与位线BL 1电连接。同样地，存储单元MC12～MC42、MC13～MC43、MC14～MC44分别与位线BL2、BL3及BL4电连接。
各存储单元MC由1个MIS晶体管QM和1个与其串联连接的存储元件R构成。各字线WL与构成各存储单元MC的MIS晶体管QM的栅极电连接。各位线BL与构成各存储单元MC的存储元件R电连接。
字线WL1～WL4分别由字驱动器WD1～WD4驱动。由来自X地址解码器XDEC的信号确定选择哪一个字驱动器WD。此处，符号VPL是对各字驱动器WD的电源供给线，Vdd是电源电压，VGL是各字驱动器的电位引线。需要说明的是，此处电位引线VGL被固定在接地电位。
选择晶体管QD1是将位线BL1预充电的MIS晶体管。同样地，选择晶体管QD2～QD4分别为将位线BL2～BL4预充电的MIS晶体管。通过Y地址解码器YDEC1或YDEC2，按照输入地址选择各选择晶体管QD。在该实施方案1中，YDEC1和YDEC2交替负责每隔2根选择的位线BL。用读出放大器SA检测读出所产生的输出功率。
图27中的符号FL是活性区域，M1是第1层布线，M2是第2层布线，FG是形成于硅衬底上的被用作MIS晶体管的栅极的栅极电极层。符号FCT为连接活性区域FL上面和第1层布线M1的下面的接触孔，SCT为连接第1层布线M1上面和存储元件R的下面的接触孔，TCT为连接第1层布线M1上面和第2层布线M2下面的接触孔。
在与同一位线BL电连接的存储单元MC之间，存储元件R通过接触孔TCT与第2层布线M2连接。该第2层布线M2被用作各位线BL。字线WL1～WL4由栅极电极层FG形成。使用多晶硅和硅化物(硅和高熔点金属的合金)的叠层等作为栅极电极层FG。构成存储单元MC、例如存储单元MC21的MIS晶体管QM2与MIS晶体管QM1共有源极区域。
位线BL1～BL4与配置在存储单元阵列外周的选择晶体管QD1～QD4的源极侧连接。选择晶体管QD1和QD2的漏极区域及选择晶体管QD3和QD4的漏极区域是共用的。上述选择晶体管QD具有对各位线BL进行预充电的功能。同时，还具有接受来自Y地址记录器YDEC1或YDEC2的信号，选择指定的位线的作用。需要说明的是，在该实施方案1中，选择晶体管QD例如为n沟道型。
该实施方案1的构成各块(block)的电路元件没有特别限定，通常根据公知的CMIS(互补型MIS晶体管)等半导体集成电路技术形成于1个单晶硅之类的半导体衬底上。进而，将通过施加脉冲改变原子排列的硫属元素化物材料等组合到集成电路的制作技术中制成电路元件。在上述图案的形成中，可以使用公知的光刻法和干刻。
(实施方案2)
上述实施方案1中的存储元件R的硫属元素化物材料存储层22由以适当的组成比含有铟(In)或镓(Ga)中的至少一种、锗(Ge)、锑(Sb)和碲(Te)的相变材料构成。在该实施方案2中，对用氮置换硫属元素化物材料存储层22的构成元素的10原子％以下的情形进行说明。需要说明的是，除用氮置换构成元素的10原子％以下之外，与上述实施方案1相同，所以省略重复之处的说明。
用氮置换由铟或镓中的至少任一种、锗、锑和碲构成的硫属元素化物材料的构成元素时，具有提高高温下的数据保持特性、晶粒变得微细进而能够降低特性不均等优点。
该实施方案2的硫属元素化物材料存储层22，如上述实施方案1中所述，通过使用了Ar、Xe、Kr等惰性气体的共溅射法等溅射法形成，但在上述惰性气体中混合氮气而形成。
溅射硫属元素化物材料时，例如在Ar气中混合氮气形成膜时的结晶活化能如图28所示。如果添加氮，则结晶活化能降低。这是因为高温下的结晶化被抑制。需要说明的是，工作温度区域的数据保持特性并不劣化。
所以，该实施方案2的存储元件R在保持通常的工作温度范围下的数据保持特性的同时，提高高于工作温度的温度下的数据保持寿命。此种情况下，具有例如耐受高于实际使用环境温度的安装工序中的热负荷的效果。但是，氮的量如果过多，则因重写导致的特性的变化大，所以含量设定为10原子％以下是合适的。
(实施方案3)
该实施方案3的半导体器件是对上述实施方案1或2的半导体器件进行温度处理而得到的。该实施方案3中，参照图29及图30说明安装工序中的温度处理。图29是表示回流焊工序中的温度分布的说明图。图30表示进行回流焊工序的预热处理时的数据保持特性的说明图。
安装具有存储元件R的微型电子计算机等的半导体器件时，例如，进行回流焊工序。使用无铅焊锡时，回流操作的温度最高为260℃左右，使具有存储元件R的半导体器件处于远超过通常的工作环境的高温环境中。
但是，如图29所示，如果在不超过硫属元素化物材料的结晶化温度的范围内的较高温度下保持一定时间，则高电阻状态更加稳定。这可能是由于结晶核生成点失活，因此难以进行结晶化，所以具有进一步提高数据保持特性的特点。
图30表示在利用无铅回流焊的安装工序中于180℃下暂时保持90秒后升温至260℃的样品和不保持就升温至260℃的样品的复位状态的电阻从初始值开始降低的形态。如图30所示，得到了以下结果：经过了安装工序的样品难以低电阻化。所以，下述温度分布的环境中放置后的半导体器件具有适合安装工序的存储元件R，所述温度分布为在低于硫属元素化物材料存储层的结晶化温度的相对低温下保持一定时间后升温至结晶化温度以上的峰温度。
根据本发明能够实现高可靠的非易失存储器件，该存储器件即使在回流焊工序中也保持存储状态，即使在高温下也具有大的电阻比和优良的数据保持特性。本发明的存储元件在例如汽车能量控制用微型电子计算机等处于高温的环境下也能使用。
以上基于实施方案具体说明本发明人完成的发明，但本发明并不限定于上述实施方案，可以在不脱离其主旨的范围内进行各种改变。
例如，不必使进行存储工作的区域整体一律为非晶质状态和结晶状态，非晶质状态区域中可以存在晶粒，或者结晶状态区域内可以存在非晶质部分。即，只要在非晶质部分相对多的状态和非晶质部分相对少的状态之间变化，从而使电阻值发生变化即可。
由膜的结构可知，本发明组成的硫属元素化物材料不是从非晶质区域生长结晶的材料，而是发生伴随结晶核生成的结晶化的材料。用扫描电子显微镜(SEM)或透射电子显微镜(TEM)观察硫属元素化物材料层，在膜厚方向上最多可见3个以上、较优选最多6个以上粒状时，可以判断为发生伴随结晶核生成的结晶化的材料。另外，该材料的组成即使在本发明的范围，也因组成的不同，不仅发生相变化，而且发生电阻变化，所述电阻变化是因金属或半金属的原子、或含有上述原子的原子团在电场的作用下移动，形成由它们的高浓度区域形成的导电通路或者该导电通路消失而引起的。即，如果不是以因铟(In)的添加而变得困难的从外侧到内侧的结晶生长为固定的机理，那么也未必只以结晶核形成和由核开始的生长引起的相变化为固定的机理。
另外，对于铟(In)和镓(Ga)，只含有其中之一时，可以不必为10.5原子％以上40原子％以下，可以混合In和Ga二者，使其为10.5原子％以上40原子％以下。
产业上的可利用性
本发明被广泛应用于制造半导体器件的制造业，所述半导体器件具有含有硫属元素化物材料的存储元件。

Claims (20)

1、一种半导体器件，在半导体衬底上形成有存储元件，所述存储元件具有存储层和形成于所述存储层两面上的电极，其特征在于，
所述存储层由下述材料构成，
所述材料含有10.5原子％以上40原子％以下的镓或铟中的至少任意一种、
和5原子％以上35原子％以下的锗、
和5原子％以上25原子％以下的锑、
和40原子％以上65原子％以下的碲。
2、如权利要求1所述的半导体器件，其特征在于，用硒置换所述碲中的20原子％以下。
3、如权利要求1所述的半导体器件，其特征在于，用氮置换所述存储层的全部构成元素的10原子％以下。
4、如权利要求1所述的半导体器件，其特征在于，所述锗的原子数比所述锑的原子数多。
5、如权利要求1所述的半导体器件，其特征在于，在所述存储层的一面上设置有绝缘膜或高电阻膜。
6、如权利要求1所述的半导体器件，其特征在于，所述存储层是通过使用了多个靶的共溅射法或顺序重复成膜法形成的。
7、如权利要求1所述的存储器件，其特征在于，所述信息通过所述存储层的电阻值高的高电阻状态和电阻值低的低电阻状态被存储，
所述高电阻状态的电阻值在室温下为5MΩ以上。
8、如权利要求1所述的存储器件，其特征在于，所述信息通过所述存储层的电阻值高的高电阻状态和电阻值低的低电阻状态被存储，
所述高电阻状态的电阻值在130℃下为500kΩ以上。
9、如权利要求1所述的半导体器件，其特征在于，所述信息通过所述存储层的电阻值高的高电阻状态和电阻值低的低电阻状态被存储，
所述高电阻状态的电阻值和所述低电阻状态的电阻值之比在130℃下为100倍以上。
10、如权利要求1所述的半导体器件，其特征在于，所述锑的原子数比所述锗的原子数多。
11、如权利要求1所述的半导体器件，其特征在于，在存储元件上记录信息后，进行伴随安装工序的热处理。
12、一种半导体器件，具有存储元件，所述存储元件具有通过使原子序列发生变化而存储信息的硫属元素化物材料存储层和形成于所述硫属元素化物材料存储层两面上的电极，其特征在于，
所述信息通过所述硫属元素化物材料存储层的电阻值高的高电阻状态和电阻值低的低电阻状态被存储，
所述硫属元素化物材料存储层中含有10.5原子％以上的镓或铟中的至少一种，碲的原子数比锑的原子数多。
13、一种半导体器件，具有矩阵状配置多个存储元件的存储单元阵列，所述存储元件具有通过结晶和非晶质之间的相变化存储电阻值高的高电阻状态和电阻值低的低电阻状态的存储层，其特征在于，
所述存储单元阵列与半导体集成电路一起混装在半导体衬底上而形成，
所述存储层中含有铟或镓中的至少任意一种、和锗、和锑、以及碲，
所述存储层中的所述碲的原子数比所述锑的原子数多，
所述存储层中的铟或镓为10.5原子％以上。
14、如权利要求13所述的半导体器件，其特征在于，所述存储单元阵列具有用于选择所述多个存储元件的多个MIS晶体管、和多条字线、和多条位线，
所述MIS晶体管的栅极与所述字线电连接，
所述MIS晶体管的漏极或源极中的一方与所述存储元件电连接，另一方与所述位线电连接。
15、如权利要求14所述的半导体器件，其特征在于，通过对被所述MIS晶体管选择的所述存储元件施加第1脉冲，使所述存储元件成为所述高电阻状态，通过施加第2脉冲，使所述存储元件成为所述低电阻状态，
所述第2脉冲的时间比所述第1脉冲的时间长。
16、如权利要求13所述的半导体器件，其特征在于，所述存储层随着核生成过程由非晶质相向结晶相发生转变。
17、如权利要求13所述的半导体器件，其特征在于，所述铟或镓中的至少任意一种为10.5原子％以上40原子％以下，
所述锗为5原子％以上35原子％以下，
所述锑为5原子％以上25原子％以下，
所述碲为40原子％以上65原子％以下。
18、如权利要求16所述的半导体器件，其特征在于，用氮置换所述存储层的全部构成元素的10原子％以下。
19、如权利要求13所述的半导体器件，其特征在于，所述高电阻状态的电阻值和所述低电阻状态的电阻值之比在130℃下为100倍以上。
20、如权利要求12所述的半导体器件，其特征在于，所述硫属元素化物材料存储层中进一步含有5原子％以上35原子％以下的锗、和5原子％以上25原子％以下的锑、和40原子％以上65原子％以下的碲，
所述高电阻状态的电阻值与所述低电阻状态的电阻值之比在室温下为1000倍以上。
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