JP3999549B2

JP3999549B2 - 相変化材料素子および半導体メモリ

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Publication number: JP3999549B2
Application number: JP2002098460A
Authority: JP
Inventors: 和典伊藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-04-01
Filing date: 2002-04-01
Publication date: 2007-10-31
Anticipated expiration: 2022-04-01
Also published as: JP2003298013A

Description

【０００１】
【発明の属する技術分野】
本発明は、相変化材料素子および半導体メモリに関する。
【０００２】
【従来の技術】
特表平１１−５１４１５０号公報および特表２００１−５０２８４８号公報には、いわゆるオーボニックスイッチ素子が開示されている。このオーボニックスイッチ素子は、相変化材料素子とダイオードとの組み合わせによりスイッチングを行わせるように構成されている。
【０００３】
【発明が解決しようとする課題】
ところで、オーボニックスイッチ素子の材料には、主にＧｅＳｂＴｅが用いられているが、この材料系の抵抗は、結晶−アモルファスで１０³−１０⁶Ω程度であるとされている。このような高い抵抗成分を持つ材料では、近年の微細な半導体と組み合わせて用いる場合、微細化を進めると、相変化材料部分の電気伝導度が低くなり過ぎてしまう。従って、従来の相変化材料素子では、微細化に対応することができず、微細化の要求される半導体メモリなどの半導体デバイスに用いることができないという問題があった。
【０００４】
本発明は、微細化に対応することが可能であって、微細化の要求される半導体メモリなどの半導体デバイスに用いることが可能な相変化材料素子および半導体メモリを提供することを目的としている。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化する相変化材料素子であって、その組成は少なくともＳｂとＴｅ，Ｉｎ，Ｇｅを含みさらにＡｇを含んでも良く、その組成範囲が
６０≦Ｓｂ≦７０原子％、２０≦Ｔｅ≦３０原子％、１≦Ｉｎ≦１０原子％、１≦Ｇｅ≦７原子％、０≦Ａｇ≦１原子％であり（但し、全ての原子の組成総和は１００原子％であり、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である）、
その比抵抗は高くても１００Ω・ｃｍであることを特徴としている。
【０００８】
また、請求項２記載の発明は、請求項１記載の相変化材料素子において、パルス状の電流を印加することでアモルファス状態の相となって高抵抗化される一方、パルス状の電流に続いて徐々に電流値を下げた電流を印加することで結晶状態の相となって低抵抗化されることを特徴としている。
【０００９】
また、請求項３記載の発明は、メモリセルを有する半導体メモリにおいて、１つのセルを構成する素子は、１つのトランジスタと、アモルファス状態の相と結晶状態の相との相転移を生じ、それぞれの相が通常のトランジスタ動作状態あるいは通常の保管状態における環境下において安定して存在しうる相変化材料からなる相変化材料素子とを有し、前記相変化材料素子は請求項１記載の相変化材料素子であり、前記トランジスタは電界効果型トランジスタであって、前記相変化材料素子は、前記トランジスタのドレイン端子と接地との間に配置されていることを特徴としている。
【００１２】
また、請求項４記載の発明は、請求項３記載の半導体メモリにおいて、ワード線，ビット線は前記トランジスタのソース，ゲートにそれぞれ接続されることを特徴としている。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
本発明の相変化材料素子（相変化抵抗素子）は、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化し、その比抵抗は高くても１００Ω・ｃｍであることを特徴としている。
【００２０】
具体的に、本発明の相変化材料素子は、少なくともＳｂＴｅを含む場合には、Ｓｂ添加量が全体に対して原子比で５６％以上である。
【００２１】
また、本発明の相変化材料素子は、少なくともＳｂＴｅとともにＩｎ，Ａｇ，Ｇｅを含む場合には、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である。
【００２２】
このように、本発明の相変化材料素子は、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化し、その比抵抗は高くても１００Ω・ｃｍであるので、微細化に適した抵抗性をもち、すなわち、微細化に対応することが可能であって、微細化の要求される半導体メモリなどの半導体デバイスに用いることが可能となる。
【００２３】
また、上述した本発明の相変化材料素子は、パルス状の電流を印加することでアモルファス状態の相となって高抵抗化される一方、パルス状の電流に続いて徐々に電流値を下げた電流を印加することで結晶状態の相となって低抵抗化されるようになっている。
【００２４】
図１（ａ），（ｂ）はこのような相変化を説明するための図である。なお、図１（ａ），（ｂ）において、実線は電流の大きさを表わし、また、点線は相変化材料素子の発熱温度を表わし、一点鎖線は相変化材料素子の結晶化温度閾値ＴＨを表わしている。
【００２５】
図１（ａ）には、本発明の相変化材料素子にパルス状の電流を印加したときの素子の温度変化が示されている。この場合には、パルス電流印加後に、温度は急に下がり（結晶化温度閾値ＴＨのところで温度は急に下がっており）、このときに、素子はアモルファス状態（高抵抗状態）となる。一方、図１（ｂ）には、本発明の相変化材料素子にパルス状の電流に続いて、電流値を下げた電流を印加したときの素子の温度変化が示されている。この場合には、パルス電流印加後に、温度は下がるものの、結晶化温度閾値ＴＨのところで温度は緩やかに下がり、このときには、素子は結晶状態（低抵抗状態）となる。
【００２６】
このような性質を有していることから、本発明の相変化材料素子は、アモルファス状態（高抵抗状態）を“１”とし、結晶状態（低抵抗状態）を“０”とするとき、“１”または“０”の値をとる素子（記憶素子）としての機能をもたせることができる。従って、この素子（記憶素子）を用いて、微細化に適した抵抗値をもつ半導体メモリなどの半導体デバイスを実現できる。具体的に、本発明の相変化材料素子を１トランジスタメモリであるＤＲＡＭに応用し、いわゆる不揮発型のＤＲＡＭを実現することができる。
【００２７】
すなわち、半導体メモリがＤＲＡＭメモリである場合、相変化材料素子には、上述した構成（特徴）を有する本発明の相変化材料素子が用いられるのが良い。
【００２８】
より詳細に説明すると、ＤＲＡＭに相変化材料を応用し不揮発メモリを実現する場合については、相変化材料の抵抗値および抵抗値の変化率について制約がある。現在、パーソナルコンピュータ（ＰＣ）などに用いられているＤＲＡＭの容量としては、１２８〜２５６Ｍｂｉｔのものが実用化されているが、その製造プロセスの最小線幅は０．１０μｍ程度まで微細化されている。相変化材料をこのような微細メモリセルの中に適用し、アクティブ素子として動作させるには、相変化材料自体の電気伝導度がある程度高いものが必要になってくる。このことから、本発明の相変化材料素子は、微細化に適した抵抗値をもつ半導体メモリなどの半導体デバイスを実現する上で有効である。
【００２９】
この際、ＡｇＩｎＳｂＴｅ系の相変化材料は、結晶−アモルファスで１０¹−１０⁴Ω程度の抵抗値を実現可能であり、今後開発が進むと考えられる微細な不揮発型ＤＲＡＭとして有効なアクティブ素子になりうるものである。
【００３０】
図２は本発明に係る半導体メモリの構成例を示す図である。図２を参照すると、この半導体メモリは、１つのセルを構成する素子として、少なくとも１つのトランジスタＴｒと、アモルファス状態の相と結晶状態の相との相転移を生じ、それぞれの相が通常のトランジスタ動作状態あるいは通常の保管状態における環境下において安定して存在しうる相変化材料からなる相変化材料素子ＰＴと、書き込み／読み込み用の電源ＳＳと、配線とにより構成され、相変化材料素子ＰＴは、トランジスタＴｒと接地ＧＮＤとの間に配置されている。
【００３１】
ここで、通常のトランジスタ動作状態とは、情報の書き込み，読み出し状態を意味し、また、通常の保管状態とは、電源ＳＳが切られても、情報が保持されている状態を意味している。
【００３２】
具体的に、図２の半導体メモリにおいて、相変化材料素子ＰＴは、記憶素子としての機能を有し、相変化材料素子ＰＴは、その書き込み状態（結晶化状態またはアモルファス状態）に応じて“０”または“１”の情報を保持するようになっている。
【００３３】
すなわち、図２において、電源ＳＳからライン（配線）Ｌ１を介して図１（ｂ）に示すようなパターンの電流を相変化材料素子ＰＴに流すとき、相変化材料素子ＰＴの結晶化温度閾値ＴＨのところでの温度の下降変化は緩やかなものとなり、相変化材料素子ＰＴは結晶化状態すなわち低抵抗状態（“０”）となる。すなわち、このとき、相変化材料素子ＰＴは、結晶化イニシャライズされた状態、すなわち、情報“０”が書き込まれた状態となる。図３には、このときの抵抗値変化が示されている。
【００３４】
また、図２において、電源ＳＳからライン（配線）Ｌ１を介して図１（ａ）に示すようなパターンの電流を相変化材料素子ＰＴに流すとき、相変化材料素子ＰＴの結晶化温度閾値ＴＨのところでの温度の下降変化は急なものとなり、相変化材料素子ＰＴはアモルファス状態すなわち高抵抗状態（“１”）となる。すなわち、このとき、相変化材料素子ＰＴは、情報“１”が書き込まれた状態となる。
【００３５】
図４には、相変化材料素子ＰＴが最初、結晶化状態（“０”）であるときに、図１（ａ）に示すようなパターンの電流を流して、アモルファス化状態すなわち高抵抗状態（“１”）への書き込みがなされ、しかる後、図１（ｂ）に示すようなパターンの電流を流して、結晶化状態すなわち低抵抗状態（“０”）への書き込み（すなわち、情報の消去）がなされるときの相変化材料素子の抵抗値変化が示されている。
【００３６】
また、図２の半導体メモリにおいて、ＭＯＳトランジスタ（電界効果型トランジスタ）Ｔｒは、記憶素子（相変化材料素子）ＰＴに記憶されている情報（“０”または“１”）の読出しのタイミングをとるためのトランジスタとしての機能を有している。すなわち、図２において、ライン（配線）Ｌ２はワード線として機能し、ライン（配線）Ｌ３はビット線として機能するようになっている。
【００３７】
換言すれば、本発明の半導体メモリは、ＤＲＡＭメモリとして構成されることができる。
【００３８】
また、本発明の半導体メモリでは、前記相変化材料素子ＰＴには、前述した本発明の相変化材料素子が用いられている。
【００３９】
また、本発明の半導体メモリにおいて、トランジスタＴｒは、前述のように、ＭＯＳトランジスタ（電界効果型トランジスタ）であって、ワード線Ｌ２，ビット線Ｌ３はトランジスタＴｒのソースＳ，ゲートＧにそれぞれ接続され、トランジスタＴｒのドレインＤは相変化材料素子ＰＴを介して接地（ＧＮＤ）されている。
【００４０】
また、本発明の半導体メモリにおいて、相変化材料素子ＰＴは、３つの端子Ｃ１，Ｃ２，Ｃ３を有し、３つの端子Ｃ１，Ｃ２，Ｃ３のそれぞれは、電源ＳＳ，トランジスタＴｒ，接地ＧＮＤに接続されている。
【００４１】
また、本発明の半導体メモリにおいて、後述のように（図１０に示すように）、電源ＳＳに近い配線途中に、ダイオードＤＩが配置されるのが好ましい。すなわち、電源ＳＳに近い配線途中にダイオードＤＩを配置するときには、書き込みを行う際に、電源ラインがトランジスタＴｒより低電流になることを防止でき、これにより、メモリ全体の誤動作を防止することができる。
【００４２】
また、本発明の半導体メモリにおいて、後述のように（図１０に示すように）、電源ＳＳに近い配線途中に、容量Ｃも配置されるのが好ましい。この場合には、相変化のコントラストを大きくすることができ、微細化に適するメモリセルを実現できる。
【００４３】
また、本発明の半導体メモリにおいて、図７に示すように、相変化材料素子ＰＴの電源接続用の端子Ｃ１を、トランジスタ接続用の端子Ｃ２と接地接続用の端子Ｃ３との中間に配置するのが好ましい。
【００４４】
このように、相変化材料素子ＰＴの電源接続用の端子Ｃ１を、トランジスタ接続用の端子Ｃ２と接地接続用の端子Ｃ３との中間に配置するときには、端子の位置が相変化に適したものとなり、相変化のコントラストをより大きくすることができ、より微細化に適するメモリセルを実現できる。
【００４５】
また、このとき、後述のように（図１１に示すように）、相変化材料素子ＰＴの電源接続用の端子Ｃ１は、相変化材料素子ＰＴを横切るように配置されるのが好ましい。
【００４６】
このように、相変化材料素子ＰＴの電源接続用の端子Ｃ１を、相変化材料素子ＰＴを横切るように配置するときには、端子の配置が相変化に適したものとなり、相変化のコントラストをさらに大きくすることができ、より一層微細化に適するメモリセルを実現できる。
【００４７】
【実施例】
以下、本発明の実施例を説明する。
【００４８】
実施例１
実施例１では、図２に示すような半導体メモリを作製した。すなわち、先ず、ＭＯＳトランジスタＴｒを形成したＳｉ基板上に絶縁膜を堆積し、トランジスタＴｒのドレイン部Ｄ（この場合のドレイン部Ｄは基板と絶縁されている）と基板活性層上に接続孔（コンタクトホール）を写真製版およびエッチングにより形成した後に、ＴｉＮをスパッタ法により５０ｎｍの厚さに堆積し、さらに、タングステン（Ｗ）などの高融点金属を埋め込み、埋め込まれた金属が接続孔にのみ存在するような条件でエッチバックした。
【００４９】
さらにこの上に、トランジスタＴｒのドレイン部Ｄと基板活性層上の接続孔を覆うように、Ａｇ，Ｉｎ，Ｓｂ，Ｔｅ，Ｇｅを含む抵抗体層（相変化材料素子）ＰＴを１００ｎｍの厚さにスパッタ法により成膜した。
【００５０】
抵抗体層（相変化材料素子）ＰＴの製膜条件は、スパッタ装置を用い、投入電力１ｋＷ、Ａｒガス圧力（製膜室気圧）２ｍＴｏｒｒとした。
【００５１】
もちろん、各層の製膜条件は、この条件に限られたものではなく、各種の気相成長法、例えば、真空蒸着法，スパッタリング法，電子ビーム蒸着法等により形成できる。
【００５２】
また、抵抗体層（相変化材料素子）ＰＴの上部には、絶縁層としてＳｉＯ₂を３００ｎｍの厚さに堆積し、接続孔（スルーホール）を写真製版およびエッチングにより形成した。接続孔は、コンタクトホールと同様に、ＴｉＮなどの高融点金属層を堆積し、Ｗ−ＣＶＤ法などにより金属を埋め込み、エッチバック後にＡｌ合金などの配線材を２層堆積し、ビット線，ワード線となる配線路を形成し、図２のような半導体メモリを作製した。
【００５３】
ここで、相変化材料素子ＰＴ（記憶層として機能）としては、組成が、Ａｇ：０〜１原子％、Ｉｎ：１〜１０原子％、Ｓｂ：６０〜７０原子％、Ｔｅ：２０〜３０原子％、Ｇｅ：１〜７原子％のものを使用した。
【００５４】
このようにして作製した実施例１の半導体メモリにおいて、まず電源ＳＳから図１（ｂ）に示したような、初期パルス電流とこれの１／２の電流値をもつパルス電流とを階段状に連続させた電流を相変化材料素子ＰＴに印加すると、相変化材料素子ＰＴの抵抗値は図３に示すように変化した。すなわち、電流印加前の抵抗値は１０¹Ω台、電流印加後は１０^-2Ω台であった。この状態が消去状態（低抵抗状態，“０”の状態）である。
【００５５】
また、この消去状態（低抵抗状態）から図１（ａ）に示す単パルス電流を印加したところ、抵抗値は図４に示すように高抵抗状態に遷移した。このときの電流は、消去時に比較して１．５倍以上の電流値を要したが、電流印加後の抵抗値はメモリ素子完成直後の抵抗値に比較してわずかに低いが１０¹Ω台を回復した（このような低抵抗状態を高抵抗化する動作を書き込みと呼ぶことにする）。
【００５６】
図１（ａ），（ｂ）には、パルス電流（実線）と同時に相変化材料素子（相変化抵抗層）ＰＴの自己発熱による温度上昇を点線で模式的に記入した。また、一点鎖線は、相変化材料素子ＰＴの結晶化温度閾値ＴＨを表わしている。
【００５７】
電流により加熱された相変化材料素子は、結晶化温度閾値ＴＨ以上に加熱され、印加パルス電流の立下りの条件により、図１（ｂ）のように結晶化温度閾値ＴＨ付近での温度降下が小さい場合には消去の状態（結晶化状態，低抵抗状態，“０”の状態）になり、図１（ａ）のように結晶化温度閾値ＴＨ付近で温度降下が大きい場合には書き込み状態（アモルファス化状態，高抵抗状態，“１”の状態）を維持する。
【００５８】
ここで、パルス電流のパルス幅はおよそ５ｎｓであり、相変化材料素子ＰＴの抵抗値変化は、相変化材料素子ＰＴの両端間の電圧と電流を計測することによって求めた。
【００５９】
また、この相変化材料素子ＰＴへの消去，書き込みの繰り返し可能回数は、図５に示すように１０⁵回以上であることが確認できた。
【００６０】
実施例２
実施例２では、実施例１と同様に半導体メモリを作製し、このとき、数種類の消去用パルス電流）を用い、消去を行ったところ、この場合でも、実施例１における消去の場合とほぼ同じ抵抗値変化を確認し、また、消去，書き込みの繰り返し可能回数も実施例１の半導体メモリと同程度であった。図６（ａ），（ｂ），（ｃ），（ｄ）には、使用した消去パルス電流の種類が示されているが、図６（ａ），（ｂ），（ｃ），（ｄ）の消去パルス電流に限らず、実施例１で説明したように相変化材料素子の温度変化（温度降下）が結晶化温度閾値ＴＨの付近で小さくなるように相変化材料素子の温度を制御できれば、任意制御方法も取ることが可能である。
【００６１】
実施例３
実施例３では、実施例１と同様に半導体メモリを作製した。このときに、図７に示すように、相変化材料素子ＰＴへのコンタクト部（接続用の端子）を３箇所（Ｃ₁，Ｃ₂，Ｃ₃）配置し、電源ＳＳから相変化材料素子ＰＴへのコンタクト（電源接続用の端子）Ｃ１は、トランジスタＴｒ（のドレインＤ）とのコンタクト（トランジスタ接続用の端子）Ｃ２と基板コンタクト（接地ＧＮＤ接続用の端子）Ｃ３との中間に位置するように形成した。
【００６２】
このようにして作製した半導体メモリにおいて、電源ＳＳから消去パルス（図１（ｂ）に示したような電流）を相変化材料素子ＰＴに印加し、この後、相変化材料素子ＰＴの断面をＴＥＭにより観察したところ、図８の相変化領域（斜線部分）ＣＧが結晶化した。これはＴＥＭ像のコントラストと電子線回折像により確認できる。
【００６３】
しかる後、今度は、書き込みパルス（図１（ａ）に示したようなパルス電流）を相変化材料素子ＰＴに印加し、断面をＴＥＭにより観察したところ、図８の相変化領域（斜線部分）ＣＧはアモルファス化した。
【００６４】
また、電源ＳＳと基板との間の抵抗値について測定を行ったところ、電流印加前の抵抗値は１０¹Ω台、印加後は１０^-2Ω台であった。
【００６５】
実施例４
実施例４では、上記作製条件により図９に示すような半導体メモリセルを作製した。そして、実施例４では、図９に示すような半導体メモリセルの電源部（外部駆動電源回路）に、ダイオードＤＩと容量Ｃを配置して、図１０に示すような回路構成とした。
【００６６】
相変化抵抗素子ＰＴの書き込みは、電源ＳＳからパルス状の電流を与えて行うが、この際、トランジスタＴｒは休止状態であることが必要である。しかし、電流ラインがオフパルス時のオーバーシュートなどによってトランジスタＴｒより低電位になってしまうと、トランジスタＴｒのソースＳ側からドレインＤ側に電流が流れ、メモリ全体の誤動作につながる恐れがある。このような状況に対しては、上記ダイオードＤＩを配置することによって、書き込みを行う際に、電源ラインがトランジスタＴｒより低電流になることを防止でき、これにより、メモリ全体の誤動作を防止することができる。
【００６７】
さらに，容量Ｃを付加した回路を用いて相変化材料素子（相変化抵抗層）ＰＴの消去，書き込みを行ったところ、実施例３に比較して、結晶化領域，アモルファス化領域が拡がった。
【００６８】
これは、容量Ｃを用いることで、電源オフ時にピーク状の電流が発生し、消去時および書き込み時に実効的な温度が上昇することと、特に書き込み時については書き込み用の電流パルスの立下り特性が向上するためと考えられる。
【００６９】
このような特性は、相変化材料素子ＰＴのアクティブ素子としての性能、つまり、低抵抗（結晶）と高抵抗（アモルファス）との差分（コントラスト）を大きくできるため、微細化に有利である。
【００７０】
また、図１０の例の場合は、容量ＣとダイオードＤＩはメモリセル以外の部分に形成されるため、微細化には直接は影響しない。
【００７１】
実施例５
実施例５では、さらに、図１１（ａ），（ｂ）のように、相変化材料素子ＰＴの電源ＳＳとのコンタクト（接続用の端子）Ｃ１を相変化材料素子ＰＴを横切るように配置した。なお、図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ線における断面図である。
【００７２】
このように、電源ＳＳとのコンタクト（接続用の端子）Ｃ１を相変化材料素子ＰＴを横切るように配置する場合には、実施例４の回路方式を並行して行うか、あるいは単独の処理であっても、実施例４と同様の効果を奏することができる。
【００７３】
【発明の効果】
以上に説明したように、請求項１，請求項２記載の発明によれば、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化する相変化材料素子であって、その組成は少なくともＳｂとＴｅ，Ｉｎ，Ｇｅを含みさらにＡｇを含んでも良く、その組成範囲が
６０≦Ｓｂ≦７０原子％、２０≦Ｔｅ≦３０原子％、１≦Ｉｎ≦１０原子％、１≦Ｇｅ≦７原子％、０≦Ａｇ≦１原子％であり（但し、全ての原子の組成総和は１００原子％であり、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である）、
その比抵抗は高くても１００Ω・ｃｍであるので、微細化に対応することが可能であって、微細化の要求される半導体メモリなどの半導体デバイスに用いることが可能となる。
【００７４】
また、請求項３，請求項４記載の発明によれば、メモリセルを有する半導体メモリにおいて、１つのセルを構成する素子は、１つのトランジスタと、アモルファス状態の相と結晶状態の相との相転移を生じ、それぞれの相が通常のトランジスタ動作状態あるいは通常の保管状態における環境下において安定して存在しうる相変化材料からなる相変化材料素子とを有し、前記相変化材料素子は請求項１記載の相変化材料素子であり、前記トランジスタは電界効果型トランジスタであって、前記相変化材料素子は、前記トランジスタのドレイン端子と接地との間に配置されているので、微細化に適した抵抗を持つ半導体メモリを提供できる。
【図面の簡単な説明】
【図１】本発明の相変化材料素子による相変化を説明するための図である。
【図２】本発明に係る半導体メモリの構成例を示す図である。
【図３】相変化材料素子の抵抗値変化の一例を示す図である。
【図４】相変化材料素子の抵抗値変化の他の例を示す図である。
【図５】相変化材料素子への消去，書き込みの繰り返し可能回数を示す図である。
【図６】消去パルス電流の種類を示す図である。
【図７】実施例３の半導体メモリを示す図である。
【図８】相変化材料素子の相変化領域の相変化を説明するための図である。
【図９】実施例４の半導体メモリセルを示す図である。
【図１０】図８の構成にダイオードと容量を配置した図である。
【図１１】半導体メモリの構成例を示す図である。
【符号の説明】
Ｔｒトランジスタ
ＰＴ相変化材料素子
ＳＳ電源
ＧＮＤ接地
Ｌ１，Ｌ２，Ｌ３ライン（配線）
Ｓソース
Ｇゲート
Ｄドレイン
Ｃ１，Ｃ２，Ｃ３コンタクト（端子）
Ｃ容量
ＤＩダイオード
ＣＧ相変化領域

Claims

アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化する相変化材料素子であって、その組成は少なくともＳｂとＴｅ，Ｉｎ，Ｇｅを含みさらにＡｇを含んでも良く、その組成範囲が
６０≦Ｓｂ≦７０原子％、２０≦Ｔｅ≦３０原子％、１≦Ｉｎ≦１０原子％、１≦Ｇｅ≦７原子％、０≦Ａｇ≦１原子％であり（但し、全ての原子の組成総和は１００原子％であり、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である）、
その比抵抗は高くても１００Ω・ｃｍであることを特徴とする相変化材料素子。
請求項１記載の相変化材料素子において、パルス状の電流を印加することでアモルファス状態の相となって高抵抗化される一方、パルス状の電流に続いて徐々に電流値を下げた電流を印加することで結晶状態の相となって低抵抗化されることを特徴とする相変化材料素子。
メモリセルを有する半導体メモリにおいて、１つのセルを構成する素子は、１つのトランジスタと、アモルファス状態の相と結晶状態の相との相転移を生じ、それぞれの相が通常のトランジスタ動作状態あるいは通常の保管状態における環境下において安定して存在しうる相変化材料からなる相変化材料素子とを有し、前記相変化材料素子は請求項１記載の相変化材料素子であり、前記トランジスタは電界効果型トランジスタであって、前記相変化材料素子は、前記トランジスタのドレイン端子と接地との間に配置されていることを特徴とするとする半導体メモリ。
請求項３記載の半導体メモリにおいて、ワード線，ビット線は前記トランジスタのソース，ゲートにそれぞれ接続されることを特徴とする半導体メモリ。