[go: up one dir, main page]

CN101207135A - 非易失性半导体存储器件及其制造方法 - Google Patents

非易失性半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN101207135A
CN101207135A CNA2007101868223A CN200710186822A CN101207135A CN 101207135 A CN101207135 A CN 101207135A CN A2007101868223 A CNA2007101868223 A CN A2007101868223A CN 200710186822 A CN200710186822 A CN 200710186822A CN 101207135 A CN101207135 A CN 101207135A
Authority
CN
China
Prior art keywords
mentioned
film
grid electrode
conductive material
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101868223A
Other languages
English (en)
Other versions
CN100580934C (zh
Inventor
有金刚
久本大
岛本泰洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN101207135A publication Critical patent/CN101207135A/zh
Application granted granted Critical
Publication of CN100580934C publication Critical patent/CN100580934C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种非易失性半导体存储器件及其制造方法。能够提高分离栅极型MONOS存储单元的抗误写入(干扰)性能，并且使该存储单元高速动作。取消元件分离区域以及存储晶体管与选择晶体管之间的绝缘区域中的电荷积蓄膜，使得不对该部位注入或积蓄电荷。并且，在元件分离区域上，在比选择晶体管的栅极电极从硅衬底(000)表面高出的位置结束存储晶体管的栅极电极，从而降低存储晶体管和选择晶体管之间的电容。

Description

非易失性半导体存储器件及其制造方法
技术领域
本发明涉及非易失性半导体存储器件，尤其涉及对MONOS(Metal Oxide Nitride Oxide Semiconductor)型存储单元的高可靠度、高速动作有效的技术。
背景技术
作为集成于LSI中的集成半导体存储器之一有非易失性存储器。这种元件即使切断LSI的电源也能保留存储信息，其广泛用于各种应用当中，因此成为极为重要的元件。在非易失性存储器中能够利用各种方法存储信息，利用电子、空穴的电荷积蓄量来存储信息的方式的非易失性存储器，众所周知有在导电材料中积蓄电荷的所谓浮置栅极型、和在绝缘材料中积蓄电荷的所谓MONOS型。MONOS型存储单元除了栅极绝缘膜的结构以外为公知的MOS晶体管结构，因此一般公认能够与CMOS LSI工艺兼容性良好地形成存储器。
并且，作为使用了MONOS结构的存储单元的用途，已知用于例如结构为将NAND型闪存单元的浮置栅极替换为MONOS结构的大容量数据存储(专利文献1)，另外还已知用于结构为与由MONOS结构构成的存储栅极相邻而配置有选择栅极的可高速写入或删除的混装微机(专利文献2)。前者结构的各存储单元由1个晶体管构成，因此能够减小存储单元面积，后者结构利用与存储栅极相邻的选择栅极能使用高能电子或空穴那样的电荷，因此能够实现写入或删除的高速动作。本发明尤其涉及上述混装微机用的存储单元的高可靠度和高速动作。
作为混装微机用的存储单元的写入、删除动作，已知通过注入具有不同符号的电荷代替注入、放出相同符号的电荷，来进行存储信息的改写(专利文献2)。
图1示出专利文献2记载的存储单元的等效电路，图2和图3示出元件剖视结构。图2是存储单元的源极、漏极方向的剖视图，图3是图2的A-A’方向的剖视图，是存储栅极的延伸方向的剖视图。首先，对图2进行说明。在图2中，存储栅极00002的栅极绝缘膜的一部分为电荷积蓄膜00004，例如为氮化硅膜。在电荷积蓄膜的上层和下层配置有绝缘膜，例如使用氧化硅膜。这样，成为由氧化硅膜夹着氮化硅膜的所谓MONOS结构。接着，对图3进行说明。在图3的剖视图中，元件分离绝缘膜00006形成在半导体衬底00005上，防止相邻的存储单元之间的电流干扰，将元件彼此分离。并且，存在元件分离绝缘膜的区域成为元件分离区域。另外，元件分离绝缘膜之间成为元件形成区域。即不存在元件分离绝缘膜的区域成为元件形成区域。并且，从图3可知，在现有结构的存储单元中，具有在元件分离区域的元件分离绝缘膜上也存在作为电荷积蓄膜的氮化硅膜的结构。接着，对存储单元的动作进行说明。作为该存储单元的基本动作，能想到(1)写入、(2)删除、(3)保持、(4)读出这四种状态。但是，这四种状态的叫法作为代表使用，对于写入和删除也可以取为相反的叫法。另外，动作操作也使用代表性的情况进行说明，但也可以考虑各种不同的操作法。这里，为了说明而对以n-MOS类型形成的存储单元进行描述，但用p-MOS类型在原理上也能够同样地形成。
(1)对写入时进行说明。写入时，对存储栅极侧扩散层00003提供正电位，对选择栅极侧扩散层00003提供与半导体衬底相同的接地电位。通过对存储栅极施加较高的栅极过驱动(overdrive)电压，使存储栅极下的沟道成为导通状态。此处，通过将选择栅极00001的电位取为比阈值高例如0.1～0.2V的值，成为导通状态。此时，在2个栅极的边界附近产生最强的电场，因此产生很多热电子，向存储栅极侧注入。这种现象已知源侧热电子注入(Source Side Injection：SSI)。作为这种写入方式中的热电子注入的优点在于，电场集中在选择栅极和存储栅极边界附近，因此在存储栅极的选择栅极侧端部集中地进行注入。另外，如浮置栅极型那样，电荷积蓄膜不是导电膜而是绝缘膜，所以被注入的电子不会在绝缘膜中自由移动，因此电子被保持在极狭小的区域内。
(2)对删除时进行说明。删除时，通过对存储栅极提供负电位、对存储栅极侧扩散层提供正电位，在扩散层端部的存储栅极和扩散层重叠的区域发生强反转，由此能够引起带间隧穿(Band to BandTunneling：BTBT)现象，生成空穴。在该存储单元中，产生的空穴被向沟道方向加速，被存储栅极的偏压吸引而被注入到ONO膜中，从而进行删除动作。即能够利用被注入的空穴的电荷降低因电子的电荷而上升的存储栅极的阈值。
(3)对保持时进行说明。电荷保持时，电荷作为被注入到作为绝缘膜的ONO膜中的载流子被保持。因为绝缘膜中的载流子移动极少并且慢，因此即使不对电极施加电压，也能良好地进行保持。
(4)对读出时进行说明。读出时，通过对选择栅极侧扩散层提供正电位、对选择栅极提供正电位，由此使选择栅极下的沟道成为导通状态。此处，通过提供能够判别因写入、删除状态而赋予的存储栅极的阈值差的适当的存储栅极电位(即写入状态的阈值与删除状态的阈值的中间电位)，能够判别电流的导通和非导通，能够利用电流量读出所保持的电荷信息。
专利文献1：日本特开2002-280467号公报
专利文献2：日本特开2006-49737号公报
发明内容
但是，在专利文献2所记述的那样的、在元件分离区域内存在作为电荷积蓄层的氮化硅膜的存储单元阵列中，在今后进行了微细化的情况下，将产生以下那样的问题。
(课题1)
本申请的发明人新发现如下课题(图55)：在专利文献2所记载的存储单元中，作为存储器的写入方式使用基于SSI的热电子注入，作为删除方式使用基于BTBT的热空穴注入，因此也会对原本应注入的元件形成区域内的电荷积蓄膜以外的区域、即元件分离区域的元件分离绝缘膜上的电荷积蓄膜注入电荷。这是因为热电子具有半导体衬底的面内方向的平行于沟道方向的成分以外的运动能量，具有这样的运动能量的热电子因存储栅极和沟道区域之间的电场而被注入到电荷积蓄膜。另外，该现象在使用了热空穴的删除动作等中也同样会发生。
(课题2)
另外，会发生如下问题：由于也在元件分离区域内形成电荷积蓄膜，因此在数据保持时，在元件形成区域内的电荷积蓄膜内所保持的电子和空穴等的电荷经由元件分离区域内的电荷积蓄膜扩散。由此，由于来自不在存储栅极正下方的元件分离区域内的电荷积蓄膜中存在的电荷的电场，GIDL(Gate Induced Drain Leakage)增加，从而抗误写入(干扰)性能恶化。或者，也成为误读出的原因。
(课题3)
进一步，在分离栅极型的MONOS型中，选择栅极和存储栅极相邻，因此相邻的栅极间的电容或各个电极的电阻直接关系到动作延迟。并且，在元件分离区域内，当在存储栅极正下方配置有作为电荷保持膜的氮化硅时，氮化硅膜的介电常数高于氧化硅膜，因此与配置有相同膜厚的氧化硅膜的情况相比，电极间的电容较大，将成为阻碍存储器动作速度高速化的主要因素。这是由于由存储栅极和选择栅极构成的电容器的电容是相对的面的电容与由下表面和上表面构成的电容的并联电容的和，因此要求也减少由存储栅极的下表面侧形成的电容。
(课题4)
另外，如课题3所述的那样，存储栅极的电容也取决于由相对面形成的电容。并且，在现有的存储单元中，在元件分离区域内相对的面相对于水平方向几乎重叠，所以存储栅极和选择栅极的电极间的电容变大。今后，需要用于使电容降低并高速动作的新型存储器阵列结构。
(课题5)
此外，在将存储单元形成为多值结构的情况下，与2值存储器相比通常各存储单元阈值分布间的间隔变窄，因此抗误写入性能的恶化在存储单元的多值化时成为重要课题。
(课题6)
另外，处理工序减少与掩模片数量等的减少有关，因此如何减少掩模片数量来制造性能大致相同的元件也成为重要的课题。
这里，关于NAND型单元中的上述课题2的电荷扩散引起的存储器特性恶化，例如在专利文献1中公开了其改善方法。
但是，在NAND型单元中，上述课题1未公开。这是由于在广泛用于NAND型单元的F-N写入、删除方式中，与SSI写入、BTBT删除方式相比，在电荷注入时不会扩散注入到元件分离区域上的电荷积蓄层。因此，课题1成为采用SSI写入方式那样的热电子注入方式或热空穴注入方式的存储单元固有的课题。
另外，在专利文献1的NAND型单元中，因为不是分离栅极型，所以涉及动作的高速化的技术未被公开。
进一步，在专利文献2的分离栅极型的存储单元中，埋入元件分离绝缘膜后，形成选择栅极，对其选择栅极自对准地形成ONO膜，因此电荷积蓄膜也残留在元件分离区域，难以仅除去元件分离区域的电荷积蓄膜。
本发明的目的在于提供一种能够使非易失性半导体存储器件的可靠度提高的技术。
另外，本发明的另一目的在于提供一种能够使非易失性半导体存储器件的动作速度提高的技术。
本发明的上述以及其它目的和新特征根据本说明书的记述和附图来明确。
以下简单说明在本申请公开的发明中的有代表性的内容的概要。
包括：多个元件分离区域，形成在半导体衬底上，沿第一方向延伸；元件形成区域，形成在上述多个元件分离区域之间；一对半导体区域，形成在元件形成区域内，成为源区和漏区；第一栅极电极，沿与第一方向交叉的第二方向延伸；第二栅极电极，沿第二方向延伸；电荷积蓄膜，形成在半导体衬底与第一栅极电极之间，其中，第一栅极电极与上述第二栅极电极，在第一方向上相邻，第一栅极电极与第二栅极电极形成在一对半导体区域之间，电荷积蓄膜仅形成在元件形成区域与第一栅极交叉的区域，通过对电荷积蓄膜注入热电子或热空穴，进行信息的写入或删除。
由于通过注入热电子或热空穴，即使进行了信息的写入或删除，由于在元件分离区域内不存在电荷积蓄膜，所以元件分离区域内的电荷不会驻留，能够抑制因驻留引起的各种弊端。另外，在元件分离区域内不存在电荷积蓄膜，因此能够抑制从元件形成区域内的电荷积蓄膜向元件分离区域内的电荷扩散。此外，在元件分离区域内的存储栅极电极的正下方作为电荷积蓄膜的代表性材料的、且介电常数高于氧化硅的氮化硅膜不存在，因此能够降低存储栅极电极和选择栅极电极间的电容。由此，能够实现高可靠度和高速动作。
另外，作为发明的其它方式，包括：多个元件分离区域，形成在半导体衬底上，沿第一方向延伸；元件形成区域，形成在多个元件分离区域之间；一对半导体区域，形成在元件形成区域内，成为源区和漏区；第一栅极电极，沿与第一方向交叉的第二方向延伸；第二栅极电极，沿第二方向延伸；电荷积蓄膜，形成在半导体衬底与第一栅极电极之间，其中，第一栅极电极与第二栅极电极，在第一方向上相邻，第一栅极电极与第二栅极电极形成在一对半导体区域之间，电荷积蓄区域仅形成在元件形成区域和第一栅极电极交叉的区域，元件分离区域内的第一栅极电极的底面的位置位于比元件分离区域内的第二栅极电极的底面的位置高的位置。
因为电荷积蓄膜仅形成在元件形成区域和第一栅极电极的交叉区域，在第一栅极电极和第二栅极电极的电容降低效果的基础上，元件分离区域内的第一栅极电极的底面位置位于比元件分离区域内的第二栅极电极的底面位置高的位置，因此能够减小元件分离区域内的第一栅极电极和第二栅极电极的相对面的重叠面积，或者能够消除重叠，进而能够实质性地降低电极间的电容。由此，能够进行高速动作。
另外，作为本发明的其它方式，包括如下步骤：在半导体衬底上形成包括电荷积蓄膜的第一栅极绝缘膜的步骤；在第一栅极绝缘膜上形成第一导电性材料膜的步骤；除去由沿第一方向延伸的多个成为元件分离区域的区域内的第一导电性材料膜的步骤；至少以第一导电性材料膜的图案为掩模，将已除去了第一导电性材料膜的区域内的电荷积蓄膜除去的步骤；通过蚀刻已除去了第一导电性材料膜的区域内的半导体衬底的表面，形成成为元件分离区域的沟的步骤；在沟内埋入元件分离绝缘膜的步骤；在元件分离绝缘膜和第一导电性材料膜之上形成第二导电性材料膜的步骤；加工第二导电性材料膜、第一导电性材料膜、以及第一栅极绝缘膜以成为沿与第一方向交叉的第二方向延伸的图案的步骤；在第一导电性材料膜的侧壁形成绝缘膜的步骤；在半导体衬底上隔着第一绝缘膜形成第三导电性材料膜的步骤；加工第三导电性材料膜以成为沿第二方向延伸的图案的步骤；以夹着第一导电性材料膜、第二导电性材料膜、以及第三导电性材料膜的方式形成一对半导体区域的步骤。
因为将成为存储栅极电极的第一导电性材料膜取为掩模，除去电荷积蓄膜，蚀刻加工元件分离区域内的半导体衬底的表面，因此不会在元件分离区域内残留电荷积蓄膜，能够仅在元件形成区域内残留电荷积蓄膜。也就是，能够自对准地在元件形成区域内残留电荷积蓄膜。此外，不仅是存储单元阵列区域内，在外围电路区域的晶体管内也需要元件分离区域，因此与存储单元阵列区域内的工序同时地形成用于形成该晶体管的元件分离绝缘膜的沟，由此能够谋求处理工序的简化，削减成本。
以下简单说明由本申请公开的发明中的代表性内容得到的效果。
根据本申请公开的发明，能够实现非易失性半导体存储器件尤其是MON0S型存储单元的高可靠度和高速动作。
附图说明
图1是表示现有的非易失性半导体存储器件的存储单元的电路图。
图2是表示现有的非易失性半导体存储器件的存储单元的剖视图。
图3是沿图2的A-A’线的剖视图。
图4表示作为本发明实施方式1的非易失性半导体集成存储器件的存储单元区域的要部俯视图。
图5是沿图4的A-A’线的剖视图。
图6是沿图4的B-B’线的剖视图。
图7是沿图4的C-C’线的剖视图。
图8是表示作为本发明的实施方式1的非易失性半导体集成器件的外围电路区域的要部俯视图。
图9是是沿图8的D-D’线的剖视图。
图10是表示包括作为本发明实施方式1的非易失性半导体集成存储器件的存储单元和外围电路的区域的制造方法的剖视图。
图11是表示接着图10的非易失性半导体集成存储器件的制造方法的剖视图。
图12是表示接着图11的非易失性半导体集成存储器件的制造方法的剖视图。
图13是表示接着图12的非易失性半导体集成存储器件的制造方法的剖视图。
图14是表示接着图13的非易失性半导体集成存储器件的制造方法的剖视图。
图15是表示接着图14的非易失性半导体集成存储器件的制造方法的剖视图。
图16是表示接着图15的非易失性半导体集成存储器件的制造方法的剖视图。
图17是表示接着图16的非易失性半导体集成存储器件的制造方法的剖视图。
图18是表示接着图17的非易失性半导体集成存储器件的制造方法的剖视图。
图19是表示接着图18的非易失性半导体集成存储器件的制造方法的剖视图。
图20是表示接着图19的非易失性半导体集成存储器件的制造方法的剖视图。
图21是表示接着图20的非易失性半导体集成存储器件的制造方法的剖视图。
图22是表示接着图21的非易失性半导体集成存储器件的制造方法的剖视图。
图23是表示接着图22的非易失性半导体集成存储器件的制造方法的剖视图。
图24是表示接着图23的非易失性半导体集成存储器件的制造方法的剖视图。
图25是表示接着图24的非易失性半导体集成存储器件的制造方法的剖视图。
图26是表示接着图25的非易失性半导体集成存储器件的制造方法的剖视图。
图27是将本发明实施方式1、3的选择晶体管和存储晶体管间的电容与对比技术相比较来表示的图。
图28是将本发明实施方式1的抗误写入性能与对比技术相比较来表示的图。
图29是表示包括作为本发明实施方式2的非易失性半导体集成存储器件的存储单元和外围电路的区域的要部剖视图。
图30是表示作为本发明实施方式3的非易失性半导体集成存储器件的存储单元区域的要部俯视图。
图31是沿图30的A-A’线的剖视图。
图32是沿图30的B-B’线的剖视图。
图33是沿图30的C-C’线的剖视图。
图34是表示作为本发明实施方式3的非易失性半导体集成存储器件的外围电路区域的要部俯视图。
图35是沿图34的D-D’线的剖视图。
图36是表示作为本发明实施方式3的非易失性半导体集成存储器件的包括存储单元和外围电路的区域的制造方法的剖视图。
图37是表示接着图36的非易失性半导体集成存储器件的制造方法的剖视图。
图38是表示接着图37的非易失性半导体集成存储器件的制造方法的剖视图。
图39是表示接着图38的非易失性半导体集成存储器件的制造方法的剖视图。
图40是表示接着图39的非易失性半导体集成存储器件的制造方法的剖视图。
图41是表示接着图40的非易失性半导体集成存储器件的制造方法的剖视图。
图42是表示作为本发明实施方式4的非易失性半导体集成存储器件的包括存储单元和外围电路的区域的要部剖视图。
图43是表示作为本发明实施方式5的非易失性半导体集成存储器件的包括存储单元和外围电路的区域的要部剖视图。
图44是表示作为本发明实施方式5的非易失性半导体集成存储器件的存储单元的要部剖视图。
图45是表示作为本发明实施方式6的非易失性半导体集成存储器件的存储单元的要部剖视图。
图46是表示作为本发明实施方式6的非易失性半导体集成存储器件的包括存储单元和外围电路的区域的制造方式的剖视图。
图47是表示接着图46的非易失性半导体集成存储器件的制造方法的剖视图。
图48是表示接着图47的非易失性半导体集成存储器件的制造方法的剖视图。
图49是表示接着图48的非易失性半导体集成存储器件的制造方法的剖视图。
图50是表示接着图49的非易失性半导体集成存储器件的制造方法的剖视图。
图51是表示接着图50的非易失性半导体集成存储器件的制造方法的剖视图。
图52是表示接着图51的非易失性半导体集成存储器件的制造方法的剖视图。
图53是表示接着图52的非易失性半导体集成存储器件的制造方法的剖视图。
图54是表示接着图53的非易失性半导体集成存储器件的制造方法的剖视图。
图55是用于说明本申请的发明的课题的俯视图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。在用于说明实施方式的全部附图中，对相同的部件原则上标记相同的标号。
[实施方式1]
图4是示出实施方式1的非易失性半导体存储器件的存储单元区域的一个例子的半导体衬底的一部分的俯视图。在硅衬底(半导体衬底)000的表面沿横向延伸的元件分离区域内形成有沿横向延伸的元件分离绝缘膜009，防止在纵向相邻的存储单元间的电流干扰。另外，其以外的区域为元件形成区域，形成有存储单元、源极线以及位线。并且，在其上存储晶体管的栅极电极010(以下，称为存储栅极或存储栅极电极)在纵方向延伸，选择晶体管的栅极电极016(以下称为选择栅极或选择栅极电极)以与存储晶体管的栅极电极010相邻的方式在纵方向延伸。并且，在元件形成区域和存储栅极010交叉的区域形成有存储栅极010控制的沟道区域，在元件形成区域和选择栅极电极016交叉的区域形成有选择栅极电极016控制的沟道区域。其它区域为源极区域或漏极区域，形成有作为连接各存储单元的布线发挥作用的杂质区域。根据这样的结构可知，在图4中存在着4个存储单元。另外，在左右上下方向存在多个这样的结构的存储单元，构成1个存储单元阵列。
图5、图6、图7分别是沿图4中的A-A’线、B-B’线、以及C-C’线的半导体衬底的剖视图。图5是存储栅极电极010的纵方向的剖视图，对图5进行说明。在硅衬底000上形成有元件分离绝缘膜009。并且，在元件分离绝缘膜009之间及其上形成有存储栅极电极010，存储栅极电极010由存储栅极电极010延伸的方向的存储单元共用。另外，在存储栅极电极010和硅衬底000的表面之间形成有存储晶体管的栅极绝缘膜(绝缘膜003、电荷积蓄膜004、以及绝缘膜005)。其栅极绝缘膜的一部分由电荷积蓄膜004构成，例如为氮化硅膜。并且，夹着该电荷积蓄膜004形成绝缘膜003、005。绝缘膜003、005例如为氧化硅膜。根据这样的结构，在电荷积蓄膜004中积蓄电子，并且防止向存储栅极010侧或硅衬底000侧流出电子。作为本申请的发明的特征之一，列举了在形成于元件分离区域内的元件分离绝缘膜009上没有形成电荷积蓄膜004的情况。换言之，仅在存储栅极电极010延伸的区域和元件形成区域交叉的区域形成有电荷积蓄膜004。这样，如上所述，能够有效地防止本来不需要的电荷被注入或移动到元件分离区域而引起的问题。
接着，对图6进行说明。图6是与存储栅极电极010和选择栅极电极016延伸的方向垂直的方向的元件形成区域内的剖视图，是1个存储单元的剖视图。在本申请的发明中，并不是一定限定为垂直方向，只要是与选择栅极电极016延伸的方向相交的方向即可。选择晶体管和存储晶体管隔着在彼此的栅极电极010、016之间形成的绝缘膜彼此相邻。并且，形成为一组杂质区域以夹着存储栅极电极010和选择栅极电极016，构成了存储单元的源极电极或漏极电极。另外，如用图5说明的那样，在存储栅极电极010的栅极绝缘膜配置有电荷积蓄膜004。虽然要由后述的工序流程来明确，但在选择栅极电极016和硅衬底000的表面之间没有形成电荷积蓄膜004。
接着，对图7进行说明。图7是与选择栅极电极016延伸的方向垂直的方向的元件分离区域内的剖视图。存储栅极电极010正下方的元件分离绝缘膜009为凸型。这是由于，在形成元件分离绝缘膜009时，埋入绝缘膜直至硅衬底000表面的上方，蚀刻形成有存储栅极电极010的区域以外的元件分离绝缘膜009。并且，在图7中，仅呈现用于结束存储栅极电极010中的各个存储栅极电极010的导电膜。并且，可知与用图5所说明的相同，在元件分离绝缘膜009上没有形成电荷积蓄膜004。
接着，对图8和图9进行说明。图8是表示该器件的配置在存储单元阵列的周边的外围电路区域的一个例子的俯视图，图9是沿D-D’线的剖视图。
首先，对图8进行说明。在俯视图中，省略覆层(cap)绝缘膜和接触插塞等结构。在外围电路区域配置有各种电路，那些电路由多个晶体管构成。在图8中，仅示出1个晶体管。晶体管形成在元件形成区域，该元件形成区域被形成有元件分离绝缘膜009的元件分离区域所包围。并且，晶体管的栅极电极010是残留成为元件形成区域的源极电极和漏极电极的区域并横跨元件形成区域和元件分离区域而形成的。
接着，对图9进行说明。图9是沟道宽度方向的剖视图。硅衬底000和存储栅极电极010隔着栅极绝缘膜001对置。并且，元件分离绝缘膜009间的宽度相当于沟道宽度。并且，存储栅极电极010重叠在元件分离绝缘膜009上形成。一般来说，在图9中省略了用于元件分离绝缘膜009上的存储栅极电极010和布线层电连接的区域。并且，在栅极绝缘膜001上形成有为了图形化存储栅极电极010而设置的作为覆层绝缘膜发挥作用的氮化硅膜011。另外，在元件分离绝缘膜009上的存储栅极电极010的两侧壁上形成有例如由氧化硅膜等绝缘膜014形成的侧壁绝缘膜。
图10～图26是表示本发明实施方式1的非易失性半导体存储器件的半导体衬底的一部分剖视图。在表示制造方法的附图中，分为存储单元区域、外围电路区域进行记载。图中A-A’到D-D’对应于图4和图8的A-A’线到D-D’线。即图中的A-A’到C-C’相当于存储单元区域的剖视图，D-D’相当于为外围电路区域的剖视图(图10)。
首先，在硅衬底000上形成了p型和n型阱后，用热氧化法在硅衬底000上形成成为外围电路区域的MOS晶体管的栅极绝缘膜的氧化硅膜001，然后，由CVD(Chemical Vapor Deposition)法淀积成为外围MOS晶体管的栅极电极的多晶硅膜002(图11)。这里，利用光刻和干法蚀刻技术，氧化硅膜001也能够形成多种程度的氧化膜厚度。
接着，利用光刻和干法蚀刻技术除去存储单元区域的多晶硅膜002和氧化硅膜001，进行存储单元的阈值调整用的离子注入。按照该工序，仅在外围电路区域残留多晶硅膜002(图12)。然后，利用热氧化法在硅衬底000表面形成氧化硅膜003后，淀积成为电荷积蓄膜的氮化硅膜004，对该氮化硅膜004进行热氧化，形成氧化硅膜005。此时，氧化硅膜005不限于氮化硅膜004的热氧化，也能够通过利用CVD法淀积氧化硅膜来形成。由此，在存储单元区域的硅衬底000表面上形成氧化硅膜003、氮化硅膜004以及氧化硅膜005的层叠膜，即所谓的ONO膜。另一方面，在外围电路区域中，多晶硅膜002没有被除去，因此在多晶硅膜002上形成有ONO膜。在本实施方式1中，以氧化硅膜003的膜厚为5nm、氮化硅膜004的膜厚为8nm、氧化硅膜005的膜厚为5nm的方式形成了ONO膜。然后，依次淀积成为存储栅极电极的多晶硅膜006和氮化硅膜007(图13)。此时，如果从存储单元区域的硅衬底000的表面到氮化硅膜007的上表面的高度与从外围电路区域内的MOS晶体管形成区域的硅衬底000表面到成为MOS晶体管的栅极电极的多晶硅膜002上的氧化硅膜/氮化硅膜/氧化硅膜的高度大致相等，则能够使存储单元区域内的氮化硅膜007和外围电路区域内的氮化硅膜004作为蚀刻阻止层发挥作用，因此在后续的CMP(Chemical Mechanical Polishing)时，晶片面内的平坦性提高。
接着，利用光刻和干法蚀刻技术除去外围电路区域的氮化硅膜007和多晶硅膜006后(图14)，使用例如光致抗蚀剂008那样的有机材料，为了成为元件形成区域的区域在后续的工序中不被蚀刻，保留该区域的光致抗蚀剂008进行图形化(图15)。
然后，例如对氮化硅膜007进行蚀刻使其成为用光致抗蚀剂008形成的图案，除去光致抗蚀剂008后，将氮化硅膜007取为掩模，在存储单元区域中，蚀刻多晶硅膜006、ONO膜(氧化硅膜003、氮化硅膜004、氧化硅膜005)，对成为元件分离区域的区域进行蚀刻直到从硅衬底000的表面削减300nm左右。氮化硅膜007和氮化硅膜004的材料相同，但氮化硅膜007与氮化硅膜004相比，膜厚相对较厚，因此在蚀刻氮化硅膜004时，即使稍微削减氮化硅膜007也不成问题。另一方面，在外围电路区域内，将ONO膜的氮化硅膜004取为掩模，蚀刻多晶硅膜002、栅极绝缘膜001、硅衬底000表面。也可以仅以光致抗蚀剂008为掩模，蚀刻至存储单元区域和外围电路区域的硅衬底000表面。由此，硅衬底000表面未被蚀刻的区域成为元件形成区域。接着，淀积成为元件分离绝缘膜的氧化硅膜009，然后利用CMP法将存储单元区域的氮化硅膜007和外围电路区域的氮化硅膜004用作蚀刻阻止层进行平坦化。由此，形成有氧化硅膜009的区域成为元件分离区域(图16)。
通过这样的工序，仅在存储单元区域内的元件形成区域自对准地形成成为电荷积蓄膜的氮化硅膜004，而在成为存储单元区域内的元件分离区域的区域没有形成成为电荷积蓄膜的氮化硅膜004。另外，在外围电路区域内也形成元件形成区域和元件分离区域。此时，保留着元件分离绝缘膜使得元件分离绝缘膜的上表面位于多晶硅膜006的上表面的上方。
然后，利用湿法蚀刻除去氮化硅膜007和外围电路区域内的氮化硅膜004后，淀积用于结束存储栅极的多晶硅膜010，进一步，依次淀积氮化硅膜011、氧化硅膜012。利用该多晶硅膜010即使在后续的工序中进行存储栅极电极的图形化，各存储单元的存储栅极电极也能够电连接。另外，在外围电路区域内，在元件分离绝缘膜上形成有多晶硅膜010(图17)。接着，使光致抗蚀剂013那样的有机材料淀积在硅衬底000表面，将存储栅极电极和外围MOS晶体管的栅极电极的图案转印到光致抗蚀剂013上(图18)。然后，进一步将该图案转印到氧化硅膜012上，将该氧化硅膜012取为硬掩模来干法蚀刻氮化硅膜011、多晶硅膜010和ONO膜，形成存储栅极电极。此处，外围MOS晶体管的栅极电极的加工也同时进行(图19)。在该工序中，蚀刻元件分离区域内的元件分离绝缘膜即没有形成成为存储栅极电极的多晶硅膜010的区域的元件分离绝缘膜。
利用该工序，在存储单元区域内，在元件形成区域除去没有形成存储栅极电极的区域内的ONO膜，露出硅衬底000表面。另一方面，在元件分离区域内如图19的C-C’线剖面那样形成凸形状的元件分离绝缘膜。
接着，利用氧化硅膜014形成用于使存储栅极电极和选择栅极电极绝缘的侧壁(图20)。然后，利用热氧化法形成成为选择晶体管的栅极绝缘膜的氧化硅膜015后，淀积成为该选择晶体管的栅极电极的多晶硅膜016，利用CMP法将氮化硅膜011用作蚀刻阻止层进行平坦化(图21)。
此处，从图21可知，在先前的工序中，通过蚀刻了元件分离区域内的没有形成存储栅极电极的区域的元件分离绝缘膜，存储栅极电极的底面位置成为比在其后形成的成为选择栅极电极的多晶硅膜016的底面位置高的位置。接着，为了将成为选择栅极电极的多晶硅膜016图形化，在硅衬底000的整个面淀积如光致抗蚀剂017那样的有机材料，将选择栅极淀积的图案转印到光致抗蚀剂017上(图22)。
然后，将光致抗蚀剂017和氮化硅膜011取为掩模形成选择栅极电极(图23)。由此，形成与存储栅极电极隔着氧化硅膜014相邻的选择栅极电极。
然后，进行用于形成成为p-MOS和n-MOS的各源极电极和漏极电极的高浓度杂质区域的离子注入(图24)，形成构成源极电极和漏极电极的扩散层018(图25)。通过该工序，夹着存储栅极电极和选择栅极电极形成一对源极电极和漏极电极。另外，虽未图示，但外围电路区域内的MOS晶体管的源极电极和漏极电极也同时形成。
然后，在选择栅极电极的侧壁由氧化硅膜019形成侧壁，在选择栅极电极上、存储单元的源极电极以及漏极电极上淀积钴膜后，通过例如进行钴硅化形成钴硅化物膜020，能够使选择栅极电极、存储单元的源极电极以及漏极电极低电阻化(图26)。在不需要钴硅化物膜020等硅化物膜的低电阻化的情况下，形成硅化膜不是必需的工序。其后虽未图示，但在淀积了布线层间膜之后，在存储晶体管、选择晶体管、外围MOS晶体管形成用于导通的接触孔。接着，在层间绝缘膜上淀积金属膜，对其进行图形化而形成布线，由此完成非易失性半导体存储器件。
图27示出在经以上工序制造的半导体存储器件的选择晶体管-存储晶体管之间的电容对该栅极电极之间形成的绝缘膜的膜厚的依赖性。在图27中，(a)为如图55所示除去了选择栅极00001和存储栅极00002之间的氮化硅膜、而未除去元件分离区域内的存储栅极00002和元件分离绝缘膜00006之间的氮化硅膜的存储单元的特性，(b)为本实施方式1的存储单元的特性，(c)为后述的实施方式3的存储单元的特性。另外，在(b)的结构中，为了验证氮化硅膜的效果，使用通过将元件分离区域内的存储栅极00002的结束部的高度抑制得较低来抑制在(a)的元件分离区域内的存储栅极00002和选择栅极00001的相对面的水平方向上的重叠量引起的电容值的影响的结构。
在本实施方式1的存储单元中，自对准地除去了元件分离区域的氮化硅膜，因此与(a)的存储单元的结构相比，能够减小选择栅极-存储栅极间的电容。其结果能够减小选择晶体管的时间常数，因此存储器动作速度提高。
另外，图28示出电路图和抗干扰性能。其中，示出在对电路图中的单元A施加了写入电压的情况下，单元B受到的干扰的耐受性，图中(a)为与上述(a)相同的结构的特性，(b)为本实施方式1的存储单元的特性。
在(a)的结构中，因为在元件分离区域存在成为电荷积蓄膜的氮化硅膜，因此在存储单元写入、删除时电荷被注入到元件分离区域内的氮化硅膜。并且，因来自存在于元件分离区域内的氮化硅膜的电荷的电场，GIDL增加，如图28所示产生干扰。在本实施方式1的存储单元中，在元件分离区域没有氮化硅膜，不能积蓄电荷，因此电场较弱，结果，抗干扰性能得到改善。本发明能够减小对干扰的容限，缩短存储单元阈值分布间的间隔，因此适于将存储单元取为多值结构的情况。
在此，总结发明的内容如下。即在元件分离区域内不形成电荷积蓄膜，因此即使进行使用了热电子和热空穴的信息的写入或删除动作，也完全不会被注入到元件分离区域内，从而改善抗干扰性能。
另外，在元件分离区域内没有形成电荷积蓄膜，因此在元件形成区域内的电荷积蓄膜所积蓄的电荷不会扩散到元件分离区域内，从而改善抗干扰性能。
进一步，在元件分离区域没有形成有作为电荷积蓄膜的、介电常数高于氧化硅膜的氮化硅膜，因此存储栅极电极和选择栅极电极之间的电容降低，存储器的动作速度提高。
另外，本申请的发明，是以两层多晶硅膜形成存储栅极电极的工艺，形成以各存储单元的存储栅极电极的第2层多晶硅膜结束的结构。因此，如本申请，以元件分离区域内成为结束部的第2层多晶硅膜的存储栅极电极的底面的位置能够配置在比元件分离区域内的选择栅极电极的底面的位置高的位置。因此，能够使元件分离区域内的存储栅极电极和选择栅极电极的水平方向的重叠量比以往少。由此，能使元件分离区域内的存储栅极电极和选择栅极电极的相对面的单位面积的电容比元件形成区域内的相对面的单位面积的电容小，因此能够降低存储栅极电极和选择栅极电极的电容，存储单元的动作速度提高。关于信息写入或删除的方式，即使不使用热电子或热空穴也能获得该效果。
进一步，在本申请的发明中，元件分离区域形成用的沟的形成、元件分离绝缘膜的形成、元件分离绝缘膜的埋入、存储栅极电极和外围MOS晶体管的栅极电极的加工，在存储器阵列区域和外围电路区域同时进行，因此能够谋求处理工序数量的减少或掩模片数的减少，降低工艺成本。
(实施方式2)
图29是表示作为本发明实施方式2的非易失性半导体集成存储器件的剖视图。本实施方式2的存储单元结构和上述实施方式1的不同点为通过侧壁加工形成选择栅极电极016。通过取为侧壁，除了实施方式1的效果还能够缩小存储单元面积。
(实施方式3)
图30与上述实施方式1的图4相同，是表示作为本发明实施方式3的非易失性半导体存储器件的一个例子的半导体衬底的一部分俯视图，图31、图32以及图33分别是沿图30的A-A’线、B-B’线、C-C’线的半导体衬底的剖视图。另外，图34是表示该器件的外围电路区域的一个例子的俯视图，图35是沿D-D’线的剖视图。即，图中的A-A’线、B-B’线、以及C-C’线相当于存储单元区域的剖视图，D-D’线相当于外围电路区域的剖视图。本实施方式3与上述实施方式1的不同点为在元件分离区域内，存储栅极电极在比选择栅极电极的上表面高的位置由多晶硅膜结束。由此，与实施方式1相比，能够进一步减小选择晶体管-存储晶体管之间的电容，从而进一步实现高速动作。
图36～图41是表示本实施方式3的非易失性半导体存储器件的制造方法的半导体衬底的一部分剖视图。在表示制造方法的附图中，分为存储单元区域、外围电路区域进行记载。图中A-A’到D-D’对应于图30、图36的A-A’线到D-D’线。从图10到图20的工序与实施方式1相同，因此省略。
图20的后续工序为图36，相当于图21。并且，在形成图36后，蚀刻多晶硅膜116使得成为选择栅极电极的多晶硅116的上表面的位置比结束存储栅极电极的多晶硅膜110的底面的位置低(图37)。这样一来，能取消元件形成区域内的存储栅极电极和选择栅极电极的水平方向的重叠，能够减小存储栅极电极和选择栅极电极之间的电容。并且，淀积用于图形化选择栅极电极的光致抗蚀剂117，蚀刻光致抗蚀剂117，使得成为选择栅极电极的图案。
接着，将光致抗蚀剂117取为掩模，将多晶硅膜116加工为选择栅极电极的形状之后(图38)，进行用于形成成为p-MOS、n-MOS的各源极电极和漏极电极的高浓度杂质区域的离子注入(图39)，形成扩散层118(图40)。接着，在选择栅极电极的侧壁由氧化硅膜119形成侧壁，对该选择栅极电极和扩散层118进行例如钴硅化(图41)。
然后，虽未图示，但在淀积布线层间膜后，形成用于导通存储晶体管、选择晶体管、外围MOS晶体管的接触孔。接着，在层间绝缘膜上淀积金属膜，对其进行图形化形成布线，由此完成非易失性半导体存储器件。
图27将经以上工序制造的半导体存储器件的选择晶体管-存储晶体管间的电容对该部分的绝缘膜厚度的依赖性与上述(a)的存储单元和上述实施方式1的存储单元比较来进行表示。在(c)的存储器单元中，使用存储栅极的底面位置与选择栅极电极的上表面的位置几乎相同的结构。从图27可知，能够利用(b)的存储单元进一步降低栅极电极间的电容。这样，在本实施方式3的存储器单元中，对于上述实施方式1的存储单元，致力于在元件分离区域内使存储栅极电极的底面位置成为与选择栅极电极的上表面位置相同或比选择栅极电极的上表面位置高的位置，因此能够进一步降低栅极电极间的电容，减小选择晶体管的时间常数。由此，存储器动作速度提高。
根据以上，由本发明能够提供高可靠度且能高速动作的非易失性半导体集成存储器件。
(实施方式4)
图42是表示作为本实施方式4的非易失性半导体集成存储器件的剖视图。本实施方式4的存储单元结构和上述实施方式1以及实施方式3的存储单元结构的不同点为存储栅极电极也进行了硅化。
关于制造方法，在图41中，在利用湿法蚀刻除去存储栅极电极上部的氮化硅膜111后，进行钴硅化即可。利用硅化能够降低存储栅极电极的电阻，与上述实施方式3相比，能够使存储器更加高速地动作。也能够应用于上述实施方式1，获得相同的效果。
(实施方式5)
图43是表示作为本实施方式5的非易失性半导体集成存储器件的剖视图。在图44中，示出图44最左侧的剖视图(沿B-B’线的剖面)所示的沿E-E’线和F-F’线的剖视图。本实施方式5的存储单元结构和上述实施方式3的存储单元结构的不同点为将选择晶体管取为Fin结构。即为不仅是元件形成区域的上表面、侧面区域也可作为选择晶体管的沟道利用的结构。
作为形成方法，在图20中，在存储晶体管侧壁由氧化硅膜014形成侧壁后，通过将元件分离区域内的氧化硅膜009蚀刻得比硅衬底000上表面深，使元件分离区域内的氧化硅膜009露出到元件形成区域的侧面，使元件形成区域成为凸形状。然后，能够利用与图21以后相同的工艺制造。在图44中，进行加工使得成为上述实施方式3的选择栅极电极，但也可应用于上述实施方式1和2的存储单元，也可应用于上述实施方式4的存储单元。除了上述实施方式1、2、3、4的效果，元件形成区域的侧面的区域也能够作为沟道利用，因此能够增大存储单元的电流。
(实施方式6)
图46～图54是表示作为本实施方式6的非易失性半导体存储器件的制造方式的一部分剖视图。本实施方式6的存储器结构和上述实施方式1的存储单元结构的不同点为如图45所示，具有在选择晶体管的两侧存在存储晶体管的结构，即所谓的TWIN、MONOS结构。以下，对制造方法进行说明。其中，至上述实施方式1的图17的工序为相同的工序，因此省略说明。
首先，接着图17，在氧化硅膜212上淀积光致抗蚀剂213，将存储栅极电极的图案转印到光致抗蚀剂213上，使得成为存储栅极电极的图案(图46)。在本实施方式6的情况下，以此时在1个存储单元内配置2个存储栅极电极的方式图形化光致抗蚀剂213，使得图案的间隔成为约160～200nm。
接着，图形化存储栅极电极和外围MOS晶体管的栅极电极，将氧化硅膜212取为硬掩模而进行干法蚀刻，形成两个栅极电极(图47)。此时，氧化硅膜212被适当除去。接着，利用氧化硅膜214形成用于使存储晶体管和选择晶体管绝缘的侧壁(图48)。然后，利用热氧化法形成成为选择晶体管的栅极绝缘膜的氧化硅膜215后，淀积成为该选择晶体管的栅极电极的多晶硅膜216，由CMP法进行平坦化(图49)。接着，在蚀刻成为选择栅极电极的多晶硅膜216，使其低于结束存储栅极电极的多晶硅膜210的上表面后，图形化选择栅极电极(图50)。
接着，在形成选择栅极电极后(图51)，进行用于形成成为p-MOS和n-MOS的各源极电极和漏极电极的高浓度杂质区域的离子注入(图52)，形成扩散层218(图53)。然后，对选择栅极电极和扩散层218进行例如钴硅化(图54)。然后，虽未图示，但在淀积布线层间膜后，形成用于导通存储晶体管、选择晶体管、外围MOS晶体管的接触孔。接着，通过在层间绝缘膜上淀积金属膜，对其进行图形化而形成布线，完成非易失性半导体存储器件。虽未图示，但如上述实施方式4中的图42那样，利用湿法蚀刻除去2个存储晶体管的栅极电极上的氮化硅膜，由此对存储栅极电极也能够进行硅化。另外，在如上述实施方式5的图43、图44那样加工存储晶体管时，有意识地较深地蚀刻成为元件分离区域的氧化硅膜，由此也能够将选择晶体管取为Fin结构。不言而喻，在元件分离区域内的两个存储栅极电极和元件分离绝缘膜之间形成的电荷积蓄膜也被除去，因此能获得与上述实施方式1相同的效果。因此，在本实施方式6中也与上述实施方式1～5相同地，能够使存储器动作高速化，同时提高存储单元的抗干扰性能，因此能够提供高性能的半导体集成存储器件。
以上，根据实施方式具体说明了由本发明人完成的发明，但本发明并不限定于上述实施方式，在不脱离其主旨的范围内，当然可以进行各种变更。
例如，本发明的各栅极电极用多晶硅膜形成，但在本发明中，并不限定于多晶硅膜，也可以用导电性材料膜形成。
本发明的非易失性存储器件适用于车载、家电用途等的混装微机用存储器件、以及便携性个人计算机和数字照相机等的小型信息设备用存储器件。

Claims (18)

1.一种非易失性半导体存储器件，其特征在于：
包括
多个元件分离区域，形成在半导体衬底上，沿第一方向延伸；
元件形成区域，形成在上述多个元件分离区域之间；
一对半导体区域，形成在上述元件形成区域内，成为源区和漏区；
第一栅极电极，沿与上述第一方向交叉的第二方向延伸；
第二栅极电极，沿上述第二方向延伸；
电荷积蓄膜，形成在上述半导体衬底与上述第一栅极电极之间，
其中，上述第一栅极电极与上述第二栅极电极，在上述第一方向上相邻，上述第一栅极电极与上述第二栅极电极形成在上述一对半导体区域之间，
上述电荷积蓄膜仅形成在上述元件形成区域与上述第一栅极交叉的区域，
通过对上述电荷积蓄膜注入热电子或热空穴，进行信息的写入或删除。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述元件分离区域内的上述第一栅极电极的底面的位置，位于比上述元件分离区域内的上述第二栅极电极的底面的位置高的位置。
3.根据权利要求2所述的非易失性半导体存储器件，其特征在于：
上述元件分离区域内的上述第一栅极电极的底面的位置，位于与上述元件分离区域内的上述第二栅极电极的上表面的位置等高的位置或比上述第二栅极电极的上表面的位置高的位置。
4.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述元件分离区域内的上述第一栅极电极与上述第二栅极电极的相对面处的单位面积的电容，比上述元件形成区域内的上述第一栅极电极与上述第二栅极电极的相对面处的单位面积的电容小。
5.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述第一栅极电极与上述第二栅极电极隔着绝缘膜而相邻，在上述绝缘膜内不存在电荷积蓄膜。
6.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述元件分离区域内的上述第二栅极电极的底面，位于比上述半导体衬底的上表面低的位置。
7.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
还包括
第三栅极电极，沿上述第二方向延伸；
电荷积蓄膜，形成在上述半导体衬底和上述第三栅极电极之间，
其中，上述第三栅极电极，在上述第一方向且与形成有上述第一栅极电极的方向相反的方向上相邻，
上述第三栅极电极形成在上述一对半导体区域之间，
上述电荷积蓄膜仅形成在上述元件形成区域与上述第一栅极电极交叉的区域和上述元件形成区域与上述第三栅极电极交叉的区域。
8.一种非易失性半导体存储器件，其特征在于：
包括
多个元件分离区域，形成在半导体衬底上，沿第一方向延伸；
元件形成区域，形成在上述多个元件分离区域之间；
一对半导体区域，形成在上述元件形成区域内，成为源区和漏区；
第一栅极电极，沿与上述第一方向交叉的第二方向延伸；
第二栅极电极，沿上述第二方向延伸；
电荷积蓄膜，形成在上述半导体衬底与上述第一栅极电极之间，
其中，上述第一栅极电极与上述第二栅极电极，在上述第一方向上相邻，上述第一栅极电极与上述第二栅极电极形成在上述一对半导体半导体区域之间，
上述电荷积蓄区域仅形成在上述元件形成区域和上述第一栅极电极交叉的区域，
上述元件分离区域内的上述第一栅极电极的底面的位置，位于比上述元件分离区域内的上述第二栅极电极的底面的位置高的位置。
9.根据权利要求8所述的非易失性半导体存储器件，其特征在于：
上述元件分离区域内的上述第一栅极电极的底面的位置，位于与上述元件分离区域内的上述第二栅极电极的上表面的位置等高的位置或比上述第二栅极电极的上表面的位置高的位置。
10.根据权利要求8所述的非易失性半导体存储器件，其特征在于：
上述元件分离区域内的上述第一栅极电极与上述第二栅极电极的相对面处的单位面积的电容，比上述元件形成区域内的上述第一栅极电极和上述第二栅极电极的相对面处的单位面积的电容小。
11.根据权利要求8所述的非易失性半导体存储器件，其特征在于：
上述第一栅极电极和上述第二栅极电极隔着绝缘膜而相邻，在上述绝缘膜内不存在电荷积蓄膜。
12.根据权利要求8所述的非易失性半导体存储器件，其特征在于：
上述元件分离区域内的上述第二栅极电极的底面位于比上述半导体衬底的上表面低的位置。
13.根据权利要求8所述的非易失性半导体存储器件，其特征在于：
还包括
第三栅极电极，沿上述第二方向延伸；
电荷积蓄膜，形成在上述半导体衬底与上述第三栅极电极之间，
其中，上述第三栅极电极，在上述第一方向且与形成有上述第一栅极电极的方向相反的方向上相邻，
上述第三栅极电极形成在上述一对半导体区域之间，
上述电荷积蓄膜仅形成在上述元件形成区域与上述第一栅极电极交叉的区域和上述元件形成区域与上述第三栅极电极交叉的区域。
14.一种非易失性半导体存储器件的制造方法，其特征在于：
包括
步骤a，在半导体衬底上形成包括电荷积蓄膜的第一栅极绝缘膜；
步骤b，在上述第一栅极绝缘膜上形成第一导电性材料膜；
步骤c，除去由沿第一方向延伸的多个成为元件分离区域的区域内的上述第一导电材料膜；
步骤d，至少以上述第一导电性材料膜的图案为掩模，将已除去了上述第一导电性材料膜的区域内的上述电荷积蓄膜除去；
步骤e，通过蚀刻已除去了上述第一导电性材料膜的区域内的上述半导体衬底的表面，形成成为元件分离区域的沟；
步骤f，在上述沟内埋入元件分离绝缘膜；
步骤g，在上述元件分离绝缘膜和上述第一导电性材料膜之上形成第二导电性材料膜；
步骤h，加工上述第二导电性材料膜、上述第一导电性材料膜、以及上述第一栅极绝缘膜以成为沿与上述第一方向交叉的第二方向延伸的图案；
步骤i，在上述第一导电性材料膜的侧壁形成第一绝缘膜；
步骤j，在上述半导体衬底上隔着上述第一绝缘膜形成第三导电性材料膜；
步骤k，加工上述第三导电性材料膜以成为沿上述第二方向延伸的图案；
步骤l，以夹着上述第一导电性材料膜、第二导电性材料膜、以及第三导电性材料膜的方式形成一对半导体区域。
15.根据权利要求14所述的非易失性半导体存储器件的制造方法，其特征在于：
在上述步骤a之前还包括
步骤m，在上述半导体衬底的表面形成第二栅极绝缘膜、在上述第二栅极绝缘膜上形成第四导电性材料膜；
步骤n，除去存储单元阵列区域内的上述第二栅极绝缘膜和上述第四导电性材料膜，由此在外围电路区域内留下上述第二栅极绝缘膜和上述第四导电性材料膜，
上述步骤e，至少以上述第四导电性材料膜为掩模，蚀刻上述半导体衬底的表面，由此同时形成成为上述外围电路区域内的元件分离区域的沟，上述步骤h，同时加工上述第四导电性材料膜以成为上述外围电路区域内的晶体管的栅极电极。
16.根据权利要求15所述的非易失性半导体存储器件的制造方法，其特征在于：
在上述步骤b和上述步骤c之间还包括
步骤o，在上述第一导电性材料膜上形成第一氮化硅膜，
上述步骤a，在上述第四导电性材料膜上形成第二氮化硅膜，上述步骤b，在上述第2氮化硅膜上形成上述第一导电性材料膜，上述步骤f，利用化学机械研磨法研磨上述元件分离绝缘膜的表面，使用上述第一氮化硅膜和上述第二氮化硅膜进行结束判断。
17.根据权利要求14所述的非易失性半导体存储器件的制造方法，其特征在于：
在上述步骤f中，使上述元件分离绝缘膜的上表面位于比上述半导体衬底的上表面高的位置地进行埋入，在上述步骤h中，蚀刻元件分离区域内的未存留上述第二导电性材料膜的区域的上述元件分离绝缘膜，由此对上述元件分离绝缘膜的表面进行切削。
18.根据权利要求17所述的非易失性半导体存储器件的制造方法，其特征在于：
上述步骤j，形成上述第三导电性材料膜使得该第三导电性材料膜位于与上述第二导电性材料膜的底面等高或比上述第二导电性材料膜的底面低的位置。
CN200710186822A 2006-12-15 2007-11-22 非易失性半导体存储器件及其制造方法 Expired - Fee Related CN100580934C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006338386A JP5086626B2 (ja) 2006-12-15 2006-12-15 不揮発性半導体記憶装置及びその製造方法
JP338386/2006 2006-12-15

Publications (2)

Publication Number Publication Date
CN101207135A true CN101207135A (zh) 2008-06-25
CN100580934C CN100580934C (zh) 2010-01-13

Family

ID=39526089

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710186822A Expired - Fee Related CN100580934C (zh) 2006-12-15 2007-11-22 非易失性半导体存储器件及其制造方法

Country Status (3)

Country Link
US (1) US7687845B2 (zh)
JP (1) JP5086626B2 (zh)
CN (1) CN100580934C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101901811A (zh) * 2009-04-21 2010-12-01 旺宏电子股份有限公司 于二晶体管nor结构中的能隙工程电荷捕捉存储器
CN106033759A (zh) * 2014-09-23 2016-10-19 台湾积体电路制造股份有限公司 自对准的分裂栅极闪存
CN106486489A (zh) * 2015-08-26 2017-03-08 瑞萨电子株式会社 半导体装置
CN106558588A (zh) * 2015-09-18 2017-04-05 瑞萨电子株式会社 半导体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659527B2 (ja) 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5491705B2 (ja) * 2008-05-22 2014-05-14 株式会社東芝 半導体装置
US8325542B2 (en) * 2008-08-25 2012-12-04 Halo Lsi Inc. Complementary reference method for high reliability trap-type non-volatile memory
KR101572482B1 (ko) * 2008-12-30 2015-11-27 주식회사 동부하이텍 플래시 메모리 소자의 제조방법
WO2010082328A1 (ja) 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
US9331183B2 (en) * 2013-06-03 2016-05-03 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US12094539B2 (en) * 2021-03-31 2024-09-17 Lapis Semiconductor Co., Ltd. Semiconductor memory with charge transfer reduction transistor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2740017B2 (ja) * 1989-09-08 1998-04-15 株式会社東芝 不揮発性半導体記憶装置
US5317179A (en) * 1991-09-23 1994-05-31 Integrated Silicon Solution, Inc. Non-volatile semiconductor memory cell
US5477068A (en) * 1992-03-18 1995-12-19 Rohm Co., Ltd. Nonvolatile semiconductor memory device
US5930631A (en) * 1996-07-19 1999-07-27 Mosel Vitelic Inc. Method of making double-poly MONOS flash EEPROM cell
US5933721A (en) * 1997-04-21 1999-08-03 Advanced Micro Devices, Inc. Method for fabricating differential threshold voltage transistor pair
DE69841732D1 (de) * 1997-05-13 2010-08-05 St Microelectronics Srl Verfahren zur selektiven Herstellung von Salizid über aktiven Oberflächen von MOS-Vorrichtungen
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
KR100298586B1 (ko) * 1999-07-13 2001-11-01 윤종용 비휘발성 메모리 소자
US6642103B2 (en) * 2000-03-08 2003-11-04 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing the same
JP3686318B2 (ja) * 2000-08-31 2005-08-24 松下電器産業株式会社 半導体記憶装置の製造方法
KR100375235B1 (ko) 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
JP4282248B2 (ja) * 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
JP2003258128A (ja) * 2002-02-27 2003-09-12 Nec Electronics Corp 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法
JP2003309182A (ja) * 2002-04-17 2003-10-31 Hitachi Ltd 半導体装置の製造方法及び半導体装置
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4102112B2 (ja) * 2002-06-06 2008-06-18 株式会社東芝 半導体装置及びその製造方法
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
KR100471188B1 (ko) * 2003-01-24 2005-03-10 삼성전자주식회사 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR100480645B1 (ko) * 2003-04-01 2005-03-31 삼성전자주식회사 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법
JP4546117B2 (ja) * 2004-03-10 2010-09-15 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4758625B2 (ja) 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101901811A (zh) * 2009-04-21 2010-12-01 旺宏电子股份有限公司 于二晶体管nor结构中的能隙工程电荷捕捉存储器
US8861273B2 (en) 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
CN106033759A (zh) * 2014-09-23 2016-10-19 台湾积体电路制造股份有限公司 自对准的分裂栅极闪存
CN106033759B (zh) * 2014-09-23 2019-05-21 台湾积体电路制造股份有限公司 自对准的分裂栅极闪存
CN106486489A (zh) * 2015-08-26 2017-03-08 瑞萨电子株式会社 半导体装置
CN106558588A (zh) * 2015-09-18 2017-04-05 瑞萨电子株式会社 半导体装置
CN106558588B (zh) * 2015-09-18 2022-02-22 瑞萨电子株式会社 半导体装置

Also Published As

Publication number Publication date
US7687845B2 (en) 2010-03-30
JP5086626B2 (ja) 2012-11-28
US20080142876A1 (en) 2008-06-19
CN100580934C (zh) 2010-01-13
JP2008153355A (ja) 2008-07-03

Similar Documents

Publication Publication Date Title
JP5086626B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US7709874B2 (en) Semiconductor device having a split gate structure with a recessed top face electrode
US8344444B2 (en) Semiconductor device having a nonvolatile memory cell with a cap insulating film formed over a selection gate electrode
CN102956462B (zh) 双栅极式闪存
US8212303B2 (en) Nonvolatile semiconductor memory device
JP7578806B2 (ja) ワード線ゲートの上方に配設された消去ゲートを有するスプリットゲート不揮発性メモリセル、及びその作製方法
US7872296B2 (en) Semiconductor memory device
US20060258092A1 (en) Semiconductor integrated circuit device and manufacturing method thereof
JP4405489B2 (ja) 不揮発性半導体メモリ
CN109994542B (zh) 半导体器件及其制造方法
JP4117998B2 (ja) 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法
US20060001081A1 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
KR100525448B1 (ko) 플래시 메모리 소자의 제조 방법
US20090218607A1 (en) Nonvolatile semiconductor memory and manufacturing method thereof
US20070085132A1 (en) Semiconductor memory device and method for producing same
CN112820732A (zh) 半导体器件
US20120037974A1 (en) Semiconductor device and method of manufacturing the same
EP1146562A2 (en) Cell array, operating method of the same and manufacturing method of the same
KR100798268B1 (ko) 플래시 메모리 소자 및 그 제조 방법
JP3196717B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US6723603B2 (en) Method of utilizing fabrication process of poly-Si spacer to build flash memory with 2bit/cell
JP4480541B2 (ja) 不揮発性半導体記憶装置
KR100848248B1 (ko) 플래시 메모리 소자 및 그 제조 방법
JP2001267537A (ja) 半導体記憶装置およびその製造方法
JP2007081294A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20101020

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100113

Termination date: 20191122

CF01 Termination of patent right due to non-payment of annual fee