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CN101043039A - 非易失性半导体存储装置 - Google Patents

非易失性半导体存储装置 Download PDF

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CN101043039A
CN101043039A CNA2007100878957A CN200710087895A CN101043039A CN 101043039 A CN101043039 A CN 101043039A CN A2007100878957 A CNA2007100878957 A CN A2007100878957A CN 200710087895 A CN200710087895 A CN 200710087895A CN 101043039 A CN101043039 A CN 101043039A
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Abstract

提供在彼此相离而形成的一对杂质区域之间具有沟道形成区域的半导体层，并且在所述半导体层上提供第一绝缘层、浮动栅、第二绝缘层、以及控制栅。形成浮动栅的半导体材料的带隙优选小于半导体层的带隙。形成浮动栅的半导体材料中的沟道形成区域的带隙和半导体层的带隙之间优选有0.1eV或更大的差距，并且前者小于后者。

Description

非易失性半导体存储装置
技术领域
本发明涉及能够电写入、电读取以及电擦除的非易失性半导体存储装置以及其制造方法。本发明特别涉及该非易失性半导体存储装置中的浮动栅的结构。
背景技术
能够电改写数据并且在切断电源后也能够存储数据的非易失性存储器的市场正在扩大。非易失性存储器的特征在于其具有与MOSFET(金属氧化物半导体场效应晶体管)类似的结构，并且在沟道形成区域上提供有能够长时间存储电荷的区域。该电荷存储区域形成在绝缘层上并且与周围绝缘分离，因此也被称为浮动栅。浮动栅因为被绝缘物包围而与周围电绝缘分离，从而具有当电荷注入到浮动栅中时继续保持该电荷的特性。在浮动栅上中间夹着绝缘层还提供有被称为控制栅的栅电极。因为当写入或读取数据时对控制栅施加预定的电压，所以将控制栅与浮动栅区别。
具有这种结构的浮动栅型非易失性存储器为这样一种结构：通过电控制来在浮动栅中注入电荷和从浮动栅释放出电荷以存储数据。具体而言，通过在形成有沟道形成区域的半导体层和控制栅之间施加高电压，来将电荷注入到浮动栅中或从浮动栅抽出电荷。一般认为，此时，在沟道形成区域上的绝缘层中流过福勒-诺德海姆(Fowler-Nordheim)型(F-N型)隧道电流(NAND型)或热电子(NOR型)。因此，该绝缘层也被称为隧道绝缘层。
浮动栅型非易失性存储器被要求具有能够将储存在浮动栅中的电荷保持十年或更长的特性，以便保证可靠性。因此，隧道绝缘层不但需要以隧道电流可流过的厚度被形成，而且为了防止电荷泄漏被要求具有高绝缘性。
此外，形成在隧道绝缘层上的浮动栅由与形成沟道形成区域的半导体层相同的半导体材料的硅形成。具体而言，由多晶硅形成浮动栅的方法已经普及，例如普遍知道以400nm的厚度堆积多晶硅膜来形成浮动栅的方法(参照专利文献1)。
[专利文献1]日本专利申请公开2000-58685号公报(第7页、第7图)
发明内容
由于非易失性存储器的浮动栅和沟道形成区域由相同的硅材料形成，所以从带模型来看它们的传导带的底部的能级相同。反而是若使用多晶硅形成浮动栅并且使它的厚度薄膜化时，其传导带的底部的能级变得比形成沟道形成区域的半导体层的高。如果形成这种状态，则不容易将电子从形成沟道形成区域的半导体层注入到浮动栅中，从而需要提高写入电压。因此，为了在使用多晶硅形成浮动栅的非易失性存储器中尽可能降低写入电压，需要对该浮动栅添加磷或砷等n型杂质，以使费密能级迁移到传导带一侧。
对提供在浮动栅和半导体层之间的栅极绝缘层而言，当要以低电压将电荷注入到浮动栅中时，需要减薄所述栅极绝缘层的厚度。另一方面，当要在长时间稳定地保持电荷时为了防止电荷的泄漏或杂质的侵入需要增加其膜厚度。
总之，现有的非易失性存储器需要高写入电压。此外，对由电荷保持特性的重复改写产生的退化进行如下处理来确保其可靠性，即提供冗余存储单元或改善控制器来进行检错/纠错等。
鉴于上述问题，本发明的目的在于提供一种优越于写入特性及电荷保持特性的非易失性半导体存储装置。
本发明是一种非易失性半导体存储装置，其包括在彼此相离而形成的一对杂质区域之间提供有沟道形成区域的半导体层；提供在半导体层的上部且与沟道形成区域重叠的位置上的第一绝缘层、浮动栅、第二绝缘层、以及控制栅。在本发明中，浮动栅由半导体材料形成。可以根据与形成沟道形成区域的半导体层的关系，从多种材料中选择该半导体材料。
作为形成浮动栅的半导体材料，可以选择满足如下所述的一个或多个条件的材料。形成浮动栅的半导体材料的带隙优选小于半导体层的带隙。例如，优选的是：形成浮动栅的半导体材料的带隙和半导体层的带隙之间有0.1eV或更大的差距，并且前者小于后者。
此外，该半导体材料优选由其电子亲和力比形成半导体层的材料大的材料形成。该半导体材料优选与由对抗半导体层的电子的第一绝缘层形成的势垒能相比，由对抗浮动栅的电子的第一绝缘层形成的势垒能高。
作为形成浮动栅的半导体材料，优选为典型的锗或锗化合物。
浮动栅为了存储电荷而被应用于根据本发明的非易失性半导体存储装置。只要具有相同功能，即只要是用作电荷存储层的层，就可以使用锗或锗化合物的氧化物或氮化物的层、或者含有锗或锗化合物的氧化物层或氮化物层作为替换，而不局限于锗或锗化合物。
在根据本发明的非易失性半导体存储装置中，半导体层优选形成在绝缘表面上，并且以岛状相离。优选至少是形成存储元件的半导体层和形成逻辑电路的半导体层彼此分开。即，本发明是一种非易失性半导体存储装置，其包括在彼此相离而形成的一对杂质区域之间具有沟道形成区域的半导体层；提供在半导体层的上部且与沟道形成区域重叠的位置上的第一绝缘层、浮动栅、第二绝缘层、以及控制栅，其中在绝缘表面上形成有半导体层。
当在半导体层上中间夹着用作隧道绝缘层的第一绝缘层来形成浮动栅时，可以通过由至少包含锗的半导体材料形成浮动栅，而容易将电荷从半导体层注入到浮动栅中，而提高在浮动栅中的电荷保持特性。
此外，可以通过使用具有与硅相似的特性的材料形成浮动栅，来制造具有良好特性的非易失性半导体存储装置而不使生产性受损。锗由于是与硅一样的周期律为第14族的材料并且是半导体，所以可以在不给制造设备造成负担的情况下进行薄膜的微细加工。
附图说明
图1为用于说明根据本发明的非易失性半导体存储装置的主要结构的截面图；
图2为在起始状态(电荷发射状态)下的非易失性存储器的带图；
图3为在写入状态下的非易失性存储器的带图；
图4为在电荷保持状态下的非易失性存储器的带图；
图5为在擦除状态下的非易失性存储器的带图；
图6A和6B为说明非易失性存储器的写入及读取工作的图；
图7A和7B为说明非易失性存储器的擦除工作的图；
图8为示出非易失性存储器单元阵列的等价电路的一例的图；
图9为示出NOR型非易失性存储器单元阵列的等价电路的一例的图；
图10为示出NAND型非易失性存储器单元阵列的等价电路的一例的图；
图11A和11B为说明NAND型非易失性存储器的写入工作的图；
图12A和12B为说明NAND型非易失性存储器的擦除及读取工作的图；
图13为示出当电荷被存储的“0”时和当电荷被擦除的“1”时的非易失性存储器的阈值电压的变化的图；
图14为示出非易失性半导体存储装置的电路框图的一例的图；
图15为说明等离子体处理设备的结构的图；
图16为现有的非易失性存储器的带图；
图17A至17E为示出本发明的非易失性半导体存储装置的使用方式的一例的图；
图18A至18C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图19A至19C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图20A至20C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图21A至21C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图22A至22C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图23A至23C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图24A至24B为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图25A至25C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图26A至26C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图27A至27C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图28A至28C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图29A至29C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图30A至30C为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图31A和31B为示出本发明的非易失性半导体存储装置的制造方法的一例的图；
图32为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图33为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图34为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图35为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图36为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图37为示出本发明的非易失性半导体存储装置的一例的图；
图38A和38B为示出本发明的非易失性半导体存储装置的一例的图；
图39为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图40为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图41为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图42为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图43为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图44为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图45为示出本发明的非易失性半导体存储装置的顶面的一例的图；
图46A至46C为示出本发明的非易失性半导体存储装置的使用方式的一例的图。
本发明的选择图为图2。
具体实施方式
下面，关于本发明的实施方式将参照附图给予说明。但是，本发明不局限于以下说明，所属技术领域的普通人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。注意，在以下说明的本发明的结构中的不同附图中，有时共同使用表示相同部分的符号。
图1为用于说明根据本发明的非易失性半导体存储装置的主要结构的截面图。图1尤其示出非易失性存储器元件的主要部分。该非易失性存储器元件通过使用具有绝缘表面的衬底10来制造。作为具有绝缘表面的衬底10，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、在其表面上形成有绝缘层的金属衬底等。
在所述具有绝缘表面的衬底10上形成有半导体层14。还可以在衬底10和半导体层14之间提供基底绝缘层12。该基底绝缘层12防止杂质如碱金属等从衬底10扩散到半导体层14而引起污染。适当地提供该基底绝缘层12作为阻挡膜即可。
基底绝缘层12通过CVD法或溅射法等并且使用氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)等的绝缘材料来形成。例如，当使基底绝缘层12具有两层结构时，优选作为第一层绝缘膜形成氮氧化硅膜，并且作为第二层绝缘膜形成氧氮化硅膜。此外，也可以作为第一层绝缘膜形成氮化硅膜，并且作为第二层绝缘膜形成氧化硅膜。
作为半导体层14，优选使用以单晶半导体或多晶半导体形成的材料。例如，在通过溅射法、等离子体CVD法或减压CVD法使形成在衬底10的整个表面上的半导体层结晶之后，将它选择性地蚀刻，以可以形成半导体层14。即，为了将元件分离，优选在绝缘表面上形成岛状半导体层，并且在该岛状半导体层上形成一个或多个非易失性存储器元件。作为半导体材料，优选使用硅，另外还可以使用硅锗半导体。作为半导体膜的晶化法，可以采用激光晶化法、利用快速热退火(RTA)或使用退火炉的热处理的晶化法、使用促进晶化的金属元素的晶化法或组合这些方法的方法。此外，代替这种薄膜工艺，还可以使用在绝缘表面上形成单晶半导体层的所谓SOI(绝缘体上载硅)衬底。
像这样，通过将形成在绝缘表面上的半导体层分离且形成为岛状，即使当在相同衬底上形成存储器元件阵列和外围电路时，也可以有效地进行元件的分离。就是说，即使当将需要以10V至20V左右的电压进行写入或擦除的存储器元件阵列、以及以3V至7V左右的电压工作的主要进行数据的输入/输出或控制指令的外围电路形成在相同衬底上时，也可以防止由于施加到各个元件的电压的差异而引起的相互干扰。
也可以在半导体层14中注入p型杂质。作为p型杂质，例如使用硼，并且可以以大约5×1015atoms/cm3至1×1016atoms/cm3的浓度添加到半导体层14中。p型杂质是用于控制晶体管的阈值电压的，并且当添加到沟道形成区域15中时有效地起作用。沟道形成区域15形成在与后述的栅极26大略一致的区域中，并且位于半导体层14中的一对杂质区域18之间。
一对杂质区域18为在非易失性存储器元件中用作源区及漏区的区域。一对杂质区域18通过以1×1019atoms/cm3至1×1021atoms/cm3左右的浓度添加n型杂质的磷或砷来形成。
在半导体层14上虽然形成有第一绝缘层16、浮动栅极20、第二绝缘层22、以及控制栅极24，但是在本说明书中，有时将从浮动栅极20到控制栅极24的叠层结构称为栅极26。
第一绝缘层16由氧化硅、或者氧化硅和氮化硅的叠层结构形成。第一绝缘层16还可以通过等离子体CVD法或减压CVD法堆积绝缘膜来形成，但是优选通过利用等离子体处理的固相氧化或固相氮化来形成。这是因为通过对半导体层(典型为硅层)进行等离子体处理来使它氧化或氮化而形成的绝缘层很细致，并且具有高绝缘耐压性和良好的可靠性的缘故。第一绝缘层16用作向浮动栅极20中注入电荷的隧道绝缘层，所以优选为细致且具有高绝缘耐压性和良好的可靠性的层。该第一绝缘层16优选以1nm至20nm(包括1nm和20nm)，更优选以3nm至6nm(包括3nm和6nm)的厚度形成。例如，在将栅极长度设定为600nm的情况下，可以将第一绝缘层16形成为3nm至6nm(包括3nm和6nm)的厚度。
作为利用等离子体处理的固相氧化处理或固相氮化处理，优选利用如下等离子体：使用微波(典型为2.45GHz)来激发，并且其电子密度为1×1011cm-3至1×1013cm-3(包括1×1011cm-3和1×1013cm-3)，且其电子温度为0.5eV至1.5eV(包括0.5eV和1.5eV)。这是为了在固相氧化处理或固相氮化处理中，在500℃或更低的温度下形成细致的绝缘膜并且获得实用的反应速度。
在通过该等离子体处理使半导体层14的表面氧化的情况下，在氧气气氛中(例如，在氧(O2)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的气氛中或一氧化二氮(N2O)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的气氛中；或者在氧和氢(H2)和稀有气体的气氛中、或一氧化二氮和氢(H2)和稀有气体的气氛中)进行等离子体处理。此外，在通过等离子体处理使半导体层14的表面氮化的情况下，在氮气气氛中(例如，在氮(N2)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的气氛中；在氮、氢和稀有气体的气氛中；或者在NH3和稀有气体的气氛中)进行等离子体处理。作为稀有气体，例如可以使用Ar。此外，也可以使用Ar和Kr的混合气体。
图15示出用于进行等离子体处理的设备的结构例子。该等离子体处理设备包括：用于配置衬底10的支撑台88、用于导入气体的气体供应部分84、为了排除气体而连接到真空泵的排气口86、天线80、电介质板82、以及供应用于产生等离子体的微波的微波供应部分92。另外，也可以通过在支撑台88上提供温度控制部分90，而控制衬底10的温度。
下面，对等离子体处理进行说明。注意，等离子体处理包括对半导体层、绝缘层、导电层进行的氧化处理、氮化处理、氧氮化处理、氢化处理、以及改变表面性质的处理。当进行这些处理时，根据其目的来选择从气体供应部分84供应的气体即可。
如下那样进行氧化处理或氮化处理即可。首先，使处理室成为真空状态，然后从气体供应部分84引入含氧或氮的等离子体处理用气体。将衬底10加热到室温或利用温度控制部分90加热到100℃至550℃。注意，衬底10和电介质板82之间的距离大约有20mm至80mm(优选为20mm至60mm)。接着，将微波从微波供应部分92供应给天线80。然后，通过将微波从天线80经过电介质板82引入到处理室中，来产生等离子体94。通过引入微波来激发等离子体，可以产生低电子温度(3eV或更小，优选1.5eV或更小)且高电子密度(1×1011cm-3或更大)的等离子体。可以通过利用由该高密度等离子体产生的氧基(有时也包括OH基)及/或氮基(有时也包括NH基)，使半导体层的表面氧化及/或氮化。当将稀有气体如氩等混合于等离子体处理用气体时，可以利用稀有气体的受激态物种来有效地产生氧基或氮基。在该方法中，通过有效地使用由等离子体激发的活性基，而可以在500℃或更低的低温度下进行利用固相反应的氧化、氮化或氧氮化。
在图1中，通过等离子体处理来形成的理想的第一绝缘层16的一个例子为如下的叠层结构：在氧气气氛中进行等离子体处理来在半导体层14上形成厚度为3nm至6nm(包括3nm和6nm)的氧化硅层16a，然后在氮气气氛中使该氧化硅层的表面氮化，而形成氮化硅层16b。当使用硅材料作为半导体层14的典型例子时，可以通过利用等离子体处理使该硅层的表面氧化，而形成界面没有歪斜的细致的氧化膜。此外，通过利用等离子体处理使该氧化膜氮化，以氮置换表层部分的氧形成氮化层，而可以进一步实现细致化。可以通过该处理，形成绝缘耐压性高的绝缘层。
总之，通过使用利用如上所述的等离子体处理的固相氧化处理或固相氮化处理，即使使用耐热温度为700℃或更低的玻璃衬底，也可以获得与以950℃至1050℃形成的热氧化膜同等的绝缘膜。就是说，可以形成可靠性高的隧道绝缘层作为非易失性存储器元件的隧道绝缘层。
在第一绝缘层16上形成浮动栅极20。浮动栅极20优选由半导体材料形成，而且可以选择满足下面所示的一个或多个条件的半导体材料。
形成浮动栅极20的半导体材料的带隙优选小于半导体层14的带隙。例如，形成浮动栅极的半导体材料的带隙和半导体层的带隙之间优选有0.1eV或更大的差距，并且前者小于后者。这是为了通过使浮动栅极20的传导带的底部的能级低于半导体层14的传导带的底部的能级，而提高电荷(电子)的注入性且提高电荷保持特性。
形成浮动栅极20的半导体材料优选为其电子亲和力比形成半导体层14的材料大的材料。这是为了通过使浮动栅极20的传导带的底部的能级低于半导体层14的传导带的底部的能级，而提高电荷(电子)的注入性且提高电荷保持特性。半导体的电子亲和力是从传导带的底部到真空能级的能量差。
形成浮动栅极20的半导体材料优选为如下材料：与由对抗半导体层14的电子的第一绝缘层16形成的势垒能相比，由对抗浮动栅极20的电子的第一绝缘层16形成的势垒能高。使用这种材料，是为了容易将电荷(电子)从半导体层14注入到浮动栅极中，并且防止电荷从浮动栅极20中消失。
作为满足上述条件的材料，可以选择典型的锗或锗化合物来形成浮动栅极20。锗化合物的典型例子为硅锗，硅锗优选含有10原子％或更多的锗。这是因为若锗的浓度低于10原子％，作为构成元素的效果就降低，而带隙不会有效地变小的缘故。
不言而喻，只要作为形成浮动栅极20的材料能够呈现相同的效果，就可以使用其他材料。例如，可以使用含有锗的三元系的半导体材料。还可以为被氢化了的上述半导体材料。而且，作为具有非易失性存储器元件的电荷存储层的功能的浮动栅极，可以使用锗或锗化合物的氧化物或氮化物，或者含有锗或锗化合物的氧化物或氮化物的层。
第二绝缘层22通过减压CVD法或等离子体CVD法等使用由氧化硅、氧氮化硅(SiOxNy)(x＞y)、氮化硅(SiNx)、氮氧化硅(SiNxOy)(x＞y)、或氧化铝(AlxOy)等构成的一层或多层来形成。第二绝缘层22以1nm至20nm(包括1nm和20nm)，优选以5nm至10nm(包括5nm和10nm)的厚度形成。例如，可以使用以3nm的厚度堆积氮化硅层22a，并且在其上以5nm的厚度堆积氧化硅层22b的绝缘层。此外，还可以通过对浮动栅极20进行等离子体处理，形成对浮动栅极20的表面进行氮化处理而获得的氮化膜(例如，当将锗用作浮动栅极20时，是氮化锗)。总之，通过使第一绝缘层16和第二绝缘层22的与浮动栅极20接触的一侧的一方或双方成为氮化膜或经过氮化处理了的层，而可以防止浮动栅极20的氧化。
控制栅极24优选由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等的金属；以这些金属为主要成分的合金材料或化合物材料形成。此外，还可以使用掺杂了磷等杂质元素的多晶硅。此外，还可以使用一层或多层的由金属氮化物层24a和上述金属层24b构成的叠层结构来形成控制栅极24。作为金属氮化物，可以使用氮化钨、氮化钼或氮化钛。通过提供金属氮化物层24a，可以提高金属层24b的紧密性，而且防止金属层24b的剥离。此外，因为氮化钽等金属氮化物的功函数高，所以可以利用与第二绝缘层22的乘数效应，来增加第一绝缘层16的厚度。
将参照带图(band diagram)来说明图1所示的非易失性存储器元件的工作机理。在以下所示的带图中，与图1相同的组成部分使用相同的符号。
图2示出了堆叠半导体层14、第一绝缘层16、浮动栅极20、第二绝缘层22、以及控制栅极24的状态。图2示出了对控制栅极24不施加电压的情况，即半导体层14的费密能级Ef和控制栅极24的费密能级Efm相等的情况。
中间夹着第一绝缘层16，半导体层14和浮动栅极20由彼此不同的材料形成。使半导体层14的带隙Eg1(传导带的下端Ec和价电子带的上端Ev的能量差)和浮动栅极20的带隙Eg2不同，并且使后者的带隙小于前者的带隙地进行组合。例如，作为半导体层14、以及浮动栅极20，可以组合硅(1.12eV)、以及锗(0.72eV)或硅锗(0.73至1.0eV)。注意，第一绝缘层16由氧化硅层16a(大约8eV)和通过等离子体处理使该氧化硅氮化了的氮化硅层16b(大约5eV)构成。另外，还示出了作为第二绝缘层22从浮动栅极20一侧按顺序堆叠氮化硅层22a和氧化硅层22b的状态。
注意，当将真空度设定为0eV时，硅的传导带的能级为-4.05eV，并且锗的传导带的能极为-4.1eV。此外，氧化硅的传导带的能极为-0.9eV。由此，根据上述半导体层14和浮动栅极20的组合，可以使由对抗浮动栅极20的电子的第一绝缘层16形成的势垒能(Be2)高于由对抗半导体层14的电子的第一绝缘层16形成的势垒能(Be1)。就是说，对抗电子的势垒能即第一势垒Be1和第二势垒Be2成为不同的值，并且可以使它们具有Be2＞Be1的关系。
此外，在上述情况下，作为半导体层14的硅的带隙Eg1和作为浮动栅极20的锗的带隙Eg2满足Eg1＞Eg2的关系。再者，当如上所述那样考虑到电子亲和力时，产生半导体层14和浮动栅极20的传导带的底部的能级的能量差ΔE。如下所述，当将电子从半导体层14注入到浮动栅极20中时，该能量差ΔE在将电子加速的方向上起作用，因此有助于降低写入电压。
在图16中示出了当使用相同的半导体材料来形成半导体层和浮动栅极时的带图，以进行比较。该带图示出了半导体层01、第一绝缘层02、浮动栅极03、第二绝缘层04、以及控制栅极05按顺序被堆叠的状态。即使在半导体层01和浮动栅极03由相同的硅材料形成的情况下，也如果将浮动栅极03形成得薄，则带隙成为不同。在图16中，以Eg1表示半导体层01的带隙，并且以Eg2表示浮动栅极03的带隙。例如，一般认为，当使硅薄膜化时，带隙从块状(bulk)的1.12eV增大到1.4eV左右。由此，在半导体层01和浮动栅极03之间产生在遮断电子注入的方向上的能量差-ΔE。在此情况下，需要高电压，以便将电子从半导体层01注入到浮动栅极03中。换言之，为了降低写入电压，需要将浮动栅极03形成得像块状硅(bulk silicon)那样厚，或者以高浓度掺杂作为n型杂质的磷或砷。这就是现有的非易失性存储器所具有的缺点。
作为将电子注入到浮动栅极20中的方法，有利用热电子的方法以及利用F-N型隧道电流的方法。在利用热电子的情况下，对控制栅极24施加正向电压并且对漏极施加高电压，来产生热电子。由此，可以将热电子注入到浮动栅极20中。在利用F-N型隧道电流的情况下，对控制栅极24施加正向电压，利用F-N型隧道电流将电子从半导体层14的沟道形成区域15注入到浮动栅极20中。
图6A示出了当利用F-N型隧道电流将电子注入到浮动栅极20中时的外加电压。对控制栅极24施加正向高电压(10V至20V)，并且使源区18a和漏区18b成为0V。此时，带图成为像图3所示那样的图。由于高电场，半导体层14的电子注入到第一绝缘层16中，而流过F-N型隧道电流。如图2所说明，半导体层14的带隙Eg1和浮动栅极20的带隙Eg2的关系为Eg1＞Eg2。该差距作为自偏压，使从半导体层14的沟道形成区域15注入的电子在朝向浮动栅极20的方向上加速。因此，可以提高电子的注入性。
浮动栅极20的传导带的底部的能级处于比半导体层14的传导带的底部的能级在电子能量上低ΔE的水平。因此，当将电子注入到浮动栅极20中时，起因于该能量差的内部电场就起作用。该现象可以通过如上所述的半导体层14和浮动栅极20的组合来实现。即，容易将电子从半导体层14注入到浮动栅极20中，从而可以提高非易失性存储器元件的写入特性。该作用在利用热电子将电子注入到浮动栅极20中的情况下也是同样的。
当在浮动栅极20中保持电子时，非易失性存储器元件的阈值电压向正方向移动。该状态可以为数据“0”被写入的状态。图4示出了电荷保持状态的带图。浮动栅极20的电子夹在第一绝缘层16和第二绝缘层22之间，因此处于在能量上被关在里面的状态。虽然由于存储在浮动栅极20中的载流子(电子)，电位提高，但是只有将超过势垒能的能量供应给电子，才能从浮动栅极20释放出电子。此外，浮动栅极20的传导带的底部的能级处于比半导体层14的传导带的底部的能级在电子能量上低ΔE的水平，而对电子形成能量性的势垒。通过利用该势垒，可以防止由于隧道电流，而使电子流出到半导体层14。换言之，即使在150℃的恒温下放置的可靠性试验中，也可以改善积蓄在浮动栅极中的电荷保持特性。
为了检出数据“0”被写入的状态，当将中间电位Vread施加到控制栅极24时，由电路判断晶体管不接通即可。中间电位就是数据“1”时的阈值电压Vth1和数据“0”时的阈值电压Vth2的中间的电位(在此情况下，Vth1＜Vread＜Vth2)。或者，如图6B所示，根据当在源区18a和漏区18b之间施加偏压来使控制栅极24成为0V时，非易失性存储器元件是否导通，而可以进行判断。
图7A示出了通过从浮动栅极20释放出电荷，来在非易失性存储器元件中擦除数据的状态。在此情况下，通过对控制栅极24施加负偏压，并且在半导体层14和浮动栅极20之间流过F-N型隧道电流，来进行数据的擦除。或者，如图7B所示，还可以通过对控制栅极24施加负偏压，并且对源区18a施加正向高电压，产生F-N型隧道电流，来将电子从源区18a一侧抽出。
图5示出了该擦除状态的带图。因为在擦除工作中，可以将第一绝缘层16形成得薄，所以可以利用F-N型隧道电流将浮动栅极20中的电子释放出到半导体层14一侧。此外，因为更容易从半导体层14注入空穴，所以可以通过将空穴注入到浮动栅极20中，而进行实际的擦除工作。
可以通过使用锗或锗化合物形成浮动栅极20，而减少第一绝缘层16的厚度。由此，可以利用隧道电流容易将电子经过第一绝缘层16注入到浮动栅极20中，从而可以进行低电压工作。再者，还可以以低能级保存电荷，并且能够发挥可以以稳定的状态保存电荷的效果。
如图2和3所示，在半导体层14和浮动栅极20之间以Eg1＞Eg2产生自偏压地构成根据本发明的非易失性存储器元件。该关系是非常重要的，当将载流子从半导体层的沟道形成区域容易注入到浮动栅极中时，其使该注入工序容易进行。就是说，可以实现写入电压的低电压化。反之，使载流子不容易从浮动栅极释放出。这提高了非易失性存储器元件的存储保持特性。此外，通过将n型杂质掺杂在用作浮动栅极的锗层中，可以进一步降低传导带的底部的能级，而使自偏压起作用以使载流子更容易注入到浮动栅极中。就是说，可以降低写入电压，并且提高非易失性存储器元件的存储保持特性。
如上所说明，根据本发明的非易失性存储器元件可以容易将电荷从半导体层注入到浮动栅极中，并且防止电荷从浮动栅极中消失。就是说，当根据本发明的非易失性存储器元件作为存储器工作时，可以以低电压且高效率进行写入，并且可以提高电荷保持特性。
通过使用这种非易失性存储器元件，可以制做出各种各样的非易失性半导体存储装置。图8示出了非易失性存储器单元阵列的等价电路的一个例子。存储一位信息的存储器单元MS01由选择晶体管S01和非易失性存储器元件M01构成。选择晶体管S01串联插入到位线BL0和非易失性存储器元件M01之间，并且栅极连接到字线WL1。非易失性存储器元件M01的栅极连接到字线WL11。当对非易失性存储器元件M01写入数据时，通过使字线WL1和位线BL0为H电平且使BL1为L电平，当对字线WL11施加高电压时，如上述那样电荷存储在浮动栅中。当擦除数据时，使字线WL1和位线BL0为H电平并且对字线WL11施加高电压，即可。
在上述存储器单元MS01中，通过将选择晶体管S01和非易失性存储器元件M01分别由在绝缘表面上以岛状彼此分离地形成的半导体层30和32形成，即使不特别提供元件分离区域，也可以防止与其他选择晶体管或非易失性存储器元件彼此干涉。此外，由于在存储器单元MS01内的选择晶体管S01和非易失性存储器元件M01都是n沟道型的，所以通过将它们两者由分离成岛状的一个半导体层形成，而可以免去形成连接该两个元件的布线。
图9示出了将非易失性存储器元件直接连接到位线的NOR型等价电路。在其存储器单元阵列中，彼此交叉地配置字线WL和位线BL，并且在各个交叉部分配置有非易失性存储器元件。在NOR型中，各个非易失性存储器元件的漏极连接到位线BL。在源极线SL上共同连接有非易失性存储器元件的源极。
此时，也在该存储器单元MS01中通过将非易失性存储器元件M01由在绝缘表面上以岛状彼此分离地形成的半导体层32形成，即使不特别提供元件分离区域，也可以防止与其他非易失性存储器元件彼此干涉。此外，将多个非易失性存储器元件(例如，图9所示的M01至M23)当作一个区块，并且将这些非易失性存储器元件由分离成岛状的一个半导体层形成，而可以以每个区块为单位地进行擦除工作。
NOR型的工作例如为如下。对数据的写入而言，使源极线SL为0V，对为了写入数据而被选择的字线WL施加高电压，并且对位线BL施加对应于数据“0”和“1”的电位。例如，将分别对应于“0”和“1”的H电平电位、L电平电位施加给位线BL。在要写入“0”数据的H电平被供应的非易失性存储器元件中在漏极附近产生热电子并且该热电子注入到浮动栅中。而当写入“1”数据时，没有进行这种电子注入。
在“0”数据被供应的存储器单元中，因为在漏极和源极之间的强横向电场而在漏极附近产生热电子，该热电子注入到浮动栅极中。据此，电子注入到浮动栅中而阈值电压提高的状态为“0”。当写入“1”数据时，没有产生热电子并且电子不注入到浮动栅中，从而保持阈值电压的低状态，即擦除状态。
当擦除数据时，对源极线SL施加10V左右的正向电压，并且使位线BL处于浮动状态。然后对字线WL施加负高电压(对控制栅施加负高电压)，以从浮动栅抽出电子。由此，成为数据“1”的擦除状态。
读取数据通过如下工序而进行：使源极线SL为0V且使位线BL为0.8V左右，对被选择的字线WL施加设定为数据“0”和“1”的阈值的中间值的读取电压，并且由连接到位线BL的读出放大器判断是否有非易失性存储器元件的电流引入。
图10示出了NAND型存储器单元阵列的等效电路。将串联连接了多个非易失性存储器元件的NAND单元NS1连接到位线BL。多个NAND单元集合来构成区块BLK。在图10所示的区块BLK1的字线有三十二条(字线WL0至WL31)。对位于与区块BLK1相同的行的非易失性存储器元件共同连接有对应于该行的字线。
在此情况下，因为选择晶体管S1、S2和非易失性存储器元件M0至M31串联连接，所以也可以将这些作为一个单元用一个半导体层34来形成。因此可以省略连接非易失性存储器元件的布线，而可以实现集成化。另外，可以容易地与邻接的NAND单元分离。此外，还可以将选择晶体管S1、S2的半导体层36和NAND单元的半导体层38分离地形成。当进行从非易失性存储器元件M0至M31的浮动栅抽出电荷的擦除工作时，可以以每个NAND为单元地进行擦除工作。另外，还可以使用一个半导体层40来形成共同连接到一条字线的非易失性存储器元件(例如M30的行)。
在使NAND单元NS1成为擦除状态，即，使NAND单元NS1的各个非易失性存储器元件的阈值成为负电压的状态之后，执行写入工作。从源极线SL一侧的非易失性存储器元件M0按顺序进行写入。以下大体说明向非易失性存储器元件M0写入的例子。
图11A示出了写入“0”的情况，其中对选择栅极线SG2例如施加Vcc(电源电压)使选择晶体管S2接通，并且使位线BL0成为0V(接地电压)。使选择栅极线SG1为0V，并且使选择晶体管S1截断(OFF)。接着，使非易失性存储器元件M0的字线WL0为高电压Vpgm(大约20V)，并且使其他字线为中间电压Vpass(大约10V)。因为位线BL0的电压为0V，所以被选择的非易失性存储器元件M0的沟道形成区域的电位成为0V。因为字线WL0和沟道形成区域之间的电位差很大，所以如上所述那样利用F-N隧道电流将电子注入到非易失性存储器元件M0的浮动栅中。因此，非易失性存储器元件M0的阈值电压成为正的状态(即，写入“0”的状态)。
另一方面，当写入“1”时，如图11B所示，使位线BL例如成为Vcc(电源电压)。因为选择栅极线SG2的电压为Vcc，所以如果对于选择晶体管S2的阈值电压Vth成为Vcc减Vth(Vcc-Vth)，则选择晶体管S2成为截止(cutoff)状态。因此，非易失性存储器元件M0的沟道形成区域成为浮动状态。其次，当对字线WL0施加高电压Vpgm(20V)，并且对其他字线施加中间电压Vpass(10V)时，由于各个字线和沟道形成区域的电容耦合，沟道形成区域的电压从Vcc-Vth上升到例如8V左右。因为沟道形成区域的电压上升到高电压，所以与写入“0”的情况不同，字线WL0和沟道形成区域之间的电位差很小。由此，非易失性在存储器元件M0的浮动栅中不发生由于F-N型隧道电流的电子注入。因此，非易失性存储器元件M0的阈值保持为负的状态(写入“1”的状态)。
当进行擦除工作时，如图12A所示，对被选择的区块内的所有字线施加负高电压(Vers)。使位线BL、源极线SL成为浮动状态。由此，在区块中的所有存储器单元中，由于隧道电流，浮动栅极中的电子释放出到半导体层。结果，这些存储器单元的阈值电压向负方向移动。
在图12B所示的读取工作中，使选择了读取的非易失性存储器元件M0的字线WL0的电压为Vr(例如0V)，并且使没有选择读取的存储器单元的字线WL1至WL31以及选择栅极线SG1、SG2为比电源电压高少许的读取用中间电压Vread。就是说，如图13所示，选择存储器元件以外的存储器元件作为转移晶体管(transfer transistor)而工作。由此，检测出在选择了读取的非易失性存储器元件M0中是否流过电流。换言之，在存储于非易失性存储器元件M0中的数据为“0”的情况下，非易失性存储器元件M0截断，所以位线BL不放电。另一方面，在存储于非易失性存储器元件M0中的数据为“1”的情况下，非易失性存储器元件M0接通，所以位线BL放电。
图14示出了非易失性半导体存储装置的电路框图的一个例子。在非易失性半导体存储装置中，在相同衬底上形成有存储器单元阵列52和外围电路54。存储器单元阵列52具有如图8至10所示的结构。外围电路54的结构为如下。
在存储器单元阵列52的周围提供有用于选择字线的行译码器62和用于选择位线的列译码器64。地址通过地址缓冲器56而传送到控制电路58，并且内部行地址信号及内部列地址信号分别转送到行译码器62及列译码器64。
当进行数据的写入以及擦除时，使用使电源电位升压的电位。因此，由控制电路58提供根据工作模式而被控制的升压电路60。升压电路60的输出经过行译码器62或列译码器64供给给字线WL或位线BL。从列译码器64输出的数据输入到读出放大器66。由读出放大器66读取的数据保持在数据缓冲器68中，然后由于控制电路58的控制对数据进行随机存取，并且经过数据输入/输出缓冲器70而输出。写入数据经过数据输入/输出缓冲器70暂时保持在数据缓冲器68中，而且由于控制电路58的控制，被转送到列译码器64。
如此，在非易失性半导体存储装置的存储器单元阵列52中，需要使用与电源电位不同的电位。因此，优选至少使存储器单元阵列52和外围电路54之间电绝缘分离。在此情况下，如以下说明的实施例那样通过使用形成在绝缘表面上的半导体层形成非易失性存储器元件及外围电路的晶体管，可以容易地进行绝缘分离。因此，可以减少不正常工作且获取低耗电量的非易失性半导体存储装置。
在下文中，将使用实施例详细说明根据本发明的非易失性半导体存储装置。在以下说明的本发明的结构中，在不同附图中共通使用表示相同的组成部分的符号，并且有时省略其重复说明。
实施例1
在本实施例中，将参照附图说明非易失性半导体存储装置的一个例子。注意，这里示出这样一种情况，即在非易失性半导体存储装置中同时形成构成存储器部分的非易失性存储器元件和构成逻辑部分的晶体管等元件，所述逻辑部分提供在与所述存储器部分相同的衬底上并且进行存储器部分的控制等。
首先，将非易失性半导体存储装置的存储器部分的模式图示出于图8。
在本实施例所示的存储器部分中提供有多个具有选择晶体管和非易失性存储器元件的存储器单元。在图8中，由选择晶体管S01和非易失性存储器元件M01形成一个存储器单元。此外，与此同样，选择晶体管S02和非易失性存储器元件M02、选择晶体管S03和非易失性存储器元件M03、选择晶体管S11和非易失性存储器元件M11、选择晶体管S12和非易失性存储器元件M12、以及选择晶体管S13和非易失性存储器元件M13分别形成存储器单元。
在选择晶体管S01中，栅电极连接到字线WL1，源极和漏极的一方连接到位线BLO，并且源极和漏极的另一方连接到非易失性存储器元件M01的源极或漏极。此外，非易失性存储器元件M01的栅电极连接到字线WL11，源极和漏极的一方连接到控制晶体管S01的源极或漏极，并且源极和漏极的另一方连接到源极线SL0。
注意，与提供在逻辑部分的晶体管相比，提供在存储器部分的选择晶体管的驱动电压高，所以优选以不同的厚度形成提供在存储器部分的晶体管和提供在逻辑部分的晶体管的栅极绝缘膜等。例如，在要使驱动电压小且阈值电压的不均匀性小的情况下，优选提供栅极绝缘膜薄的薄膜晶体管，而在需要大驱动电压和栅极绝缘膜的耐压性的情况下，优选提供栅极绝缘膜厚的薄膜晶体管。
因此，在本实施例中，将参照附图说明以下情况：对要使驱动电压小且阈值电压的不均匀性小的逻辑部分的晶体管形成膜厚度小的绝缘层，而对需要大驱动电压和栅极绝缘膜的耐压性的存储器部分的晶体管形成膜厚度大的绝缘层。注意，图32至34示出俯视图，而图18A至21C示出沿图32至34中的线A-B、C-D、E-F、以及G-H的截面图。此外，A-B及C-D示出提供在逻辑部分中的薄膜晶体管，E-F示出提供在存储器部分中的非易失性存储器元件，并且G-H示出提供在存储器部分的薄膜晶体管。此外，在本实施例中，将说明提供在A-B的薄膜晶体管为p沟道型并且提供在C-D、G-H的薄膜晶体管为n沟道型、并且提供在E-F的非易失性存储器元件的载流子的移动通过电子而进行的情况，然而，本发明的非易失性半导体存储装置不局限于此。
首先，在衬底100上中间夹着绝缘层102形成岛状半导体层104、106、108和110，并且分别形成覆盖该岛状半导体层104、106、108和110的第一绝缘层112、114、116和118。之后，覆盖第一绝缘层112、114、116和118地形成在非易失性存储器元件中用作浮动栅的电荷存储层120(这里是以锗(Ge)为主要成分的膜)(参照图18A)。岛状半导体层104、106、108和110可以通过如下工序来提供：在预先形成在衬底100上的绝缘层102上通过使用溅射法、LPCVD法、等离子体CVD法等并且使用以硅(Si)为主要成分的材料(例如，SixGe1-x等)等形成非晶体半导体层，并且在使该非晶体半导体层结晶后选择性地蚀刻该半导体层。注意，非晶体半导体层的晶化可以通过激光晶化法、使用RTA或退火炉的热晶化法、使用促进晶化的金属元件的热结晶化法或组合了这些方法的方法等来进行。
此外，当通过照射激光束进行半导体层的晶化或再晶化时，作为激光束的光源可以使用LD激发的连续振荡(CW)激光(YVO4，第二高次谐波(波长为532nm))。并不需要特别局限于第二高次谐波，但是第二高次谐波的能量效率比更高次的高次谐波优越。因为当将CW激光照射到半导体层时，可以对半导体层连续供给能量，所以一旦使半导体层成为熔化状态，可以使该熔化状态继续下去。再者，可以通过扫描CW激光使半导体层的固液界面移动，形成沿着该移动方向的朝向一个方向的长的晶粒。此外，使用固体激光是因为与气体激光等相比，输出的稳定性高，而可以期待稳定的处理的缘故。注意，不局限于CW激光，也可以使用重复频率为10MHz或更大的脉冲激光。当使用重复频率高的脉冲激光时，如果激光的脉冲间隔比半导体层从熔化到固化的时间短，则可以将半导体层一直保留为熔化状态，并且可以通过固液界面的移动形成由朝向一个方向的长的晶粒构成的半导体层。也可以使用其他CW激光以及重复频率为10MHz或更大的脉冲激光。例如，作为气体激光，有Ar激光、Kr激光、CO2激光等。作为固体激光，有YAG激光、YLF激光、YAlO3激光、GdVO4激光、KGW激光、KYW激光、变石激光、Ti：蓝宝石激光、Y2O3激光、YVO4激光等。此外，将YAG激光、Y2O3激光、GdVO4激光、YVO4激光等也称作陶瓷激光。作为金属蒸气激光可以举出氦镉激光等。此外，当从激光振荡器中将激光束以TEM00(单横模)振荡来发射时，可以提高在被照射面上获得的线状射束点的能量均匀性，所以是优选的。另外，也可以使用脉冲振荡的受激准分子激光。
衬底100为选自玻璃衬底、石英衬底、金属衬底(例如，不锈钢衬底等)、陶瓷衬底、硅衬底等的半导体衬底中的衬底。另外，作为塑料衬底可以选择聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、以及丙烯等的衬底。
绝缘层102通过使用CVD法或溅射法等并且使用氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)等的绝缘材料来形成。例如，在将绝缘层102形成为两层结构的情况下，优选形成氮氧化硅膜作为第一层绝缘层，并且形成氧氮化硅膜作为第二层绝缘层。此外，也可以形成氮化硅膜作为第一层绝缘层，并且形成氧化硅膜作为第二层绝缘层。如此，通过形成用作阻挡层的绝缘层102，可以防止衬底100中的Na等的碱金属或碱土金属将负面影响带给要形成在该绝缘层102上的元件。在使用石英作为衬底100的情况下，也可以不形成绝缘层102。
第一绝缘层112、114、116和118可以通过对半导体层104、106、108和110进行热处理或等离子体处理等来形成。例如，通过使用高密度等离子体处理对所述半导体层104、106、108和110进行氧化处理、氮化处理或氧氮化处理，而在该半导体层104、106、108和110上分别形成成为氧化膜、氮化膜或氧氮化膜的第一绝缘层112、114、116和118。注意，还可以通过等离子体CVD法或溅射法来形成。
例如，在使用以硅为主要成分的半导体层作为半导体层104、106、108和110并且通过高密度等离子体处理对该半导体层104、106、108和110进行氧化处理或氮化处理的情况下，作为第一绝缘层112、114、116和118形成氧化硅(SiOx)膜或氮化硅(SiNx)膜。另外，也可以在通过高密度等离子体处理对半导体层104、106、108和110进行氧化处理之后，再次进行高密度等离子体处理，而进行氮化处理。在此情况下，与半导体层104、106、108和110接触地形成氧化硅膜，并且在该氧化硅膜上形成含有氧和氮的膜(以下记为氧氮化硅膜)，从而第一绝缘层112、114、116和118成为氧化硅膜和氧氮化硅膜的叠层膜。
这里，以1nm至10nm(包括1nm和10nm)，优选以1nm至5nm(包括1nm和5nm)形成第一绝缘层112、114、116和118。例如，在通过高密度等离子体处理对半导体层104、106、108和110进行氧化处理，在该半导体层104、106、108和110的表面上形成大致5nm的氧化硅膜之后，通过高密度等离子体处理进行氮化处理，在氧化硅膜的表面上形成大致2nm的氧氮化硅膜。在此情况下，形成在半导体层104、106、108和110的表面上的氧化硅膜的膜厚度大致为3nm。这是因为氧化硅膜被减少氧氮化硅膜所形成的程度的缘故。而且，此时，优选一次也不暴露于大气地连续进行利用高密度等离子体处理的氧化处理和氮化处理。通过连续进行高密度等离子体处理，可以防止污染物的混入并且提高生产效率。
注意，在通过高密度等离子体处理使半导体层氧化的情况下，在含氧的气氛中(例如，在氧(O2)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的气氛中、或一氧化二氮(N2O)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的气氛中；或者在氧和氢(H2)和稀有气体的气氛中、或一氧化二氮和氢(H2)和稀有气体的气氛中)进行该处理。另一方面，在通过高密度等离子体处理使半导体层氮化的情况下，在含氮的气氛中(例如，在氮(N2)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的气氛中；在氮和氢和稀有气体的气氛中；或者在NH3和稀有气体的气氛中)进行等离子体处理。
作为稀有气体，例如可以使用Ar。此外，也可以使用Ar和Kr的混合气体。当在稀有气体气氛中进行高密度等离子体处理时，第一绝缘层112、114、116和118有时含有用于等离子体处理的稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一个)，当使用Ar时，在第一绝缘层112、114、116和118中有时含有Ar。
此外，高密度等离子体处理是在上述气体的气氛中以电子密度为1×1011cm-3或更大且等离子体的电子温度为1.5eV或更低进行的。更具体地，以电子密度为1×1011cm-3至1×1013cm-3(包括1×1011cm-3和1×1013cm-3)且等离子体的电子温度为0.5eV至1.5eV(包括0.5eV和1.5eV)进行高密度等离子体处理。由于等离子体的电子密度高，并且形成在衬底100上的被处理物(这里为半导体层104、106、108和110)附近的电子温度低，所以可以防止被处理物受到的由等离子体带来的损伤。此外，由于等离子体的电子密度为1×1011cm-3或更大的高密度，所以通过使用等离子体处理使被照射物氧化或氮化而形成的氧化膜或氮化膜，与使用CVD法或溅射法等来形成的膜相比，可以形成膜厚度等具有良好的均匀性并且细致的膜。此外，由于等离子体的电子温度为1.5eV或更低的低温度，所以与现有的等离子体处理或热氧化法相比，可以以低温度进行氧化或氮化处理。例如，即使以比玻璃衬底的应变点低100℃以上(包括100℃)的温度进行等离子体处理，也可以进行充分的氧化或氮化处理。作为用于形成等离子体的频率，可以使用微波(例如，2.45GHz)等的高频率。
在本实施例中，当通过高密度等离子体处理对被处理物进行氧化处理时，引入氧(O2)、氢(H2)和氩(Ar)的混合气体。这里所使用的混合气体包含0.1sccm至100sccm的氧、0.1sccm至100sccm的氢、100sccm至5000sccm的氩，即可。注意，优选以氧∶氢∶氩＝1∶1∶100的比率引入混合气体。例如，引入5sccm的氧、5sccm的氢、以及500sccm的氩，即可。
此外，在通过高密度等离子体处理进行氮化处理的情况下，引入氮(N2)和氩(Ar)的混合气体。这里所使用的混合气体包含20sccm至2000sccm的氮以及10sccm0至10000sccm的氩，即可。例如，引入200sccm的氮、以及1000sccm的氩，即可。
在本实施例中，形成在提供于存储器部分中的半导体层108上的第一绝缘层116在之后完成的非易失性存储器元件中用作隧道氧化膜。由此，第一绝缘层116的膜厚越薄，隧道电流越容易流过，而可以作为存储器进行高速工作。另外，第一绝缘层116的膜厚越薄，能够以越低的电压将电荷存储在之后形成的浮动栅中，因而，可以降低非易失性半导体存储装置的耗电量。因此，优选将第一绝缘层112、114、116和118的膜厚度形成为薄。
作为在半导体层上将绝缘层形成为薄的方法，一般有热氧化法。然而，在使用玻璃衬底等的熔点不十分高的衬底作为衬底100的情况下，通过热氧化法形成第一绝缘层112、114、116和118是非常困难的。另外，由于通过CVD法或溅射法形成的绝缘层在其膜内部有缺陷，所以其膜质不够好，并且在将绝缘层的膜厚度形成为薄的情况下，存在有发生针孔等的缺陷的问题。另外，在通过CVD法或溅射法形成绝缘层的情况下，有时由于半导体层的端部的被覆率不足够而使之后形成在第一绝缘层116上的导电膜等和半导体层有可能发生漏泄。因此，如本实施例所示，通过高密度等离子体处理形成第一绝缘层112、114、116和118，可以形成比通过CVD法或溅射法等形成的绝缘层更细致的绝缘层，而且还可以使用第一绝缘层112、114、116和118充分地覆盖半导体层104、106、108和110的端部。其结果，作为存储器可以进行高速工作，并且提高了电荷保持特性。注意，在通过CVD法或溅射法形成第一绝缘层112、114、116和118的情况下，优选在形成绝缘层之后进行高密度等离子体处理，并且对该绝缘层的表面进行氧化处理、氮化处理或氧氮化处理。
电荷存储层120可以由锗(Ge)、硅锗合金等的含有锗的膜形成。在此，作为电荷存储层120，通过在含有锗元素的气氛中(例如，GeH4)进行等离子体CVD法，以1nm至20nm(包括1nm和20nm)，优选以5nm至10nm(包括5nm和10nm)形成以锗为主要成分的膜。如此，在使用以硅为主要成分的材料来形成半导体层，并且在该半导体层上中间夹用作隧道氧化膜的第一绝缘层提供比Si能隙小的含有锗的膜而作为电荷存储层的情况下，与由对抗半导体层中的电荷的绝缘层形成的第一势垒相比，由对抗电荷存储层中的电荷的绝缘层形成的第二势垒的能量高。其结果，可以容易将电荷从半导体层注入到电荷存储层中，并且可以防止电荷从电荷存储层消失。换言之，在作为存储器工作的情况下，可以以低电压且高效率进行写入，并且可以提高电荷保持特性。此外，形成在提供于存储器部分中的半导体层108上的电荷存储层120在之后完成的非易失性存储器元件中用作浮动栅。
接下来，选择性地去除形成在半导体层104、106和110上的第一绝缘层112、114、118和电荷存储层120，并且留下形成在半导体层108上的第一绝缘层116和电荷存储层120。这里，通过使用抗蚀剂选择性地覆盖提供在存储器部分的半导体层108、第一绝缘层116和电荷存储层120，并且蚀刻形成在半导体层104、106和110上的第一绝缘层112、114、118和电荷存储层120来选择性地进行去除处理(参照图18B)。
接着，选择性地覆盖半导体层104、106、110、以及形成在半导体层108上面的电荷存储层120的一部分地形成抗蚀剂122，并且通过蚀刻没有被所述抗蚀剂122覆盖的电荷存储层120并选择性地去除该部分，留下电荷存储层120的一部分，以形成电荷存储层121(参照图18C和32)。
接着，在半导体层110的特定区域中形成杂质区域。这里，当去除抗蚀剂122之后，选择性地覆盖半导体层104、106、108、以及半导体层110的一部分地形成抗蚀剂124，并且通过对没有被抗蚀剂124覆盖的半导体层110引入杂质元素，而形成杂质区域126(参照图19A)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，作为杂质元素对半导体层110引入磷(P)。
接着，覆盖半导体层104、106、110、以及形成在半导体层108上面的第一绝缘层116和电荷存储层121地形成第二绝缘层128(参照图19B)。
通过使用CVD法或溅射法等并且使用氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)等的绝缘材料以单层或叠层形成第二绝缘层128。例如，在以单层形成第二绝缘层128的情况下，通过CVD法以5nm至50nm(包括5nm和50nm)的膜厚度形成氧氮化硅膜或氮氧化硅膜。此外，在以三层结构形成第二绝缘层128的情况下，形成氧氮化硅膜作为第一层绝缘层，形成形成氮化硅膜作为第二层绝缘层，以及形成氧氮化硅膜作为第三层绝缘层。此外，还可以使用锗的氧化物或氮化物作为第二绝缘层128。
注意，形成在半导体层108上面的第二绝缘层128在之后完成的非易失性存储器元件中用作控制绝缘层，而形成在半导体层110上面的第二绝缘层128在之后完成的晶体管中用作栅极绝缘膜。
接着，覆盖形成在半导体层108和110上面的第二绝缘层128地选择性地形成抗蚀剂130，并且选择性地去除形成在半导体层104和106上的第二绝缘层128(参照图19C)。
接着，覆盖半导体层104和106地分别形成第三绝缘层132、134(参照图20A)。
使用上述第一绝缘层112、114、116和118的形成方法所示的任何方法来形成第三绝缘层132和134。例如，通过使用高密度等离子体处理对半导体层104、106、108和110进行氧化处理、氮化处理或氧氮化处理，在该半导体层104和106上分别形成成为硅的氧化膜、氮化膜或氧氮化膜的第三绝缘层132和134。
这里，以1nm至20nm(包括1nm和20nm)，优选以1nm至10nm(包括1nm和10nm)形成第三绝缘层132和134。例如，在通过高密度等离子体处理对半导体层104和106进行氧化处理，在该半导体层104和106的表面上形成氧化硅膜之后，通过高密度等离子体处理进行氮化处理，在氧化硅膜的表面上形成氧氮化硅膜。在此情况下，对形成在半导体层108和110上面的第二绝缘层128的表面也进行氧化处理或氮化处理，而形成氧化膜或氧氮化膜。形成在半导体层104和106上面的第三绝缘层132和134在之后完成的晶体管中用作栅极绝缘膜。
接着，覆盖形成在半导体层104和106上面的第三绝缘层132、134、以及形成在半导体层108和110上面的第二绝缘层128地形成导电膜(参照图20B)。这里示出了按顺序堆叠导电膜136和导电膜138来形成导电膜的例子。不言而喻，导电膜也可以以单层或三层以上(包括三层)的叠层结构形成。
导电膜136、138可以由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)和钕(Nb)等中的元素；以这些元素为主要成分的合金材料或化合物材料形成。此外，导电膜136、138还可以由将这些元素氮化了的金属氮化膜形成。除此之外，导电膜136、138还可以由以掺杂了磷等的杂质元素的多晶硅为典型的半导体材料形成。
这里，使用氮化钽形成导电膜136，并且在其上使用钨堆叠形成导电膜138。此外，还可以使用选自氮化钨、氮化钼和氮化钛的单层或叠层膜作为导电膜136，并且使用选自钽、钼和钛的单层或叠层膜作为导电膜138。
接着，通过选择性地蚀刻并去除堆叠而提供的导电膜136和138，在半导体层104、106、108和110上面的一部分留下导电膜136和138，以分别形成用作栅电极的导电膜140、142、144和146(参照图20C和33)。注意，形成在提供于存储器部分的半导体层108上面的导电膜144在之后完成的非易失性存储器元件中用作控制栅。此外，导电膜140、142和146在之后完成的晶体管中用作栅电极。
接着，通过覆盖半导体层104地选择性地形成抗蚀剂148，并且使用该抗蚀剂148、导电膜142、144和146作为掩模对半导体层106、108和110引入杂质元素，来形成杂质区域(参照图21A)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，使用磷(P)作为杂质元素。
在图21A中，通过引入杂质元素，在半导体层106中形成杂质区域152和沟道形成区域150，所述杂质区域152形成源区或漏区。此外，在半导体层108中形成杂质区域156、低浓度杂质区域158和沟道形成区域154，所述杂质区域156形成源区或漏区，并且所述低浓度杂质区域158形成LDD区域。此外，在半导体层110中形成杂质区域162、低浓度杂质区域164和沟道形成区域160，所述杂质区域162形成源区或漏区，并且所述低浓度杂质区域164形成LDD区域。
此外，形成在半导体层108中的低浓度杂质区域158通过在图21A中引入的杂质元素穿过用作浮动栅的电荷存储层121而形成。由此，在半导体层108中，在与导电膜144及电荷存储层121双方重叠的区域中形成沟道形成区域154，在与电荷存储层121重叠并且与导电膜144没有重叠的区域中形成低浓度杂质区域158，以及在与电荷存储层121及导电膜144双方都没有重叠的区域中形成高浓度杂质区域156。
接着，通过覆盖半导体层106、108和110地选择性地形成抗蚀剂166，并且使用该抗蚀剂166和导电膜140作为掩模对半导体层104引入杂质元素，来形成杂质区域(参照图21B)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里要引入的杂质元素为具有与在图21A中引入到半导体层106、108和110中的杂质元素不同的导电类型的杂质元素(例如，硼(B))。其结果，在半导体层104中形成杂质区域170和沟道形成区域168，所述杂质区域170形成源区或漏区。
接着，覆盖第二绝缘层128、第三绝缘层132、134、导电膜140、142、144和146地形成绝缘层172，并且在所述绝缘层172上形成导电膜174，该导电膜174与分别形成在半导体层104、106、108和110中的杂质区域170、152、156和162电连接(参照图21C和34)。
绝缘层172可以通过使用CVD法或溅射法等并且采用如下材料的单层或叠层结构来形成：含氧或氮的绝缘层如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y)和氮氧化硅(SiNxOy)(x＞y)等；含碳的膜如DLC(类金刚石碳)等；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯和丙烯等；或硅氧烷材料如硅氧烷树脂等。注意，硅氧烷材料相当于包含Si-O-Si键的材料。硅氧烷的骨架由硅(Si)和氧(O)的键构成。作为取代基，使用至少含有氢的有机基(例如，烷基或芳香烃)。作为取代基，还可以使用氟基团。或者，作为取代基，还可以使用至少含有氢的有机基和氟基团。
导电膜174通过使用CVD法或溅射法等并且使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)中的元素；以这些元素为主要成分的合金材料或化合物材料以单层或叠层形成。以铝为主要成分的合金材料例如相当于以铝为主要成分并含有镍的材料；或以铝为主要成分并含有镍以及碳和硅的一方或双方的合金材料。导电膜174优选采用如下结构，例如：阻挡膜、铝硅(Al-Si)膜、以及阻挡膜的叠层结构；阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜、以及阻挡膜的叠层结构。注意，阻挡膜相当于由钛、钛的氮化物、钼或钼的氮化物构成的薄膜。由于铝和铝硅具有低电阻值并且价格低廉，所以最适合作为形成导电膜174的材料。此外，通过提供上层和下层的阻挡层，可以防止产生铝或铝硅的小丘。此外，通过形成由高还原性的元素的钛构成的阻挡膜，即使在结晶半导体层上产生薄的自然氧化膜，也可以将该自然氧化膜还原以与结晶半导体层良好地接触。
注意，在本实施例中，超越半导体层108的端部地形成在非易失性存储器元件中用作浮动栅的电荷存储层121(参照图32)。由此，在提供为岛状的半导体层108的端部，中间夹用作隧道绝缘层的第一绝缘层116，形成用作浮动栅的电荷存储层121。因此，在半导体层108的端部，因为第一绝缘层116的覆盖率不足够或制造工序中的某些电荷的积累，非易失性存储器元件的特性有可能受影响。因此，在上述结构中，也可以具有在半导体层108的端部且与电荷存储层121重叠的区域及其附近选择性地提供杂质区域194的结构(参照图35)。
提供杂质区域194，并使它具有与用作半导体层108的源区或漏区的杂质区域156不同的导电类型。例如，当以呈现n型的导电类型提供杂质区域156时，以呈现p型的导电类型提供杂质区域194。
此外，图35虽然示出了在半导体层108的端部且与电荷存储层121重叠的区域及其附近提供杂质区域194的例子，但是不局限于此。例如，可以只在半导体层108的端部且与电荷存储层121重叠的区域提供杂质区域194，也可以在半导体层108的端部的所有外围部分提供杂质区域194。此外，例如，还可以具有如下结构：将杂质区域194提供在半导体层108的端部且与电荷存储层121重叠的区域的附近，而不提供在电荷存储层121的下面(参照图36)。
像这样，通过提供杂质区域194，由于pn接合(pn junction)杂质区域156和杂质区域194相邻的部分的电阻提高，而可以抑制因为在半导体层108的端部的第一绝缘层116的覆盖率不足够或制造工序中的某些电荷的积累等给非易失性存储器元件的特性造成的影响。
注意，这里虽然说明了E-F的非易失性存储器元件，但是也可以如图35和36所示，同样在提供于A-B、C-D、G-H的晶体管中提供杂质区域194。
本实施例所示的非易失性半导体存储装置可以按照电路的结构使晶体管的栅极绝缘层的膜厚度不同，而实现低耗电量化。此外，可以实现非易失性半导体存储装置的工作的稳定化。具体而言，通过减少构成逻辑部分的晶体管的栅极绝缘层的膜厚度，而可以减少阈值电压的波动，并且能够以低电压驱动。通过增加存储器部分的选择晶体管的栅极绝缘层的膜厚度，即使在应用比逻辑部分高的电压时，也可以提高对非易失性存储器元件的写入及擦除工作的稳定性。在非易失性存储器元件中，可以容易将电荷从半导体层注入到浮动栅极中，并且可以防止电荷从浮动栅极消失。即，可以在作为存储器工作时以低电压且高效率进行写入，并且可以提高电荷保持特性。根据本实施例，能够通过连续的工序来制造有上述优越效果的非易失性半导体存储装置。
本实施例可以与本说明书中所示的任一实施方式或其他实施例组合来实施。
实施例2
在本实施例中，将参照附图说明如下情况：在上述实施例1中所示的结构中，在一个岛状半导体层中提供多个非易失性存储器元件。注意，对与上述实施例相同的部分使用相同的符号，并且省略其说明。图37示出了俯视图，图38示出了沿图37中的线E-F、G-H的截面图。
在本实施例所示的非易失性半导体存储装置中，提供有分别电连接到位线BL0和BL1的岛状半导体层200a和200b，并且在岛状半导体层200a和200b中分别提供有多个非易失性存储器元件(参照图37和38)。具体而言，在半导体层200a中，在选择晶体管S01和S02之间提供有包括多个非易失性存储器元件M0至M31的NAND单元202a。此外，在半导体层200b中，也在选择晶体管之间提供有包括多个非易失性存储器元件的NAND单元202b。而且，可以通过彼此相离而提供半导体层200a和200b，而使相邻的NAND单元202a和NAND单元202b绝缘分离。
此外，通过在一个岛状半导体层中提供多个非易失性存储器元件，可以进一步实现非易失性存储器元件的集成化，而可以形成大容量的非易失性半导体存储装置。
在本实施例中，通过如实施例1那样相同地增加NAND单元的选择晶体管的栅极绝缘层的膜厚度，即使在应用比逻辑部分高的电压时，也可以提高对非易失性存储器元件进行的写入及擦除工作的稳定性。在非易失性存储器元件中，可以容易将电荷从半导体层注入到浮动栅极中，并且可以防止电荷从浮动栅极消失。通过采用这种结构，本实施例的非易失性半导体存储装置可以实现其工作的稳定化。
本实施例可以与本说明书中所示的任一实施方式或其他实施例组合来实施。
实施例3
在本实施例中，将参照附图来说明与上述实施例不同的非易失性半导体存储装置的制造方法。注意，对与上述实施例相同的部分使用相同的符号，并且省略其说明。注意，在图22A至24B中，A-B及C-D示出提供在逻辑部分的薄膜晶体管，E-F示出提供在存储器部分的非易失性存储器元件，以及G-H示出提供在存储器部分的薄膜晶体管。
首先，与上述实施例相同地完成直到图18C的步骤，之后去除抗蚀剂122，并且覆盖半导体层104、106和110、形成在半导体层108上面的第一绝缘层116和用作浮动栅的电荷存储层121地形成第二绝缘层128(参照图22A)。
接着，覆盖形成在半导体层108和110上面的第二绝缘层128地选择性地形成抗蚀剂130，并且选择性地去除形成在半导体层104和106上的第二绝缘层128(参照图22B)。
接着，覆盖半导体层104和106地分别形成第三绝缘层132和134(参照图22C)。
接着，覆盖形成在半导体层104和106上面的第三绝缘层132和134、以及形成在半导体层108和110上面的第二绝缘层128地形成导电膜(参照图23A)。这里示出了按顺序堆叠导电膜136和导电膜138来形成导电膜的例子。不言而喻，导电膜还可以以单层或三层以上(包括三层)的叠层结构形成。
接着，通过选择性地蚀刻并去除堆叠而提供的导电膜136和138，在半导体层104、106、108和110的上面的一部分留下导电膜136和138，来形成分别用作栅电极的导电膜140、142、144和146(参照图23B)。注意，导电膜140包括由留下的导电膜136和138堆叠而提供的导电膜182a和184a。此外，在本实施例中，在导电膜140中将形成在下面的导电膜182a的宽度(相对于与载流子流过沟道形成区域的方向(连接源区和漏区的方向)大致平行的方向的宽度)设定为比导电膜184a的宽度大的宽度。与此同样，在导电膜142中，按顺序堆叠地形成导电膜182b和其宽度小于导电膜182b的导电膜184b，在导电膜144中，按顺序堆叠地形成导电膜182c和其宽度小于导电膜182c的导电膜184c，并且在导电膜146中，按顺序堆叠地形成导电膜182d和其宽度小于导电膜182d的导电膜184d。
接着，通过覆盖半导体层104地选择性地形成抗蚀剂148，并且以该抗蚀剂148、导电膜142、144和146作为掩模对半导体层106、108和110引入杂质元素，而形成杂质区域(参照图23C)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，作为杂质元素使用磷(P)。
在图23C中，通过引入杂质元素，在半导体层106中形成高浓度杂质区域152、低浓度杂质区域186和沟道形成区域150，所述高浓度杂质区域152形成源区或漏区，并且所述低浓度杂质区域186形成LDD区域。此外，在半导体层108中形成杂质区域156、低浓度杂质区域158和沟道形成区域154，所述杂质区域156形成源区或漏区，并且所述低浓度杂质区域158形成LDD区域。此外，在半导体层110中形成高浓度杂质区域162、低浓度杂质区域164和沟道形成区域160，所述高浓度杂质区域162形成源区或漏区，并且所述低浓度杂质区域164形成LDD区域。
形成在半导体层106中的低浓度杂质区域186通过在图23C中引入的杂质元素穿过导电膜182b而形成。由此，在半导体层106中，在与导电膜182b及导电膜184b双方重叠的区域中形成沟道形成区域150，在与导电膜182b重叠并且与导电膜184b没有重叠的区域中形成低浓度杂质区域186，以及在与导电膜182b及导电膜184b双方都没有重叠的区域中形成高浓度杂质区域152。
此外，形成在半导体层108中的低浓度杂质区域158通过在图23C中引入的杂质元素穿过电荷存储层121而形成。由此，在半导体层108中，在与导电膜182c及电荷存储层121双方重叠的区域中形成沟道形成区域154，在与电荷存储层121重叠并且与导电膜182c没有重叠的区域中形成低浓度杂质区域158，以及在与电荷存储层121及导电膜182c双方都没有重叠的区域中形成高浓度杂质区域156。注意，当以薄的膜厚度形成导电膜182c时，有时在半导体层108中的与导电膜182c及电荷存储层121双方重叠并且与导电膜184c没有重叠的区域形成具有与低浓度杂质区域158相同或低于其浓度的低浓度杂质区域。
形成在半导体层110中的低浓度杂质区域186通过在图23C中引入的杂质元素穿过导电膜182d而形成。由此，在半导体层110中，在与导电膜182d及导电膜184d双方重叠的区域中形成沟道形成区域160，在与导电膜182d重叠并且与导电膜184d没有重叠的区域中形成低浓度杂质区域164，以及在与导电膜182d及导电膜184d双方都没有重叠的区域中形成高浓度杂质区域162。
接着，通过覆盖半导体层106、108和110地选择性地形成抗蚀剂166，并且以该抗蚀剂166和导电膜140作为掩模对半导体层104引入杂质元素，而形成杂质区域(参照图24A)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，引入具有与在图23C中引入到半导体层106、108和110的杂质元素不同的导电类型的杂质元素(例如，硼(B))。其结果，在半导体层104中形成高浓度杂质区域170、低浓度杂质区域188和沟道形成区域168，所述高浓度杂质区域170形成源区或漏区，并且所述低浓度杂质区域188形成LDD区域。
形成在半导体层104中的低浓度杂质区域188通过在图23C中引入的杂质元素穿过导电膜182a而形成。由此，在半导体层104中，在与导电膜182a及导电膜184a双方重叠的区域中形成沟道形成区域168，在与导电膜182a重叠并且与导电膜184a没有重叠的区域中形成低浓度杂质区域188，以及在与导电膜182a及导电膜184a双方都没有重叠的区域中形成高浓度杂质区域170。
接着，覆盖第二绝缘层128、第三绝缘层132和134、导电膜140、142、144和146地形成绝缘层172，在该绝缘层172上形成与分别形成在半导体层104、106、108和110中的杂质区域170、152、156和162电连接的导电膜174(参照图24B)。
注意，在本实施例所示的结构中，也可以如上述图35和36所示那样提供杂质区域194。
本实施例所示的非易失性半导体存储装置可以按照电路的结构使晶体管的栅极绝缘层的膜厚度不同，而实现低耗电量化。此外，可以实现非易失性半导体存储装置的工作的稳定化。具体而言，通过减少构成逻辑部分的晶体管的栅极绝缘层的膜厚度，而可以减少阈值电压的波动，并且能够以低电压驱动。通过增加存储器部分的选择晶体管的栅极绝缘层的膜厚度，即使在应用比逻辑部分高的电压时，也可以提高对非易失性存储器元件的写入及擦除工作的稳定性。在非易失性存储器元件中，可以容易将电荷从半导体层注入到浮动栅极中，并且可以防止电荷从浮动栅极消失。即，可以在作为存储器工作时，以低电压且高效率进行写入，并且可以提高电荷保持特性。根据本实施例，能够通过连续的工序来制造有上述优越效果的非易失性半导体存储装置。
本实施例可以与本说明书中所示的任一实施方式或其他实施例组合来实施。
实施例4
在本实施例中，将参照附图说明与上述实施例不同的非易失性半导体存储装置的制造方法。注意，对与上述实施例相同的部分使用相同的符号，并且省略其说明。注意，图39至41示出了俯视图，图28A至30C示出了沿图39至41中的线A-B、C-D、E-F和G-H的截面图。此外，A-B及C-D示出提供在逻辑部分的薄膜晶体管，E-F示出提供在存储器部分的非易失性存储器元件，以及G-H示出提供在存储器部分的薄膜晶体管。
首先，与上述实施例1相同地完成直到图18C的步骤，之后以抗蚀剂122作为掩模对半导体层108引入杂质元素，而形成杂质区域190(参照图28A)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，对半导体层108引入磷(P)作为杂质元素。注意，在本实施例中，使用作浮动栅的电荷存储层121的宽度小于半导体层108的宽度。换句话说，使电荷存储层121不超越出半导体层108(半导体层108和电荷存储层121总是重叠)地提供它们(参照图39)。
接着，覆盖半导体层104、106和110、形成在半导体层108上面的第一绝缘层116和电荷存储层121地形成第二绝缘层128(参照图28B)。
接着，覆盖形成在半导体层108和110上面的第二绝缘层128地选择性地形成抗蚀剂130，并且选择性地去除形成在半导体层104和106上的第二绝缘层128(参照图28C)。
接着，覆盖半导体层104和106地分别形成第三绝缘层132和134(参照图29A)。
接着，覆盖形成在半导体层104和106上面的第三绝缘层132和134、以及形成在半导体层108和110上面的第二绝缘层128地形成导电膜(参照图29B)。这里示出按顺序堆叠导电膜136和导电膜138来形成导电膜的例子。不言而喻，也可以以单层或三层以上(包括三层)的叠层结构形成导电膜。
接着，通过选择性地蚀刻并去除堆叠而提供的导电膜136和138，在半导体层104、106、108和110的上面的一部分留下导电膜136和138，而形成分别用作栅电极的导电膜140、142、144和146(参照图29C和40)。
注意，在本实施例中，使形成在半导体层108上的导电膜144的宽度比电荷存储层121的宽度(相对于与载流子流过沟道的方向大致平行的方向的宽度)大。
接着，通过覆盖半导体层104地选择性地形成抗蚀剂148，并且以该抗蚀剂148、导电膜142、144和146作为掩模对半导体层106、108和110引入杂质元素，而形成杂质区域(参照图30A)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，作为杂质元素使用磷(P)。
在图30A中，通过引入杂质元素，在半导体层106中形成高浓度杂质区域152和沟道形成区域150，所述高浓度杂质区域152形成源区或漏区。此外，在半导体层108中形成杂质区域156、低浓度杂质区域158和沟道形成区域154，所述杂质区域156形成源区或漏区，并且所述低浓度杂质区域158形成LDD区域。此外，在半导体层110中，形成高浓度杂质区域162和沟道形成区域160，所述高浓度杂质区域162形成源区或漏区。
接着，通过覆盖半导体层106、108和110地选择性地形成抗蚀剂166，并且以该抗蚀剂166和导电膜140作为掩模对半导体层104引入杂质元素，而形成杂质区域(参照图30B)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里引入具有与在图30A中引入到半导体层106、108和110的杂质元素不同的导电类型的杂质元素(例如，硼(B))。其结果，在半导体层104中形成高浓度杂质区域170和沟道形成区域168，所述高浓度杂质区域170形成源区或漏区。
接着，覆盖第二绝缘层128、第三绝缘层132和134、导电膜140、142、144和146地形成绝缘层172，并且在绝缘层172上形成导电膜174，该导电膜174与分别形成在半导体层104、106、108和110中的杂质区域170、152、156和162电连接(参照图30C和41)。
注意，在本实施例中，提供电荷存储层121并使它的宽度比半导体层108的宽度小(参照图40)。电荷存储层121的端部形成在半导体层108的上面，并且超越出半导体层108的端部地横贯形成用作控制栅的导电膜144。因此，由于制造工序中的蚀刻等，电荷存储层121的端部以不均匀的形状被形成，而有可能非易失性存储器元件的特性受影响。此外，因为在半导体层108的端部的绝缘层的覆盖率不足够或制造工序中的某些电荷的积累，非易失性存储器元件的特性有可能受影响。因此，在上述结构中，也可以具有在与电荷存储层121的端部(这里为与载流子流过沟道形成区域的方向(连接源区和漏区的方向)大致垂直的方向上的电荷存储层121的端部)的区域重叠的半导体层108及其附近的区域选择性地提供杂质区域194(参照图42)。
提供杂质区域194，并使它具有与用作半导体层108的源区或漏区的杂质区域156不同的导电类型。例如，当以呈现n型的导电类型提供杂质区域156时，以呈现p型的导电类型提供杂质区域194。
图42虽然示出了在与导电膜144没有重叠的区域也延伸形成杂质区域194的例子，但是也可以只在与导电膜144重叠的区域形成它。此外，也可以将其提供在半导体层108的所有外围部分。
像这样，通过提供杂质区域194，由于pn接合杂质区域156和杂质区域194相邻的部分的电阻提高，而可以抑制因为电荷存储层121的端部的形状等给非易失性存储器元件的特性造成的影响。
注意，这里对E-F的非易失性存储器元件进行了说明，但是也可以如图35至42所示，同样在提供于A-B、C-D、G-H的晶体管中提供杂质区域194。
本实施例所示的非易失性半导体存储装置可以按照电路的结构使晶体管的栅极绝缘层的膜厚度不同，而实现低耗电量化。此外，可以实现非易失性半导体存储装置的工作的稳定化。具体而言，通过减少构成逻辑部分的晶体管的栅极绝缘层的膜厚度，而可以减少阈值电压的波动，并且能够以低电压驱动。通过增加存储器部分的选择晶体管的栅极绝缘层的膜厚度，即使在应用比逻辑部分高的电压时，也可以提高对非易失性存储器元件的写入及擦除工作的稳定性。在非易失性存储器元件中，可以容易将电荷从半导体层注入到浮动栅极中，并且可以防止电荷从浮动栅极消失。即，可以在作为存储器工作时，以低电压且高效率进行写入，并且可以提高电荷保持特性。根据本实施例，能够通过连续的工序来制造有上述优越效果的非易失性半导体存储装置。
本实施例可以与本说明书中所示的任一实施方式或其他实施例组合来实施。
实施例5
在本实施例中，将参照附图说明与上述实施例不同的非易失性半导体存储装置的制造方法。注意，对与上述实施例中的任何一个相同的部分使用相同的符号，并且省略其说明。注意，图43至45示出了俯视图，图25A至27C示出了沿图43至45中的线A-B、C-D、E-F和G-H的截面图。此外，A-B及C-D示出提供在逻辑部分的薄膜晶体管，E-F示出提供在存储器部分的非易失性存储器元件，以及G-H示出提供在存储器部分的薄膜晶体管。
首先，与上述实施例相同地完成直到图18B的步骤，之后如图19A所示，覆盖半导体层104、106和108、以及半导体层110的一部分地形成抗蚀剂，并且对没有被所述抗蚀剂覆盖的半导体层110引入杂质元素，而形成杂质区域126。然后，去除抗蚀剂，并覆盖半导体层104、106和110、以及形成在半导体层108上面的第一绝缘层116和电荷存储层120地形成第二绝缘层128(参照图25A和43)。
接着，覆盖形成在半导体层108和110上面的第二绝缘层128地选择性地形成抗蚀剂130，并且选择性地去除形成在半导体层104和106上的第二绝缘层128(参照图25B)。
接着，覆盖半导体层104和106地分别形成第三绝缘层132和134(参照图25C)。
接着，覆盖形成在半导体层104和106上面的第三绝缘层132和134、以及形成在半导体层108和110上面的第二绝缘层128地形成导电膜(参照图26A)。这里示出了按顺序堆叠导电膜136和导电膜138而形成导电膜的例子。不言而喻，导电膜也可以以单层或三层以上(包括三层)的叠层结构形成。
接着，通过选择性地蚀刻并去除堆叠而提供的导电膜136和138，在半导体层104、106、108和110上面的一部分留下导电膜136和138，以形成分别用作栅电极的导电膜140、142、144和146(参照图26B和43)。此外，在本实施例中，使与导电膜140、142、144和146没有重叠的部分的半导体层104、106、108和110的表面露出。
具体而言，在半导体层104中，选择性地去除形成在导电膜140下面的第三绝缘层132中的与该导电膜140没有重叠的部分，以使导电膜140与第三绝缘层132的端部大致一致。此外，在半导体层106中，选择性地去除形成在导电膜142下面的第三绝缘层134中的与该导电膜142没有重叠的部分，以使导电膜142与第三绝缘层134的端部大致一致。此外，在半导体层108中，选择性地去除形成在导电膜144下面的第二绝缘层128、电荷存储层120和第一绝缘层116中的与该导电膜144没有重叠的部分，以使导电膜144与第二绝缘层128、用作浮动栅的电荷存储层121及第一绝缘层116的端部大致一致。此外，在半导体层110中，选择性地去除形成在导电膜146下面的第二绝缘层128中的与该导电膜146没有重叠的部分，以使导电膜146与第二绝缘层128的端部大致一致(参照图44)。
在此情况下，可以在形成导电膜140、142、144和146的同时去除没有重叠的部分的绝缘层等，也可以在形成导电膜140、142、144和146之后，以留下的抗蚀剂或该导电膜140、142、144和146作为掩模来去除没有重叠的部分的绝缘层等。
接着，通过覆盖半导体层104地选择性地形成抗蚀剂148，并且以该抗蚀剂148、导电膜142、144和146作为掩模对半导体层106、108和110引入杂质元素，而形成杂质区域(参照图26C)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，使用磷(P)作为杂质元素。
在图26C中，通过引入杂质元素，在半导体层106中形成杂质区域152和沟道形成区域150，所述杂质区域152形成源区或漏区。此外，在半导体层108中，形成杂质区域156和沟道形成区域154，所述杂质区域156形成源区或漏区。此外，在半导体层110中，形成高浓度杂质区域162、低浓度杂质区域164和沟道形成区域160，所述高浓度杂质区域162形成源区或漏区，并且所述低浓度杂质区域164形成LDD区域。
接着，通过覆盖半导体层106、108和110地选择性地形成抗蚀剂166，并且以该抗蚀剂166和导电膜140作为掩模对半导体层104引入杂质元素，而形成杂质区域(参照图27A)。作为杂质元素，使用赋予n型的杂质元素或赋予p型的杂质元素。作为呈现n型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。这里，引入具有与图26C中引入到半导体层106、108和110的杂质元素不同的导电类型的杂质元素(例如，硼(B))。其结果，在半导体层104中形成杂质区域170和沟道形成区域168，所述杂质区域170形成源区或漏区。
注意，在本实施例中，在图26C或27A中，在使与导电膜140、142、144和146没有重叠的部分的半导体层104、106、108和110露出的状态下引入杂质元素。由此，分别形成在半导体层104、106、108和110中的沟道形成区域168、150、154和160可以与导电膜140、142、144和146以自对准的方式形成。
接着，覆盖露出的半导体层104、106、108和110、导电膜140、142、144和146地形成绝缘层192(参照图27B)。
绝缘层192可以通过使用CVD法或溅射法等并且使用如下材料以单层结构或叠层结构来形成：含氧或氮的绝缘层如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y)和氮氧化硅(SiNxOy)(x＞y)等；或DLC(类金刚石碳)等。
接着，覆盖绝缘层192、导电膜140、142、144和146地形成绝缘层172，并且在绝缘层172上形成导电膜174，该导电膜174与分别形成在半导体层104、106、108和110中的杂质区域170、152、156和162电连接(参照图27C和45)。
作为绝缘层172，可以使用上述实施例1所说明的任何材料。例如，可以使用包含氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y)或氮氧化硅(SiNxOy)(x＞y)等含氧或氮的无机绝缘材料的绝缘层作为绝缘层192，并且可以使用环氧、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯或丙烯等的有机材料作为绝缘层172。当然，也可以使用包含无机材料的绝缘层形成绝缘层192和绝缘层172双方。
注意，在本实施例中，还可以利用侧壁来在半导体层104、106、108和110中形成LDD区域。例如，在形成到图26B之后，以导电膜140、142、144和146作为掩模对半导体层104、106、108和110引入低浓度的杂质元素，然后形成与导电膜140、142、144和146的侧面接触的绝缘层198(也称为侧壁)(参照图31A)。
然后，通过以绝缘层198、导电膜140、142、144和146作为掩模引入高浓度的杂质元素，而在半导体层104中形成高浓度杂质区域170、低浓度杂质区域188和沟道形成区域168，所述高浓度杂质区域170形成源区或漏区，并且所述低浓度杂质区域188形成LDD区域。此外，在半导体层106中，形成高浓度杂质区域152、低浓度杂质区域186和沟道形成区域150，所述高浓度杂质区域152形成源区或漏区，并且所述低浓度杂质区域186形成LDD区域。此外，在半导体层108中，形成高浓度杂质区域156、低浓度杂质区域158和沟道形成区域154，所述高浓度杂质区域156形成源区或漏区，并且所述低浓度杂质区域158形成LDD区域。此外，在半导体层110中，形成高浓度杂质区域162、低浓度杂质区域164和沟道形成区域160，所述高浓度杂质区域162形成源区或漏区，并且所述低浓度杂质区域164形成LDD区域(参照图31A)。
注意，绝缘层198的形成方法如下：使用等离子体CVD法或溅射法等以单层或叠层形成含有硅、硅的氧化物或硅的氮化物的无机材料的膜；或含有有机树脂等的有机材料的膜。之后，通过以垂直方向为主体的各向异性蚀刻选择性地蚀刻所述绝缘层，以与导电膜140、142、144和146的侧面接触地形成绝缘层198。注意，绝缘层198作为当形成LDD(低掺杂漏)区域时的掺杂用掩模而使用。此外，这里，绝缘层198与形成在导电膜140、142、144和146下面的绝缘层或电荷存储层的侧面接触地被形成。
之后，如上所述，可以通过形成绝缘层192和172和导电膜174，而制做出非易失性半导体存储装置(参照图31B)。
注意，在本实施例所示的结构中，也可以具有如下结构：如上述实施例3所示那样，用作浮动栅的电荷存储层121的宽度小于半导体层108的宽度。此外，在本实施例所示的结构中，也可以如上述图35和36所示那样提供杂质区域194。
本实施例所示的非易失性半导体存储装置可以按照电路的结构使晶体管的栅极绝缘层的膜厚度不同，而实现低耗电量化。此外，可以实现非易失性半导体存储装置的工作的稳定化。具体而言，通过减少构成逻辑部分的晶体管的栅极绝缘层的膜厚度，而可以减少阈值电压的波动，并且能够以低电压驱动。通过增加存储器部分的选择晶体管的栅极绝缘层的膜厚度，即使在应用比逻辑部分高的电压时，也可以提高对非易失性存储器元件的写入及擦除工作的稳定性。在非易失性存储器元件中，可以容易将电荷从半导体层注入到浮动栅极中，并且可以防止电荷从浮动栅极消失。即，可以在作为存储器工作时，以低电压且高效率进行写入，并且可以提高电荷保持特性。根据本实施例，能够通过连续的工序来制造有上述优越效果的非易失性半导体存储装置。
本实施例可以与本说明书中所示的任一实施方式或其他实施例组合来实施。
实施例6
在本实施例中，以下将参照附图说明具有上述本发明的非易失性半导体存储装置且能够无接触地输入/输出数据的半导体器件的适用例子。根据使用方式，能够无接触地输入/输出数据的半导体器件还被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
半导体器件800具有无接触地进行数据通讯的功能，并且包括高频电路810、电源电路820、复位电路830、时钟产生电路840、数据解调电路850、数据调制电路860、控制其它电路的控制电路870、存储电路880、以及天线890(图46A)。高频电路810是接收来自天线890的信号并且将从数据调制电路860接收的信号用天线890输出的电路。电源电路820是根据接收信号产生电源电位的电路。复位电路830是产生复位信号的电路。时钟产生电路840是基于从天线890输入的接收信号产生各种时钟信号的电路。数据解调电路850是解调接收信号且将该信号输出到控制电路870的电路。数据调制电路860是将从控制电路870接收的信号调制的电路。此外，作为控制电路870，例如提供有代码抽出电路910、代码判定电路920、CRC判定电路930、以及输出单元电路940。注意，代码抽出电路910是将传送到控制电路870的指令所包括的多个代码分别抽出的电路。代码判定电路920是将被抽出的代码与相当于参考值的代码比较而判定指令内容的电路。CRC判定电路930是基于被判定的代码查出是否存在发送错误等的电路。
接着，对上述半导体器件的工作的一个例子进行说明。首先，天线890接收无线信号。无线信号经由高频电路810被传送到电源电路820，并且产生高电源电位(以下，写为VDD)。VDD被提供给半导体器件800所具有的各个电路。此外，经由高频电路810被传送到数据解调电路850的信号被解调(以下，解调信号)。而且，经由高频电路810并且经过复位电路830及时钟产生电路840的信号以及解调信号被传送到控制电路870。被传送到控制电路870的信号被代码抽出电路910、代码判定电路920、以及CRC判定电路930等分析。然后，根据被分析的信号输出存储在存储电路880内的半导体器件的信息。被输出的半导体器件的信息经过输出单元电路940而被编码。再者，被编码的半导体器件800的信息，经过数据调制电路860，由天线890作为无线信号发送。注意，低电源电位(以下，VSS)在构成半导体器件800的多个电路中是通用的，并且可以将VSS作为GND来使用。此外，可以将本发明的非易失性半导体存储装置应用于存储电路880。由于本发明的非易失性半导体存储装置可以降低驱动电压，从而能够延长可以无接触地进行数据通讯的距离。
如此，通过将信号从读取/写入器传送到半导体器件800并且将从该半导体器件800传送来的信号使用读取/写入器接收，可以读出半导体器件的数据。
此外，半导体器件800既可以是不安装电源(电池)而利用电磁波将电源电压供应给各个电路的样式，又可以是安装电源(电池)并且利用电磁波和电源(电池)将电源电压供应给各个电路的样式。
接着，将说明能够无接触地输入/输出数据的半导体器件的使用方式的一个例子。在包括显示部分3210的便携式终端的侧面设置有读取/写入器3200，并且在产品3220的侧面设置有半导体器件3230(图46B)。当将读取/写入器3200接近产品3220所包括的半导体器件3230时，有关产品的信息诸如原材料、原产地、各个生产过程的检查结果、流通过程的历史、以及产品说明等被显示在显示部分3210上。此外，当将商品3260使用传送带搬运时，可以利用读取/写入器3240和设置在商品3260上的半导体器件3250，对该商品3260进行检查(图46C)。像这样，通过将半导体器件利用于系统，可以容易获得信息并且实现高功能化和高附加价值化。
此外，本发明的非易失性半导体存储装置可以应用于具有存储器的所有领域的电子设备中。例如，作为利用本发明的非易失性半导体存储装置的电子设备，可以举出摄像机或数字照相机等影像拍摄装置、护目镜型显示器(头戴显示器)、导航系统、音频再现装置(汽车立体声、音响组件等)、计算机、游戏机、便携式信息终端(移动计算机、移动电话、便携式游戏机或电子书等)、具有记录媒质的图像再现装置(具体地说，能够播放记录媒质比如数字通用光盘(DVD)等并且具有能够显示其图像的显示器的装置)等。图17A至17E示出这些电子设备的具体例子。
图17A和17B示出了一种数字照相机。图17B为示出图17A的背面的图。该数字照相机包括框体2111、显示部分2112、镜头2113、操作键2114、以及快门按钮2115等。此外，该数字照相机还包括可取出的非易失性存储器2116，并且具有将使用该数字照相机拍摄的数据存储在非易失性存储器2116中的结构。使用本发明来形成的非易失性半导体存储装置可以应用于所述非易失性存储器2116。
此外，图17C示出了一种移动电话，其为移动终端的一个典型例子。该移动电话包括框体2121、显示部分2122、以及操作键2123等。此外，该移动电话还安装有可取出的非易失性存储器2125，并且可以将该移动电话的电话号码等的数据、图像、音频数据等存储在非易失性存储器2125中并再现。使用本发明来形成的非易失性半导体存储装置可以应用于所述非易失性存储器2125。
此外，图17D示出了数字音响设备，其为音频组件的一个典型例子。图17D所示的数字音响设备包括主体2130、显示部分2131、非易失性存储器部分2132、操作部分2133、以及耳机2134等。注意，还可以使用头戴式耳机或无线耳机而代替耳机2134。将使用本发明来形成的非易失性半导体存储装置可以用于非易失性存储器部分2132。例如，可以通过使用存储容量为20至200千兆字节(GB)的NAND型非易失性存储器操作操作部分2133，而存储和再现图像或音频(音乐)。注意，显示部分2131可以通过在黑色背景上显示白色文字，而抑制耗电量。这尤其在携带音响组件中是有效的。注意，提供在非易失性存储器部分2132中的非易失性半导体存储装置还可以为可取出的结构。
此外，图17E示出了电子书(也称作电子纸)。该电子书包括主体2141、显示部分2142、操作键2143、以及非易失性存储器部分2144。此外，该电子书可以在主体2141中内部装有调制解调器，并可以为以无线方式输出/输入信息的结构。将使用本发明来形成的非易失性半导体存储装置可以用于非易失性存储器部分2144。例如，可以通过使用存储容量为20至200千兆字节(GB)的NAND型非易失性存储装置操作操作键2143，而存储并再现图像或音频(音乐)。注意，提供在非易失性存储器部分2144中的非易失性半导体存储装置可以为可取出的结构。
如上所述，本发明的非易失性半导体存储装置的应用范围很广泛，只要其具有存储器，就可以应用于所有领域的电子设备中。
本说明书根据2006年3月21日在日本专利局受理的日本专利申请编号2006-077893而制作，所述申请内容包括在本说明书中。

Claims (53)

1.一种非易失性半导体存储装置，包括：
在彼此相离而形成的一对杂质区域之间具有沟道形成区域的半导体层；
在所述沟道形成区域上的第一绝缘层；
中间夹着所述第一绝缘层在所述沟道形成区域上的浮动栅；
在所述浮动栅上的第二绝缘层；以及
中间夹着所述第二绝缘层在所述浮动栅上的控制栅，
其中，所述浮动栅包括半导体材料，
并且，所述半导体材料的带隙小于所述半导体层的带隙。
2.一种非易失性半导体存储装置，包括：
在彼此相离而形成的一对杂质区域之间具有沟道形成区域的半导体层；
在所述沟道形成区域上的第一绝缘层；
中间夹着所述第一绝缘层在所述沟道形成区域上的浮动栅；
在所述浮动栅上的第二绝缘层；以及
中间夹着所述第二绝缘层在所述浮动栅上的控制栅，
其中，所述浮动栅由其电子亲和力比形成所述半导体层的材料大的材料形成。
3.一种非易失性半导体存储装置，包括：
在彼此相离而形成的一对杂质区域之间具有沟道形成区域的半导体层；
在所述沟道形成区域上的第一绝缘层；
中间夹着所述第一绝缘层在所述沟道形成区域上的浮动栅；
在所述浮动栅上的第二绝缘层；以及
中间夹着所述第二绝缘层在所述浮动栅上的控制栅，
其中，与由对抗所述半导体层的电子的所述第一绝缘层形成的势垒能相比，由对抗所述浮动栅的电子的所述第一绝缘层形成的势垒能高。
4.一种非易失性半导体存储装置，包括：
在彼此相离而形成的一对杂质区域之间具有沟道形成区域的半导体层；
在所述沟道形成区域上的第一绝缘层；
中间夹着所述第一绝缘层在所述沟道形成区域上的浮动栅；
在所述浮动栅上的第二绝缘层；以及
中间夹着所述第二绝缘层在所述浮动栅上的控制栅，
其中，所述浮动栅包含锗或锗化合物。
5.一种非易失性半导体存储装置，包括：
在彼此相离而形成的一对杂质区域之间具有沟道形成区域的半导体层；
在所述沟道形成区域上的第一绝缘层；
中间夹着所述第一绝缘层在所述沟道形成区域上的浮动栅；
在所述浮动栅上的第二绝缘层；以及
中间夹着所述第二绝缘层在所述浮动栅上的控制栅，
其中，所述浮动栅以1nm至20nm(包括1nm和20nm)的厚度由锗或锗化合物形成。
6.根据权利要求1所述的非易失性半导体存储装置，
其中所述第一绝缘层包括氧化硅层和氮化硅层，并且所述浮动栅与所述氮化硅层接触。
7.根据权利要求2所述的非易失性半导体存储装置，
其中所述第一绝缘层包括氧化硅层和氮化硅层，并且所述浮动栅与所述氮化硅层接触。
8.根据权利要求3所述的非易失性半导体存储装置，
其中所述第一绝缘层包括氧化硅层和氮化硅层，并且所述浮动栅与所述氮化硅层接触。
9.根据权利要求4所述的非易失性半导体存储装置，
其中所述第一绝缘层包括氧化硅层和氮化硅层，并且所述浮动栅与所述氮化硅层接触。
10.根据权利要求5所述的非易失性半导体存储装置，
其中所述第一绝缘层包括氧化硅层和氮化硅层，并且所述浮动栅与所述氮化硅层接触。
11.根据权利要求1所述的非易失性半导体存储装置，
其中所述半导体层是形成在绝缘表面上的岛状半导体层。
12.根据权利要求2所述的非易失性半导体存储装置，
其中所述半导体层是形成在绝缘表面上的岛状半导体层。
13.根据权利要求3所述的非易失性半导体存储装置，
其中所述半导体层是形成在绝缘表面上的岛状半导体层。
14.根据权利要求4所述的非易失性半导体存储装置，
其中所述半导体层是形成在绝缘表面上的岛状半导体层。
15.根据权利要求5所述的非易失性半导体存储装置，
其中所述半导体层是形成在绝缘表面上的岛状半导体层。
16.根据权利要求1所述的非易失性半导体存储装置，
其中多个浮动栅及控制栅被排列在所述半导体层上。
17.根据权利要求2所述的非易失性半导体存储装置，
其中多个浮动栅及控制栅被排列在所述半导体层上。
18.根据权利要求3所述的非易失性半导体存储装置，
其中多个浮动栅及控制栅被排列在所述半导体层上。
19.根据权利要求4所述的非易失性半导体存储装置，
其中多个浮动栅及控制栅被排列在所述半导体层上。
20.根据权利要求5所述的非易失性半导体存储装置，
其中多个浮动栅及控制栅被排列在所述半导体层上。
21.根据权利要求1所述的非易失性半导体存储装置，
其中形成所述半导体层的材料的带隙和形成所述浮动栅的半导体材料的带隙之间的差距为0.1eV或更大。
22.根据权利要求4所述的非易失性半导体存储装置，
其中所述锗化合物为氧化锗或氮化锗。
23.根据权利要求5所述的非易失性半导体存储装置，
其中所述锗化合物为氧化锗或氮化锗。
24.根据权利要求1所述的非易失性半导体存储装置，
其中所述浮动栅的沟道长度方向的端部超出所述控制栅的沟道长度方向的端部。
25.根据权利要求2所述的非易失性半导体存储装置，
其中所述浮动栅的沟道长度方向的端部超出所述控制栅的沟道长度方向的端部。
26.根据权利要求3所述的非易失性半导体存储装置，
其中所述浮动栅的沟道长度方向的端部超出所述控制栅的沟道长度方向的端部。
27.根据权利要求4所述的非易失性半导体存储装置，
其中所述浮动栅的沟道长度方向的端部超出所述控制栅的沟道长度方向的端部。
28.根据权利要求5所述的非易失性半导体存储装置，
其中所述浮动栅的沟道长度方向的端部超出所述控制栅的沟道长度方向的端部。
29.根据权利要求1所述的非易失性半导体存储装置，
其中所述半导体层包括其导电类型与所述一对杂质区域相同且与所述浮动栅重叠的低浓度杂质区域。
30.根据权利要求2所述的非易失性半导体存储装置，
其中所述半导体层包括其导电类型与所述一对杂质区域相同且与所述浮动栅重叠的低浓度杂质区域。
31.根据权利要求3所述的非易失性半导体存储装置，
其中所述半导体层包括其导电类型与所述一对杂质区域相同且与所述浮动栅重叠的低浓度杂质区域。
32.根据权利要求4所述的非易失性半导体存储装置，
其中所述半导体层包括其导电类型与所述一对杂质区域相同且与所述浮动栅重叠的低浓度杂质区域。
33.根据权利要求5所述的非易失性半导体存储装置，
其中所述半导体层包括其导电类型与所述一对杂质区域相同且与所述浮动栅重叠的低浓度杂质区域。
34.根据权利要求1所述的非易失性半导体存储装置，
其中所述控制栅的沟道长度的端部超出所述浮动栅的沟道长度方向的端部。
35.根据权利要求2所述的非易失性半导体存储装置，
其中所述控制栅的沟道长度的端部超出所述浮动栅的沟道长度方向的端部。
36.根据权利要求3所述的非易失性半导体存储装置，
其中所述控制栅的沟道长度的端部超出所述浮动栅的沟道长度方向的端部。
37.根据权利要求4所述的非易失性半导体存储装置，
其中所述控制栅的沟道长度的端部超出所述浮动栅的沟道长度方向的端部。
38.根据权利要求5所述的非易失性半导体存储装置，
其中所述控制栅的沟道长度的端部超出所述浮动栅的沟道长度方向的端部。
39.根据权利要求1所述的非易失性半导体存储装置，
其中所述浮动栅的沟道宽度方向的端部提供在所述半导体层的具有与所述一对杂质区域的导电类型相反的导电类型的杂质区域上。
40.根据权利要求2所述的非易失性半导体存储装置，
其中所述浮动栅的沟道宽度方向的端部提供在所述半导体层的具有与所述一对杂质区域的导电类型相反的导电类型的杂质区域上。
41.根据权利要求3所述的非易失性半导体存储装置，
其中所述浮动栅的沟道宽度方向的端部提供在所述半导体层的具有与所述一对杂质区域的导电类型相反的导电类型的杂质区域上。
42.根据权利要求4所述的非易失性半导体存储装置，
其中所述浮动栅的沟道宽度方向的端部提供在所述半导体层的具有与所述一对杂质区域的导电类型相反的导电类型的杂质区域上。
43.根据权利要求5所述的非易失性半导体存储装置，
其中所述浮动栅的沟道宽度方向的端部提供在所述半导体层的具有与所述一对杂质区域的导电类型相反的导电类型的杂质区域上。
44.根据权利要求6所述的非易失性半导体存储装置，
其中所述浮动栅与所述氮化硅层接触。
45.根据权利要求7所述的非易失性半导体存储装置，
其中所述浮动栅与所述氮化硅层接触。
46.根据权利要求8所述的非易失性半导体存储装置，
其中所述浮动栅与所述氮化硅层接触。
47.根据权利要求9所述的非易失性半导体存储装置，
其中所述浮动栅与所述氮化硅层接触。
48.根据权利要求10所述的非易失性半导体存储装置，
其中所述浮动栅与所述氮化硅层接触。
49.根据权利要求6所述的非易失性半导体存储装置，
其中所述氧化硅层通过等离子体处理使所述半导体层氧化而形成，并且所述氮化硅层通过等离子体处理使所述氧化硅层氮化而形成。
50.根据权利要求7所述的非易失性半导体存储装置，
其中所述氧化硅层通过等离子体处理使所述半导体层氧化而形成，并且所述氮化硅层通过等离子体处理使所述氧化硅层氮化而形成。
51.根据权利要求8所述的非易失性半导体存储装置，
其中所述氧化硅层通过等离子体处理使所述半导体层氧化而形成，并且所述氮化硅层通过等离子体处理使所述氧化硅层氮化而形成。
52.根据权利要求9所述的非易失性半导体存储装置，
其中所述氧化硅层通过等离子体处理使所述半导体层氧化而形成，并且所述氮化硅层通过等离子体处理使所述氧化硅层氮化而形成。
53.根据权利要求10所述的非易失性半导体存储装置，
其中所述氧化硅层通过等离子体处理使所述半导体层氧化而形成，并且所述氮化硅层通过等离子体处理使所述氧化硅层氮化而形成。
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