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CN101047208A - 非易失性半导体存储器件及其制造方法 - Google Patents

非易失性半导体存储器件及其制造方法 Download PDF

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CN101047208A
CN101047208A CNA2007100936558A CN200710093655A CN101047208A CN 101047208 A CN101047208 A CN 101047208A CN A2007100936558 A CNA2007100936558 A CN A2007100936558A CN 200710093655 A CN200710093655 A CN 200710093655A CN 101047208 A CN101047208 A CN 101047208A
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semiconductor layer
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Abstract

按如下方式提供一种非易失性半导体存储器件：在基片上形成半导体层，在该半导体层上形成电荷累积层且第一绝缘层插入在这两者之间，以及在电荷累积层上设置栅电极且第二绝缘层插入在这两者之间。该半导体层包括被设置在与栅电极重叠的区域内的沟道形成区、用于形成源极区或漏极区并被设置成与沟道形成区邻接的第一杂质区、以及被设置成与沟道形成区和第一杂质区邻接的第二杂质区。第一杂质区的导电类型与第二杂质区的导电类型不同。

Description

非易失性半导体存储器件及其制造方法
技术领域
本发明涉及能够进行电写入、读取和擦除的非易失性半导体存储器件及其制造方法。
背景技术
近年来，即使在关闭电源的情况下也能够重写数据并存储数据的非易失性存储器的市场已经有所扩展。非易失性存储器具有与MOSFET(金属氧化物半导体场效应晶体管)的结构类似的结构并且具有在沟道形成区上设置有能够长时间累积电荷的区域的特征。该电荷累积区形成于绝缘层上，并且与外围区域绝缘并隔离；因此，该电荷累积区也被称为浮动栅。控制栅被设置在该浮动栅之上，并且有另一绝缘层插入这两者之间。
在具有这一结构的所谓的浮动栅型非易失性存储器中，通过向控制栅施加电压来执行在浮动栅内累积电荷以及对电荷放电的操作。即，当保持在浮动栅中的电荷进出时，数据就被存储。更具体地，通过在其中有沟道形成区形成的半导体层和控制栅之间施加高电压就能够向浮动栅内注入电荷或从中提取电荷。据说在此时，Fowler-Nordheim(F-N)型隧道电流(NAND型)或热电子(NOR型)流过形成于沟道形成区上的绝缘层。因此，该绝缘层也可被称为隧道绝缘层。
要求浮动栅型非易失性存储器具有能将存储在浮动栅内的电荷保持十年以上以确保可靠性的特性。因此，要求将隧道绝缘层形成得足够厚以使隧道电流流动并且具有较高的绝缘特性以使电荷不泄漏。
此外，考虑非易失性存储器的各种结构以实现非易失性存储器的低写入电压、电荷保持特性的改善以及低成本。例如，已给出了在玻璃基片或塑料基片上设置有存储器晶体管的结构(例如，专利文献1：日本公开专利申请No.2006-13534)。
发明内容
一般而言，在使用诸如薄膜晶体管等元件在诸如玻璃等低热阻基片上形成非易失性半导体存储器件的情况下，难以使用热氧化法来形成绝缘层。因此，在将绝缘层形成为较薄的情况下，要求通过CVD法或溅射法将绝缘层形成为具有几nm的厚度。然而，通过CVD法或溅射法形成的厚度为几nm的绝缘层在其薄膜内有缺陷并且膜厚不足；这样会产生由于漏电流的产生、半导体层和电荷累积层之间的电路等引起的非易失性半导体存储器件可靠性降低(写入缺陷或读取缺陷)的问题。
此外，在半导体层被设置为岛形的情况下，在半导体层的边缘会形成台阶；因此，会出现绝缘层无法充分覆盖半导体层的边缘的问题。更具体地，近年来要求用作隧道绝缘层的绝缘层很薄以进一步降低存储器的功耗，从而使得半导体层边缘的覆盖缺陷变得明显。例如，当在半导体层的沟道形成区的边缘处的绝缘层被形成为很薄时，就会出现诸如由于在栅电极和半导体层的沟道形成区的边缘处的电流泄漏所引起的电荷保持特性劣化之类的问题。此外，在由于覆盖半导体层的绝缘层的破坏或制造过程中的处理引起的电荷在半导体层边缘处被捕获的情况下，边缘处的沟道形成区的电特性与半导体层中央部分相比有所改变，由此非易失性半导体存储器件的可靠性就可能降低。
考虑到上述问题，本发明的一个目的是提供一种能在低电压下进行高效写入并且电荷保持特性卓越的非易失性半导体存储器件及其制造方法。
本发明的非易失性半导体存储器件包括：在基片上形成的半导体层；被设置在半导体层上的电荷累积层，且第一绝缘层插入在这两者之间；以及被设置在电荷累积层上的栅电极，且第二绝缘层插入在这两者之间，其中半导体层包括被设置在与栅电极重叠的区域内的沟道形成区；用于形成源极区或漏极区并被设置成与沟道形成区邻接的第一杂质区；以及被设置与沟道形成区和第一杂质区邻接的第二杂质区，并且其中第一杂质区的导电类型与第二杂质区的导电类型不同。
此外，本发明的非易失性半导体存储器件包括：在基片上形成的半导体层；被设置在半导体层上的电荷累积层，且第一绝缘层插入在这两者之间；以及被设置在电荷累积层上的栅电极，且第二绝缘层插入在这两者之间，其中半导体层包括被设置在与栅电极重叠的区域内的沟道形成区；用于形成源极区或漏极区并被设置成与沟道形成区邻接的第一杂质区；以及被设置与沟道形成区和第一杂质区邻接的第二杂质区，其中第二杂质区被设置在至少是半导体层的边缘并与栅电极重叠的区域内，并且其中第一杂质区的导电类型与第二杂质区的导电类型不同。
本发明的非易失性半导体存储器件的制造方法包括如下步骤：在基片上形成半导体层；通过高密度等离子体处理在半导体层上形成含有氧和氮中的一种或两种的第一绝缘层；通过将第一杂质元素引入到半导体层中而选择性地形成第一杂质区；在第一绝缘层上形成电荷累积层；在电荷累积层上形成第二绝缘层；在第二绝缘层上选择性地形成导电层；选择性地形成抗蚀剂以覆盖被设置在半导体层中的第一杂质区；以及通过将其导电类型与第一杂质元素的导电类型不同的第二杂质元素引入到半导体层中并使用导电层和抗蚀剂作为掩模而在半导体层中形成而第二杂质区。或者，第一绝缘层可以在含氧气氛下对半导体层执行了高密度等离子体处理之后通过在含氮气氛下进行高密度等离子体处理来形成。
本发明的另一种非易失性半导体存储器件的制造方法包括如下步骤：在基片上形成半导体层；形成第一绝缘层以覆盖半导体层的边缘；通过高密度等离子体处理在半导体层上形成含有氧和氮中的一种或两种的第二绝缘层；在第二绝缘层上形成电荷累积层；在电荷累积层上形成第三绝缘层；在第三绝缘层上选择性地形成导电层；选择性地形成抗蚀剂以覆盖被设置在半导体层内的第一杂质区；以及通过将其导电类型与第一杂质元素的导电类型不同的第二杂质元素引入到半导体层中并使用导电层和抗蚀剂作为掩模而在半导体层中形成第二杂质区。或者，第二绝缘层可以在含氧气氛下对半导体层执行了高密度等离子体处理之后通过在含氮气氛下进行高密度等离子体处理来形成。
在一种非易失性半导体存储器件中，当通过高密度等离子体处理形成可用作隧道绝缘膜的第一绝缘层时，就能够减少膜内的缺陷并可改善可靠性(可减少写入缺陷或读取缺陷)。此外，在该非易失性半导体存储器件中，当在作为半导体层的边缘并与控制栅电极重叠的区域内设置其导电类型与源极区或漏极区的导电类型不同的杂质区时，就能够减小由于半导体层的沟道形成区的边缘而产生的影响。
附图说明
在附图中：
图1A至1D是各自示出本发明的非易失性半导体存储器件的主要结构的视图；
图2A至2D是各自示出本发明的非易失性半导体存储器件的主要结构的视图；
图3A至3D是各自示出本发明的非易失性半导体存储器件的主要结构的视图；
图4A至4D是各自示出本发明的非易失性半导体存储器件的主要结构的视图；
图5A至5D是各自示出本发明的非易失性半导体存储器件的主要结构的视图；
图6A和6B是解释非易失性存储器的写入操作和读取操作的视图；
图7A和7B是各自解释非易失性存储器的擦除操作的视图；
图8是示出非易失性存储单元阵列的等效电路的示例的视图；
图9是示出NOR型非易失性存储单元阵列的等效电路的示例的视图；
图10是示出NAND型非易失性存储单元阵列的等效电路的示例的视图；
图11A和11B是各自解释NAND型非易失性存储器的写入操作的视图；
图12A和12B是各自解释NAND型非易失性存储器的擦除操作和读取操作的视图；
图13是示出在累积电荷和擦除电荷这两种情况下非易失性存储器的阈值电压变化的视图；
图14是示出非易失性半导体存储器件的电路框图的示例的视图；
图15是解释等离子体处理装置的结构的视图；
图16是示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图17是示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图18是示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图19A至19C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图20A至20C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图21A至21C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图22A和22B是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图23A至23C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图24A和24B是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图25是示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图26是示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图27是示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图28是示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图29A至29C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图30A至30C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图31A至31C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图32A至32C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图33A至33C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图34A至34C是各自示出本发明的非易失性半导体存储器件的制造方法的一示例的视图；
图35A至35C是各自示出本发明的非易失性半导体存储器件的使用模式的一示例的视图；
图36A至36C是各自示出本发明的非易失性半导体存储器件的使用模式的一示例的视图；
图37是示出本发明的非易失性半导体存储器件的特性的曲线图；
图38是示出本发明的非易失性半导体存储器件的特性的曲线图；
图39是示出本发明的非易失性半导体存储器件的特性的曲线图；
图40是示出本发明的非易失性半导体存储器件的特性的曲线图；
图41A和41B是各自示出本发明的非易失性半导体存储器件的一示例的视图；以及
图42是示出在本发明的非易失性半导体存储器件中的隧道绝缘层的成分的曲线图。
具体实施方式
在下文中，将参考附图解释本发明的实施方式。然而，本发明不限于随后的解释，并且本领域普通技术人员能够容易地理解，可以用各种方式修改本发明的实施方式及细节而不背离本发明的目的和范围。因此，不应该将本发明解释为限于对实施方式的描述。注意，在其后解释的本发明的结构中，在不同的图中用相同的参考标号来指示相同的部分。
〔实施方式1〕
在此实施方式中，将参考附图解释本发明的非易失性半导体存储器件的一示例。
图1A至1D是用于解释本发明的非易失性半导体存储器件的主要结构的一示例的视图。图1A至1D各自示出了被设置在非易失性半导体存储器件中的存储部分内的非易失性存储元件的主要部分。注意，图1A示出了俯视图，而图1B、1C和1D示出了分别沿着图1A中线段A1-B1、A2-B2和A3-B3所取的示意性横截面图。
在图1A至图1D中所示的非易失性存储元件包括具有绝缘表面的基片10。作为具有绝缘表面的基片10，可以使用下列各种基片：玻璃基片、石英基片、蓝宝石基片、陶瓷基片、其表面设有绝缘层的金属基片等。
半导体层18在该具有绝缘表面的基片10上形成。基底绝缘层12可被设置在基片10和半导体层18之间。该基底绝缘层12防止诸如碱金属等杂质从基片10扩散到半导体层18并污染半导体层18。基底绝缘层12可以被适当设置为阻挡层。
基底绝缘层12通过CVD法或溅射法等由诸如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y)或氮氧化硅(SiNxOy)(x＞y)之类的绝缘材料形成。例如，在基底绝缘层12具有双层结构的情况下，可形成氮氧化硅膜作为第一绝缘层，并可形成氧氮化硅膜作为第二绝缘层。或者，可形成氮化硅膜作成为第一绝缘层，并可形成氧化硅膜作为第二绝缘层。
半导体层18优选地由单晶半导体或多晶半导体形成。例如，使通过溅射法、等离子体CVD法或低压CVD法在基片10的整个表面上形成的半导体层结晶，并在随后选择性地蚀刻该结晶的半导体层，由此就能够在基片10上形成多个半导体层18。换言之，出于元件隔离的目的，优选地在绝缘表面上形成多个岛形半导体层，并使用该半导体层来形成非易失性存储元件。优选地使用硅作为半导体材料。此外还可以使用硅锗半导体。作为半导体层的结晶方法，可以利用下列各方法：激光结晶法、通过使用快速热退火(RTA)或退火炉的热处理的结晶法、使用促进结晶的金属元素的结晶法或者其中组合了这些方法的方法。或者，代替这些薄膜工艺，可以使用其中在绝缘表面上形成单晶半导体层的所谓的SOI(绝缘体上硅)。
可以将p-型杂质注入半导体层18的沟道形成区14中(沟道掺杂)。例如，使用硼作为p-型杂质，并且可以按约5×1015至1×1016原子/cm3的浓度来添加硼。添加p-型杂质以控制晶体管的阈值电压，并且该p-型杂质在被添加至沟道形成区14时有效地起作用。沟道形成区14在与将在随后描述的控制栅电极24大致重叠的区域内形成，并且被定位在半导体层18的第一杂质区18a和18b之间。
第一杂质区18a和18b中的每一个都用作非易失性存储元件内的源极区或漏极区。通过以大于或等于1021原子/cm3的峰值浓度添加磷或砷来形成第一杂质区18a和18b。
第一绝缘层16、电荷累积层20、第二绝缘层22和控制栅电极24层叠在半导体层18上。第一绝缘层16能够用作非易失性存储元件内的隧道绝缘层。第二绝缘层22能够用作非易失性存储元件内的控制绝缘层。
第一绝缘层16由单层氧化硅膜，或者含氧化硅和氮化硅或含氧化硅和氧氮化硅的膜形成。第一绝缘层16可通过其中通过等离子体CVD法或低压CVD法来沉积绝缘体的方法来形成；然而第一绝缘层16优选地通过等离子体处理的固相氧化或固相氮化来形成。这是因为通过其中半导体层(通常为硅层)通过等离子体处理被氧化或氮化的方法而形成的绝缘层非常致密，具有高耐受电压且是高度可靠的。因为第一绝缘层16用作用于将电荷注入到电荷累积层20的绝缘层，所以第一绝缘层16优选地如上所述那样坚固。优选的是将第一绝缘层16形成为具有1至10nm，更优选地为1至5nm的厚度。例如，在栅极长度被设为600nm的情况下，可以将第一绝缘层16形成为具有1至3nm的厚度。
优选的是经由等离子体处理的固相氧化处理或固相氮化处理中使用具有大于或等于1×1011cm-3且小于或等于1×1013cm-3的电子密度，以及大于或等于0.5eV且小于或等于1.5eV的电子温度的等离子体，该等离子体由微波(通常为2.45GHz)激发。这是因为当在大于或等于500℃的温度下在固相氧化处理或固相氮化处理中形成致密绝缘层时能够获得实用的反应速度。
在半导体层18的表面通过该等离子体处理而被氧化的情况下，在氧气氛(例如，含有氧气(O2)或一氧化二氮(N2O)和稀有气体(包含He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或者含有氧气或一氧化二氮、氢气(H2)和稀有气体的气氛)下执行该等离子体处理。此外，氮化是通过等离子体处理来执行的情况下，在氮气氛(例如，含有氮气(N2)和稀有气体(包含He、Ne、Ar、Kr和Xe中的至少一种)的其氛，含有氮气、氢气(H2)和稀有气体的气氛，或者含有NH3和稀有气体的气氛)下执行该等离子体处理。例如，Ar可用作稀有气体。另外，还可以使用其中混合了Ar和Kr的气体。
在图15中示出了用于执行等离子体处理的装置的结构示例。该等离子体处理装置包括用于放置基片10的支承基座88、用于引入气体的供气部分84、连接至真空泵来排气的排气端口86、天线80、介电板82以及提供用于等离子体生成的微波的微波供应部分92。当支承基座88上设有温度控制部分90时，基片10的温度就能够得到控制。
如下将解释等离子体处理。注意，等离子体处理包括对半导体层、绝缘层和导电层的氧化处理、氮化处理、氧氮化处理、氢化处理以及表面改性处理。在此处理中，可以根据其目的选择从供气部分84供应的气体。
可以如下执行氧化处理或氮化处理。首先，排空处理腔，并从供气部分84引入含氧或氮的用于等离子体处理的气体。可由温度控制部分90将基片10设为室温，或加热到100至550℃。注意，基片10和介电板82之间的间隔约为20nm至80nm(优选地为20nm至60nm)。接着，由微波供应部分92向天线92供应微波。随后，经由介电板82将微波从天线80引入到处理腔中，由此生成等离子体94。当等离子体通过引入微波而被激发时，能够生成带有低电子温度(小于或等于3eV，优选地小于或等于1.5eV)和高电子密度(大于或等于1×1011cm-3)的等离子体。使用由该高密度等离子体生成的氧基(存在包括OH基在内的情况)和/或氮基(存在包括NH基在内的情况)，能够氧化或氮化半导体层的表面。当诸如氩气等稀有气体与用于等离子体处理的气体相混合时，可通过受激的稀有气体物质有效地生成氧基或氮基。通过此方法，能够有效使用由等离子体激发的活性基，并能在小于或等于500℃的温度下通过固相反应来执行氧化、氮化或氧氮化。
在图1A至1D中通过等离子体处理形成的优选的第一绝缘层16的示例如下。在氧气氛下通过等离子体处理在半导体层18的表面上形成3nm至6nm厚的二氧化硅层16a，其后在氮气氛下通过氮化的等离子体处理该二氧化硅层的表面，由此形成经氮等离子体处理的层16b。更具体地，首先，在氧气氛下通过等离子体处理在半导体层18的表面上形成3nm至6nm厚的二氧化硅层16a。在这之后，在氮气氛下继续执行等离子体处理，由此在二氧化硅层的表面或其表面附近提供带有高氮浓度的经氮等离子体处理的层16b。注意，“在其表面附近”指的是距离二氧化硅层的表面约0.25至1.5nm的深度。例如，在形成了二氧化硅层16a之后，在氮气氛下执行等离子体处理，由此获得了其中在距离二氧化硅层16a的表面深度约为1nm的部分内氮的含量为20至50原子百分比的结构。经氮等离子体处理的层16b取决于等离子体处理条件可由氮化硅或含有氧和氮的硅(氧氮化硅)形成。
通过等离子体处理氧化通常作为半导体层18的典型示例的硅层的表面，由此能够形成在界面处不变形的致密氧化物膜。此外，当该氧化物膜通过等离子体处理被氮化并且在表面部分处用氮代替氧以形成氮化物层时，该层能够更为致密。因此，能够形成带有高耐受电压的绝缘层并且该绝缘层能够被形成得更薄。此外，通过使用等离子体处理的氮化，可以获得提高空穴传导并能在非易失性存储元件内容易地执行擦除的优点。
在任何情况下，通过上述等离子体处理的固相氧化处理或固相氮化处理使得即使在使用了耐热温度小于或等于700℃的玻璃基片的情况下也可获得与在950至1050℃下形成的热氧化物膜等效的绝缘层。换言之，可以形成具有高可靠性的隧道绝缘层作为非易失性存储元件的隧道绝缘层。
电荷累积层20可由具有用来捕获膜内电荷的缺陷的绝缘层或者含有导电微粒或诸如硅等半导体微粒的绝缘层形成。例如，作为电荷累积层20，可以使用含有氮元素的绝缘层，诸如氮化硅(SiNx)膜、氮氧化硅(SiNxOy)(x＞y)膜、氧氮化硅(SiOxNy)(x＞y)膜或者其中在这些绝缘膜中含有导电微粒或半导体微粒的膜。
第二绝缘层22使用低压CVD法、等离子体CVD法等由一层或多层氧化硅、氧氮化硅(SiOxNy)(x＞y)、氮化硅(SiNx)、氮氧化硅(SiNxOy)(x＞y)或氧化铝(AlxOy)形成。第二绝缘层22被形成为具有1至20nm，优选地为5至10nm的厚度。例如，作为第二绝缘层22，可以使用包括3nm厚的氮化硅层和5nm厚的氧化硅层的叠层结构。
控制栅电极24优选地由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等的金属或含有这些金属作为其主要成分的合金材料或化合物材料形成。此外，可以使用添加了诸如磷等杂质元素的多晶硅。或者，控制栅电极24可由包括一层或多层金属氮化物层24a和金属层24b的叠层结构形成。作为金属氮化物，可使用氮化钨、氮化钼或氮化钛。当提供金属氮化物层24a时，能够改善金属层24b的粘附性并能防止分离。此外，因为诸如氮化钽等金属氮化物具有高功函，所以能够将第一绝缘层16形成得较厚。
在图1A至1D所示的结构中，被设为岛形的半导体层18具有被设置在与控制栅电极24重叠的区域内的沟道形成区14；被设置为与沟道形成区14邻接的第一杂质区18a和18b，它们是不与控制栅电极重叠的区域；以及被设置在半导体层18的边缘部分中的第二杂质区18c，它包括与控制栅电极24重叠的区域以及与该重叠区域邻接的区域。第一杂质区18a和18b的每一个都可用作非易失性存储元件内的源极区或漏极区。第二杂质区18c被设置为与沟道形成区14和第一杂质区18a和18b邻接。
第一杂质区18a和18b以及第二杂质区18c被设置为具有不同的导电类型。例如，在第一杂质区18a和18b被设置为具有n-型导电性时，第二杂质区18c则被设置为具有p-型导电性。在第一杂质区18a和18b被设置为具有p-型导电性时，第二杂质区18c则被设置为具有n-型导电性。在此处，每一个都用作源极区或漏极区的第一杂质区18a和18b被设置为具有n-型导电性，而第二杂质区18c则被设置为具有p-型导电性。此外，如上所述，在预先对半导体层18的沟道形成区14进行沟道掺杂的情况下，第二杂质区18c可以是与沟道形成区14具有大致相同浓度的p-型杂质区。
无需说，可以将第一杂质区18a和18b设置为具有p-型导电性，而将第二杂质区18c设置为具有n-型导电性。
如上所述，在包括与控制栅电极24重叠的区域以及与该重叠区域邻接的区域的半导体层18的边缘部分内设置导电性类型与第一杂质区18a和18b不同的第二杂质区18c，由此其中第一杂质区18a和18b和杂质区18c彼此邻接的部分就具有由pn结引起的高电阻。结果，由于第一绝缘层16在半导体层18的边缘处的覆盖缺陷、来自制造过程的电荷在半导体层18处的累积等原因所导致的对非易失性存储元件的电特性的影响就能够得到抑制。
在图1A至1D所示的结构中，绝缘层26(也被称为侧壁)被形成为与控制栅电极24的侧表面相接触，并且可以在该绝缘层之下形成第三杂质区18d(参见图2A至2D)。第三杂质区18d被设置在沟道形成区14与第一杂质区18a和18b的每一个之间。此外，第三杂质区18d内所含的杂质元素的浓度要低于第一杂质区18a内所含的杂质元素的浓度，并且第三杂质区可以用作非易失性存储元件的LDD(轻掺杂漏极)区。注意，图2A示出了俯视图，而图2B、2C和2D示出分别沿着图2A中线段A1-B1、A2-B2和A3-B3所取的示意性横截面图。
注意，在图1B所示的横截面图中，示出了其中控制栅电极24的边缘基本上与第一绝缘层16、电荷累积层20和第二绝缘层22的边缘对齐的示例；然而本发明不限于此。如图3A至3D所示，可以利用其中第一绝缘层16、电荷累积层20和第二绝缘层22被设置成覆盖半导体层18的第一杂质区18a和18b的结构。在此情况下，不要求在制造过程中通过蚀刻露出半导体层18，于是就能减小对半导体层18的损坏。
如图3A至3D所示，可以利用其中第二杂质区18c没有被设置在控制栅电极24之下，而是被设置在半导体层18中接近与控制栅电极24重叠区域的边缘部分内的结构。即便以此方式设置第二杂质区18c，其中第一杂质区18a和第二杂质区18c彼此邻接的部分内的电阻仍因为pn结而较高；因此，能够降低由于载流子移动而引起的对半导体层18中与控制栅电极24重叠的边缘的影响。注意，图3A示出了俯视图，而图3B、3C和3D示出了分别沿着图3A中线段A1-B1、A2-B2和A3-B3所取的示意性横截面图。
为了防止电荷累积层20在半导体层18的边缘处与该半导体层18相接触，可以考虑其中电荷累积层20延伸不超过半导体层18的边缘的结构。然而在此情况下，会因为制造过程中的蚀刻之类的原因而导致不均匀地形成电荷累积层20的边缘；于是，非易失性存储元件的特性就可能受到影响。因此，还可以利用其中在半导体层18中选择性地设置杂质区18c以便与电荷累积层20的成对边缘的每一边(在此，电荷累积层20的边缘基本上与沟道形成区内载流子的流动方向(连接源极区和漏极区的方向)垂直)及其邻接区域重叠的结构(参见图4A至图4D)。注意，图4A示出了俯视图，而图4B、4C和4D示出了分别沿着图4A中线段A1-B1、A2-B2和A3-B3所取的示意性横截面图。
在图4A至图4D所示的结构中，虽然在图4B的沿线段A1-B1所取的横截图中示出了其中电荷累积层20的宽度要大于控制栅电极24的宽度的示例，但是也可以如图5A至图5D所示地设置该电荷累积层20以使其宽度小于控制栅电极24的宽度。注意，图5A示出了俯视图，而图5B、5C和5D示出了分别沿着图5A中线段A1-B1、A2-B2和A3-B3所取的示意性横截面图。
接下来将参考附图解释非易失性存储元件的操作。
电子通过利用热载流子的方法或利用F-N型隧道电流的方法被注入到电荷累积层20。在利用热载流子的方法中，正极性的电压被施加给控制栅电极24，并高电压被施加给漏极，由此生成热载流子。因此能够将热载流子注入到电荷累积层20。在利用F-N型隧道电流的方法中，正极性的电压被施加给控制栅电极24，并且电子通过F-N型隧道电流从半导体层18的沟道形成区14注入到电荷累积层20。
图6A示出了当电子通过F-N型隧道电流被注入到电荷累积层20时所施加的电压。正极性的高电压(10V至20V)被施加给控制栅电极24，而0V则被施加给各自用作源极区或漏极区的杂质区18a和18b。半导体层18的沟道形成区14内的电子通过高电场被注入到第一绝缘层16，并且F-N型隧道电流流动，由此电子被注入到电荷累积层20并被其中形成的缺陷捕获。
当电子被保持在电荷累积层20中时，非易失性存储元件的阈值电压朝正极性方向移动。此状态可以被认为是已写入数据“0”的状态。
该数据“0”能够被用于检测晶体管型非易失性存储元件在施加了用于导通其中电荷累积层20不保持电荷的非易失性存储元件的栅极电压时未被导通的传感电路所检测。或者，如图6B所示，数据“0”还能够通过当在杂质区18a(源极区)和杂质区18b(漏极区)之间施加偏压并将0V施加给控制栅电极24时非易失性存储元件是否导电来判断。
图7A示出了其中电荷从电荷累积层20中放出而数据从非易失性存储元件中擦除的状态。在此情况下，擦除可由将负偏压施加给控制栅电极24并由此在半导体层18的沟道形成区14与电荷累积层20之间产生F-N型隧道电流的方法来执行。或者，如图7B所示，负极性偏压被施加给控制栅电极24，而正极性的高电压被施加给杂质区18a，由此产生F-N型隧道电流并且电子被提取到杂质区18a的那一侧。
可以使用这一非易失性存储元件来获得各种形式的非易失性半导体存储器件。图8示出了非易失性存储单元阵列的一个等效电路的示例。用于存储1位信息的存储单元MS01包括选择晶体管S01和非易失性存储元件M01。选择晶体管S01被串联地插入到位线BL0和非易失性存储元件M01之间，并且其栅极被连接至字线WL1。非易失性存储元件M01的栅极连接至字线WL11。数据通过如下方法写入非易失性存储元件M01：将H电平电压施加给字线WL1和位线BL0并将L电平电压施加给BL1，同时将高电压施加给字线WL11，由此电荷就如上所述在电荷累积层中累积。为了擦除数据，将H电平电压施加给字线WL1和位线BL0，并且可以将负极性的高电压施加给字线WL11。
在该存储单元MS01中，选择晶体管S01和非易失性存储元件M01分别由半导体层30和半导体层32形成，这些半导体层各自都被分隔成岛形并在绝缘表面上形成，由此能够在不特别设置元件分隔区的情况下防止与其他选择晶体管和非易失性存储元件干扰。此外，该存储单元MS01中的选择晶体管S01和非易失性存储元件M01都是n-型；因此，当选择晶体管S01和非易失性存储元件M01都是由一个岛形半导体层形成的时候，可以省略将这两个元件彼此连接的配线。
图9示出了其中非易失性存储元件直接连接至位线的一种NOR型等效电路。在此存储单元阵列中，字线WL和位线BL被设置为彼此交叉，而非易失性存储元件则被放置在每个交叉部分处。在NOR型中，每个非易失性存储元件的漏极都连接至位线BL。非易失性存储元件的源极则连接至源线SL。
同样在此情况下，在该存储单元MS01中，非易失性存储元件M01由被分隔成岛形并在绝缘表面上形成的半导体层32形成，由此就能够在不特别设置元件分隔区的情况下防止与其他非易失性存储元件干扰。此外，当将多个非易失性存储元件(例如，图9所示的M01至M23)看作一个块并且这些非易失性存储元件都由一个岛形半导体层形成时，可以同时执行一个块的擦除操作。
如下将描述例如NOR型的操作。为了写入数据，将0V施加给源线SL，将高电压提供给被选定用于写入数据的字线WL，并将对应于数据“0”和数据“1”的电位提供给位线BL。例如，将用于数据“0”和数据“1”的H电平和L电平的电位分别提供给位线BL。在已提供了H电平电位的非易失性存储元件中，为了写入数据“0”，可以在接近漏极处产生热电子并将这些热电子注入电荷累积层。在写入数据“1”的情况下，则不执行这一电子注入。
在已向其提供数据“0”的存储单元中，可以通过漏极和源极之间的高横向电场在漏极附近产生热电子，并将这些热电子注入电荷累积层。其中通过将电子注入电荷累积层使得阈值电压为高的状态是“0”。而在已提供数据“1”的情况下，不产生热电子，并且保持其中电子未被注入电荷累积层且阈值电压为低的状态，即擦除状态。
当数据被擦除时，将约10V的正极性电压施加给源线SL并使得位线BL处于浮动状态。随后，将负极性高电压施加给字线(将负极性高电压施加给控制栅)，以便从电荷累积层中提取电子。这样就能获得数据“1”的擦除状态。
数据按以下方式读取：将0V施加给源线SL并将约0.8V施加给位线BL；将被设置为数据“0”和数据“1”的阈值电压的中间值的读取电压提供给选中的字线WL；且连接至位线BL的读出放大器判断非易失性存储元件内是否有电流流过。
图10示出了NAND型存储单元阵列的一个等效电路。其中有多个非易失性存储元件串联连接的NAND单元NS1连接至位线BL。块BLK包括多个NAND单元。图10所示的块BLK1具有32条字线(字线WL0至WL31)。对于排列在块BLK1内同一行内的非易失性存储元件而言，通常有对应于该行的字线与其相连。
在此情况下，因为选择晶体管S1和S2与非易失性存储元件M0至M31串联连接，所以它们可由半导体层34形成为一组。因此，可以省略用于连接非易失性存储元件的配线，并由此实现集成。此外，能够容易地分隔邻接的NAND单元。另外，可以分开形成选择晶体管S1和S2的半导体层36以及NAND单元的半导体层38。当执行在从非易失性存储元件M0至M31的电荷累积层中提取电荷的擦除操作时，能够同时执行一个NAND单元的擦除操作。或者，共同连接至一根字线(例如，M30行)的非易失性存储元件可由一层半导体层40形成。
写入操作在使得NAND单元NS1处于擦除状态，即使得NAND单元NS1的每个非易失性存储元件的阈值电压都处于负极性电压的状态中之后被执行。这一写入在源线SL那一侧从存储元件M0开始顺序执行。以下将解释对存储元件M0的写入的示例。
如图11A所示，在写入“0”的情况下，例如将Vcc(电源电压)施加给选择栅极线SG2以导通选择晶体管S2并将0V(接地电压)施加给位线BL0。将0V施加给选择栅极线SG1以截止选择晶体管S1。接着，将高电压Vpgm(约20V)施加给存储单元M0的字线WL0，并将中间电压Vpass(约10V)施加给其他字线。因为位线BL的电压是0V，所以选中的存储单元M0的沟道形成区的电位变为0V。字线WL0和沟道形成区之间的电位差很大；于是如上所述地通过F-N隧道电流将电子注入到存储单元M0的电荷累积层。因此，存储单元M0处于阈值电压为正极性的状态(已写入“0”的状态)。
另一方面，在写入“1”的情况下，则如图11B所示，将Vcc(电源电压)施加给位线BL。因为选择栅极线SG2的电压是Vcc，所以在Vcc-Vth(Vth是选择晶体管S2的阈值电压)的情况下，选择晶体管S2截止。因此，存储单元M0的沟道形成区处于浮动状态。接着，在将高电压Vpgm(20V)施加给字线WL0并将中间电压Vpass(10V)施加给其他字线时，沟道形成区的电压由于每条字线和沟道形成区的电容耦合而从Vcc-Vth开始上升，且变为例如约8V。因为沟道形成区的电压升高，所以字线WL0和沟道形成区之间的电位差较小，这与写入“0”的情况不同。于是不会出现通过F-N隧道电流将电子注入存储单元M0的电荷累积层的情况。因此，存储单元M0被保持在阈值电压为负极性的状态(已写入“1”的状态)。
在执行擦除操作的情况下，如图12A所示，将负极性的高电压(Vers)施加给选中块内的所有字线。位线BL和源线SL处于浮动状态。因此，在该块的所有存储单元内，电荷累积层内的电荷通过隧道电流被放至半导体层。结果，这些存储单元的阈值电压朝负极性方向移动。
在如图12B所示的读取操作中，将电压Vr(诸如0V)施加给被选中用于读取的存储单元M0的字线WL0，并且比电源电压略高的用于读取的中间电压Vread被施加给未被选中用于读取的字线WL1至WL31以及选择栅极线SG1和SG2。即，如图13所示，除了选中存储元件之外的其他存储元件都作为传送晶体管来工作。传送晶体管检测是否有电流流过被选中用于读取的存储单元M0。换言之，在被存储在存储单元M0内的数据是“0”的情况下，存储单元M0截止；因此，位线BL不放电。另一方面，在被存储在存储单元M0内的数据是“1”的情况下，存储单元M0导通；因此，位线BL放电。
图14示出了非易失性半导体存储器件的电路框图的示例。该非易失性半导体存储器件包括在同一基片上形成的存储单元阵列52和外围电路54。存储单元阵列52具有如图8、9和10所示的结构。如下将解释外围电路54的结构。
在存储单元阵列52周围设置用于选择字线的行解码器62以及用于选择位线的列解码器64。地址通过地址缓冲器56被送至控制电路58，并且内部行地址信号和内部列地址信号被分别传送给行解码器62和列解码器64。
通过升高电源电压电位获得的电位用于数据的写入和擦除。于是，提供了由控制电路58根据工作模式来控制的升压电路60。升压电路60的输出通过行解码器62和列解码器64被提供给字线WL或位线BL。从列解码器64中输出的数据被输入读出放大器66。由读出放大器66读取的数据被保持在数据缓冲器68内。被保持在数据缓冲器内的数据在控制电路58的控制下被随机存取，并通过数据输入/输出缓冲器70输出。写入数据一旦通过数据输入/输出缓冲器70就被保持在数据缓冲器68内并且在控制电路58的控制下被传送至列解码器64。
如上所述，在非易失性半导体存储器件中，需要在存储单元阵列52内使用与电源电压电位不同的电位。因此，期望至少电绝缘并隔离存储单元阵列52和外围电路54。在此情况下，正如在其后的实施例中所解释的那样，当使用在绝缘表面上形成的半导体层来形成非易失性存储元件和外围电路的晶体管时，能够容易地执行绝缘和隔离。此外，当在半导体层的边缘部分内设置导电类型与源极区或漏极区的导电类型不同的杂质区以便与沟道形成区邻接时，能够防止由于绝缘膜在半导体层边缘处的覆盖缺陷所导致的问题。因此能够获得无故障且低功耗的非易失性半导体存储器件。
其后，将在各实施例中详细解释本发明的非易失性半导体存储器件。在如下将解释的本发明的结构中，使用相同的标号来指示不同附图中相同的组件，并将省略对其的重复解释。
〔实施例1〕
在此实施例中，将参考附图解释非易失性半导体存储器件的一个示例。注意，在此实施例中，将示出这样一种情况，其中在该非易失性半导体存储器件中同时形成包括在存储器部分中的非易失性存储元件和包括在用于执行对存储器部分的控制等的逻辑部分中的晶体管，该逻辑部分与存储器部分被设置在同一基片上。
首先，在图8中示出了在非易失性半导体存储器件内的存储器部分的视图。
在此实施例所述的存储器部分中，提供了各自具有控制晶体管S和非易失性存储元件M的多个存储单元。在图8中，一个存储单元由控制晶体管S01和非易失性存储元件M01构成。以类似的方式，一个存储单元由控制晶体管S02和非易失性存储元件M02构成；一个存储单元由控制晶体管S03和非易失性存储元件M03构成；一个存储单元由控制晶体管S11和非易失性存储元件M11构成；一个存储单元由控制晶体管S12和非易失性存储元件M12构成；且一个存储单元由控制晶体管S13和非易失性存储元件M13构成。
控制晶体管S01的栅电极连接至字线WL1，源极和漏极之一连接至位线BL0，而另一个则连接至非易失性存储元件M01的源极或漏极。非易失性存储元件M01的栅电极连接至字线WL11，源极和漏极之一连接至控制晶体管S01的源极或漏极，而另一个则连接至源线SL。
因为设置在存储器部分中的控制晶体管与设置在逻辑部分中的晶体管相比具有更高的驱动电压，所以优选地使存储器部分内的晶体管和逻辑部分内的晶体管的栅绝缘层等被形成为具有不同的厚度。例如，在要求驱动电压较低并要求减小阈值电压变化的情况下，优选地提供带有薄栅绝缘层的薄膜晶体管，而在要求驱动电压较高并要求栅绝缘层的耐受电压的情况下，优选地提供带有厚栅绝缘层的薄膜晶体管。
因此，在此实施例中，将参考附图如下解释在要求驱动电压较低并要求减小阈值电压变化的逻辑部分的晶体管内形成薄栅绝缘层的情况，以及在要求驱动电压较高并要求栅绝缘层的耐受电压的存储器部分的晶体管内形成厚栅绝缘层的情况。注意，图16、17和18各自示出了俯视图，而图19A至19C、图20A至20C、图21A至21C以及图22A和22B各自示出了分别沿着图16、17和18中线段A-B、C-D、E-F和G-H所取的示意性横截面图。此外，沿着线段A-B和C-D所取的部分示出了设置在逻辑部分内的薄膜晶体管，沿着线段E-F所取的部分示出了被设置在存储器部分内的非易失性存储元件，而沿着线段G-H所取的部分则示出了设置在存储器部分内的薄膜晶体管。在此实施例中，将解释其中设置在沿线段A-B所取的部分内的薄膜晶体管是p-沟道的情况，其中设置在沿线段C-D和G-H所取的部分内的薄膜晶体管是n-沟道的情况，以及其中设置在沿线段G-H所取的部分内的非易失性存储元件的电荷累积是由电子执行的情况；然而，本发明的非易失性半导体存储器件不限于此。
首先，在基片100上形成岛形半导体层104、106、108和110，且绝缘层102插入在该基片和岛形半导体层之间，并且形成第一绝缘层112以覆盖岛形半导体层104、106、108和110(参见图19A)。
岛形半导体层104、106、108和110可通过以下方法提供：使用含有硅(Si)作为其主要成分的材料等通过溅射法、LPCVD法、等离子体CVD法等在预先在基片100上形成的绝缘层102上形成非晶半导体层，并且使该非晶半导体层结晶，并在随后对其进行选择性蚀刻。此外，非晶半导体层的结晶还可以通过激光结晶法、使用RTA或退火炉的热结晶法、使用促进结晶的金属元素的结晶法或者其中组合了这些方法的方法等来执行。
在用激光辐照执行半导体层的结晶或重结晶的情况下，可以使用LD抽吸的连续波(CW)激光器(例如，带二次谐波(波长为532nm)的YVO4)作为激光源。虽然并未将波长具体限制为二次谐波，但是二次谐波在能效方面要优于更高次的谐波。当半导体层用CW激光器照射时，可以为该半导体层连续提供能量。因此，一旦使得半导体层进入熔融状态，就保持该熔融状态。此外，通过使用CW激光器扫描半导体层，能够移动该半导体层的固-液分界面，并且能够沿着该移动方向形成在一个方向上较长的晶粒。使用固态激光器的原因是为了比使用气体激光器等的情况下获得更加稳定的输出，由此期望更为稳定的处理。注意，激光源并不限于CW激光器，并且也可以使用重复速率为10MHz或更高的脉冲激光器。当使用带有高重复速率的脉冲激光器时，在激光器的脉冲间隔短于从半导体层熔融的点到半导体层变得凝固的点的时间间隔的条件下，该半导体层可持续保持在熔融状态。于是，通过固-液分界面的移动能够形成带有在一个方向上较长的晶粒的半导体层。也可以利用重复速率在10MHz或更高的其他类型的CW激光器或脉冲激光器。例如，可以使用气体激光器，诸如Ar激光器、Kr激光器和CO2激光器，或者可以固态激光器，诸如YAG激光器、YLF激光器、YAlO3激光器、GdVO4激光器、KGW激光器、KYW激光器、翠绿宝石激光器、Ti:蓝宝石激光器、Y2O3激光器和YVO4激光器。此外，还可以使用陶瓷激光器，诸如YAG激光器、Y2O3激光器、GdVO4激光器和YVO4激光器。作为金属蒸气激光器，可以给出氦-镉激光器等作为示例。优选地从带有TEM00(单横模)的激光振荡器中发光，这能够增加在待照射表面上获得的线性射束点的能量均匀性。此外，可以使用脉冲准分子激光器。
基片100可以从玻璃基片、石英基片、金属基片(诸如不锈钢基片)、陶瓷基片和诸如Si基片等半导体基片中选择。此外，基片100可以是由聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚砜(PES)制成的塑料基片或由丙烯酸等制成的基片。
绝缘层102通过CVD法或溅射法等使用诸如氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)或氮氧化硅(SiNxOy)(x＞y)之类的绝缘材料形成。例如，在绝缘层102可被形成为具有双层结构的情况下，可形成氮氧化硅膜作为第一绝缘层，并形成氧氮化硅膜作为第二绝缘层。或者，可形成氮化硅膜作为第一绝缘层，并可形成氧化硅膜作为第二绝缘层。以此方式，当形成用作阻挡层的绝缘层102时，能够防止要在其上形成的元件受到来自基片100的碱金属(诸如Na)或碱土金属的不利影响。注意，在基片100由石英制成的情况下，可以省略绝缘层102。
第一绝缘层112通过CVD法或溅射法等由使用诸如氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)或氮氧化硅(SiNxOy)(x＞y)之类的绝缘材料的单层或叠层形成。例如，在第一绝缘层112被形成为具有单层结构的情况下，可以通过CVD法形成厚度为5至50nm的氧氮化硅膜或氮氧化硅膜。此外，在第一绝缘层112被形成为具有三层结构的情况下，形成氮氧化硅膜作成为第一绝缘层、形成氮化硅膜作为第二绝缘层、并形成氧氮化硅膜作为第三绝缘层。
注意，在半导体层110上形成的第一绝缘层112用作将在随后完成的薄膜晶体管内的栅绝缘层。
接着，选择性地去除在半导体层104、106和108上形成的第一绝缘层112以露出半导体层104、106和108的每一个的表面。此处，设置在存储器部分中的半导体层110由抗蚀剂114选择性地覆盖，而在半导体层104、106和108上形成的第一绝缘层112则通过蚀刻被选择性地去除(参见图19B)。
随后，分别在半导体层104、106和108上形成第二绝缘层116、118和120，并在其后将杂质元素选择性地引入到半导体层108中以形成杂质区166(参见图19C和图16)。作为杂质元素，可以使用提供n-型或p-型的杂质元素。作为提供n型的杂志元素，可以使用磷(P)、砷(As)等。作为提供p-型的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。此处，将硼(B)选择性地引入到半导体层108中作为杂质元素。此外，可以在形成第二绝缘层116、118和120之前将杂质元素选择性地引入到半导体层108中以形成杂质区166。
可以通过对半导体层104、106和108进行等离子体处理的方法来形成第二绝缘层116、118和120。例如，通过高密度等离子体处理对半导体层104、106和108执行氧化处理、氮化处理或氧氮化处理，由此在半导体层104、106和108上形成了各自变为氧化物膜、氮化物膜或氧氮化物膜的第二绝缘层116、118和120。注意，第二绝缘层116、118和120可以通过CVD法或溅射法形成。或者，可以通过对通过CVD法或溅射法形成的膜进行高密度等离子体处理的方法来形成第二绝缘层116、118和120。
例如，在通过高密度等离子体处理对含有Si作为其主要成分并用作半导体层104、106和108的半导体层进行氧化处理或氮化处理的情况下，形成氧化硅(SiOx)膜或氮化硅(SiNx)膜作为第二绝缘层116、118和120。或者，在通过高密度等离子体处理对半导体层104、106和108进行氧化处理之后，可以通过另一次高密度等离子体处理来进行氮化处理。在此情况下，形成与半导体层104、106和108相接触的氧化硅膜，并在该氧化硅膜表面或其表面附近设置带有高氮浓度的经氮等离子体处理的层。通过等离子体处理的氮化具有提高空穴传导率并能在非易失性存储元件中容易地执行擦除的优点。
注意，在此实施例中，第二绝缘层116、118和120的每一层被形成为具有1至10nm，优选地为1至5nm的厚度。例如，通过高密度等离子体处理对半导体层104、106和108进行氧化处理并在半导体层104、106和108的每一层的表面上形成约3nm厚的氧化硅膜，并在其后通过高密度等离子体处理进行氮化处理以在该氧化硅膜表面或其表面附近形成经氮等离子体处理的层。
在通过高密度等离子体处理对待处理对象进行氧化处理的情况下，可以引入氧气(O2)、氢气(H2)和氩气(Ar)的混合气体。作为在此使用的混合气体，可以引入0.1至100sccm的氧气、0.1至100sccm的氢气和100至5000sccm的氩气。此外，优选地引入氧∶氮∶氩之比为1∶1∶100的混合气体。例如，可以引入5sccm的氧气、5sccm的氢气和500sccm的氩气。
在通过高密度等离子体处理进行氮化处理的情况下，可以引入氮气(N2)和氩气(Ar)的混合气体。作为在此使用的混合气体，可以引入20至2000sccm的氮气以及100至10000sccm的氩气。例如，可以引入200sccm的氮气和1000sccm的氩气。
此外，可以在含有带大于或等于1×1011cm-3的电子密度以及小于或等于1.5eV的等离子体电子温度的上述气体的气氛中进行高密度等离子体处理。更具体地，用大于或等于1×1011cm-3且小于或等于1×1013cm-3的电子密度，以及大于或等于0.5eV且小于或等于1.5eV的电子温度来执行该高密度等离子体处理。因为等离子体电子密度较高并且在形成于基片100上的待处理对象(在这里是半导体层104、106和108)附近的电子温度较低，所以能够防止由于等离子体引起的对待处理对象的损坏。此外，因为等离子体电子密度高达1×1011cm-3或以上，所以通过使用等离子体处理来氧化或氮化待处理对象的方法而形成的氧化物膜或氮化物膜很致密并且其膜厚的均匀性等要优于通过CVD法、溅射法等形成的膜。此外，因为等离子体电子温度低至1.5eV或以下，所以能够以比常规的等离子体处理或热氧化法更低的温度来进行氧化处理或氮化处理。例如，甚至可以在比玻璃基片的变形点低100℃或以上的温度下通过等离子体处理来充分地进行氧化处理或氮化处理。作为形成等离子体的频率，可以使用诸如微波等高频(例如，2.45GHz)。
而且，在此时，优选地通过高密度等离子体处理连续进行氧化处理和氮化处理而不暴露在空气中哪怕一次。连续的高密度等离子体处理使得有可能实现对污染的防止或对生产效率的改进。此时，存在氧化或氮化在半导体层110上形成的第一绝缘层120的表面并且形成氧氮化硅膜的情况。
在此处，图42示出了绝缘层中所含的氧原子和氮原子浓度，该绝缘层是在通过在氧气氛下对含有Si作为其主要成分的半导体层进行高密度等离子体处理的方法而形成氧化硅膜之后在氮气氛下通过高密度等离子体处理获得的。图42示出了一种情况的结果，在该情况中在3800W和133.33Pa的条件下在氧气氛(氧气(O2)∶氢气(H2)∶氩气(Ar)＝5sccm∶5sccm∶500sccm)中通过高密度等离子体处理在Si基片上形成5nm的氧化硅膜，并在其后在1200W和12Pa的条件下在氮气氛(氮气(N2)∶氩气(Ar)＝200sccm∶1000sccm)中对该氧化硅膜进行高密度等离子体处理。此外，图42还示出了在绝缘层深度方向上由X射线光电子能谱学(XPS)(ESCA：化学分析电子光谱学)测量氧原子测定和氮原子测定并将其相互比较的结果。
在图42中，垂直轴指示氧化硅内所含的氧原子或氮原子的浓度，而水平轴则指示距离氧化硅表面的深度。根据图42，带有高氮浓度的氮化物处理层在氧化硅表面附近形成。在距离氧化硅表面0.6至0.7纳米深处所含的氮原子浓度为40至45原子％。此外，可以发现氮原子含量在距离氧化硅表面的深度大于或等于3nm的部分内降低。
如上所述，在此实施例中，当在氧气氛和氮气氛中以此次序对半导体层104、106和108进行高密度等离子体处理时，能够利用这样一种结构，其中在距离厚约为3nm的氧化硅层的表面约0.5nm深的部分中所含的氮浓度为20至50原子％。此外，在经氮等离子体处理的层内含有含氧和氮的硅(氧氮化硅)。
在含稀有气体的气氛中进行高密度等离子体处理的情况下，存在第一绝缘层112以及第二绝缘层116、118和120含有用于等离子体处理的稀有气体(含有He、Ne、Ar、kr和Xe中的至少一种)的情况。在使用Ar的情况下，第一绝缘层112以及第二绝缘层116、118和120中可能含有Ar。
在此实施例中，在设置于存储器部分内的半导体层108上形成的第二绝缘层120用作将在随后完成的非易失性存储元件中的隧道氧化物膜。因此，当第二绝缘层120较薄时，隧道电流容易流动并且可能实现作为存储器的高速操作。此外，当第二绝缘层120较薄时，电荷就能够以较低的电压在将于随后形成的电荷累积层中累积；于是就能够降低非易失性半导体存储期间的功耗。因此，优选地将第二绝缘层116、118和120形成为较薄(例如，小于或等于10nm)。
一般而言，给出热氧化法作为用于在半导体层上形成薄绝缘层的方法；然而，在使用诸如基片100等熔点不够高的基片(诸如玻璃基片)的情况下，很难通过热氧化法形成第二绝缘层116、118和120。通过CVD法或溅射法形成的绝缘层在其膜内包括缺陷；因此，膜的质量不足并且存在诸如出现针孔等缺陷的问题。此外，在通过CVD法或溅射法形成绝缘层的情况下，对半导体层边缘的覆盖不充分，并且随后在绝缘层上形成的导电层等和半导体层之间可能会短路。因此，如该实施例所示，当通过高密度等离子体处理形成第二绝缘层116、118和120时，能够形成比通过CVD法、溅射法等形成的绝缘层更为致密的绝缘层，并且半导体层104、106和108的边缘能够分别由第二绝缘层116、118和120充分覆盖。因此就能够改善半导体存储元件的可靠性。注意，在通过CVD法或溅射法形成第二绝缘层116、118和120的情况下，优选地在形成绝缘层以及对绝缘层表面进行氧化处理、氮化处理或氧氮化处理之后进行高密度等离子体处理。
接着，形成电荷累积层122以覆盖第一绝缘层112以及第二绝缘层116、118和120(参见图20A)。电荷累积层122可由具有捕获其膜内的电荷的缺陷的绝缘层或者由含有导电微粒或诸如硅等半导体微粒的绝缘层形成。例如，电荷累积层122由含有氮元素的绝缘层，诸如氮化硅(SiNx)膜、氮氧化硅(SiNxOy)(x＞y)膜或氧氮化硅(SiOxNy)(x＞y)膜、或者其中有导电微粒或半导体微粒包含在这些绝缘层内的膜形成。在此处，通过等离子体CVD法形成厚度为1至20nm，优选地为1至10nm的氮化硅膜。注意，设置于存储器部分内的电荷累积层122用作将在随后完成的非易失性存储元件内用于捕获电荷的膜。
接着，选择性地去除在各半导体层104和106上形成的第二绝缘层116和118与电荷累积层122，以及在半导体层110上形成的电荷累积层122，以保留在半导体层108上形成的第二绝缘层120以及电荷累积层122。在此处，设置于存储器部分内的半导体层108由抗蚀剂124选择性地覆盖，而未被抗蚀剂124覆盖的第二绝缘层116和118以及电荷累积层122则通过蚀刻被选择性地去除(参见图20B)。注意，图20B示出了在其中电荷累积层122被蚀刻以选择性去除，并且在保留部分电荷累积层122的同时形成电荷累积层126的示例。
接着，形成第三绝缘层128以覆盖半导体层104和106、在半导体层108上形成的电荷累积层126以及在半导体层110上形成的第一绝缘层120(参见图20C)。
第三绝缘层128通过CVD法或溅射法等由使用诸如氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)或氮氧化硅(SiNxOy)(x＞y)之类的绝缘材料的单层或叠层构成。例如，在形成单层的第三绝缘层128的情况下，可以通过CVD法形成厚度为5至50nm的氧氮化硅膜或氮氧化硅膜。此外，在形成三层结构的第三绝缘层128的情况下，可形成氮氧化硅膜作为第一绝缘层、形成氮化硅膜作为第二绝缘层、并形成氧氮化硅膜作为第三绝缘层。
注意，在半导体层108上形成的第三绝缘层128用作将在随后完成的非易失性存储元件内的控制绝缘层，而在半导体层104和106中的每一层上形成的第三绝缘层128则用作将在随后完成的晶体管中的栅绝缘层。
接着，形成导电层以覆盖在半导体层104、106、108和110中的每一层上形成的第三绝缘层128(参见图21A)。在这里，示出了其中导电层130和和导电层132顺序层叠作为导电层的示例。不用说该导电层可以具有单层结构或者包括三层或更多层的叠层结构。
导电层130和132可以由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选出的金属或含有这些金属作为其主要成分的合金材料或化合物材料形成。此外，导电层130和132可以由其中这些元素被氮化的金属氮化物膜形成。此外，导电层130和132可以由以掺杂了诸如磷等杂质元素的多晶硅为代表的半导体材料形成。
在这里，导电层130由氮化钽形成，而导电层132则由钨在导电层130上形成以具有叠层结构。此外，导电层130可由氮化钨、氮化钼或氮化钛的单层或叠层膜形成，而导电层132则可由钽、钼或钛的单层或叠层形成。
接着，选择性地蚀刻层叠设置的导电层130和132以去除它们，以便使导电层130和132被保留在半导体层104、106、108和110中的每一层的一部分上，并且形成用作栅电极的导电层134、136、138和140(参见图21B)。注意，在设置于存储器部分内的半导体层108上形成的导电层138用作将在随后完成的非易失性存储元件的控制栅。此外，导电层134、136和140各自用作将在随后完成的晶体管中的栅电极。
随后，选择性地形成抗蚀剂142以覆盖半导体层104。使用抗蚀剂142和导电层136、138和140作为掩模将杂质元素引入到半导体层106、108和110中的每一层中，由此形成杂质区(参见图21C)。注意，设置抗蚀剂142以便同时覆盖设置于半导体层108内的杂质区166。作为杂质元素，可以使用提供n-型的杂质元素或提供p-型的杂质元素。作为提供n-型的杂质元素，可以使用磷(P)或砷(As)等。作为提供p-型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。在此处，使用磷作为杂质元素。
在图21C中，通过引入杂质元素在半导体层106中形成用于形成源极区或漏极区的杂质区146以及沟道形成区144。在半导体层108中，形成用于形成源极区或漏极区的杂质区150以及沟道形成区148。在半导体层110中，形成用于形成源极区或漏极区的杂质区154以及沟道形成区152。注意，虽然在此处示出了杂质区154是n-型的示例，但是在杂质区154是p-型的情况下，使杂质区166为n-型。
接着，选择性地形成抗蚀剂156以覆盖半导体层106、108和110。使用抗蚀剂156和导电层134作为掩模将杂质元素引入到半导体层104中，由此形成杂质区(参见图22A和图17)。作为杂质元素，可以使用提供n-型的杂质元素或提供p-型的杂质元素。作为提供n-型的杂质元素，可以使用磷(P)或砷(As)等。作为提供p-型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。在此处，可以引入具有与被引入到图21C中的半导体层106、108和110中的杂质元素的导电类型不同的导电类型的杂质元素(例如，硼(B))。因此，在半导体层104中形成用于形成源极区或漏极区的杂质区160以及沟道形成区158。
然后，形成绝缘层162以覆盖第三绝缘层128以及导电层134、136、138和140，并且在绝缘层162上形成与分别在半导体层104、106、108和110内形成的杂质区160、146、150和154电连接的导电层164(参见图22B和图18)。
绝缘层162可以通过CVD法或溅射法等由含氧或氮的绝缘层的单层或叠层构成，这些绝缘层诸如氧化硅(SiOx)膜；氮化硅(SiNx)膜；氧氮化硅(SiOxNy)(x＞y)膜或氮氧化硅(SiNxOy)(x＞y)膜；含有诸如DLC(类钻碳)等碳的膜；有机材料，诸如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯、丙烯酸；或者硅氧烷材料，诸如硅氧烷树脂。此外，硅氧烷材料对应于包括Si-O-Si键的材料。硅氧烷具有由硅(Si)和氧(O)键形成的骨架结构。作为取代基，可以使用至少含氢的有机基团(例如，烷基或芳烃)。作为取代基，还可以使用氟基。或者，可以使用至少含有氢和氟基的有机基团。
导电层164可以通过CVD法、溅射法等由从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、铌(Nb)碳(C)或硅(Si)中选出的元素或含有这些元素作为其主要成分的合金材料或化合物材料的单层或叠层构成。例如，含有铝作为其主要成分的合金材料对应于含有铝(作为其主要成分)和镍的材料，或者含有铝(作为其主要成分)、镍以及碳和硅中的一种或两种的合金材料。例如，导电层174由包括阻挡膜、铝硅(Al-Si)膜和阻挡膜的叠层构成，或由包括阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和阻挡膜的叠层构成。此外，阻挡层对应于由钛、钛氮化物、钼或钼氮化物形成的薄膜。因为铝或铝硅具有较低的阻值并且较为便宜，所以铝或铝硅最适于用作形成导电层174的材料。当设置阻挡层作为上层和底层时，能够防止生成铝或铝硅的小丘(hillock)。此外，当阻挡层由具有高还原性的钛形成时，即使在结晶半导体层上形成固有氧化物薄膜，该阻挡层也能还原该固有氧化物薄膜，因此能够获得与结晶半导体层的良好接触，
注意，在此实施例中，描述了同时形成用作设置于存储器部分内的非易失性存储元件的控制绝缘层的绝缘层以及逻辑部分内形成的薄膜晶体管的栅绝缘层(图20C)的示例；然而，本发明不限于此。例如，可以利用如图23A至23C所示的构成。随后将具体解释该构成。
首先，在与图20A所示类似的形成步骤之后，在电荷累积层122上形成第三绝缘层128(参见图23A)。接着，选择性地形成抗蚀剂124以覆盖半导体层108，并于其后选择性地去除在半导体层104、106和110上形成的电荷累积层122和第三绝缘层128(参见图23B)。其后，在半导体层104的暴露表面上形成用作栅绝缘层的绝缘层168，并在在半导体层106的暴露表面上形成用作栅绝缘层的绝缘层170(参见图23C)。可以通过如在形成第二绝缘层116、118和120中所解释的高密度等离子体处理来提供绝缘层168和170。或者，可通过CVD法或溅射法来形成绝缘层168和170。
如图23A至23C所示，可以用不同的厚度或使用不同的材料来形成在逻辑部分内形成的薄膜晶体管的栅绝缘层以及在存储器部分内形成的非易失性存储元件的控制绝缘层。
在此实施例中示出的步骤中，可以设置绝缘层172(也被称为侧壁)以便与导电层134、136、138和140中的每一层的侧表面相接触(参见图24A和24B)。通过使用绝缘层172作为掩模将杂志元素引入到半导体层104、106、108和110中，能够分别在半导体层104、106、108和110中形成用作LDD的低浓度杂质区180、174、176和178。
此外，可以形成绝缘层172以便与半导体层104直接接触(参见图24A)，或者可以利用其中可以在绝缘层172下形成另一绝缘层或电荷累积层的结构(参见图24B)。
在此实施例中，示出了其中累积层126形成于设置在存储器部分内的半导体层的整个表面上的结构；然而，本发明不限于此。例如，可以使用其中电荷累积层126被选择性地设置在半导体层108和导电层138彼此相交的部分内的结构(参见图25)。此外，在非易失性存储元件中，在半导体层108的沟道长度由L指示而其沟道宽度由W指示的情况下，可以将电荷累积层126设置成比沟道长度L和沟道宽度W之一要大(参见图25)、可以将电荷累积层126设置成比沟道长度L和沟道宽度W之一要大、或者可以将电荷累积层126设置成比沟道长度L和沟道宽度W要小(一种在半导体层108上长久设置电荷累积层126的状态)。
在此实施例中，虽然是杂质区166被设置在非易失性存储元件中所包含的半导体层的边缘处的情况，但是可以利用其中杂质区166被设置在设置于存储器部分内的控制晶体管所包含的半导体层110的边缘处，以及设置于逻辑部分内的晶体管所包含的半导体层104和106的边缘部分的结构(参见图26)。在图26中，因为包括半导体层106的晶体管和包括半导体层110的晶体管是n沟道的，所以在半导体层106与导电层136重叠的边缘处以及半导体层110与导电层140重叠的边缘处形成p-型杂质区166。此外，因为包括半导体层104的晶体管是p沟道的，所以在半导体层104与导电层134重叠的边缘处形成n-型杂质区166。
此外，在图25中，虽然示出了设置电荷累积层126以使其与导电层138重叠并且设置电荷累积层126以使其覆盖半导体层108的边缘的示例，但是本发明不限于此。可以用使电荷累积层126不与半导体层108的边缘重叠并且要大于沟道长度L的方式来设置电荷累积层126(参见图27)。或者，可以用使电荷累积层126不与半导体层108的边缘部分重叠、小于沟道长度L同时大于沟道宽度W的方式来设置电荷累积层126(参见图28)。此外，在此实施例中，虽然是杂质区166被设置在作为半导体层108的边缘部分并与导电层138及其邻接部分重叠的区域内的情况，但是可以利用其中杂质区166不被设置在与导电层138相重叠的区域内，而是仅被设置在其邻接区域内的结构(参见图3A至3D)。
如上所述，通过设置杂质区166，杂质区150和杂质区166彼此邻接的部分就具有由pn结所导致的高电阻；因此能够抑制由于第二绝缘层120在半导体层108的边缘部分处的覆盖缺陷、制造过程中在半导体层108的边缘处的电荷累积等引起的对非易失性存储元件特性的影响。
本实施例可以结合实施方式1或在本说明书中描述的其他实施例来实现。
〔实施例2〕
在此实施例中，将参考附图解释与上述实施例中所述的不同的非易失性半导体存储器件的制造方法。注意，与上述实施例相同的部分由相同的标号表示并省略对其的解释。注意，在图29A至29C、图30A至30C以及图31A至31C中，沿着线段A-B和C-D所取的部分示出了设置在逻辑部分内的薄膜晶体管，沿着线段E-F所取的部分示出了被设置在存储器部分内的非易失性存储元件，而沿着线段G-H所取的部分则示出了设置在存储器部分内的薄膜晶体管。
首先，如上述实施例所示，在与图19A所示相类似的形成步骤之后，选择性地形成抗蚀剂114以覆盖半导体层104、106和108中的每一层的边缘以及半导体层110，并在随后选择性地去除未被抗蚀剂114覆盖的第一绝缘层112(参见图29A)。即，在此获得其中半导体层110以及半导体层104、106和108中的每一层的边缘都被第一绝缘层112所覆盖的结构。
提供该结构是为了在半导体层104、106和108上形成的全部第一绝缘层112都通过蚀刻被去除的情况下，防止在半导体层104、106和108中的每一层的边缘与绝缘层102相接触的部分内形成凹陷部分。在绝缘层102内有凹陷部分形成的情况下，诸如覆盖缺陷等问题会在随后形成用于覆盖半导体层104、106和108的绝缘层等的情况下出现；因此，用绝缘层112覆盖半导体层104、106和108中的每一层的边缘是有效的。
接着，分别在半导体层104、106和108上形成第二绝缘层116、118和120(参见图29B)。第二绝缘层116、118和120可通过在以上实施例中解释的任何方法来形成。在此处，作为第二绝缘层116、118和120，可以通过使用高密度等离子体处理的连续氧化处理和氮化处理来形成包括氧化硅膜和氧氮化硅膜的绝缘层。此外，在形成第二绝缘层116、118和120之前或之后，可以如以上实施例所示的将杂质元素选择性地引入到半导体层108中以形成杂质区166。
随后，形成电荷累积层122以覆盖在第二绝缘层110上形成的第一绝缘层112以及第二绝缘层116、118和120(参见图29C)。电荷累积层122可使用在以上实施例中解释的任何材料来形成。在此处，电荷累积层122可由通过其中在氮化硅膜、氮氧化硅膜或氧氮化硅膜内包含导电微粒或半导体微粒的方法而形成的膜来提供。
接着，选择性地去除在半导体层104上形成的第二绝缘层116和电荷累积层122，以及在半导体层106形成的第二绝缘层118和电荷累积层122，以保留在半导体层108上形成的第二绝缘层120和电荷累积层122以及在半导体层110上形成的电荷累积层122。在此处，设置于存储器部分内的半导体层108和半导体层110由抗蚀剂124选择性地覆盖，而未被抗蚀剂124覆盖的第二绝缘层116和118以及电荷累积层122则通过蚀刻被选择性地去除(参见图30A)。此外，在图30A中，示出了通过经由蚀刻以选择性去除电荷累积层122的方法来保留电荷累积层122的一部分并形成电荷累积层126的示例。此外，如以上实施例所示，可以去除在半导体层110上形成的电荷累积层122。
随后，形成第三绝缘层128以覆盖半导体层104和106以及在半导体层108和110上形成的电荷累积层126(参见图30B)。
第三绝缘层128可以使用在以上实施例中解释的任何材料来形成。例如，第三绝缘层128可以通过其中通过CVD法形成厚度为5至50nm的氧氮化硅膜或氮氧化硅膜的方法来形成。
注意，在半导体层108上形成的第三绝缘层128用作将在随后完成的非易失性存储元件内的控制绝缘层，而在半导体层104和106上形成的第三绝缘层128则用作将在随后完成的晶体管中的栅绝缘层。
接着，分别在半导体层104、106、108和110上形成用作栅电极的导电层134、136、138和140(参见图30C)。注意，在设置于存储器部分内的半导体层108上形成的导电层138用作将在随后完成的非易失性存储元件的控制栅。此外，导电层134、136和140各自用作将在随后完成的晶体管中的栅电极。
随后，选择性地形成抗蚀剂142以覆盖半导体层104，并使用抗蚀剂142和导电层136、138和140作为掩模将杂质元素引入到各半导体层106、108和110中，由此形成杂质区(参见图31A)。此外，设置抗蚀剂142以同时覆盖设置于半导体层108内的杂质区166。作为杂质元素，可以使用提供n-型的杂质元素或提供p-型的杂质元素。作为提供n-型的杂质元素，可以使用磷(P)或砷(As)等。作为提供p-型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。在此处，使用磷(P)作为杂质元素。
在图31A中，通过引入杂质元素在半导体层106中形成用于形成源极区或漏极区的杂质区146以及沟道形成区144。在半导体层108中，形成用于形成源极区或漏极区的杂质区150以及沟道形成区148。在半导体层110中，形成用于形成源极区或漏极区的杂质区154以及沟道形成区152。
接着，选择性地形成抗蚀剂156以覆盖半导体层106、108和110，并且使用抗蚀剂156和导电层134作为掩模将杂质元素引入到半导体层104中，由此形成杂质区(参见图31B)。作为杂质元素，可以使用提供n-型的杂质元素或提供p-型的杂质元素。作为提供n-型的杂质元素，可以使用磷(P)或砷(As)等。作为提供p-型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。在此处，可以引入具有与被引入到图31A中的半导体层106、108和110中的杂质元素的导电类型不同的导电类型的杂质元素(例如，硼(B))。结果，在半导体层104中，形成用于形成源极区或漏极区的杂质区160以及沟道形成区158。
随后，形成绝缘层162以覆盖第三绝缘层128以及导电层134、136、138和140，并且在绝缘层162上形成与分别在半导体层104、106、108和110内形成的杂质区160、146、150和154电连接的导电层164(参见图31C)。
绝缘层162和导电层164可使用以上实施例所述的任何材料来形成。
注意，本实施例可以结合实施方式1或在本说明书中描述的其他实施例来实现。
〔实施例3〕
在此实施例中，将参考附图解释与以上实施例所述的不同的非易失性半导体存储器件的制造方法。注意，与上述实施例相同的部分由相同的标号表示并省略对其的解释。注意，在图32A至32C、图33A至33C以及图34A至34C中，沿着线段A-B和C-D所取的部分示出了设置在逻辑部分内的薄膜晶体管，沿着线段E-F所取的部分示出了设置在存储器部分内的非易失性存储元件，而沿着线段G-H所取的部分则示出了设置在存储器部分内的薄膜晶体管。
首先，在基片100上形成半导体层103，且在这两者之间插入有绝缘层102插入，并在该半导体层103上形成第一绝缘层112(参见图32A)。
半导体层103可以通过其中使用含有硅(Si)作为其主要成分的材料等通过溅射法、LPCVD法、等离子体CVD法等在预先在基片100上形成的绝缘层102上形成非晶半导体层并且使该非晶半导体层结晶的方法来形成。注意，非晶半导体层还可以通过激光结晶法、使用RTA或退火炉的热结晶法、使用促进结晶的金属元素的结晶法或者其中组合了这些方法的方法等来结晶。
接着，在第一绝缘层112上选择性地设置抗蚀剂114，并且通过使用抗蚀剂114作为掩模进行蚀刻来保留第一绝缘层112，以形成第一绝缘层112(参见图32B)。
接着，在露出的半导体层103上形成第二绝缘层115(参见图32C)。
可以通过其中对露出的半导体层10进行热处理、等离子体处理等的方法来形成第二绝缘层115。例如，可以通过高密度等离子体处理对半导体层103进行氧化处理、氮化处理或氧氮化处理，由此形成变为氧化物膜、氮化物膜或氧氮化物膜的第二绝缘层115。此外，第二绝缘层115可以通过CVD法或溅射法来形成。或者，第二绝缘层115可以通过其中对通过CVD法或溅射法形成的膜进行高密度等离子体处理的方法来形成。
例如，在使用含有Si作为其主要成分作为半导体层103通过高密度等离子体处理进行氧化处理或氮化处理的情况下，形成氧化硅(SiOx)膜或氮化硅(SiNx)膜作为第二绝缘层115。或者，通过高密度等离子体处理对半导体层103进行氧化处理，并在随后通过另一次高密度等离子体处理来进行氮化处理。在此情况下，形成与半导体层103相接触的氧化硅膜，并在该氧化硅膜上形成含氧和氮的膜(其后，称为氧氮化硅膜)，于是第二绝缘层115就是其中层叠了氧化硅膜和氧氮化硅膜的膜。
在此处，第二绝缘层115被形成为具有1至10nm，优选地在1至5nm之间的厚度。例如，通过高密度等离子体处理对半导体层103进行氧化处理以在半导体层103的表面上形成氧化硅膜，并在其后通过高密度等离子体处理进行氮化处理以在该氧化硅膜的表面上形成氧氮化硅膜。优选的是此时通过高密度等离子体处理连续进行氧化处理和氮化处理而不暴露在空气中哪怕一次。连续的高密度等离子体处理有可能防止污染或改善生产效率。此时，存在第一绝缘层113的表面也被氧化或氮化并且形成氧氮化硅膜的情况。
接着，在第二绝缘层115和第一绝缘层113上形成电荷累积层122(参见图33A)。电荷累积层122可使用在以上实施例中解释的任何材料来形成，在此处，电荷累积层122可由氮化硅膜、氮氧化硅膜或氧氮化硅膜形成。
随后，在第一绝缘层113和第二绝缘层115上选择性地形成抗蚀剂123。通过其中使用抗蚀剂123作为掩模来选择性地去除第二绝缘层115和电荷累积层122，然后形成第二绝缘层120和电荷累积层126的方法来保留包含第二绝缘层115和电荷累积层122的叠层结构。此外，在第一绝缘层113上形成的电荷累积层122被保留以形成电荷累积层127。而且可以去除该电荷累积层127(参见图33B)。在存储器部分内形成的第二绝缘层120用作将在随后完成的非易失性存储元件的隧道绝缘层。
接着，选择性地蚀刻半导体层103以形成岛形半导体层104、106、108和110(参见图33C)。电荷累积层126和127可以分别覆盖岛形半导体层108和110的边缘，或者被设置成具有分别位于半导体层108和110上的岛形。
随后，形成第三绝缘层128以覆盖半导体层104和106以及在半导体层108上形成的电荷累积层126以及在半导体层110上形成的电荷累积层127(参见图34A)。在形成第三绝缘层128之前或之后，可以如以上实施例所示地将将杂质元素选择性地引入到半导体层108中以形成杂质区166。
接着，分别在半导体层104、106、108和110上形成各自用作栅电极的导电层134、136、138和140(参见图34B)。注意，在设置于存储器部分内的半导体层108上形成的导电层138用作将在随后完成的非易失性存储元件的控制栅。此外，导电层134、136和140各自用作将在随后完成的晶体管的栅电极。
接着，如以上实施例所述，在半导体层104、106、108和110的每一层内形成沟道形成区和杂质区之后，形成绝缘层162以覆盖第三绝缘层128以及导电层134、136、138和140，并且在绝缘层162上形成与分别在半导体层104、106、108和110内形成的杂质区160、146、150和154电连接的导电层164(参见图34C)。
注意，本实施例可以结合实施方式1或在本说明书中描述的其他实施例来实现。
〔实施例4〕
在此实施例中，将参考附图解释在基片上制造非易失性存储元件以及对该非易失性存储元件特性的研究结果。
首先，如图41A和41B所示，制造非易失性存储元件。
更具体地，在玻璃基片700上形成半导体层702，且在这两者之间插入基底绝缘层701，并且第一绝缘层703、电荷累积层704、第二绝缘层705和控制栅电极706以上述顺序层叠在半导体层702上。作为基底绝缘层701，可以通过等离子体CVD法将氮氧化硅膜(厚度为50nm)和氧氮化硅膜(厚度为100nm)以此顺序层叠。半导体层702由含Si作为其主要成分的结晶半导体层形成，并在其中设置有沟道形成区702a、源极区或漏极区702b和杂质区702c。可以通过其中在通过高密度等离子体处理对半导体层702进行氧化处理以形成厚度约为3nm的氧化硅膜703a之后，再通过氮化处理在氧化硅膜的表面或其表面附近形成氮化处理层703b的方法来形成第一绝缘层703。电荷累积层704通过等离子体CVD法由氮化硅形成以具有约10nm的厚度。第二绝缘层705通过等离子体CVD法由氧氮化硅形成以具有约10nm的厚度。控制栅电极706通过其中将氮化钽(厚度为30nm)和钨(厚度为370nm)以此顺序层叠的方法来形成。源极区或漏极区702b被设置为具有n-型导电性，并且作为半导体层的边缘并与源极或漏极区以及沟道形成区相接触的杂质区702c被设置成具有p-型导电性。此外，沟道形成区702a也被设置成具有与杂质区702c浓度相同的p-型导电性，并且半导体层702的宽度为8μm，源极区或漏极区的宽度为4μm，而沟道长度为2μm。
图37示出了非易失性存储元件的电流-电压特性。图37示出了在执行一次写入和擦除的情况下的电流-电压特性以及在执行150000次写入和擦除的情况下的电流-电压特性。根据图37，可以发现即使在连续执行写入和擦除的情况下，应用了本发明的非易失性存储元件的电流-电压特性曲线变化也很小并且具有再现性。
图38示出了在对非易失性存储元件连续执行写入和擦除情况下的阈值电压(Vth)。此外，在图38中，垂直轴指示阈值电压而水平轴则指示写入和擦除的次数。根据图38，应用了本发明的非易失性存储元件即使在连续执行写入的情况下其阈值电压的变化也很小。此外，可以发现该非易失性存储元件即使在连续执行擦除的情况下其阈值电压的变化也很小并且像存储器一样具有高可靠性。
图39示出了在对非易失性存储元件连续执行写入和擦除的情况下的亚阈值特性(S-值)。此外，在图39中，垂直轴指示S-值而水平轴则指示写入和擦除的次数。根据图39，能够获得即使在连续执行写入和擦除的情况下其S-值的变化也很小的结果。因此，该非易失性存储元件即使在连续执行写入和擦除的情况下其特性也不会改变并且该非易失性存储元件可用作具有高可靠性的存储器。
图40示出了在对非易失性存储元件连续执行写入和擦除的情况下的迁移率特性。此外，在图40中，垂直轴指示迁移率最大值的变化率而水平轴则指示写入和擦除的次数。根据图40，能够获得即使在连续执行写入和擦除的情况下应用了本发明的非易失性存储元件的迁移率变化也很小的结果。因此，该非易失性存储元件即使在连续执行写入和擦除的情况下其特性曲线也不会改变，并且该非易失性存储元件可用作具有高可靠性的存储器。
〔实施例5〕
在此实施例中，将参考附图如下描述设置了本发明的上述非易失性半导体存储器件的能够在无接触的情况下输入和输出数据的半导体装置的应用示例。能够在无接触的情况下输入和输出数据的半导体装置取决于使用模式可以被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
半导体装置800具有在无接触的情况下交换数据的功能，并且包括高频电路810、电源电路820、复位电路830、时钟生成电路840、数据解调电路850、数据调制电路860、用于控制其他电路的控制电路870、存储器电路880以及天线890(图35A)。高频电路810接收来自天线890的信号并将接收自数据调制电路860的信号从天线890输出。电源电路820从接收信号中生成电源电位。复位电路830生成复位信号。时钟生成电路840基于从天线890输入的接收信号生成各种时钟信号。数据解调电路850解调接收信号并将解调信号输出至控制电路870。数据调制电路860调制接收自控制电路870的信号。作为控制电路870，例如可以提供代码提取电路910、代码判断电路920、CRC判断电路930和输出单元电路940。注意，代码提取电路910提取发送至控制电路870的指令中所包括的多个代码中的每一个。代码判断电路920通过将所提取的代码与对应于基准的代码相比较来判断指令的内容。CRC判断电路930基于判断的代码检测是否存在传输差错。
随后，将解释前述半导体装置的操作的示例。首先，由天线890接收一无线信号并经由高频电路810将该信号发送至电源电路820，由此生成高电源电位(其后称为VDD)。将VDD提供给半导体装置800中的每个电路。解调经由高频电路810发送至数据解调电路850的信号(其后将该信号称为解调信号)。此外，将经由高频电路810传输通过复位电路830和时钟生成电路840的信号和解调信号发送至控制电路870。发送至控制电路870的信号由代码提取电路910、代码判断电路920和CRC判断电路930等分析。随后，基于所分析的信号，输出存储在存储器电路880内的半导体装置的信息。编码已输出的半导体装置的信息并使其通过输出单元电路940。此外，已编码的该半导体装置800的信息还传输通过数据调制电路860并在随后由天线890发送。注意，低电源电位(其后称为VSS)为半导体装置800内包含的多个电路所共用，并且该VSS可以是GND。此外，本发明的非易失性半导体存储器件也可应用于存储器电路880。本发明的非易失性半导体存储器件能够降低驱动电压；因此能够扩展在无接触的情况下进行数据通信的距离。
以此方式，当信号从读出装置/写入装置发送至半导体装置800以及由读出装置/写入装置接收从半导体装置800中发送的信号时，能够读取该半导体装置内的数据。
此外，在半导体装置800中，可以在不安装电源(电池)的情况下通过电磁波向每个电路供应电源电压，或者可以安装电源(电池)以便通过电源向每个电路供应电源电压，或者同时供应电磁波和电源。
接着，将解释在无接触的情况下输入/输出数据的半导体装置的使用示例。包括显示部分3210的移动终端的侧表面上设置有读出装置/写入装置3200。产品3220的侧表面上设置有半导体装置3230(图35B)。当将读出装置/写入装置3200保持在产品3220内所含的半导体装置3230上时，显示部分3210显示关于该产品的信息，诸如材料、原产地、每一生产步骤的检验结果、销售过程的历史以及产品的描述。此外，当产品3260由输送带传送时，能够使用设置在产品3260上的半导体装置3250以及读出装置/写入装置3240来检验产品3260(图35C)。以此方式，通过在系统中使用该半导体装置，能够容易地获取信息并能实现更高的性能和更高的附加值。
本发明的非易失性半导体存储器件可用于所有领域中装备有存储器的电子设备。例如，作为可以应用本发明的非易失性半导体存储器件的电子设备，可以给出：照相机，诸如摄像机或数码照相机；风镜型显示器(头盔显示器)；导航系统；音频再现设备(车用音频组或音频部件组等)；计算机；游戏机；便携式信息终端(移动计算机、移动电话、便携式游戏机、电子书等)；以及装备有记录介质的图像再现设备(特别是装备有能再现诸如数字通用盘(DVD)等记录介质并显示图像的显示设备的显示器)等。图36A至36E示出了这些电子设备的具体示例。
图36A和36B各自示出了数码照相机。图36B是图36A中所示的数码照相机的背面。该数码照相机包括机壳2111、显示部分2112、镜头2113、操作键2114、快门2115等。该数码照相机配有在其中可以存储该数码照相机所拍摄的数据的可移动非易失性存储器2116。通过本发明形成的非易失性半导体存储器件可应用于存储器2116。
图36C示出了作为移动终端的典型示例的移动电话。该移动电话包括机壳2121、显示部分2122、操作键2123等。该移动电话配有可移动非易失性存储器2125。该移动电话中所包括的诸如电话号码、图像数据、音乐数据之类的数据能够被存储在存储器2125内并能被再现。通过本发明形成的非易失性半导体存储器件可应用于存储器2125。
图36D示出了作为音频设备的典型示例的数码播放器。在图36D中示出的数码播放器包括主体2130、显示部分2131、存储器部分2132、操作部分2133、耳机2134等。此外，可以使用头戴受话器或无线耳机来代替耳机2134。通过本发明形成的非易失性半导体存储器件可用于存储器部分2132。例如，可以使用带有20至200千兆字节(GB)存储容量的NAND型非易失性存储器。此外，当对操作部分2133进行操作时，可以记录或再现图像或声音(音乐)。注意，当在黑色背景上显示白色字符时能够抑制显示部分2131的功耗。这对移动音频设备尤为有效。设置在存储器部分2132内的非易失性半导体存储器件可以是可移动的。
图36E示出了电子书(也被称为电子报纸)。该电子书包括主体2141、显示部分2142、操作键2143和存储器部分2144。调制解调器可以内置在主体2141中，或者可以使用其中能够无线地发送和接收信息的结构。通过本发明形成的非易失性半导体存储器件可用于存储器部分2144。例如，可以使用带有20至200千兆字节(GB)存储容量的NAND型非易失性存储器。此外，当对操作键2143进行操作时，可以记录或再现图像或声音(音乐)。设置在存储器部分2132内的非易失性半导体存储器件可以是可移动的。
如上所述，本发明的非易失性半导体存储器件的应用范围相当广泛，并且该非易失性半导体存储器件可应用于所有领域的电子设备，只要该电子设备具有存储器。
本申请是基于2006年3月31日向日本特许厅提交的日本专利申请No.2006-101076，其全部内容通过引用结合于此。

Claims (22)

1.一种非易失性半导体存储器件，包括：
基片；
在所述基片上的半导体层，所述半导体层包括沟道形成区、源极区、漏极区和杂质区；
在所述半导体层上的第一绝缘层；
在所述第一绝缘层上的电荷累积层；
在所述电荷累积层上的第二绝缘层；以及
在所述第二绝缘层上的栅电极，
其中所述源极区和所述漏极区与所述沟道形成区相接触，
其中所述杂质区被设置成与所述沟道形成区、所述源极区和所述漏极区邻接，以及
其中所述杂质区的导电类型与所述源极区和所述漏极区的导电类型不同。
2.一种非易失性半导体存储器件，包括：
基片；
在所述基片上的半导体层，所述半导体层包括沟道形成区、源极区、漏极区和杂质区；
在所述半导体层上的第一绝缘层；
在所述第一绝缘层上的电荷累积层；
在所述电荷累积层上的第二绝缘层；以及
设置在所述第二绝缘层上的栅电极，
其中所述杂质区被设置成与所述沟道形成区、所述源极区和所述漏极区邻接，
其中所述杂质区被设置在至少是所述半导体层的边缘并与所述栅电极重叠的区域内，并且
其中所述杂质区的导电类型与所述源极区和所述漏极区的导电类型不同。
3.如权利要求1所述的非易失性半导体存储器件，其特征在于，所述电荷累积层的边缘被放置在其中所述半导体层和所述栅电极彼此重叠并且位于所述杂质区之上的区域内。
4.如权利要求2所述的非易失性半导体存储器件，其特征在于，所述电荷累积层的边缘被放置在其中所述半导体层和所述栅电极彼此重叠并且位于所述杂质区之上的区域内。
5.如权利要求1所述的非易失性半导体存储器件，其特征在于，所述电荷累积层是含氮的绝缘层。
6.如权利要求2所述的非易失性半导体存储器件，其特征在于，所述电荷累积层是含氮的绝缘层。
7.如权利要求1所述的非易失性半导体存储器件，其特征在于，所述栅电极是含氮的导电层。
8.如权利要求2所述的非易失性半导体存储器件，其特征在于，所述栅电极是含氮的导电层。
9.如权利要求1所述的非易失性半导体存储器件，其特征在于，所述源极和漏极区具有n-型导电性，而所述杂质区具有p-型导电性。
10.如权利要求2所述的非易失性半导体存储器件，其特征在于，所述源极和漏极区具有n-型导电性，而所述杂质区具有p-型导电性。
11.一种非易失性半导体存储器件的制造方法，包括如下步骤：
在基片上形成半导体层；
通过高密度等离子体处理在所述半导体层上形成含有氧和氮中的至少一种的第一绝缘层；
通过将第一杂质元素引入到所述半导体层中而选择性地形成第一杂质区；
在所述第一绝缘层上形成电荷累积层；
在所述电荷累积层上形成第二绝缘层；
在所述第二绝缘层上选择性地形成导电层；
选择性地形成抗蚀剂以覆盖所述第一杂质区；以及
通过使用所述导电层和所述抗蚀剂作为掩模将其导电类型与所述第一杂质元素的导电类型不同的第二杂质元素引入到所述半导体层中而在所述半导体层中形成而第二杂质区。
12.如权利要求11所述的非易失性半导体存储器件的制造方法，其特征在于，所述第一绝缘层是通过在含氧气氛下对所述半导体层进行了高密度等离子体处理之后在含氮气氛下进行高密度等离子体处理来形成的。
13.一种非易失性半导体存储器件的制造方法，包括如下步骤：
在基片上形成半导体层；
形成第一绝缘层以覆盖所述半导体层的边缘；
通过高密度等离子体处理在所述半导体层上形成含有氧和氮中的至少一种的第二绝缘层；
通过将第一杂质元素引入到所述半导体层中而选择性地形成第一杂质区；
在所述第二绝缘层上形成电荷累积层；
在所述电荷累积层上形成第三绝缘层；
在所述第三绝缘层上选择性地形成导电层；
选择性地形成抗蚀剂以覆盖所述第一杂质区；以及
通过使用所述导电层和所述抗蚀剂作为掩模将其导电类型与所述第一杂质元素的导电类型不同的第二杂质元素引入到所述半导体层中而在所述半导体层中形成而第二杂质区。
14.如权利要求13所述的非易失性半导体存储器件的制造方法，其特征在于，所述第二绝缘层是通过在含氧气氛下对所述半导体层进行了高密度等离子体处理之后在含氮气氛下进行高密度等离子体处理来形成的。
15.如权利要求11所述的非易失性半导体存储器件的制造方法，其特征在于，所述电荷累积层是由含氮的绝缘层形成的。
16.如权利要求13所述的非易失性半导体存储器件的制造方法，其特征在于，所述电荷累积层是由含氮的绝缘层形成的。
17.一种非易失性半导体存储器件，包括：
基片；
在所述基片上的半导体层，所述半导体层包括沟道形成区、源极区、漏极区和杂质区；
在所述半导体层上的第一绝缘层；
在所述第一绝缘层上的电荷累积层；
在所述电荷累积层上的第二绝缘层；以及
被设置在所述第二绝缘层上的栅电极，所述栅电极延伸至少超过所述半导体层的边缘，
其中所述杂质区被设置在所述半导体层的一部分内；
其中所述半导体层的所述部分与所述沟道以及所述源极区和所述漏极区中的至少一个相接触，
其中所述半导体层的所述部分包括所述半导体层的所述边缘，以及
其中所述杂质区的导电类型与所述源极区和所述漏极区的导电类型不同。
18.如权利要求17所述的非易失性半导体存储器件，其特征在于，所述电荷累积层的边缘被放置在其中所述半导体层和所述栅电极彼此重叠并且位于所述杂质区之上的区域内。
19.如权利要求17所述的非易失性半导体存储器件，其特征在于，所述电荷累积层是含氮的绝缘层。
20.如权利要求17所述的非易失性半导体存储器件，其特征在于，所述栅电极是含氮的导电层。
21.如权利要求17所述的非易失性半导体存储器件，其特征在于，所述源极和漏极区具有n-型导电性，而所述杂质区具有p-型导电性。
22.如权利要求17所述的非易失性半导体存储器件，其特征在于，所述半导体层的所述部分与所述沟道、所述源极区和所述漏极区相接触。
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