CN100541784C - 堆叠式半导体芯片封装体 - Google Patents
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Abstract
本发明公开了一种堆叠式半导体芯片封装体，包含一第一半导体芯片、一第二半导体芯片，及数个U形金属元件；第一半导体芯片具有一上表面、一下表面、及数个安装于下表面上的外部连接导电体，第一半导体芯片的上、下表面分别布设有数条表面金属线，下表面上的每条表面金属线是与一对应的外部连接导电体电连接；第二半导体芯片具有一下表面及数个安装于下表面上的外部连接导电体；第二半导体芯片安装于第一半导体芯片的上表面上，而其下表面上的外部连接导电体是与第一半导体芯片的上表面上的表面金属线对应地电连接；各U形金属元件电连接在第一半导体芯片的上表面上之一对应的表面金属线和在第一半导体芯片的下表面上之一对应的表面金属线。
Description
技术领域
本发明涉及一种半导体芯片封装体，特别是涉及一种低轮廓堆叠式半导体芯片封装体。
背景技术
近年来，半导体芯片封装体的微型化及多功能化是为持续的趋势。为了满足此需求，芯片尺寸封装(CSP)技术及堆叠式封装技术是应运而生。就半导体内存芯片而言，若把两个规格相同的芯片堆叠在一起的话，则最终的内存封装体的内存容量得以增加。然而，半导体芯片被堆叠则势必导致整个封装体的高度增加，如此则有违微型化的趋势。
有鉴于此，本案发明人遂以其从事该行业的多年经验，并本着精益求精的精神，积极研究改良，遂有本发明『低轮廓堆叠式半导体芯片封装体』产生。
发明内容
本发明的目的在于提供一种半导体芯片装置及其封装方法。
本发明的一特征在于：该堆叠式半导体芯片封装体包含：一第一半导体芯片，其具有一个上表面、一个下表面、及数个安装于该下表面上的外部连接导电体，于该第一半导体芯片的上表面和下表面上是分别布设有数条表面金属线，于该第一半导体芯片的下表面上的每条表面金属线是与一对应的外部连接导电体电连接；一第二半导体芯片，其具有一个下表面及数个安装于该下表面上的外部连接导电体，该第二半导体芯片安装于该第一半导体芯片的上表面上以致于该第二半导体芯片的外部连接导电体是与在该第一半导体芯片的上表面上的对应的表面金属线电连接；及数个U形金属元件，每个U形金属元件电连接在该第一半导体芯片的上表面上之一对应的表面金属线和在该第一半导体芯片的下表面上之一对应的表面金属线。
本发明的另一特征在于：该堆叠式半导体芯片封装体包含：一第一半导体芯片，其具有一个上表面、一个下表面、及数条分别布设于该上表面和下表面上的表面金属线；一第二半导体芯片，其具有一个下表面及数个安装于该下表面上的外部连接导电体，该第二半导体芯片安装于该第一半导体芯片的上表面上以致于该第二半导体芯片的外部连接导电体是与在该第一半导体芯片的上表面上的对应的表面金属线电连接；及数个U形金属元件，每个U形金属元件电连接在该第一半导体芯片的上表面上之一对应的表面金属线和在该第一半导体芯片的下表面上之一对应的表面金属线而且具有一个用于与外部电路电连接的外部电路连接部。
本发明的另一特征在于：该堆叠式半导体芯片封装体包含：一第一半导体芯片，其具有一个上表面、一个下表面、及数个安装于该下表面上的外部连接导电体，于该第一半导体芯片的上表面和下表面上是分别布设有数条表面金属线，于该第一半导体芯片的下表面上的每条表面金属线是与一对应的外部连接导电体电连接，该第一半导体芯片更具有数个沿着其边缘设置的用于把在该上表面上的表面金属线电连接至在该下表面上的对应的表面金属线的导电半圆形孔；及一第二半导体芯片，其具有一个下表面及数个安装于该下表面上的外部连接导电体，该第二半导体芯片安装于该第一半导体芯片的上表面上以致于该第二半导体芯片的外部连接导电体是与在该第一半导体芯片的上表面上的对应的表面金属线电连接。
本发明的另一特征在于：该堆叠式半导体芯片封装体包含：一基板，该基板具有一个上表面、一个下表面、一个矩形的容纳穿孔、及数个贯穿该上和下表面的电镀贯孔，于该上表面和下表面上是分别形成有数条导电金属连线，每条导电金属连线是自一对应的电镀贯孔延伸到界定该容纳穿孔的四个孔壁中之一者附近；一第一半导体芯片，其具有一个上表面、一个下表面、及数个安装于该下表面上的外部连接导电体，于该第一半导体芯片的上表面和下表面上是分别布设有数条表面金属线，于该第一半导体芯片的下表面上的每条表面金属线是与一对应的外部连接导电体电连接，该第一半导体芯片是安装于该基板的容纳穿孔内以致于在该第一半导体芯片的上表面上的每一条导电金属连线是与在该基板的上表面上之一对应的导电金属连线衔接而在该第一半导体芯片的下表面上的每一条导电金属连线是与在该基板的下表面上之一对应的导电金属连线衔接；一第二半导体芯片，其具有一个下表面及数个安装于该下表面上的外部连接导电体，该第二半导体芯片安装于该第一半导体芯片的上表面上以致于该第二半导体芯片的外部连接导电体是与在该第一半导体芯片的上表面上的对应的表面金属线电连接；及数个用于把在该第一半导体芯片的上和下表面上的导电金属连线电连接至在该基板的上和下表面上的对应的导电金属连线的U形金属元件。
附图说明
下面结合附图及实施例对本发明堆叠式半导体芯片封装体进行详细说明：
图1至图4是为显示本发明的第一较佳实施例的堆叠式半导体芯片封装体的示意图；
图5至图8是为显示本发明的第二较佳实施例的堆叠式半导体芯片封装体的示意图；
图9和10是为显示本发明的第三较佳实施例的堆叠式半导体芯片封装体的示意图；
图11至14是为显示本发明的第四较佳实施例的堆叠式半导体芯片封装体的示意图；
图15是为一个显示本发明的第五较佳实施例的堆叠式半导体芯片封装体的示意侧视图；
图16是为一个显示本发明的第六较佳实施例的堆叠式半导体芯片封装体的示意侧视图；
图17是为一个显示本发明的第七较佳实施例的堆叠式半导体芯片封装体的示意侧视图；
图18是为一个显示本发明的第八较佳实施例的堆叠式半导体芯片封装体的示意侧视图；
图19是为一个显示本发明的第九较佳实施例的堆叠式半导体芯片封装体的示意侧视图；及
图20是为一个显示本发明的第十较佳实施例的堆叠式半导体芯片封装体的示意侧视图。
具体实施方式
为了方便说明，以下的实施例，相同的元件以相同标号表示。
参阅图1至图4，本发明的第一较佳实施例的堆叠式半导体芯片封装体包括一基板1、一第一半导体芯片2、及一第二半导体芯片3。
基板1具有一个上表面10、一个下表面11、一个矩形的容纳穿孔12、及数个贯穿上和下表面10和11的电镀贯孔13。数条第一导电金属连线14是形成于基板1的上表面10上。每条第一导电金属连线14是自一对应的电镀贯孔13延伸到界定该容纳穿孔12的四个孔壁中之一附近。
数条第二导电金属连线15是形成于基板1的下表面11上。每条第二导电金属连线15是自一对应的电镀贯孔13延伸到界定该容纳穿孔12的四个孔壁中之一附近。该等第一导电金属连线14是经由对应的电镀贯孔13来与对应的第二导电金属连线15电连接。
该第一半导体芯片2具有一个上表面20、一个下表面21、及数个安装于下表面21上的外部连接导电体22。数条第三表面金属线23是形成于第一半导体芯片2的上表面20上。每条第三表面金属线23是自芯片2的边缘延伸到一个相当于一对应的外部连接导电体22的位置。
数条第四表面金属线24是形成于第一半导体芯片2的下表面21上。每条第四表面金属线24是自该芯片2的边缘延伸到一对应的外部连接导电体22以可与对应的外部连接导电体22电连接。
该第一半导体芯片2是安装于基板1的容纳穿孔12内以致于在第一半导体芯片2的上表面20上的每一条第三表面金属线23是与在基板1的上表面10上之一对应的第一导电金属连线14衔接而在第一半导体芯片2的下表面21上的每一条第四表面金属线24是与在基板1的下表面11上之一对应的第二导电金属连线15衔接。
为了确保在该第一半导体芯片2的上和下表面20和21上的第三和第四表面金属线23和24与在基板1的上和下表面10和11上的对应的第一和第二导电金属连线14和15之间的可靠电连接，每两条对应的表面金属线23，24，14和15是由一U形金属元件4(图未示)连接。该等U形金属元件4可以由任何适合的导电金属材料制成，例如，锡膏、银胶、导电金属胶、导线等等。
第二半导体芯片3具有一个下表面31及数个安装于下表面31上的外部连接导电体32。第二半导体芯片3是安装于第一半导体芯片2的上表面20上以致于第二半导体芯片3的外部连接导电体32是与在第一半导体芯片2的上表面20上的对应的第三表面金属线23电连接。如是，该第二半导体芯片3的内部电路能够经由该等外部连接导电体32、该等第三表面金属线23、该等电镀贯孔13、该等第四表面金属线24、和该等外部连接导电体22来与外部电路电连接。
一个绝缘保护层5(见图1)是形成于基板1的上表面10上在第二半导体芯片3四周。该绝缘保护层5的作用是在于稳固该第一和第二半导体芯片2和3及防止会影响该第一与第二半导体芯片2与3之间的电连接的湿气入侵。
应要注意的是，于第二半导体芯片3的上表面上也可以布设有与在第一半导体芯片2的上表面20上的导电金属线，类似的导电金属线以可进一步叠置另一半导体芯片于其上。或者，端视需要而定，于第二半导体芯片3的上表面上是可布设有任何需要的电路轨迹，例如，具有电波接收与发射的功能的天线回路、任何生物侦测探针或感应元件形成回路等等。
另一方面，第一半导体芯片2和第二半导体芯片3的大小、类型、及功能等等可以是不相同的。
参阅图5至图8，本发明的第二较佳实施例的堆叠式半导体芯片封装体包括一第一半导体芯片2和一第二半导体芯片3。
第一半导体芯片2具有一个上表面20、一个下表面21、及数个安装于下表面21上的外部连接导电体22。数条第三表面金属线23是形成于第一半导体芯片2的上表面20上。每条第三表面金属线23是自芯片2的边缘延伸到一个相当于一对应的外部连接导电体22的位置。
数条第四表面金属线24是形成于第一半导体芯片2的下表面21上。每条第四表面金属线24是自芯片2的边缘延伸到一对应的外部连接导电体22而可与对应的外部连接导电体22电连接。
在第一半导体芯片2的上表面20上的每一条第三表面金属线23是经由一个U形金属元件4’来与在下表面21上之一对应的第四表面金属线24电连接。在本实施例中，该等U形金属元件4’是为大致U形的金属片而且每个U形金属元件4’具有一个置于第一半导体芯片2的上表面20上以可与一对应的第三表面金属线23电连接的第一臂部40’、一个置于第一半导体芯片2的下表面21上以可与一对应的第四表面金属线24电连接的第二臂部41’、及一个连接第一臂部40’和第二臂部41’的臂连接部42’。
该第二半导体芯片3具有一个下表面31及数个安装于下表面31上的外部连接导电体32。该第二半导体芯片3是安装于第一半导体芯片2的上表面20上以致于第二半导体芯片3的外部连接导电体32是与在第一半导体芯片2的上表面20上的对应的第三表面金属线22电连接。如是，该第二半导体芯片3的内部电路能够经由等外部连接导电体32、该等第三表面金属线23、该等U形金属元件4’、该等第四表面金属线24、和该等外部连接导电体22来与外部电路电连接。
参阅图9至图10，是为一个显示本发明的第三较佳实施例，与第二较佳实施例不同的是，每个U形金属元件4’更包括一个自臂连接部42’延伸出来以可与外部电路(图中未示)电连接的外部电路连接部43’。由于该等外部电路连接部43’的设置，于在第二较佳实施例中所示的第一半导体芯片2的下表面上的导电金属连线及外部连接导电体(见第八图)是可免除。
参阅图11至图14，本发明的第四较佳实施例的堆叠式半导体芯片封装体包括一第一半导体芯片2及一第二半导体芯片3。
该第一半导体芯片2具有一个上表面20、一个下表面21、数个安装于下表面21上的外部连接导电体22、及数个沿着第一半导体芯片2的边缘设置的导电半圆形孔25。该等导电半圆形孔25的形成可以是借着在该第一半导体芯片2自一片晶圆切割出来之前先沿着切割线钻孔并电镀形成电镀贯孔而然后再沿切割线切割来被形成。当然，该等导电半圆形孔25也可以借着任何其它适当的手段来被形成，例如，以导电胶填充以形成导电胶-填充贯孔来代替以电镀形成电镀贯孔。
数条第三表面金属线23是形成于该第一半导体芯片2的上表面20上。每条第三表面金属线23是自一个相当于一对应的外部连接导电体22的位置延伸到一个对应的导电半圆形孔25。
数条第四表面金属线24是形成于第一半导体芯片2的下表面21上。每条第四表面金属线24是自一个对应的外部连接导电体22延伸到一个对应的导电半圆形孔25以可与对应的外部连接导电体22电连接。
该第二半导体芯片3具有一个下表面31及数个安装于下表面31上的外部连接导电体32。第二半导体芯片3是安装于第一半导体芯片2的上表面20上以致于第二半导体芯片3的外部连接导电体32是与在第一半导体芯片2的上表面20上的对应的第三表面金属线23电连接。如是，该第二半导体芯片3的内部电路能够经由该等外部连接导电体32、该等第三表面金属线23、该等第四表面金属线24、和该等外部连接导电体22来与外部电路电连接。
参阅图15，本发明的第五较佳实施例包括一基板1’、一第一半导体芯片2、一第二半导体芯片3、及一保护层5。
该基板1’具有一个上表面10、一个下表面11、数个贯穿该上和下表面10和11的电镀贯孔13、及数个设置于基板1’的下表面11上的外部连接导电体14。数条与第一较佳实施例相似的第一导电金属连线(图中未示)是形成于基板1’的上表面10上。每条第一导电金属连线是自一对应的电镀贯孔13延伸到一预定的位置。
数条与第一较佳实施例相似的第二导电金属连线(图中未示)是形成于基板1’
数条与第一较佳实施例相似的第二导电金属连线(图中未示)是形成于基板1’的下表面11上。每条第二导电金属连线是自一对应的电镀贯孔13延伸到一对应的外部连接导电体14以可与该对应的外部连接导电体14电连接。该等第一导电金属连线14是经由对应的电镀贯孔13来与对应的第二导电金属连线电连接。
该第一半导体芯片2是与在第四较佳实施例中所示的相同而因此，其详细描述于此恕不再赘述。第一半导体芯片2是被设置于基板1’的上表面10上以致于该第一半导体芯片2的外部连接导电体22(见图14)是与在该基板1’的上表面10上的第一导电金属连线电连接。
该第二半导体芯片3是与在第四较佳实施例中所示的相同而且是以与在第四较佳实施例中所述的形式相同的形式设置于第一半导体芯片2上。
绝缘保护层5是形成于基板1’的上表面10上以可覆盖该等半导体芯片2和3。
参阅图16，是为一个显示本发明的第六较佳实施例，与第五较佳实施例不同的是，本较佳实施例包含四个堆叠设置的半导体芯片。
参阅图17，本发明的第七较佳实施例包括一第一基板1’、一第二基板6、一第三基板7、一第一半导体芯片2、一第二半导体芯片3、及一保护层5。
该基板1’是与在第五较佳实施例中所述的相同而因此其详细描述于此不再赘述。
该第二基板6是与在第一较佳实施例中所述的相同而因此其详细描述于此不再赘述。
该第一半导体芯片2是与在第一较佳实施例中所示的相同而且是以与在第一较佳实施例中所述相同的形式安装于第二基板6，因此，其详细描述于此恕不再赘述。
该第三基板7是与第二基板6相同而因此其详细描述于此不再赘述。
该第二半导体芯片3是与在第一较佳实施例中所示的相同而且是以与在第一较佳实施例中所述的形式相同的形式安装于第三基板7及设置于第一半导体芯片2上。
该绝缘保护层5是形成于基板1’的上表面10上以可覆盖等半导体芯片2和3。
参阅图18，是本发明的第八较佳实施例，与第七较佳实施例不同的是，本较佳实施例包含四个堆叠设置的半导体芯片。
参阅图19，是本发明的第九较佳实施例，本较佳实施例包括一基板1’、一第一半导体芯片2、一第二半导体芯片3、及一保护层5。
该基板1’是与在第五较佳实施例中所述的相同而因此其详细描述于此不再赘述。
该第一半导体芯片2和该第二半导体芯片3是与在第二较佳实施例中所示的相同而且是以与在第二较佳实施例中所述的相同的形式堆叠并且设置于基板1’上，因此，其详细描述于此恕不再赘述。
该绝缘保护层5是形成于基板1’的上表面10上以可覆盖等半导体芯片2和3。
参阅图20，是为本发明的第十较佳实施例，与第九较佳实施例不同的是，本较佳实施例包含四个堆叠设置的半导体芯片。
Claims (12)
1.一种堆叠式半导体芯片封装体，其特征在于：该堆叠式半导体芯片封装体包含：
一第一半导体芯片，其具有一个上表面、一个下表面、及数个安装于该下表面上的外部连接导电体，于该第一半导体芯片的上表面和下表面上是分别布设有数条表面金属线，于该第一半导体芯片的下表面上的每条表面金属线是与一对应的外部连接导电体电连接；
一第二半导体芯片，其具有一个下表面及数个安装于该下表面上的外部连接导电体，该第二半导体芯片安装于该第一半导体芯片的上表面上以致于该第二半导体芯片的外部连接导电体是与在该第一半导体芯片的上表面上的对应的表面金属线电连接；以及
数个U形金属元件，每个U形金属元件电连接在该第一半导体芯片的上表面上之一对应的表面金属线和在该第一半导体芯片的下表面上之一对应的表面金属线。
2.如权利要求1所述的堆叠式半导体芯片封装体，其特征在于：还包含形成于该第二半导体芯片的上表面上的表面金属线。
3.如权利要求1所述的堆叠式半导体芯片封装体，其特征在于：还包含一个安装基板，该安装基板具有一个上表面、一个下表面、数个贯穿该上和下表面的电镀贯孔、及数个设置于该基板的下表面上的外部连接导电体，于该安装基板的上表面上是形成有数条自一对应的电镀贯孔延伸到一预定的位置的导电金属连线，于该安装基板的下表面上是形成有数条自一对应的电镀贯孔延伸到一对应的外部连接导电体以可与该对应的外部连接导电体电连接的导电金属连线，该第一半导体芯片是设置于该安装基板的上表面上以致于该第一半导体芯片的外部连接导电体是与在该安装基板的上表面上的对应的导电金属连线电连接。
4.一种堆叠式半导体芯片封装体，其特征在于：该堆叠式半导体芯片封装体包含：
一第一半导体芯片，其具有一个上表面、一个下表面、及数条分别布设于该上表面和下表面上的表面金属线；
一第二半导体芯片，其具有一个下表面及数个安装于该下表面上的外部连接导电体，该第二半导体芯片安装于该第一半导体芯片的上表面上以致于该第二半导体芯片的外部连接导电体是与在该第一半导体芯片的上表面上的对应的表面金属线电连接；及
数个U形金属元件，每个U形金属元件电连接在该第一半导体芯片的上表面上之一对应的表面金属线和在该第一半导体芯片的下表面上之一对应的表面金属线而且具有一个用于与外部电路电连接的外部电路连接部。
5.如权利要求4所述的堆叠式半导体芯片封装体，其特征在于：还包含形成于该第二半导体芯片的上表面上的表面金属线。
6.一种堆叠式半导体芯片封装体，其特征在于：该堆叠式半导体芯片封装体包含：
一第一半导体芯片，其具有一个上表面、一个下表面、及数个安装于该下表面上的外部连接导电体，于该第一半导体芯片的上表面和下表面上是分别布设有数条表面金属线，于该第一半导体芯片的下表面上的每条表面金属线是与一对应的外部连接导电体电连接，该第一半导体芯片更具有数个沿着其边缘设置的用于把在该上表面上的表面金属线电连接至在该下表面上的对应的表面金属线的导电半圆形孔；及
一第二半导体芯片，其具有一个下表面及数个安装于该下表面上的外部连接导电体，该第二半导体芯片安装于该第一半导体芯片的上表面上以致于该第二半导体芯片的外部连接导电体是与在该第一半导体芯片的上表面上的对应的表面金属线电连接。
7.如权利要求6所述的堆叠式半导体芯片封装体，其特征在于：还包含形成于该第二半导体芯片的上表面上的表面金属线。
8.如权利要求6所述的堆叠式半导体芯片封装体，其特征在于：还包含一个安装基板，该安装基板具有一个上表面、一个下表面、数个贯穿该上和下表面的电镀贯孔、及数个设置于该基板的下表面上的外部连接导电体，于该安装基板的上表面上是形成有数条自一对应的电镀贯孔延伸到一预定位置的导电金属连线，于该安装基板的下表面上是形成有数条自一对应的电镀贯孔延伸到一对应的外部连接导电体以可与该对应的外部连接导电体电连接的导电金属连线，该第一半导体芯片是设置于该安装基板的上表面上以致于该第一半导体芯片的外部连接导电体是与在该安装基板的上表面上的对应的导电金属连线电连接。
9.如权利要求1、4或6所述的堆叠式半导体芯片封装体，其特征在于：
基板于该上表面和下表面上是分别形成有数条导电金属连线，每条导电金属连线是自一对应的电镀贯孔延伸到界定该容纳穿孔的四个孔壁中之一者附近；
第一半导体芯片是安装于该基板的容纳穿孔内以致于在该第一半导体芯片的上表面上的每一条导电金属连线是与在该基板的上表面上之一对应的导电金属连线衔接而在该第一半导体芯片的下表面上的每一条导电金属连线是与在该基板的下表面上之一对应的导电金属连线衔接。
10.如权利要求1、4或6所述的堆叠式半导体芯片封装体，其特征在于：所述U形金属元件是为导电金属胶。
11.如权利要求1、4或6所述的堆叠式半导体芯片封装体，其特征在于：还包含形成于该第二半导体芯片的上表面上的表面金属线。
12.如权利要求1、4或6所述的堆叠式半导体芯片封装体，其特征在于：还包含一个安装基板，该安装基板具有一个上表面、一个下表面、数个贯穿该上和下表面的电镀贯孔、及数个设置于该基板的下表面上的外部连接导电体，于该安装基板的上表面上是形成有数条自一对应的电镀贯孔延伸到一预定位置的导电金属连线，于该安装基板的下表面上是形成有数条自一对应的电镀贯孔延伸到一对应的外部连接导电体以可与该对应的外部连接导电体电连接的导电金属连线，该第一半导体芯片是设置于该安装基板的上表面上以致于该第一半导体芯片的外部连接导电体是与在该安装基板的上表面上的对应的导电金属连线电连接。
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