CN100530679C

CN100530679C - 半导体元件

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Publication number: CN100530679C
Application number: CNB2005100888019A
Authority: CN
Inventors: 大西泰彦; 西村武义; 新村康; 井上正范
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-08-04
Filing date: 2005-07-29
Publication date: 2009-08-19
Anticipated expiration: 2025-07-29
Also published as: JP5652409B2; CN1734782A; JP2012109599A

Abstract

本发明提供一种超接合半导体元件，能改善元件周缘部的雪崩耐量，提高作为元件整体的雪崩耐量。漏极·漂移部是以间距P1交互地重复接合第一n型区域和第一p型区域构成的第一并列pn构造，漏极·漂移部的周围是由第二并列pn构造所构成的元件周缘部。元件周缘部与第一并列pn构造连续，以间距P1交互地重复接合第二n型区域和第二p型区域所构成。第一和第二并列pn构造的杂质浓度大致相同，在元件周缘部的表层区域形成的第三并列pn构造，是将第三n型区域、和比它杂质浓度高的第三p型区域以比P1还小的间距P2来交互地重复接合所构成，其杂质浓度比第一和第二并列pn构造的杂质浓度还低。

Description

半导体元件

技术领域

本发明涉及可适用于MOSFET(绝缘栅型电场效应晶体管)、IGBT(绝缘栅型双极晶体管)、双极晶体管等有源元件或者二极管等无源元件的、兼有高耐压和大电流电容的纵向功率半导体元件。

背景技术

通常，半导体元件分类为：在单面形成有电极的横向元件；在两面具有电极的纵向元件。纵向半导体元件在接通状态时漂移电流的流动方向与关闭状态时由反偏压电压导致的耗尽层(depletion layer)增长的方向相同。在通常的平面型的n沟道纵向MOSFET中，高电阻的n^-漂移层部分在接通状态时，作为沿着纵向流动漂移电流的区域来工作。因此，如果该n^-漂移层的电流路径变短，则由于漂移电阻降低，所以得到能够降低MOSFET的实质接通电阻的效果。

另一方面，高电阻的n^-漂移层部分，在关闭状态时耗尽而提高了耐压。因此，如果使n^-漂移层变薄，由P基极区域和n^-漂移层之间的pn结而进行的漏极-基极之间耗尽层的宽度变窄，快速地达到硅的临界电场强度，所以耐压降低。相反地，在高耐压的半导体元件中，因n^-漂移层厚，所以接通电阻变大，增加了损失。这样，在接通电阻和耐压之间具有权衡选择(trade-off)关系。

已经知道，该权衡选择关系对于IGBT或者双极晶体管或者二极管等半导体元件也同样成立。另外，该权衡选择关系对于接通状态时漂移电流的流动方向和关闭状态时反偏压导致的耗尽层的增长方向不同的横向半导体元件也通用。

作为由上述权衡选择关系导致的问题的解决方法，已经知道，将漂移层形成为将高杂质浓度的n型漂移区域和p型间隔区域交互地重复接合的构成的并列pn构造的超接合(superjunction)半导体元件(例如，参照专利文献1、专利文献2、专利文献3)。在这样构造的半导体元件中，即使并列pn构造的杂质浓度高，在关闭状态时，耗尽层由在并列pn构造的纵向增长的各个pn结向横向扩展，将漂移层整体耗尽，所以能够实现高耐压化。

另一方面，为了实现半导体元件的高耐压，需要元件周缘部构造。如果没有元件终端构造，在漂移层的终端的耐压降低，所以难于实现高耐压。作为用于解决该问题的构造，提出：在元件活性部的并列pn构造的外周，在该表面侧区域配置比元件活性部的并列pn构造还小间距的并列pn构造(例如参照专利文献4、专利文献5)。根据该提案，可缓和元件活性部附近的表面电场，保持高耐压。

另外，在提高超接合半导体元件的漂移层的雪崩耐量方面，提出了改善雪崩击穿时的负性电阻的构造(例如，参照专利文献6)。此外，已经知道：在低电阻层和并列pn构造之间，具有比并列pn构造的n型漂移区域还低的杂质浓度的n^-漂移层的构造(例如，参照专利文献7)。

图23是表示现有的纵向MOSFET元件的芯片的概略部分平面图，图24是表示沿着图23中的A-A’线切断的状态的纵截面图，图25是表示沿着图23中的B-B’线切断的状态的纵截面图。而且，图23表示漏极·漂移部(元件活性部)的1/4(在图1、图7、图10和图12中也相同)。

该纵向MOSFET具有：在背侧的漏极电极18导电接触的低电阻n⁺漏极层(接触层)11上形成的第一并列pn构造的漏极·漂移部22；在该漏极·漂移部22的表面层上选择形成的作为元件活性部的高杂质浓度的P基极区域(p阱)13a；在该p基极区域13a内的表面侧选择形成的高杂质浓度的n⁺源极区域14；在基板表面上通过栅极绝缘膜15设置的多晶硅等栅极电极层16；通过在层间绝缘膜19a上所开的接触孔跨过p基极区域13a和n⁺源极区域14而导电接触的源极电极17。在阱状的p基极区域13a中较浅地形成n⁺源极区域14，构成两重扩散型MOS部。而且，26是p⁺接触区域，另外，在未图示的部分，在栅极电极层16上导电接触金属膜的栅极电极布线。

漏极·漂移部22大致相当于成为元件活性部的多个阱的p基极区域13a的正下部分，是以间距P1将沿着基板的厚度方向取向的层状纵向第一n型区域22a和沿着基板的厚度方向取向的层状纵向第一p型区域22b重复向基板的表面方向交互接合而形成的第一并列pn构造。任何一个第一n型区域22a其上端达到p基极区域13a的夹隙区域12e、其下端与n⁺漂移层11相接。达到夹隙区域12e的第一n型区域22a在接通状态是电路区域，而其余的第一n型区域22a大概形成为非电路区域。另外，第一p型区域22b其上端与p基极区域13a的阱底面接触，其下端与n⁺漏极层11接触。

漏极·漂移部22的周围成为由第二并列pn构造构成的元件周缘部30。元件周缘部30与漏极·漂移部22的第一并列pn构造连续，以间距P1重复地将在基板的厚度方向取向的层状纵向第二n型区域30a和在基板的厚度方向取向的层状纵向第二p型区域30b在基板的表面方向交互重复接合。第一并列pn构造和第二并列pn构造的重复间距大致相同，另外杂质浓度也大致相同。

在元件周缘部30的作为基板表面侧的表层区域，形成第三并列pn构造。该第三并列pn构造以重复间距P2在基板的表面方向交互地重复接合层状纵向的第三n型区域34a和层状纵向第三p型区域34b。第三并列pn构造的杂质浓度比第二并列pn构造的杂质浓度还低，重复的间距P2比重复的间距P1还窄。

在第三并列pn构造的表面上形成氧化膜(绝缘膜)33。形成该氧化膜33使得其膜厚从漏极·漂移部22向元件周缘部30分级地变厚。在该氧化膜33上形成从源极电极17延长的场片(field plate)电极FP，覆盖第三并列pn构造。另外，在元件周缘部30的外侧，形成与n⁺漏极层11连接的n型沟道阻挡(channel stopper)区域50，阻挡(stopper)电极51与该n型沟道阻挡区域50的表面侧导电接触。

专利文献1美国专利第5216275号说明书

专利文献2美国专利第5438215号说明书

专利文献3特开平9-266311号公报

专利文献4特开2003-224273号公报

专利文献5特开2004-22716号公报

专利文献6特开2004-72068号公报

专利文献7特开2003-273355号公报

但是，在所述专利文献4中，关于确保低接通电阻和高耐压已经公开，而关于雪崩耐量(破坏电流)却没有记载。另外，在所述专利文献6中，没有公开包括直到元件周缘部、改善雪崩击穿时的负性电阻的构造。即使提高了元件活性部的雪崩耐量，如果不提高元件周缘部的雪崩耐量，作为整体确保、保证雪崩耐量是困难的。

本发明者们，关于图23～图25所示构造的600V级别的纵向MOSFET元件，进行了雪崩击穿时的元件周缘部和元件活性部的电流电压特性的模拟。模拟所使用的并列pn构造的各个部分的尺寸和杂质浓度为下面的值。漏极·漂移部22的厚度(深度方向)是44.0μm，第一n型区域22a和第一p型区域22b的宽度是8.0μm(重复的间距P1是16.0μm)，第一n型区域22a和第一p型区域22b的杂质浓度是2.4×10¹⁵cm^-3，元件周缘部30的第二并列pn构造的厚度(深度方向)是31.0μm，第二n型区域30a和第二p型区域30b的宽度是8.0μm(重复的间距P1是16.0μm)，第二n型区域30a和第二p型区域30b的杂质浓度是2.4×10¹⁵cm^-3，元件周缘部30的第三并列pn构造的厚度(深度方向)是13.0μm，第三n型区域34a和第三p型区域34b的宽度是4.0μm(重复的间距P2是8.0μm)，第三n型区域34a和第三p型区域34b的杂质浓度是4.8×10¹⁴cm^-3。

图26～图28是表示沿着图23的A-A’线的部分的模拟结果的特性图。考虑杂质浓度的偏差，将各个n型区域的杂质浓度Nn形成为相对各个p型区域的杂质浓度Np的-10％(图26)、0％(图27)和+10％(图28)。从图26～图28可理解，在任何情况下元件周缘部的电流电压特性都存在负性电阻区域。

如果进入负性电阻区域，由于沿着流动电流的方向正反馈，所以引起电流的局部集中，会破坏元件。因此，在元件活性部被破坏之前能够在元件活性部流动的电流(雪崩耐量)由元件周缘部的出现负性电阻的雪崩电压(漏极源极间电压)所限制。如果考虑杂质的偏差，在现有构造的元件中，雪崩耐量达到50A/cm²程度(参照图28)。因此，为了在规定的杂质偏差范围提高雪崩耐量，需要将元件周缘部的出现负性电阻的雪崩电压提高到与元件活性部同等以上。或者，需要缓和负性电阻特性，如果可能进行正性电阻化。

发明内容

本发明的目的在于，消除所述的现有技术的问题，提供一种超接合半导体元件，其在作为并列pn构造的漂移部的周围还具有作为元件周缘部的并列pn构造，能够大幅度改善接通电阻和耐压的权衡选择关系，其能够改善元件周缘部的雪崩耐量，由此提高作为元件整体的雪崩耐量。另外，本发明的目的在于提供一种超接合半导体元件，其在漂移部具有并列pn构造，能够大幅度改善接通电阻和耐压的权衡选择关系，其能够缓和雪崩击穿时的负性电阻，由此作为元件整体能够提高雪崩耐量。

为了解决所述问题，达到目的，根据技术方案1的半导体元件，其特征在于，具有：

存在于基板的第一主面侧的以有源或者无源方式使电流流动的元件活性部；

存在于所述基板的第二主面侧的第一导电型的低电阻层；

纵向漂移部，介于所述元件活性部和所述低电阻层之间，在接通状态沿纵向流动漂移电流，并在关闭状态被耗尽；以及

元件周缘部，在所述纵向漂移部的周围介于所述第一主面和所述低电阻层之间，在接通状态基本上是非电路区域，在关闭状态被耗尽，

所述纵向漂移部是沿所述基板的厚度方向取向的第一纵向第一导电型区域和沿着所述基板的厚度方向取向的第一纵向第二导电型区域交互重复接合形成的第一并列pn构造，并且，

所述元件周缘部具有第一部分，该第一部分由沿着所述基板的厚度方向取向的第二纵向第一导电型区域和沿着所述基板的厚度方向取向的第二纵向第二导电型区域以第一重复间距交互重复接合形成的第二并列pn构造所形成，

所述元件周缘部在作为所述基板的第一主面侧的表层区域，具有第二部分，该第二部分由第三纵向第一导电型区域、具有比该第三纵向第一导电型区域还高的杂质浓度的第三纵向第二导电型区域以比所述第一重复间距还窄的第二重复间距来交互地重复接合所形成的第三并列pn构造来形成。

关于技术方案2的半导体元件，特征在于，在技术方案1所述的发明中，所述第三纵向第二导电型区域的杂质浓度，是所述第三纵向第一导电型区域的杂质浓度的120％以上。

技术方案3的关于发明的半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

所述元件周缘部在作为所述基板的第一主面侧的表层区域，具有第二部分，该第二部分由第三纵向的第一导电型区域、具有比该第三纵向第一导电型区域还宽的宽度的第三纵向第二导电型区域以比所述第一重复间距还窄的第二重复间距来交互地重复接合所形成的第三并列pn构造所形成。

技术方案4的本发明的半导体元件，其特征在于，在技术方案3所述的发明中，所述第三纵向第二导电型区域的宽度是所述第三纵向第一导电型区域的宽度的120％以上。

技术方案5的本发明的半导体元件，其特征在于，在技术方案2或4所述的发明中，所述第二部分的杂质浓度比所述第一部分的杂质浓度还低。

技术方案6的发明的半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

所述元件周缘部在作为所述基板的第一主面侧的表层区域，具有第二部分，该第二部分由第三纵向第一导电型区域、具有比该第三纵向第一导电型区域还高的载流子浓度的第三纵向第二导电型区域以比所述第一重复间距还窄的第二重复间距来交互地重复接合所形成的第三并列pn构造所构成。

技术方案7的发明的半导体元件，其特征在于，在技术方案6所述的发明中，所述第三纵向第二导电型区域的载流子浓度，是所述第三纵向第一导电型区域的载流子浓度的120％以上。

技术方案8的发明的半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

所述元件周缘部在作为所述基板的第一主面侧的表层区域，具有第二部分，该第二部分由第三纵向第一导电型区域、载流子量比该第三纵向第一导电型区域还多的第三纵向第二导电区域以比所述第一重复间距还窄的第二重复间距来交互地重复接合所形成的第三并列pn构造所构成。

技术方案9的发明的半导体元件，其特征在于，在技术方案8所述的发明中，所述第三纵向第二导电型区域的载流子量，是所述第三纵向第一导电型区域的载流子量的120％以上。

如果根据所述技术方案1、3、6或者8的发明，由于在第二部分设置电荷不平衡区域，所以提高了雪崩击穿时出现负性电阻的雪崩电压，提高了可在元件活性部流动的雪崩电流。因此，能够提高雪崩破坏电流(耐量)。另外，如果根据所述技术方案2、4、7或者9的发明，由于第三并列pn构造的杂质量或者载流子量的不平衡为20％以上，所以能够降低相对杂质量或者载流子量的偏差的雪崩耐量的偏差。另外，如果根据所述技术方案5的发明，由于第二部分的杂质浓度越低，元件活性部附近的表面电场越缓和，所以能够容易地实现高耐压。

技术方案10的发明的半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

所述元件周缘部在作为所述基板的第一主面侧的表层区域，具有由比第一重复间距还宽的第二导电型区域构成的第二部分。

技术方案11的发明的半导体元件，其特征在于，在技术方案10所述的发明中，所述第二部分的杂质浓度，比所述第二纵向第二导电型区域的杂质浓度还低。如果根据技术方案10或者11的发明，可提高雪崩击穿时出现负性电阻的雪崩电压，提高可在元件活性部流动的雪崩电流。因此，能够提高雪崩破坏电流(耐量)。

技术方案12的发明的半导体元件，其特征在于，在技术方案11所述的发明中，所述第二部分由第一导电型杂质和第二导电型杂质所构成。

技术方案13的发明的半导体元件，其特征在于，在技术方案3、6、或10所述的发明中，所述第二部分的一部分配置于设置在所述元件活性部的第二导电型区域的端部的下侧。

技术方案14的发明的半导体元件，其特征在于，在技术方案3、6、或10所述的发明中，所述第二部分的厚度，是所述第一部分和所述第二部分相加的厚度的50％以下。根据技术方案14的发明，能够抑制耐压的降低。对于电荷不平衡的耐压的降低程度，成为间距的转折点的连接部其厚度越厚就约大，所以优选第一部分比第一部分和第二部分相加的厚度的50％还厚。另外，如果第一并列pn构造和第二并列pn构造是以相同的第一间距连续的构成，由于没有成为间距的转折点的连接部，所以能够避免该部分的耐压降低。

技术方案15的发明的半导体元件，其特征在于，在技术方案3、6、或10所述的发明中，在所述第一部分和所述第二部分的外周，具有第一导电型的沟道阻挡区域。

技术方案16的发明的半导体元件，其特征在于，在技术方案15所述的发明中，所述沟道阻挡区域与所述低电阻层连接。根据技术方案15或者16的发明，能够稳定耐压。

技术方案17的发明的半导体元件，其特征在于，在技术方案3、6、或10所述的发明中，所述第二部分由绝缘膜覆盖。

技术方案18的发明的半导体元件，其特征在于，在技术方案17所述的发明中，所述第二部分的一部分，隔着所述绝缘膜由场片电极覆盖。如果根据技术方案18的发明，由场片电极之下的绝缘膜分担的电压部分，补偿在成为间距的转折点的连接部的由电荷不平衡产生的耐压降低部分，所以能够容易地确保耐压。

技术方案19的发明的半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

多个设置在所述基板的第一主面侧的第二导电型基极区域，

所述纵向漂移部形成将沿着所述基板的厚度方向取向的纵向第一导电型区域和沿着所述基板的厚度方向取向的第一纵向第二导电型区域交互地重复接合所构成的并列pn构造，

在多个所述第二导电型基极区域中的最外侧设置的第二导电型基极区域，设置杂质浓度相对低的第一部分和杂质浓度相对高的第二部分，同时，所述第一部分的比所述第二部分还外侧的部分通过绝缘膜来覆盖，所述第一部分的比所述第二部分还位于外侧并且由所述绝缘膜覆盖的该部分的宽度，比所述并列pn构造的重复间距还宽。

技术方案20的发明的半导体元件，其特征在于，在技术方案19所述的发明中，在最外侧设置的所述第二导电型基极区域中，在所述第一部分的比所述第二部分还外侧通过所述绝缘膜覆盖的部分的电阻值是2Ω以上。

如果根据技术方案19或者20，在元件周缘部产生的雪崩电流，通过设置在最外侧的第二导电型基极区域向源极区域流动。因此，通过成为雪崩电流的电流路径的第二导电型基极区域的电阻成分，可缓和雪崩击穿时的负性电阻。

技术方案21的发明的半导体元件，其特征在于，在技术方案20所述的发明中，还具有元件周缘部，其在所述纵向漂移部的周围介于所述第一主面和所述低电阻层之间，在接通状态是大概非电路区域而在关闭状态被耗尽，

该元件周缘部形成为将沿着所述基板的厚度方向取向的纵向第一导电型区域和沿着所述基板的厚度方向取向的纵向第二导电型区域交互重复接合而形成的并列pn构造，在该元件周缘部的并列pn构造的至少一部分，所述第一主面侧的部分中重复间距比所述纵向漂移部的并列pn构造的重复间距还窄。

技术方案22的发明的半导体元件，其特征在于，在技术方案21所述的发明中，所述元件周缘部的并列pn构造的重复间距比所述纵向漂移部的并列pn构造的重复间距还窄的部分的一部分，配置于设置在最外侧的所述第二导电型基极区域的下侧。如果根据该技术方案22的发明，缓和了设置在最外侧的第二导电型基极区域的角落部的电场。另外，耗尽层容易变宽。因此，实现了高耐压。

技术方案23的发明的半导体元件，其特征在于，在技术方案22所述的发明中，在所述元件周缘部的并列pn构造的、重复间距比所述纵向漂移部的并列pn构造的重复间距还窄的部分与所述低电阻层之间，设置并列pn构造，该并列pn构造是以与所述纵向漂移部的并列pn构造的重复间距相同的重复间距来交互重复接合沿着所述基板的厚度方向取向的纵向第一导电型区域和沿着所述基板的厚度方向取向的纵向第二导电型区域而构成。如果根据技术方案23的发明，在纵向漂移部的并列pn构造和元件周缘部的并列pn构造之间，没有成为间距的转折点的连接部，所以能够避免该部分的耐压的降低。

发明效果

根据本发明的半导体元件，可提高雪崩击穿时出现负性电阻的雪崩电压。即，能够缓和雪崩击穿时在元件周缘部出现的负性电阻特性。因此，能够在元件活性部流动的雪崩电流变大，所以，能够提高雪崩破坏电流(耐量)。另外，能够相对并列pn构造的杂质量偏差减少雪崩耐量偏差。因此，实现了可得到雪崩耐量高的超接合半导体元件的效果。

附图说明

图1是表示本发明的实施方式1的纵向MOSFET元件芯片的概略部分平面图。

图2是表示沿着图1中A-A’线切断的状态的纵截面图。

图3是表示沿着图1中的B-B’线切断的状态的纵截面图。

图4是表示沿着图1中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图5是表示沿着图1中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图6是表示沿着图1中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图7是表示本发明的实施方式2的纵向MOSFET元件芯片的概略部分平面图。

图8是表示沿着图7的A-A’线切断的状态的纵截面图。

图9是表示沿着图7的B-B’线切断的状态的纵截面图。

图10是表示本发明的实施方式3的纵向MOSFET元件芯片的概略部分平面图。

图11是表示沿着图10的A-A’线切断的状态的纵截面图。

图12是表示本发明的实施方式4的纵向MOSFET元件芯片的概略部分平面图。

图13是表示沿着图12中的A-A’线切断的状态的纵截面图。

图14是表示沿着图12中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图15是表示沿着图12中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图16是表示沿着图12中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图17是表示本发明的实施方式5的纵向MOSFET元件的主要部分的纵截面图。

图18是表示图17所示的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图19是表示图17所示的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图20是表示图17所示的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图21是表示本发明的实施方式6的纵向MOSFET元件的主要部分的纵截面图。

图22是表示本发明的实施方式7的纵向MOSFET元件的主要部分的纵截面图。

图23是表示现有的纵向MOSFET元件芯片的概略部分平面图。

图24是表示沿着图23中的A-A’线切断的状态的纵截面图。

图25是表示沿着图23中的B-B’线切断的状态的纵截面图。

图26是表示沿着图23中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图27是表示沿着图23中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

图28是表示沿着图23中的A-A’线的部分的雪崩击穿时的电流电压特性的模拟结果的特性图。

符号说明：FP场片电极，11第一导电型低电阻层(n⁺漏极层)，13b最外周p基极区域，22纵向漂移部(漏极·漂移部)，22a，22a’第一纵向第一导电型区域(第一n型区域)，22b，22b’第一纵向第二导电型区域(第一p型区域)，30元件周缘部，30a，30a’第二纵向第一导电型区域(第二n型区域)，30b，30b’第二纵向第二导电型区域(第二p型区域)，33绝缘膜(氧化膜)，34a，34aa，34ab，34a’，34aa’第三纵向第一导电型区域(第三n型区域)，34b，34ba，34bb，34b’，34ba’第三纵向第二导电型区域(第三p型区域)，34d第二导电型区域(p型区域)，50n型沟道阻挡区域。

具体实施方式

下面，参照附图，来详细说明本发明的半导体元件的优选实施方式。在下面记以n或者p的层或者区域中，各个电子或者空穴意味着多个载流子。另外，n或者p所附带的“+”和“-”意味着比较高浓度杂质或者比较低杂质浓度。在全部实施方式中，对第一导电型选择n，对第二导电型选择p，但是在相反的情况也可以。而且，在全部的附图中，对相同的构成赋予相同的符号，省略了重复说明。

实施方式1

图1是表示本发明的实施方式1的纵向MOSFET元件的芯片的概略部分平面图，图2是表示沿着图1中的A-A’线切断的状态的纵截面图，图3是表示沿着图1中的B-B’线切断的状态的纵截面图，实施方式1的纵向MOSFET除了第三p型区域34b、34ba、34bb的杂质浓度比第三n型区域34a、34aa、34ab的杂质浓度高之外，与图23～图25所示的现有的构成相同。

如图1所示，在实施方式1中，第一并列pn构造、第二并列pn构造和第三并列pn构造以平面的条带状互相地平行配置。在第三并列pn构造中，第三n型区域34a、34aa、34ab和第三p型区域34b、34ba、34bb的宽度大致相同。另外，如图2所示，由于第二并列pn构造与第一并列pn构造连续，所以不存在间距不连续的间距转折点部分。而且，由于抑制了相对电荷不平衡的耐压降低，所以第三并列pn构造的厚度也可以是第二并列pn构造和第三并列pn构造相加的厚度的50％以下。

另外，第三并列pn构造中的、与第一并列pn构造平行相邻的第三p型区域34ba和第三n型区域34aa的内侧部分，通过钻入到p基极区域13a的底部而形成。同样的，如图3所示那样，第三并列pn构造中的与第一并列pn构造的第一n型区域22a和第一p型区域22b的端面相碰的层状纵向第三p型区域34bb和层状纵向第三n型区域34ab的内侧部分，钻入到p基极区域13a的底部而形成。

虽然没有特别限定，但例如实施方式1的纵向MOSFET是耐压600V级的情况下，各个部分的尺寸和杂质浓度为下面的值。漏极·漂移部22的厚度(深度方向)是44.0μm，第一n型区域22a和第一p型区域22b的宽度是8.0μm(重复间距P1是16.0μm)，第一n型区域22a和第一p型区域22b的杂质浓度是2.4×10¹⁵cm^-3。元件周缘部30的第二并列pn构造的厚度(深度方向)是31.0μm，第二n型区域30a和第二p型区域30b的宽度是8.0μm(重复间距P1是16.0μm)，第二n型区域30a和第二p型区域30b的杂质浓度是2.4×10¹⁵cm^-3。

元件周缘部30的第三并列pn构造的厚度(深度方向)是13.0μm，第三n型区域34a、34aa、34ab和第三p型区域34b、34ba、34bb的宽度是4.0μm(重复间距P2是8.0μm)。第三n型区域34a、34aa、34ab的杂质浓度是4.8×10¹⁴cm^-3、第三p型区域34b、34ba、34bb的杂质浓度是7.2×10¹⁴cm^-3。

p基极区域13a的扩散深度是3.0μm，其表面杂质浓度是3.0×10¹⁷cm^-3，n⁺源极区域14的扩散深度是1.0μm，其表面杂质浓度是3.0×10²⁰cm^-3，作为表面漂移区域的夹隙区域12e的扩散深度是2.5μm，其表面杂质浓度是2.0×10¹⁶cm^-3，n⁺漏极层11的厚度是300μm，其表面杂质浓度是2.0×10¹⁸cm^-3，n型沟道阻挡区域50的宽度是30.0μm，其杂质浓度是6.0×10¹⁵cm^-3。

这里，正确地说，上述并列pn构造的杂质浓度(杂质量)意味着载流子浓度(载流子量)。即使杂质浓度高，如果载流子浓度低，也不能得到充分提高雪崩耐量的效果。一般的，在进行充分活化的区域杂质浓度和载流子浓度认为相同。同样的，在进行充分活化的区域认为杂质量和载流子量相等。因此，在本说明书中，为了方便，设杂质浓度包括载流子浓度，另外设杂质量包括载流子量。

下面，说明雪崩击穿时产生负性电阻的原理。如果向漏极和源极·栅极间施加电压，p基极区域13a的角落部达到临界电场，就引起雪崩击穿，开始流动雪崩电流。如果增加雪崩电流，由雪崩而发生的载流子增加，空穴和电子在各个元件的表面侧和背面侧积蓄，会引起电场的再分布。此时空穴会引起电场的再分布，使得将高电场区域从p基极区域13a的角落部向p基极区域13a的底移动。通过这样，作为雪崩电压，表现纵向的电场分布和耗尽层的积。

如果进一步流动雪崩电流，由雪崩发生的可动载流子增加，纵方向电场变为进一步向下凸的电场分布，雪崩电压降低。即，出现负性电阻。因此，为了提高雪崩耐量，即提高出现负性电阻的雪崩电压，在元件周缘部30，将由p基极区域13a下的第三并列pn构造和第二并列pn构造所构成的构造，形成为在流动雪崩电流时表面侧的电场缓和那样构造也可以。

这里，在实施方式1中，在p基极区域13a之下配置的第三并列pn构造中，使第三p型区域34ba的杂质浓度比第三n型区域34aa的杂质浓度还高，形成为缓和表面侧的电场的构造。具体地说，将第三p型区域34b、34ba、34bb的杂质浓度形成为第三n型区域34a、34aa、34ab的杂质浓度的150％。而且，为了得到充分的电场缓和效果，优选将第三p型区域34b、34ba、34bb的杂质浓度形成为第三n型区域34a、34aa、34ab的杂质浓度的120％以上。

下面，图4～图6表示本发明者们对图1～图3所示构造的600V级别的纵向MOSFET元件，进行雪崩击穿时的元件周缘部和元件活性部的电流电压特性的模拟的结果。而且，模拟所使用的并列pn构造的各个部分的尺寸和杂质浓度形成为实施方式1中先前所述的值。另外，象现有技术那样，考虑杂质浓度的偏差，将各个n型区域的杂质浓度Nn形成为相对各个p型区域的杂质浓度Np的-10％(图4)、0％(图5)和+10％(图6)来进行模拟。

如果将图4～图6与图26～图28(现有例子)来比较，在任何情况下，相对现有构造，元件周缘部30出现负性电阻的雪崩电压变高，能够在元件活性部流动的雪崩电流变大，所以，能够提高雪崩耐量。另外，即使n型区域的杂质浓度变动±10％，也可得到250A/cm²以上的雪崩耐量(参照图6)。此外，第三p型区域34b也具有作为保护环(guard ring)的功能，所以能够容易确保耐压。在图1的y方向，即与并列pn构造的带平行的方向，第三并列pn构造夹在p基极区域13a和n型沟道阻挡区域50之间，所以耐压几乎没有降低。

另外，第三并列pn构造的杂质浓度比第二并列pn构造的杂质浓度还低，由此元件活性部附近的表面电场缓和，所以能够容易实现高耐压化。此外，在第一并列pn构造和第二并列pn构造之间没有成为间距的转折点的连接部，而且第三并列pn构造薄，所以能够避免在该部分的耐压降低。另外，通过设置n型沟道阻挡区域50，能够稳定耐压。另外，通过设置场片电极FP，由场片电极FP下的氧化膜33所分担的电压部分补偿了成为间距的转折点的连接部的由电荷不平衡而产生的耐压降低部分，所以能够容易地确保耐压。

实施方式2

图7是表示本发明的实施方式2的纵向MOSFET元件的芯片的概略部分平面图，图8是表示沿着图7中的A-A’线来切断的状态的纵截面图，图9是表示沿着图7中的B-B’切断的状态的纵截面图。实施方式2的纵向MOSFET是实施方式1的变形例，与实施方式1的不同点如下。即，第三n型区域34a和第三p型区域34b的杂质浓度相同，且第三p型区域34b的宽度Wp比第三n型区域34a的宽度Wn还宽。例如，第三n型区域34a和第三p型区域34b的杂质浓度是4.8×10¹⁴cm^-3，第三p型区域34b的宽度Wp是第三n型区域34a的宽度的120％以上。

另外，处于元件周缘部30的表层部的第三并列pn构造的重复间距的方向相对漏极·漂移部22的第一并列pn构造的重复间距的方向正交。如果重复间距P2窄的第三并列pn构造的厚度比第一并列pn构造的厚度薄很多，第三并列pn构造相对第一并列pn构造无论是正交还是平行都没有关系。

在实施方式2中，通过加宽第三p型区域34b的宽度Wp来实现电荷不平衡，所以得到与实施方式1相同的效果。此外，在控制第三p型区域34b的杂质量时，与控制第三p型区域34b的杂质浓度相比，控制第三p型区域34b的宽度较容易，所以，与实施方式1相比，实施方式2可得到提高批量生产性的效果。此外，通过交叉第三并列pn构造和第一并列pn构造，具有提高设计的自由度的优点。

实施方式3

图10是表示本发明的实施方式3的纵向MOSFET元件的芯片的概略部分平面图。图11是表示沿着图10中的A-A’线切断的状态的纵截面图。实施方式3的纵向MOSFET是实施方式2的变形例，与实施方式2不同之处如下。即，第一～第三并列pn构造的p型区域22b’、30b’、34b’和n型区域22a’、30a’、34a’是纵向层状，不是平面的条带状，p型区域22b’、30b’、34b’为平面的六方格子点状，而剩余部分成为n型区域22a’、30a’、34a’。相反的，n型区域为六方格子点状，而剩余部分成为p型区域也可以。

另外，如果在第三并列pn构造中第三p型区域34b’的杂质量比第三n型区域34a’的杂质量多，第一～第三并列pn构造的平面形状不限于六方格子，也可以是三方格子或者四方格子等多边形格子。此外，第一～第三并列pn构造中的任何并列pn构造是平面的格子点状，其他的并列pn构造是平面的条带状也可以。而且，在本例的情况下，第三并列pn构造中的第三n型区域34aa’和第三p型区域34ba’通过钻入到p基极区域13a的底部而形成。

另外，在实施方式3中，如图11所示那样，在第一和第二并列pn构造与n⁺漏极层11之间设置n型缓冲区域61。而且，没有n型缓冲区域61也可以。如根据实施方式3，能够提高导入雪崩击穿时的负性电阻的电压值，而与并列pn构造的平面形状没有关系、以及与n型缓冲区域61的有无没有关系，所以能够提高雪崩耐量。

实施方式4

图12是表示本发明的实施方式4的纵向MOSFET元件的芯片的概略部分平面图，图13是表示沿着图12中的A-A’线来切断的状态的纵截面图。实施方式4的纵向MOSFET在元件周缘部30的基板表面侧的表层区域，配置杂质浓度低的p型区域34d，代替第三并列pn构造。该p型区域34d的一部分与实施方式1同样，通过氧化膜33，由与p基极区域13a连续的场片电极FP覆盖。

在实施方式4中，实现p型区域34d的表面电场的缓和。关于p型区域34d的杂质浓度，由于在源极、漏极、栅极间施加电压时，p型区域34d如果不是耗尽那样的杂质浓度，会导致耐压降低，所以优选为比第二p型区域30b的杂质浓度还低。例如，p型区域34d杂质浓度是4.8×10¹⁴cm^-3。其它尺寸或浓度等与实施方式1相同。另外，电阻高的p型区域34d是掺杂n型杂质和p型杂质两者的区域。由于n型杂质和p型杂质相互补偿，所以大概相同数量掺杂的区域作为高电阻区域作用。因此，通过将p型杂质量设为比n型杂质量多，能够容易地形成电阻高的p型区域。此外，电阻高的p型区域的杂质浓度能够利用杂质量或者导入各杂质的区域的宽度来容易地控制，所以能够批量生产性好地来制造。

下面，图14～图16表示本发明者们对图12和图13所示构造的600V级别的纵向MOSFET元件，进行雪崩击穿时的元件周缘部和元件活性部的电流电压特性的模拟的结果。而且，模拟所使用的并列pn构造的各个部分的尺寸和杂质浓度，除了将p型区域34d的杂质浓度设为4.8×10¹⁴cm^-3以外，形成为实施方式1中先前所述的值相同。另外，与实施方式1同样，考虑杂质浓度的偏差，将各个n型区域的杂质浓度Nn形成为相对各个p型区域的杂质浓度Np的-10％(图14)、0％(图15)和+10％(图16)来进行模拟。

如果将图14～图16与图26～图28(现有例子)来比较，在任何情况下，相对现有构造，元件周缘部30出现负性电阻的雪崩电压变高，能够在元件活性部流动的雪崩电流变大，所以，能够提高雪崩耐量。另外，即使n型区域的杂质浓度变动±10％，也可得到340A/cm²以上的雪崩耐量(参照图15)。

实施方式5

图17是表示切断本发明的实施方式5的纵向MOSFET元件的芯片的状态的纵截面图。该纵截面相当于将实施方式5的纵向MOSFET元件的芯片沿着例如图1中的A-A’线的切断线来切断时的切断面。

实施方式5的纵向MOSFET，在最外侧的p基极区域(下面称为最外周p基极区域)13b，在比与源极电极17接触的P⁺接触区域26更外侧，且由氧化膜33覆盖的部分的宽度Wb，比由第一n型区域22a和第一p型区域22b构成的第一并列pn构造的重复间距P1还宽，除此之外，与图24所示的现有技术的构成相同。在最外周p基极区域13b，P⁺接触区域26相当于杂质浓度相对高的第二部分，其以外的p区域相当于杂质浓度相对低的第一部分。

如图17所示那样，在实施方式5中，与实施方式1相同，由第二n型区域30a和第二p型区域30b构成的第二并列pn构造与第一并列pn构造连续，不存在间距不连续的间距转折点部分。通过这样，可缓和由电荷不平衡导致的耐压降低。

虽然不特别限定，但在例如实施方式5的纵向MOSFET是耐压600V级别的情况下，各个部分的尺寸和杂质浓度为下面的值。漏极·漂移部22的厚度(深度方向)是44.0μm，第一n型区域22a和第一p型区域22b的宽度是8.0μm(重复间距P1是16.0μm)，第一n型区域22a和第一p型区域22b的杂质浓度是2.4×10¹⁵cm^-3。

元件周缘部30的第二并列pn构造的厚度(深度方向)是31.0μm，第二n型区域30a和第二p型区域30b的宽度是8.0μm(重复间距P1是16.0μm)，第二n型区域30a和第二p型区域30b的杂质浓度是2.4×10¹⁵cm^-3。元件周缘部30的第三并列pn构造的厚度(深度方向)是13.0μm，第三n型区域34a和第三p型区域34b的宽度是4.0μm(重复间距P2是8.0μm)，第三n型区域34a和第三p型区域34b的杂质浓度是4.8×10¹⁴cm^-3。

p基极区域13a的扩散深度和表面杂质浓度分布是3.0μm和1.0×10¹⁷cm^-3，p⁺接触区域26的扩散深度和表面杂质浓度分布是1.0μm和4.0×10¹⁹cm^-3。n⁺源极区域14的扩散深度和表面杂质浓度分别是1.0μm和3.0×10²⁰cm^-3，成为表面漂移区域的夹隙区域12e的扩散深度和表面杂质浓度分别是2.5μm和2.0×10¹⁶cm^-3。

n⁺漏极层11的厚度和杂质浓度分布是300μm和2.0×10¹⁸cm^-3，n型沟道阻挡区域50的宽度和杂质浓度分布是30.0μm和6.0×10¹⁵cm^-3。在最外周p基极区域13b，其扩散深度、在比p⁺接触区域26还外侧的由氧化膜33所覆盖的部分的宽度Wb、和表面杂质浓度分别是3.0μm、50μm和1.0×10¹⁷cm^-3。

在实施方式1中，说明了这种情况：基于雪崩击穿时的负性电阻的发生原理，为了提高雪崩耐量，可以是在元件周缘部30中流动雪崩电流时表面侧的电场缓和那样的构造。此外，如根据所述原理，为了提高雪崩耐量，流动雪崩电流的最外周p基极区域13b的电阻变高也可以。这里，在实施方式5中，通过降低最外周p基极区域13b的杂质浓度，且加宽流动雪崩电流的部分的宽度Wb，可形成实现负性电阻的缓和的构造。

这里，为避免雪崩击穿时的负性电阻，最外周p基极区域13b的电阻值其最外周p基极区域13b的整体是2Ω以上也可以。其理由是，在现有例子中，n型区域的杂质浓度Nn比p型区域的杂质浓度Np还高的情况下的元件周缘部的负性电阻值是2Ω左右。例如，在实施方式5中，在最外周p基极区域13b的总周缘长度(全长)、薄片电阻和宽度Wb分别是大约16mm、800Ω/□和50μm的情况下，最外周p基极区域13b的整体电阻值是2.5Ω左右。这种情况下，最外周p基极区域13b的一部分即使发生局部的雪崩，也可缓和电流的集中。

另一方面，在元件为接通状态时，最外周p基极区域13b为不流动电流的无效区域。因此，为了面积效率更佳，优选最外周p基极区域13b的宽度尽可能窄。但是，为了避免雪崩击穿时的负性电阻，需要加宽最外周p基极区域13b的宽度一定程度。具体地说，最外周p基极区域13b的宽度可以比所述重复间距P1还宽。

下面，图18～图20表示本发明者们对图17所示构造的600V级别的纵向MOSFET元件，进行雪崩击穿时的元件周缘部和元件活性部的电流电压特性的模拟的结果。而且，模拟所使用的并列pn构造的各个部分的尺寸和杂质浓度，设为实施方式5的所述的值。另外，与已有技术相同，考虑杂质浓度的偏差，将各个n型区域的杂质浓度Nn形成为相对各个p型区域的杂质浓度Np的-10％(图18)、0％(图19)和+10％(图20)来进行模拟。

象通过比较图20和图28(现有例子)可理解的那样，在p型区域的杂质浓度Np比n型区域的杂质浓度Nn还低的情况下，负性电阻缓和，成为正性电阻，所以，能够提高雪崩耐量。与此相对，象通过比较图18和图26(现有例子)，以及比较图19和图27(现有例子)可理解的那样，在p型区域的杂质浓度Np比n型区域的杂质浓度Nn还高的情况下，以及两者相等的情况下，负性电阻基本没有缓和。这是因为，雪崩电流仅在最外周p基极区域13b的中途或者一部分流动。

但是，在任何一种情况下，由于元件周缘部30的负性电阻出现，提高了雪崩电压，所以能够确保高雪崩耐量。由图18～图20，即使n型区域的杂质浓度变动±10％，也能够确保300A/cm²左右的雪崩耐量(参照图19)。

而且，在所述专利文献4中，记载了在最外周p基极区域元件周缘部侧的部分的宽度比其中的高浓度p区域宽许多的截面构造的图(例如图14)，但在该专利文献中，没有考虑雪崩击穿时出现的负性电阻。另外，象专利文献4的例如参照图14所理解的那样，在最外周的p基极区域中的元件周缘部侧的部分且由氧化膜覆盖的部分的宽度，与其中的高浓度p区域相比，不是特别宽。实施方式5与专利文献4的例如图14相比，该部分的宽度非常宽，这一点与专利文献4所记载的元件不同。

实施方式6

图21是表示切断本发明的实施方式6的纵向MOSFET元件的芯片的状态的纵截面图。该纵截面相当于将实施方式6的纵向MOSFET元件的芯片沿着例如图1的A-A’线的切断线来切断时的切断面。

实施方式6的纵向MOSFET是实施方式5的变形例，与实施方式5的不同之处如下。即，由第三n型区域34a和第三p型区域34b所构成的第三并列pn构造与最外周p基极区域13b不连续。即使这样的构造，在p型区域的杂质浓度Np比n型区域的杂质浓度Nn低的情况下，在最外周p基极区域13b的角落部分发生雪崩，雪崩电流通过最外周p基极区域13b的比p⁺接触区域26还外侧的宽度宽的部分，向源极电极17流动，所以，可缓和雪崩击穿时的负性电阻。因此，可得到与实施方式5相同的效果。

实施方式7

图22是表示切断本发明的实施方式7的纵向MOSFET元件的芯片的状态的纵截面图。该纵截面相当于将实施方式7的纵向MOSFET元件芯片沿着例如图1的A-A’线的切断线来切断时的切断面。

实施方式7的纵向MOSFET是实施方式5的变形例，与实施方式5的不同点如下。即，由第三n型区域34a和第三p型区域34b构成的第三并列pn构造达到n⁺漏极层11。即，在实施方式7中，没有设置由第二n型区域30a和第二p型区域30b所构成的第二并列pn构造。即使这样的构造，也与实施方式5相同，缓和了在p型区域的杂质浓度Np比n型区域的杂质浓度Nn还低的情况下的雪崩击穿时的负性电阻，所以可得到与实施方式5相同的效果。

在上面，本发明不限于所述各个实施方式，能够进行各种改变。例如，也可以使用保护环(guard ring)来代替在表面边缘构造应用场片构造，如果表面边缘构造是能够充分缓和位于元件活性部的最外周部的p基极区域13b的曲率的构造，就不仅是场片构造或者保护环构造，也可以是兼用该两者的构造。另外，在基板的第一主面侧形成的元件活性部，在例如纵向MOSFET的情况下是在第一主面侧形成反转层的包括沟道扩散层和源极区域的开关部，在双极晶体管的情况下是包括发射极或集电极区域的开关部，指示在漂移部的第一主面侧具有导通和非导通的选择功能的有源部分或者无源部分，所以，本发明不限于MOSFET，也能够适用于IGBT、双极晶体管、FWD或肖特基二极管等。

产业上的可利用性

象以上这样，本发明对大功率半导体装置是有用的，特别是，能够适用于在漂移部具有并列pn构造的MOSFET或者IGBT或者双极晶体管等兼有高耐压和大电流电容的半导体装置。

Claims

1.一种半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

2.根据权利要求1所述的半导体元件，其特征在于，

所述第三纵向第二导电型区域的杂质浓度，是所述第三纵向第一导电型区域的杂质浓度的120％以上。

3.一种半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

所述元件周缘部在作为所述基板的第一主面侧的表层区域，具有第二部分，该第二部分由第三纵向第一导电型区域、具有比该第三纵向第一导电型区域还宽的宽度的第三纵向第二导电型区域以比所述第一重复间距还窄的第二重复间距来交互地重复接合所形成的第三并列pn构造所形成。

4.根据权利要求3所述的半导体元件，其特征在于，

所述第三纵向第二导电型区域的宽度是所述第三纵向第一导电型区域的宽度的120％以上。

5.根据权利要求2或4所述的半导体元件，其特征在于，

所述第二部分的杂质浓度比所述第一部分的杂质浓度还低。

6.一种半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

7.根据权利要求6所述的半导体元件，其特征在于，

所述第三纵向第二导电型区域的载流子浓度，是所述第三纵向第一导电型区域的载流子浓度的120％以上。

8.一种半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

9.根据权利要求8所述的半导体元件，其特征在于，

所述第三纵向第二导电型区域的载流子量，是所述第三纵向第一导电型区域的载流子量的120％以上。

10.一种半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

11.根据权利要求10所述的半导体元件，其特征在于，

所述第二部分的杂质浓度，比所述第二纵向第二导电型区域的杂质浓度还低。

12.根据权利要求11所述的半导体元件，其特征在于，

所述第二部分由第一导电型杂质和第二导电型杂质所构成。

13.根据权利要求3、6、或10所述的半导体元件，其特征在于，

所述第二部分的一部分配置于设置在所述元件活性部的第二导电型区域的端部的下侧。

14.根据权利要求3、6、或10所述的半导体元件，其特征在于，

所述第二部分的厚度，是所述第一部分和所述第二部分相加的厚度的50％以下。

15.根据权利要求3、6、或10所述的半导体元件，其特征在于，

在所述第一部分和所述第二部分的外周，具有第一导电型的沟道阻挡区域。

16.根据权利要求15所述的半导体元件，其特征在于，

所述沟道阻挡区域与所述低电阻层连接。

17.根据权利要求3、6、或10所述的半导体元件，其特征在于，

所述第二部分由绝缘膜覆盖。

18.根据权利要求17所述的半导体元件，其特征在于，

所述第二部分的一部分，隔着所述绝缘膜由场片电极覆盖。

19.一种半导体元件，其特征在于，具有：

存在于所述基板的第二主面侧的第一导电型的低电阻层；

多个设置在所述基板的第一主面侧的第二导电型基极区域，

20.根据权利要求19所述的半导体元件，其特征在于，

在最外侧设置的所述第二导电型基极区域中，在所述第一部分的比所述第二部分还外侧通过所述绝缘膜覆盖的部分的电阻值是2Ω以上。

21.根据权利要求20所述的半导体元件，其特征在于，

还具有元件周缘部，其在所述纵向漂移部的周围介于所述第一主面和所述低电阻层之间，在接通状态是大概非电路区域而在关闭状态被耗尽，

22.根据权利要求21所述的半导体元件，其特征在于，

所述元件周缘部的并列pn构造的、重复间距比所述纵向漂移部的并列pn构造的重复间距还窄的部分的一部分，配置于设置在最外侧的所述第二导电型基极区域的下侧。

23.根据权利要求22所述的半导体元件，其特征在于，

在所述元件周缘部的并列pn构造的、重复间距比所述纵向漂移部的并列pn构造的重复间距还窄的部分与所述低电阻层之间，设置并列pn构造，该并列pn构造是以与所述纵向漂移部的并列pn构造的重复间距相同的重复间距来交互重复接合沿着所述基板的厚度方向取向的纵向第一导电型区域和沿着所述基板的厚度方向取向的纵向第二导电型区域而构成。