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CN100508177C - 半导体器件 - Google Patents

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CN100508177C
CN100508177C CNB2006101119278A CN200610111927A CN100508177C CN 100508177 C CN100508177 C CN 100508177C CN B2006101119278 A CNB2006101119278 A CN B2006101119278A CN 200610111927 A CN200610111927 A CN 200610111927A CN 100508177 C CN100508177 C CN 100508177C
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Abstract

本发明公开一种半导体器件，包括：半导体芯片，其在倒装芯片连接中连接到印刷配线基板的表面上；围堰，其用于防止底层填料的流出，所述围堰设在所述印刷配线基板的表面上，并围绕所述半导体芯片的整个周边；用于所述半导体芯片的外部连接端子，所述外部连接端子设在所述印刷配线基板的表面上，并设置在所述围堰的外部；阻焊层，其覆盖除去用于倒装芯片连接和设置所述外部连接端子的部分以外的所述印刷配线基板的表面；以及至少一个凹进部分，其设在所述阻焊层中，并在所述半导体芯片的拐角部分和与所述半导体芯片的所述拐角部分相对的所述围堰的拐角部分之间的区域内。

Description

半导体器件
技术领域
本发明涉及一种具有半导体芯片的半导体器件，该半导体芯片在倒装芯片连接中连接到印刷配线基板的表面上。
背景技术
在半导体芯片在倒装芯片连接中连接到印刷配线基板上的结构中，为了保证该芯片与该印刷配线基板的连接可靠性，用底层填料(密封树脂)填充在该芯片和该基板之间形成的间隙，以便加强该芯片与该印刷配线基板的连接。为了提高加强效果，使底层填料从芯片和基板之间溢出少许到周围，使得溢出的底层填料形成为山形，其顶部为该芯片，并且其裙部从该山形的顶部延伸。然而，在将部件高度密集地安装在基板上的结构的情况下，另一器件或配线系统等设置为非常接近于芯片。因此，有必要防止以下问题的发生，即溢出的底层填料广泛散布并到达周围部分，该问题会负面影响半导体器件的电操作。因此，为了限制从芯片和基板之间溢出的底层填料的流出范围，至今已经提出多种方案。
JP-A-5-183070和JP-A-9-162208披露了一种用于限制密封树脂(未称为底层填料)的流出范围的围堰结构，该围堰结构以框形围绕半导体芯片，其中采用的不是倒装芯片连接而是引线接合连接。与其中采用倒装芯片连接的结构相比较，由于此结构采用引线接合连接，所以配线基板和围堰的尺寸较大。然而，这两种芯片连接结构均具有共同的基本概念，即由围堰限制树脂的流出范围。
为了增强限制流出范围的效果，JP-A-5-183070提出了一种围堰，其中多个层是三维层压的，并且JP-A-9-162208提出二维双框形围堰。
为了在采用倒装芯片连接的结构中限制底层填料的流出范围，JP-A-2001-244384做出下列三种方案：(1)一种台阶结构，其中对于从芯片连接区域的周沿到周围部分的芯片的整个周围，使阻焊层比原来的阻焊层薄一个台阶；(2)一种结构，其中在芯片连接区域周围的阻焊层中形成围绕芯片整个周围的凹槽；以及(3)一种结构，其中在芯片连接区域周围的阻焊层上形成围绕芯片整个周围的框形围堰。
然而，近来半导体器件的外形和厚度已经减小。因此，作为内部结构的部件已经高度密集地安装并小型化。因此，这些方法很难可靠地限制底层填料的流出范围。
图1为示出半导体器件10的一部分的示意图，该半导体器件具有在倒装芯片连接中连接到印刷配线基板12上的半导体芯片14。在印刷配线基板12的表面上，用于限制底层填料的流出范围的框形围堰16围绕半导体芯片14的整个周围，并且焊球18设置在框形围堰16的外部，所述焊球是用于借助于配线图案将半导体芯片14与外部电路连接的外部连接端子。
在焊球18设置在印刷配线基板上的安装芯片14的一侧的情况下，焊球18设置为非常接近于芯片14。因此，溢出围堰16的底层填料流容易到达焊球18。
在某些情况下，作为基本设计的定制方案(customization)，焊球还布置在非常接近于半导体芯片的拐角的部分中。在这种情况下，半导体芯片的外沿(即，外边缘)和围堰的内沿(即，内边缘)之间的空间减小。因此，存在以下较大可能性，即从芯片和印刷配线基板之间溢出的底层填料流越过围堰，并向外溢出。
图2A为在图1中示出的由用虚线画出的圆圈C包围的拐角部分的放大视图。如图中用附图标记20所示，在半导体芯片14和印刷配线基板12之间的间隙中填充的底层填料从半导体芯片14的安装区域向外流。然而，用到达前沿20F示出的底层填料的流出范围被限制在围绕半导体芯片14的框形围堰16的内部。
图2B为示出其中以这样的方式做出定制方案的状态的视图，即焊球18A还布置在拐角部分中。在拐角部分中，为了保证进一步布置的焊球18A本身所需的面积和焊球18A周围的空隙，围堰16设置为向半导体芯片14侧收缩。因此，半导体芯片14的外沿和围堰16的内沿之间的空间减小。因此，与图中用虚线示出的原来到达位置20F’相比较，底层填料20的前沿20F在收缩的围堰16的位置被强制拦住。因此，底层填料20局部聚集并升高。从而，存在以下较大可能性，即底层填料20越过围堰16并溢出。
发明内容
鉴于以上情形做出本发明，并且本发明提供一种半导体器件，该半导体器件包括在倒装芯片连接中连接到印刷配线基板的表面上的半导体芯片，并且还包括作为用于该半导体芯片的外部连接端子的焊球，其中，通过与该半导体芯片的拐角部分相对的围堰拐角部分，可以可靠地防止底层填料流向外溢出。
在某些实施方式中，本发明的半导体器件包括：
半导体芯片，其在倒装芯片连接中连接到印刷配线基板的表面上；
围堰，其用于防止底层填料的流出，所述围堰设在所述印刷配线基板的表面上，并围绕所述半导体芯片的整个周边；
用于所述半导体芯片的外部连接端子，所述外部连接端子设在所述印刷配线基板的表面上，并设置在所述围堰的外部；
阻焊层，其覆盖除去用于倒装芯片连接和设置所述外部连接端子的部分以外的所述印刷配线基板的表面；以及
至少一个凹进部分，其设在所述阻焊层中，并在所述半导体芯片的拐角部分和与所述半导体芯片的所述拐角部分相对的所述围堰的拐角部分之间的区域内。
在本发明的半导体器件中，位于半导体芯片的拐角部分和与该半导体芯片的该拐角部分相对的围堰的拐角部分之间的区域内，并设在阻焊层中的凹进部分吸收底层填料流。因此，底层填料流不会通过越过围堰而溢出。
附图说明
图1为示出相关半导体器件的平面图，其中，半导体芯片在倒装芯片连接中连接到印刷配线基板上。
图2A为示出图1中所示的相关半导体器件中的半导体芯片的拐角部分的邻近区域的放大平面图。
图2B为示出以下状态的平面图，即焊球还布置在半导体芯片的拐角部分的邻近区域。
图3A为示出本发明实施例的半导体器件的半导体芯片拐角部分的邻近区域的平面图。
图3B为沿图3A中的线A-A’截取的剖视图。
图4A至4D为示出半导体器件中在拐角部分的凹进部分的各种实施例的平面图。
具体实施方式
图3A和3B为示出本发明实施例的半导体器件的一部分的视图。图3A为示出倒装芯片连接区域的拐角部分的平面图，图3B为沿图3A中的线A-A’截取的剖视图。
在图中示出的半导体器件50中，半导体芯片14在倒装芯片连接中连接到印刷配线基板12的表面上。
在印刷配线基板12的表面上，用于限制底层填料流出范围的框形围堰16围绕半导体芯片14的整个周边。在框形围堰16的外部，设置用作半导体芯片14的外部连接端子的焊球18A。除去倒装芯片连接部分和设置焊球的部分以外的印刷配线基板12的表面覆盖有阻焊层22。焊球18A附着到焊盘部分23上。
在半导体芯片14的拐角部分和与半导体芯片14的拐角部分相对的框形围堰16的拐角部分之间区域内的阻焊层22中，形成凹进部分24。拐角部分的此凹进部分24从露出用于倒装芯片连接的配线图案的阻焊层中的凹进部分26(以下称为倒装芯片连接部分的凹进部分)到围堰16的内沿以线性凹槽形状延伸。也就是说，拐角部分的凹进部分24的一端连接到倒装芯片连接部分的凹进部分26，并且拐角部分的凹进部分24的另一端与围堰16的内沿接触。
底层填料树脂20填充到在半导体芯片14和印刷配线基板12之间形成的间隙28中。然后，底层填料树脂20在半导体芯片14的周围溢出，并进一步在半导体芯片14的外沿和围堰16之间的区域进一步向外流，如用前沿20F所示。在拐角部分中，由于相当多的底层填料20容纳在凹进部分24中，所以抑制了底层填料20的上水平面20S，使其较低。因此，由围堰16充分拦住底层填料20。因此，没有底层填料20通过越过围堰16而溢出。
下面将对根据本发明实施例的半导体器件的部分的尺寸的一个实例进行说明，以供参考。
半导体芯片14的尺寸：9.0至225mm2
阻焊层22的厚度：10至20μm
半导体芯片14和基板12之间的间隙28：15至35μm
(严格来说，是半导体芯片14和阻焊层22之间的间隙。)
围堰16：厚度10至20μm，宽度50至100μm
倒装芯片连接部分的凹进部分26的宽度W：300至500μm
通常，围堰16通过相同的制造方法、由与阻焊层22相同的树脂制成。因此，围堰16的厚度为10至20μm，与阻焊层22的厚度相同。然而，围堰16的材料、制造方法和厚度也可以与阻焊层22的不同。应该注意到，围堰16的材料、制造方法和厚度并不局限于以上具体实施例。
下面对为什么将其中设有用于吸收底层填料的凹进部分的区域限制在以上拐角区域的原因做出解释。
在JP-A-2001-244384中，在半导体芯片的整个周边上的阻焊层上设有台阶和凹槽。然而，恰好在阻焊层的下面，设有来自倒装芯片连接焊盘的引线(配线图案)和用于形成电路的电线。因此，当通过相对于半导体芯片的整个周边去除阻焊层来形成台阶和凹槽时，焊剂在倒装芯片连接重熔时流入所去除部分中。因此，当露出的引线和电线通过焊剂接合时，存在较大的产生短路现象的可能性。此外，存在以下较大可能性，即由于焊接结合时的高温，通过配线铜的离子迁移发生短路。因此，存在较大的短路可能性。特别是，容易由离子迁移引起短路。
在本发明的实施例中，为了避免以上短路危险的发生，将其中形成阻焊层中的凹进部分的区域限制在拐角区域，当进一步布置焊球时，在该拐角区域中容易发生底层填料20的流出，并且将除该拐角区域以外的区域保持为其初始状态，即，其中保持了该阻焊层的初始厚度。
拐角部分的凹进部分24的二维形状不必局限于图3A和3B中示出的凹槽形状。
在图4A至4D中示出了拐角部分的凹进部分24的二维形状的实例。为便于说明，在图中省略了焊球18、18A。
图4A中示出的实例为在图3A和3B中说明的二维形状的拐角部分的槽形凹进部分24。此凹进部分24从倒装芯片连接部分的凹进部分26到围堰16连续设置。
图4B中示出的实例为二维形状的扇形凹进部分24，扇形的中心点位于接近于半导体芯片14的拐角的位置。同样在这种情况下，凹进部分24从倒装芯片连接部分的凹进部分26到围堰16连续设置。
图4C中示出的实例为拐角部分的二维形状的凹进部分24，其由围堰16的拐角的1/4圆弧和弦围绕。在这种情况下，凹进部分24独立于倒装芯片连接部分的凹进部分26，并内接在围堰16中。
在上述三个实例中，假定未在围堰16的拐角部分中设置配线。下面示出在拐角部分中设有配线的情况下的凹进部分24的实施例实例。
图4D中示出的实例为拐角部分的凹进部分24，其包括两个隔开的区域，以便避开恰好设在拐角部分下面的配线。这些凹进部分24独立于倒装芯片连接部分的凹进部分26和围堰16。由于目前用于接合焊球的焊盘部分23(在图3B中示出)的最小焊盘间距约为40μm，所以最小L/S约为20/20μm。L/S为配线宽度L与配线间隔S之比(线/间距比)。因此，基板表面上的最小间距等于或大于20μm。考虑到引线配线的长度，从避免发生离子迁移的观点来看，约30μm的最小间距是必要的。鉴于以上情况，完全可以如图4D中所示，根据设计自由度，在避开恰好设在拐角部分下面的配线的同时，设置该拐角部分的凹进部分24。
应该注意到，拐角部分的凹进部分24的实施例并不局限于以上四个实例。可以采用包括更加不规则的实施例在内的各种实施例。可以采用对于所有四个拐角相同的实施例。或者，可以采用对于一个拐角或所有拐角都不同的实施例。
根据本发明，提供一种半导体器件，该半导体器件包括在倒装芯片连接中连接到印刷配线基板的表面上的半导体芯片，并且还包括用于该半导体芯片的外部连接端子的焊球，其中，当提供框形围堰和拐角部分沟槽时，可以可靠地防止底层填料从与该半导体芯片的拐角部分相对的围堰拐角部分溢出。
显然，对于所属领域的技术人员来说，在未背离本发明的要旨或保护范围的情况下，可以对本发明所描述的优选实施例做出各种修改和变型。因而，本发明旨在涵盖与所附权利要求书及其等同内容限定的保护范围一致的本发明的所有修改和变型。
本申请基于2005年8月24日提交的日本专利申请No.2005-242641要求外国优先权，该申请的内容在此通过引用整体并入本文。

Claims (3)

1.一种半导体器件，包括：
半导体芯片，其在倒装芯片连接中连接到印刷配线基板的表面上；
围堰，其用于防止底层填料的流出，所述围堰设在所述印刷配线基板的表面上，并围绕所述半导体芯片的整个周边；
用于所述半导体芯片的外部连接端子，其设置在所述印刷配线基板的表面上，并设置在所述围堰的外部；
阻焊层，其覆盖除去用于倒装芯片连接和设置所述外部连接端子的部分以外的所述印刷配线基板的表面；以及
至少一个凹进部分，其设置在所述阻焊层中，并位于所述半导体芯片的拐角部分和与所述半导体芯片的所述拐角部分相对的所述围堰的拐角部分之间的区域内，
其中，所述凹进部分设置成避开恰好位于所述半导体芯片的所述拐角部分和所述围堰的所述拐角部分之间的区域的下方的配线。
2.根据权利要求1所述的半导体器件，其中，所述外部连接端子为焊球。
3.根据权利要求1所述的半导体器件，其中，所述凹进部分从用于倒装芯片连接的部分到所述围堰的内沿连续设置。
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