[go: up one dir, main page]

JP5378707B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5378707B2
JP5378707B2 JP2008141285A JP2008141285A JP5378707B2 JP 5378707 B2 JP5378707 B2 JP 5378707B2 JP 2008141285 A JP2008141285 A JP 2008141285A JP 2008141285 A JP2008141285 A JP 2008141285A JP 5378707 B2 JP5378707 B2 JP 5378707B2
Authority
JP
Japan
Prior art keywords
opening
corner
chip
substrate
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008141285A
Other languages
English (en)
Other versions
JP2009289999A (ja
Inventor
祐介 太田
道昭 杉山
智和 石川
三香子 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008141285A priority Critical patent/JP5378707B2/ja
Priority to TW98113212A priority patent/TWI435420B/zh
Priority to US12/430,277 priority patent/US8021932B2/en
Priority to CN201310298717.4A priority patent/CN103367176B/zh
Priority to CN2009101456487A priority patent/CN101593735B/zh
Publication of JP2009289999A publication Critical patent/JP2009289999A/ja
Priority to US13/212,311 priority patent/US8222738B2/en
Application granted granted Critical
Publication of JP5378707B2 publication Critical patent/JP5378707B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体装置及びその製造技術に関し、特に、フリップチップ接続された半導体チップにアンダーフィルを充填して組み立てられる半導体装置に関する。
表面実装用の基板において、被実装素子は千鳥状に配設された複数の突起電極を有し、表面実装基板は突起電極に対応するよう基板本体に形成された複数のボンディングパッドを有し、ボンディングパッドの各々は、所定の一様な幅を有するパッド部と、パッド部からボンディングパッドの隣の列に向かって延在する先端部とを有する構造が開示されている（例えば、特許文献１参照）。
また、フリップチップ実装用の基板において、ＩＣチップの外形各辺と絶縁保護膜の開口縁部との距離ｄ１を０．２〜０．５ｍｍに形成し、且つ、開口部の隅角部を局所的に広く開口した構造が開示されている（例えば、特許文献２参照）。
また、フリップチップ接続された半導体装置の基板表面において、アンダーフィル流出範囲制限用の枠状ダムが半導体チップの全周を取り囲み、枠状ダムの外側に半導体チップ用の外部接続端子としてのはんだボールが配設されており、半導体チップのコーナー部と、これに対面する上記枠状ダムのコーナー部との間の領域内において、ソルダーレジスト層に彫り込みを設けた構造が開示されている（例えば、特許文献３参照）。
特開２００１−１２７１９８号公報 特開２００５−１７５１１３号公報 特開２００７−５９５９６号公報
半導体装置の小型化の要求に応える技術の１つとして、半導体チップのパッドと基板の電極とを突起電極を介して電気的に接続するフリップチップ接続が知られている。突起電極には、半田材料で形成する半田バンプや、金線をスタッドバンプボンディングにて形成する金バンプなどがある。フリップチップ接続は、半導体チップの平面領域内で基板との電気的接続が行われる。そのため、フリップチップ接続は、チップと基板とを金線で接続するワイヤボンディング接続と比べて、金線を張る部分の面積が不要となり、半導体装置の小型化には非常に有効な技術と考えられている。
また、近年の半導体装置の高機能化により、半導体チップのパッド数も増加する傾向にある。半導体チップのパッド数の増加に応える技術の１つに、パッドを直線状に配置するのではなく、列を変えて交互に配置（以下、これを「千鳥配置」という）することが知られている。千鳥配置は、直線状にパッドを並べた２列を、そのパッド配列方向にパッド１つ分ずらした配置ともいえる。なお、フリップチップ接続を行う上では、半導体チップのパッドを千鳥配置にした場合、パッドの受け手側である基板のフリップチップ接続用のボンディングリードも、比較例の図２２に示すように、ボンディングパッドに対応した千鳥配置にする。その際、チップ側の千鳥配置のパッドピッチは、狭ピッチになるため、配線基板７側のボンディングリード７ｃも同様に狭ピッチでの千鳥配置となる。
その結果、配線基板７のソルダレジスト膜（絶縁膜）７ｆの開口部７ｇでは、千鳥配置に並んだ複数のフリップチップ接続用のボンディングリード７ｃにおいて、それぞれの一端部、つまり金バンプが搭載される搭載部は開口部７ｇ内に配置され、かつ他端部は引き出し線７ｅに繋がってソルダレジスト膜７ｆの下部に延在する所謂、片持ちリード形態となる。すなわち、配線基板７のソルダレジスト膜７ｆの開口部７ｇにおいて、狭ピッチで千鳥配置に並んだボンディングリード７ｃの場合、隣接するボンディングリード間にさらに引き出し線７ｅを配置することはスペース上困難なため、各ボンディングリード７ｃは、開口部７ｇの内側の両側から引き出された引き出し線７ｅにそれぞれの他端部が接続されるとともに、それぞれの搭載部が開口部７ｇの中央付近で終端している。
また、フリップチップ接続を金バンプを介して行う場合、配線基板７のフリップチップ接続用のボンディングリード７ｃ側に、予め、迎え半田（半田プリコート）を形成しておくことが有効とされており、その際、迎え半田と金バンプの半田接続を良好な状態で維持するためには、ボンディングリード７ｃ上に、比較例の図２３に示すように、膜厚が厚い半田層７ｒ（半田プリコート）を形成することが好ましい。
ここで、狭ピッチで配置されたボンディングリード７ｃ上に形成する半田層７ｒ（半田プリコート）の形成方法の一例を説明する。ボンディングリード７ｃを構成する銅材料の上に粘着性を有した液体の被膜を形成し、そこに半田粉末（半田粒子）を振りかけた後、その半田粉末上にフラックスを塗布し、リフローを行う。リフローにより、半田粉末は溶融してリード上に半田層７ｒを形成する。この方法は、リードが狭ピッチであっても、リード上に半田層７ｒ（半田プリコート）を均一に形成できるので有効とされている。
この半田形成方法を片持ちリード形態のボンディングリード７ｃに適用してボンディングリード７ｃ上に膜厚の厚い半田層７ｒを形成する場合、引き出し線７ｅ上に付着させた半田粉末をリフローによりボンディングリード７ｃ上に集結させてボンディングリード７ｃ上に膜厚の厚い半田層７ｒを形成することになる。したがって、開口部内におけるボンディングリード７ｃに繋がる引き出し線７ｅの露出部分は、接続に必要な半田量を確保するためには、長い距離が必要となる。片持ちリード形態のボンディングリード７ｃでは、引き出し線７ｅの露出部分を長く確保するために、ソルダレジスト膜７ｆの開口部７ｇの幅も大きく幅広に形成する必要が生じる。
本願発明者は、ソルダレジスト膜の幅広に形成された開口部と、この開口部内に千鳥配置で形成された片持ちリード形態の複数のボンディングリードとを有する基板を用いたフリップチップ接続のアンダーフィルの充填について検討した結果、以下の新たな問題を見出した。
フリップチップ接続後のアンダーフィルの充填では、半導体チップの所定（アンダーフィルの注入側）の角部に対応したソルダレジスト膜の開口部にアンダーフィルを滴下し、この角部側からアンダーフィルを半導体チップと基板の間に浸透させていく。その際、注入側の角部とチップ対角方向に配置されたエアベント側の角部の開口部付近において、アンダーフィルの塗布（濡れ広がり）が不十分となり、リード（引き出し線）が露出するという問題を発見した。
さらに、リードが露出すると、半導体装置の信頼性が低下することが問題となる。
なお、前記特許文献１（特開２００１−１２７１９８号公報）には、片持ちリード形態のボンディングパッドについての記載はあるが、アンダーフィルの塗布（濡れ広がり）の問題についての記載はない。また、前記特許文献２（特開２００５−１７５１１３号公報）には、絶縁保護膜（ソルダレジスト膜）の開口部を隅角部において広げる構造が開示されており、この場合、角部におけるアンダーフィルの塗布（濡れ広がり）はさらに低下するものと思われる。また、前記特許文献３（特開２００７−５９５９６号公報）には、アンダーフィルのオーバフロー対策が開示されているが、角部におけるアンダーフィルの塗布（濡れ広がり）の問題についての記載はない。
本発明の目的は、半導体装置の信頼性を向上することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、複数のボンディングリードを有し、表面に絶縁膜が形成され、前記絶縁膜の開口部に前記複数のボンディングリードが露出する基板と、平面形状が四角形からなり、複数のパッドが形成された主面、及び前記主面と反対側に位置する裏面を有し、前記主面が前記基板の前記表面と対向するように、前記パッド上に形成された突起電極を介して前記基板の前記表面上に搭載された半導体チップと、前記基板と前記半導体チップとの間に充填されたアンダーフィルと、前記基板の裏面には、外部と接続するための複数の外部端子とを有し、前記基板の前記絶縁膜の開口部は、前記半導体チップの外周形状に沿って形成され、かつ前記半導体チップの角部に対応した第１開口部と、前記第１開口部に対向する第２開口部を有し、前記開口部の外側には、前記外部端子と接続される複数のスルーホールが配置され、前記ボンディングリードは、前記スルーホールから前記開口部の中に引き出された引き出し線と前記突起電極が搭載される搭載部により構成され、前記基板の辺がある外側方向から前記開口部の中に引き出されたボンディングリードと、前記半導体チップの中心方向から前記開口部の中に引き出されたボンディングリードとは、前記開口部において交互に配置され、前記基板の前記開口部は、平面形状が４つの角部を有する矩形状から成り、前記４つの角部のうちの前記第１開口部は第1角部を有し、前記第２開口部は第２角部を有し、前記第２角部と隣接する前記半導体チップの角部との距離は、前記第１角部と隣接する前記半導体チップの角部との距離よりも短いものである。
また、本発明は、（ａ）複数のボンディングリードを有し、表面に絶縁膜が形成され、前記絶縁膜の開口部に前記複数のボンディングリードが露出した基板を準備する工程と、（ｂ）平面形状が四角形からなり、複数のパッドが形成された主面、及び前記主面と反対側に位置する裏面を有する半導体チップを前記主面が前記基板の前記表面と対向するように、前記パッド上に形成された突起電極を前記基板の前記ボンディングリードの上に搭載する工程と、（ｃ）前記基板と前記半導体チップとの間にアンダーフィルを充填する工程と、（ｄ）前記基板の裏面に外部と接続するための複数の外部端子を設ける工程とを有し、前記基板の前記絶縁膜の開口部は、前記半導体チップの外周形状に沿って形成され、かつ前記半導体チップの角部に対応した第１開口部と、前記第１開口部に対向する第２開口部を有し、前記開口部の外側には、前記外部端子と接続される複数のスルーホールが配置され、前記ボンディングリードは、前記スルーホールから前記開口部の中に引き出された引き出し線と前記突起電極が搭載される搭載部により構成され、前記基板の辺がある外側方向から前記開口部の中に引き出されたボンディングリードと、前記半導体チップの中心方向から前記開口部の中に引き出されたボンディングリードとは、前記開口部において交互に配置され、前記基板の前記開口部は、平面形状が４つの角部を有する矩形状から成り、前記４つの角部のうちの前記第１開口部は第1角部を有し、前記第２開口部は第２角部を有し、前記第２角部と隣接する前記半導体チップの角部との距離は、前記第１角部と隣接する前記半導体チップの角部との距離よりも短く形成され、前記（ｃ）工程で、前記第１開口部より前記アンダーフィルを滴下して前記基板と前記半導体チップとの間に前記アンダーフィルを充填するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体チップのアンダーフィル注入時のエアベント側の角部に対応した基板の絶縁膜の第２開口部において、この第２開口部の角部を半導体チップに近づけたことにより、第２開口部におけるアンダーフィルの濡れ広がりを向上させることができる。これにより、第２開口部におけるリード露出を低減することができ、半導体装置の信頼性を向上させることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図２に示すＡ部の構造の一例を拡大して示す部分拡大断面図である。また、図４は図１に示す半導体装置に組み込まれる基板の構造の一例を示す平面図、図５は図４に示すＡ部の構造の一例を拡大して示す部分拡大平面図、図６は図４に示す基板の構造の一例を示す部分断面図、図７は図６に示すＡ部の構造の一例を拡大して示す部分拡大断面図である。
図１〜図３に示す本実施の形態１の半導体装置は、基板上にフリップチップ接続された多ピンの半導体チップを有する半導体パッケージであり、本実施の形態１では、前記半導体装置の一例として、基板上にマイコンチップ１がフリップチップ接続され、さらにマイコンチップ１上に第１メモリチップ２が積層された（積み重ねられた）ＳＩＰ（System In Package)８を取り上げて説明する。
ＳＩＰ８の構成について説明する。表面（主面、チップ搭載面）７ａとその反対側の裏面７ｂを有する配線基板（基板）７と、配線基板７の表面７ａ上にフリップチップ接続されたマイコンチップ（半導体チップ）１と、マイコンチップ１上に積層された第１メモリチップ２と、配線基板７の裏面７ｂに設けられた複数の外部端子である半田ボール１１とを有している。すなわち、図２及び図３に示すように、配線基板７の表面７ａ上に実装された下段のマイコンチップ１は、突起電極である複数の金バンプ５を介してフェイスダウン実装で配線基板７にフリップチップ接続され、一方、マイコンチップ１上に積層された上段の第１メモリチップ２は、フィルム状接着材６を介してフェイスアップ実装でマイコンチップ１に接合されており、さらに複数のワイヤ９（例えば、金線等）を介して配線基板７と電気的に接続されている。
なお、マイコンチップ１は、図３に示すように、その主面１ａに形成された表面電極であるパッド１ｃが金バンプ５を介して配線基板７のボンディングリード７ｃと電気的に接続されている。その際、金バンプ５は、ボンディングリード７ｃ上に形成された半田層７ｒと接続して電気的に接続されている。また、マイコンチップ１は、第１メモリチップ２を制御するとともに、外部機器との信号のやり取りを行うため、パッド数が多く設けられており、したがって、主面１ａに設けられた複数のパッド１ｃは、主面１ａの４辺それぞれの周縁部に千鳥配置で設けられている。
一方、第１メモリチップ２は、図１及び図２に示すように、その主面２ａに形成された表面電極であるパッド２ｃがワイヤ９を介して配線基板７のボンディングリード７ｃと電気的に接続されている。
また、下段のマイコンチップ１と配線基板７の表面７ａとの間には、図２に示すように樹脂であるアンダーフィル４が充填されており、金バンプ５の周囲にアンダーフィル４が充填されたことでフリップチップ接続部が補強されている。
また、配線基板７の表面７ａ上には、エポキシ系の樹脂等によって形成された封止体１０が形成され、マイコンチップ１、第１メモリチップ２及び複数のワイヤ９が封止体１０によって樹脂封止されている。
次に、ＳＩＰ８に搭載される配線基板７の詳細構造について説明する。図４に示すように、配線基板７の表面７ａには、絶縁膜であるソルダレジスト膜７ｆが形成されている。図４及び図５において、斜線部がソルダレジスト膜７ｆで覆われている箇所である。また、表面７ａの中央付近には、四角形のリング状にソルダレジスト膜７ｆの開口部７ｇが形成されている。この開口部７ｇは、フリップチップ接続されるマイコンチップ１の外周形状に略沿った形状（平面形状が４つの角部を有する矩形状）になっており、開口部７ｇ内にフリップチップ接続用の複数のボンディングリード７ｃが露出して配置されている。なお、マイコンチップ１の主面１ａの複数のパッド１ｃが狭ピッチの千鳥配置となっているため、これらに対応して電気的に接続する複数のボンディングリード７ｃも同様に狭ピッチの千鳥配置となっている。すなわち、マイコンチップ１のパッド１ｃと金バンプ５を介して接続される複数のボンディングリード７ｃも狭ピッチの千鳥配置となっている。千鳥配置は、パッドやリードを直線状に配置するのではなく、列を変えて交互に配置することをいう。また千鳥配置は、例えば直線状にパッドを並べた２列を、そのパッド配列方向にパッド１つ分ずらした配置ともいえる。さらに、ここでいう狭ピッチとは、例えば４０μｍよりも小さい程度である。
さらに、配線基板７のソルダレジスト膜７ｆの開口部７ｇにおいて、複数のボンディングリード７ｃが狭ピッチで、かつ千鳥配置で並んで設けられている場合、隣接するボンディングリード７ｃ間にさらに引き出し線７ｅを配置することは開口部７ｇでのスペース上困難である。したがって、各ボンディングリード７ｃは、層間接続配線（スルーホール）７ｍから開口部７ｇの中に引き出された引き出し線７ｅと金バンプ５が搭載される搭載部７ｕとにより構成されており、開口部７ｇの内側の両側から引き出された引き出し線７ｅにそれぞれの他端部が接続されるとともに、それぞれの一端部、つまり金バンプ５が搭載される搭載部７ｕが開口部７ｇの中央付近で終端した、所謂、片持ちリード形態となっている。なお、各ボンディングリード７ｃと接続された引き出し線７ｅは、層間接続配線７ｍ等に接続され、各層もしくは裏面７ｂの配線に接続されている。
また、フリップチップ接続を金バンプ５を介して行う場合、配線基板７のフリップチップ接続用のボンディングリード７ｃ側に、予め、迎え半田等からなる半田層７ｒ（半田プリコート）を形成しておくことが有効とされている。その際、迎え半田と金バンプ５の半田接続を良好な状態に維持するためには、ボンディングリード７ｃ上に、図７に示すように、膜厚が厚い半田層７ｒ（半田プリコート）を形成することが好ましい。
なお、狭ピッチで配置されたボンディングリード７ｃ上に形成する半田層７ｒ（半田プリコート）の形成方法の一例を説明する。ボンディングリード７ｃを構成する銅材料の上に粘着性を有した液体の被膜を形成し、そこに半田粉末（半田粒子）を振りかけた後、その半田粉末上にフラックスを塗布し、リフローを行って半田粉末を溶融してボンディングリード７ｃ上に半田層７ｒを形成する方法が知られており、本実施の形態１の配線基板７の半田層７ｒは、この方法を採用して形成したものである。
また、この半田形成方法を図４に示す配線基板７のような片持ちリード形態のボンディングリード７ｃに適用してボンディングリード７ｃ上に膜厚の厚い半田層７ｒを形成しようとすると、引き出し線７ｅ上に付着させた半田粉末をリフローによりボンディングリード７ｃに集結させて、図６及び図７に示すように、ボンディングリード７ｃ上に膜厚の厚い半田層７ｒを形成することになる。
そこで、ソルダレジスト膜７ｆの開口部７ｇ内におけるフリップチップ接続用のボンディングリード７ｃに繋がる引き出し線７ｅの露出部分は、半田量を確保するためにも長い距離が必要となる。したがって、フリップチップ接続用の片持ちリード形態の複数のボンディングリード７ｃを有する配線基板７においては、片持ちリード形態の複数のボンディングリード７ｃが配置されたソルダレジスト膜７ｆの開口部７ｇの幅が大きく幅広に形成されている。
このような配線基板７において、図４及び図５に示すようにマイコンチップ１の４つの角部に対応したソルダレジスト膜７ｆの開口部７ｇのうち、アンダーフィル４の注入側の角部に対応した第１開口部７ｈにおける第１開口部７ｈの角部からマイコンチップ１の角部までの距離に比べて、第１開口部７ｈとチップ対角方向に配置された第２開口部７ｉにおける第２開口部７ｉの角部からマイコンチップ１の角部までの距離が短く形成されている。つまり、第２開口部７ｉが有する第２角部７ｗとこれに隣接するマイコンチップ１の
角部との距離は、第１開口部７ｈが有する第１角部７ｖとこれに隣接するマイコンチップ１の角部との距離よりも短い。
すなわち、図１に示すマイコンチップ１の４つの角部に対応したソルダレジスト膜７ｆの４つの開口部７ｇのうち、アンダーフィル４の注入側の第１開口部７ｈとチップ対角方向に配置されたエアベント側の第２開口部７ｉにおける第２開口部７ｉの角部からマイコンチップ１の角部までの距離（Ｌ）が、第１開口部７ｈにおける第１開口部７ｈの角部からマイコンチップ１の角部までの距離（Ｍ）より短く形成されている（Ｌ＜Ｍ）。つまり、マイコンチップ１のエアベント側の角部に対応したソルダレジスト膜７ｆの第２開口部７ｉにおいて、第２開口部７ｉの角部をアンダーフィル注入側の第１開口部７ｈよりもマイコンチップ１に近づけて開口を狭くした構造となっている。
また、言い換えると、図５に示すように、ソルダレジスト膜７ｆの第２開口部７ｉには、マイコンチップ１の外周に沿って形成された第１端部７ｐと、第１端部７ｐに繋がり、かつ第１端部７ｐとマイコンチップ１の端部との間に位置する第２端部７ｑとが形成されており、第２端部７ｑは第２開口部７ｉの角部で終端している。その際、第２開口部７ｉにおける第２端部７ｑは、マイコンチップ１の角部に沿うように形成されており、マイコンチップ１の端部と第２端部７ｑとの距離は、例えば、５０μｍである。
このようにエアベント側のソルダレジスト膜７ｆの第２開口部７ｉの角部をアンダーフィル注入側の第１開口部７ｈよりもマイコンチップ１に近づけてソルダレジスト膜７ｆの開口を狭くしたことにより、第２開口部７ｉにおけるアンダーフィル４の濡れ広がりを向上させることができ、第２開口部７ｉにおけるリード露出を低減することができる。
その結果、ＳＩＰ８の信頼性を向上させることができる。
なお、開口部７ｇは、第１辺７Ａと第２辺７Ｂを有しており、第２角部７ｗは、第１辺７Ａとチップ外周との間に位置するとともに第１辺７Ａとつながる第３辺７Ｃと、第２辺７Ｂとチップ外周との間に位置するとともに第２辺７Ｂとつながる第４辺７Ｄとの交差する点である。
また、本実施の形態１のＳＩＰ８に組み込まれた配線基板７では、図１に示すように第３開口部７ｊにおける第３開口部７ｊの角部からマイコンチップ１の角部までの距離（Ｎ）は、第１開口部７ｈでの距離（Ｍ）より短く、かつ第２開口部７ｉでの距離（Ｌ）より長い（Ｌ＜Ｎ＜Ｍ）。同様に、第４開口部７ｋにおける第４開口部７ｋの角部からマイコンチップ１の角部までの距離も（Ｎ）であり、第３開口部７ｊと同様に第１開口部７ｈでの距離（Ｍ）より短く、かつ第２開口部７ｉでの距離（Ｌ）より長い（Ｌ＜Ｎ＜Ｍ）。
したがって、配線基板７のソルダレジスト膜７ｆの開口部７ｇのうちの第１開口部７ｈ、第２開口部７ｉ、第３開口部７ｊ及び第４開口部７ｋそれぞれにおける角部とマイコンチップ１の角部との距離では、アンダーフィル注入側の第１開口部７ｈでの距離（Ｍ）が最も長く、次いで第３開口部７ｊ及び第４開口部７ｋでの距離（Ｎ）、そして最も距離が短いのがエアベント側の第２開口部７ｉでの距離（Ｌ）となっている。
すなわち、ソルダレジスト膜７ｆの開口部７ｇのマイコンチップ１の各角部に対する開口面積では、アンダーフィル注入側の第１開口部７ｈでの開口面積が最も大きく、次いで第３開口部７ｊ及び第４開口部７ｋでの開口面積、そして最も開口面積が小さいのがエアベント側の第２開口部７ｉでの開口面積となっている。
また、図５に示すように、本実施の形態１の配線基板７には、そのマイコンチップ１の一辺に対応するボンディングリード列の両端にダミーリード７ｎが設けられている。半田層７ｒの膜厚のばらつきは、パターンに依存する部分が大きい。これは、半田層７ｒを形成する際のリフローにおけるフラックスの対流と関係する。つまり、端（最も外側）のリードを基準にして見ると、端のリードの両脇は、他のリードの有り無しとなるため、フラックスの対流の起こり方も、端のリードの両脇で不均一となる。このフラックスの対流が、不均一に発生することで、半田粒も不均一にリードに付着する。その結果、半田膜厚のばらつきが発生する。ダミーリード７ｎは、ボンディングリード７ｃ上に半田層７ｒ（半田プリコート）を形成する際に、ボンディングリード列の最も外側に位置するリードに半田の膜厚のばらつきが発生する現象を、いわば移動させる役割をもつ。つまり、半田の膜厚のばらつきを、最も外側に配置したダミーリード７ｎに受け持たせることで、ダミーリード７ｎより内側に配置されたボンディングリード７ｃ上の半田層７ｒの膜厚を均一にすることができる。
配線基板７にダミーリード７ｎを設けたことでボンディングリード７ｃの半田層７ｒの膜厚を均一にすることができ、ＳＩＰ８の信頼性を向上させることができる。
なお、ダミーリード７ｎは、ボンディングリード列の端部において１本設けてもよいし、あるいは複数本設けてもよいし、もしくは特に設けなくてもよい。特に設けない場合は、端のリードをグランド等に割り当てるとよい。グランドは、製品内で複数本持つ場合が多く、例え端のリードが１本程度接続不良を起こしても、製品性能に与える影響が少なくて済む。
また、図１及び図４に示すように、本実施の形態１の配線基板７には、そのソルダレジスト膜７ｆの四角形のリング状の開口部７ｇの３つの角部に基板認識用のターゲットマーク７ｓが形成されている。このターゲットマーク７ｓは、実装時の基板の認識用のマークであるが、例えば、図１に示すように円形にリードパターン等で形成されている。なお、このターゲットマーク７ｓの形状は、四角形でも十字でもよい。また、このターゲットマーク７ｓは、開口部７ｇの外側に配置してもよい。また認識のとき、ターゲットマーク７ｓを用いて基板のθ方向の回転位置も検出するため、配線基板７上に少なくとも２つのターゲットマーク７ｓが設けられていなければならないが、本実施の形態１のように３つ設けられていてもよい。本実施の形態１の配線基板７の場合には、第１開口部７ｈ、第３開口部７ｊ及び第４開口部７ｋに設けられており、図１に示すように円形のターゲットマーク７ｓの中心付近にマイコンチップ１の角部が配置されるような位置関係となっている。
また、図１及び図４に示すように、本実施の形態１の配線基板７には、その表面７ａの所定の一辺の端部にこの一辺に沿ってワイヤ接続用の複数のワイヤ接続用端子７ｄが１列に並んで形成されている。この複数のワイヤ接続用端子７ｄは、ソルダレジスト膜７ｆの開口部７ｇに露出して１列に並んでおり、マイコンチップ１上に積層される上段の第１メモリチップ２のパッド２ｃとワイヤ９を介して電気的に接続されている。
なお、本実施の形態１のＳＩＰ８では、マイコンチップ１や第１メモリチップ２は、例えば、シリコンによって形成され、各半導体チップには様々な集積回路または回路が形成されている。また、ワイヤ９は、例えば、金線である。さらに、封止体１０は、例えば、熱硬化性のエポキシ樹脂等によって形成されている。
また、配線基板７のボンディングリード７ｃや引き出し線７ｅ、さらにはワイヤ接続用端子７ｄやターゲットマーク７ｓ等は、例えば、銅パターンで形成されている。
次に、本実施の形態１の半導体装置（ＳＩＰ８）の組み立て手順を図８に示すフロー図を用いて説明する。
図８は図１に示す半導体装置の組み立て手順の一例を示すフロー図、図９は図８に示す組み立て手順における主要工程の一例を示すプロセスフロー図、図１０は図８に示す組み立て手順における主要工程の一例を示すプロセスフロー図である。また、図１１は図８に示す組み立て手順のフリップチップボンディング後の構造の一例を示す部分拡大断面図、図１２は図８に示す組み立て手順のアンダーフィル硬化後の構造の一例を示す部分拡大断面図、図１３は図８に示す組み立て手順のアンダーフィル工程における塗布軌跡の一例を示す平面図、図１４は図１３のＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図である。
まず、配線基板７として、図８のステップＳ１に示す半田コートを行う。配線基板７では、表面７ａのソルダレジスト膜７ｆの開口部７ｇに露出するフリップチップ接続用の複数のボンディングリード７ｃが、狭ピッチの千鳥配置で、かつそれぞれが片持ちリード形態で形成されており、さらにボンディングリード７ｃ上に図７に示すように、厚く半田層７ｒを形成する必要がある。したがって、ボンディングリード７ｃを構成する銅材料の上に粘着性を有した液体の被膜を形成し、そこに半田粉末（半田粒子）を振りかけた後、その半田粉末上にフラックスを塗布し、リフローを行って半田粉末を溶融してボンディングリード７ｃ上に半田層７ｒ（半田プリコート）を形成する方法を採用することが好ましい。
また、配線基板７では、フリップチップ接続用の複数のボンディングリード７ｃそれぞれがソルダレジスト膜７ｆの開口部７ｇで片持ちリード形態で配置されたことで、ソルダレジスト膜７ｆの開口部７ｇの幅が大きく幅広に形成されている。なお、下段に搭載されるマイコンチップ１の外周形状に沿って四角形のリング状のソルダレジスト膜７ｆの開口部７ｇが形成され、図４に示すように、この開口部７ｇにフリップチップ接続用の複数のボンディングリード７ｃが、狭ピッチの千鳥配置で、かつそれぞれが片持ちリード形態で配置されている。さらに、搭載されるマイコンチップ１の４つの角部に対応したソルダレジスト膜７ｆの４つの開口部７ｇのうち、マイコンチップ１のエアベント側の角部に対応したソルダレジスト膜７ｆの第２開口部７ｉにおいて、第２開口部７ｉの角部をアンダーフィル注入側の第１開口部７ｈよりもマイコンチップ１に近づけて開口を狭くした構造となっている。
言い換えると、搭載されるマイコンチップ１の外周形状に沿って形成されたソルダレジスト膜７ｆの開口部７ｇにおいて、角部のアンダーフィル注入側の第１開口部７ｈのみが他の箇所より広く形成されている。すなわち、図４に示すように、複数のボンディングリード７ｃが配置された領域のソルダレジスト膜７ｆの開口部７ｇは４辺とも一定の幅で形成されている。つまり、複数のボンディングリード７ｃが配置された領域の開口部７ｇを広げてしまうと、半田層７ｒを形成する際のボンディングリード７ｃ上への半田の塗布量が均一にならなくなってしまうため、ボンディングリード７ｃが配置された領域の開口部７ｇの幅は一定となっている。このように複数のボンディングリード７ｃが配置された領域の開口部７ｇの幅を一定とすることで、各ボンディングリード７ｃに対する半田の供給量を一定にすることができる。
また、図４に示すように、配線基板７には、そのソルダレジスト膜７ｆの四角形のリング状の開口部７ｇのうちの第１開口部７ｈ、第３開口部７ｊ及び第４開口部７ｋに基板認識用のターゲットマーク７ｓが形成されている。
半田プリコート終了後、図８に示すステップＳ２のプラズマ洗浄を行って配線基板７の表面を洗浄する。このプラズマ洗浄は、半田膜表面と基板表面を清浄化する目的で行う。
半田膜の表面を清浄化することで、Ａｕバンプに対する半田の濡れ上がりを安定化させることができる。また、基板表面を清浄化することで、アンダーフィル４の浸透性向上、並びに硬化後の基板との密着性を確保できる。
一方、マイコンチップ１の形成として、マイコンチップ用のマイコンウェハを供給した後、ステップＳ３に示すバックサイドグラインドを行う。すなわち、前記マイコンウェハが所定の厚さになるまで裏面研磨を行う。その後、ステップＳ４に示すダイシングを行って複数のマイコンチップ１を取得する。
さらに、チップトレイを供給してステップＳ５に示すチップトレイ配列を行う。ここでは、前記ダイシングによって取得した複数のマイコンチップ１をチップトレイに収容する。
その後、Ａｕワイヤを供給してステップＳ６に示すＡｕスタッドバンプボンディングを行う。ここでは、Ａｕワイヤを使って各マイコンチップ１の主面１ａのパッド１ｃ上に金バンプ５を形成する。
また、第１メモリチップ２の形成として、メモリチップ用のメモリウェハを供給した後、ステップＳ７に示すバックサイドグラインドを行う。すなわち、前記メモリウェハが所定の厚さになるまで裏面研磨を行う。
その後、ＤＡＦ（Die Attach Film 、フィルム状接着材６）を供給して、ステップＳ８に示すＤＡＦ貼り付けを行う。すなわち、前記メモリウェハの裏面に前記ＤＡＦを貼り付ける。
その後、ステップＳ９に示すダイシングを行って複数の第１メモリチップ２を取得する。
その後、図９に示す基板準備により、図４に示す構造の配線基板７を準備してＳＩＰ８の組み立てを行う。
まず、図８のステップＳ１０に示すフリップチップボンディングを行う。すなわち、図９に示すフリップチップボンディング・アンダーフィル塗布工程を行う。まず、図１１に示すように、金バンプ５を介して配線基板７のボンディングリード７ｃにマイコンチップ１を接続してマイコンチップ１を配線基板７にフリップチップ接続する。その際、熱圧着によりマイコンチップ１上の金バンプ５と配線基板７のボンディングリード７ｃ上の半田層７ｒとを接続する。ボンディングリード７ｃ上には半田層７ｒが厚く形成されているため、金バンプ５と半田の接続強度を確保することができる。
なお、フリップチップ接続完了により、図１１に示すようにマイコンチップ１は、その裏面１ｂが上方を向いた状態で配線基板７の表面７ａ上に実装される。
その後、図８のステップＳ１１に示すアンダーフィルを行う。ここでは、マイコンチップ１の角部に対応したアンダーフィル４の注入側の第１開口部７ｈにアンダーフィル４を滴下して配線基板７とマイコンチップ１との間にアンダーフィル４を充填する。すなわち、マイコンチップ１の角部に対応したアンダーフィル４の注入側の第１開口部７ｈに、図１４に示すように、上方からノズル１２を介してアンダーフィル４を滴下する。これにより、マイコンチップ１の第１開口部７ｈに対応した１つの角部からアンダーフィル４をマイコンチップ１と配線基板７の間に浸透させていく。すなわち、マイコンチップ１の複数の角部から浸透させるのではなく、１つの角部からアンダーフィル４を浸透させることで、ボイドを形成しにくくすることができる。
また、アンダーフィル塗布では、ソルダレジスト膜７ｆが広く開口したアンダーフィル注入側の第１開口部７ｈにノズル１２を介してアンダーフィル４を滴下し、その後、図１３のノズル１２の軌跡１３に示すように、マイコンチップ１の辺に沿ってノズル１２を移動させながらアンダーフィル４を滴下する。その際、マイコンチップ１の同一の辺の角部に到達する前にノズル１２の移動を止めてアンダーフィル４の滴下を停止させる。
すなわち、マイコンチップ１の辺に沿ってノズル１２を移動させ、同一の辺の端部（角部）の手前でノズル１２の移動を停止させる。ノズル１２を次の角部の手前で停止させることで、次の角部を起点にチップ外周にアンダーフィル４が回り込むことを防ぐことができる。これにより、ボイドの発生を抑制することができる。
以上のことから、図９のフリップチップボンディング・アンダーフィル塗布工程や図１２に示すように、ボイドの発生を抑制しつつ、配線基板７とマイコンチップ１の間にアンダーフィル４を充填することができる。
また、本実施の形態１の半導体装置の組み立てによれば、マイコンチップ１のアンダーフィル注入時のエアベント側の角部に対応した配線基板７のソルダレジスト膜７ｆの第２開口部７ｉにおいて、ソルダレジスト膜７ｆの第２開口部７ｉの角部をマイコンチップ１に近づけたことにより、マイコンチップ１の角部に対応した第２開口部７ｉにおいて、アンダーフィル４の濡れ広がりを向上させることができる。
すなわち、ソルダレジスト膜７ｆの第２開口部７ｉの角部をマイコンチップ１に対して近づけたことにより、ノズル１２から滴下されたアンダーフィル４は、エアベント側の第２開口部７ｉの開口が狭くなったことでマイコンチップ１の側壁に沿って濡れ広がり易くなる。
これにより、第２開口部７ｉにおけるリード露出を低減することができる。
その結果、ＳＩＰ８の信頼性を向上させることができる。
アンダーフィル４の充填完了後、図８のステップＳ１２に示すアンダーフィル硬化を行う。すなわち、充填したアンダーフィル４を所定の温度で加熱して硬化させる。
その後、図８のステップＳ１３に示すダイボンディングを行う。ここでは、図９のダイボンディング工程に示すように、マイコンチップ１上に第１メモリチップ２を積層する。その際、フェイスダウン実装されたマイコンチップ１の裏面１ｂ上に第１メモリチップ２をフェイスアップ実装で積層する。すなわち、図３に示すように、第１メモリチップ２の裏面２ｂには、フィルム状接着材６が貼り付けられているため、マイコンチップ１の裏面１ｂと第１メモリチップ２の裏面２ｂとをフィルム状接着材６で接合する。
その後、図８のステップＳ１４に示すプラズマ洗浄を行って配線基板７の表面７ａのワイヤ接続用端子７ｄ等を洗浄する。
その後、Ａｕワイヤを供給して図８のステップＳ１５に示すワイヤボンディングを行う。ここでは、図９のワイヤボンディング工程に示すように、フェイスアップ実装で積層された上段の第１メモリチップ２と配線基板７とを金線等のワイヤ９によって電気的に接続する。すなわち、図１及び図２に示すように、第１メモリチップ２のパッド２ｃとこれに対応する配線基板７のワイヤ接続用端子７ｄとをワイヤ９で電気的に接続する。
その後、モールドレジン材を供給して図８のステップＳ１６に示すモールドを行う。ここでは、図１０のモールド工程に示すように、モールド樹脂から成る封止体１０によってマイコンチップ１、第１メモリチップ２、複数のワイヤ９及びアンダーフィル４等を封止体１０によって樹脂封止する。
モールド完了後、図８のステップＳ１７に示すモールドキュアを行う。すなわち、形成された封止体１０を所定の温度で加熱して硬化させる。
その後、半田ボールを供給して図８のステップＳ１８に示すボール搭載・洗浄を行う。ここでは、図１０のボール付け工程に示すように、配線基板７の裏面７ｂに複数の外部端子である半田ボール１１を、例えば、格子配列で設けるとともに、フラックス洗浄等で半田ボール１１を洗浄する。
その後、図８のステップＳ１９に示すレーザーマークを行って、例えば、封止体１０の表面等に所望の情報をマーキングする。
その後、図８のステップＳ２０に示す個片切断を行う。ここでは、図１０の個片切断工程に示すように、封止体１０及び配線基板７を切断してパッケージの個片化を行う。
その後、図８のステップＳ２１に示す選別を行ってパッケージの良品・不良品の選別を行う。さらに、ステップＳ２２に示す外観検査を行ってパッケージの外観を検査する。
その後、ステップＳ２３の平坦度・出荷検査、ステップＳ２４の乾燥及びステップＳ２５の梱包を行って、ステップＳ２６の出荷となる。
次に、本実施の形態１の変形例について説明する。
図１５は本発明の実施の形態１の第１変形例の半導体装置の上段メモリチップのワイヤリング方向に沿って切断した構造を示す断面図、図１６は図１５に示す下段メモリチップのワイヤリング方向に沿って切断した構造を示す断面図、図１７は図１５に示す半導体装置に組み込まれる基板の構造の一例を示す平面図、図１８は本発明の実施の形態１の第２変形例の半導体装置に組み込まれる基板の構造の一例を示す平面図である。
図１５及び図１６に示す第１変形例の半導体装置は、配線基板７上にマイコンチップ１をフリップチップ接続し、マイコンチップ１上に第１メモリチップ２を積層し、さらに第１メモリチップ２上に第２メモリチップ３を積層したチップ３段積層構造のＳＩＰ１４である。
ＳＩＰ１４では、１段目のマイコンチップ１のフリップチップ接続構造と、２段目の第１メモリチップ２のワイヤボンディング構造までは、ＳＩＰ８と同様の構造であり、ＳＩＰ１４は、ＳＩＰ８の２段目の第１メモリチップ２上に、さらにワイヤボンディング構造の第２メモリチップ３を積層した構造のものである。
したがって、ＳＩＰ１４では、１段目のマイコンチップ１は配線基板７の表面７ａ上にフェイスダウン実装でフリップチップ接続され、２段目の第１メモリチップ２は、マイコンチップ１上にフェイスアップ実装されて配線基板７とワイヤボンディングされ、さらに３段目の第２メモリチップ３は、第１メモリチップ２上にフェイスアップ実装されて配線基板７とワイヤボンディングされている。つまり、２段目の第１メモリチップ２の主面２ａと３段目の第２メモリチップ３の裏面３ｂとが接合しており、第２メモリチップ３の主面３ａは上方を向いているため、その主面３ａに形成された複数のパッド３ｃも上方に向けて露出しており、その結果、第２メモリチップ３もワイヤボンディング可能な構造となっている。
なお、２段目の第１メモリチップ２のワイヤボンディングにおけるワイヤリング方向と、３段目の第２メモリチップ３のワイヤボンディングにおけるワイヤリング方向とが９０°向きが変わるようにそれぞれ搭載されている。すなわち、図１７に示すように、配線基板７において、その表面７ａに設けられた２段目の第１メモリチップ２用のワイヤ接続用端子７ｄの列と、３段目の第２メモリチップ３用のワイヤ接続用端子７ｔの列とが９０°向きを変えた辺にそれぞれ沿って両者とも一列に設けられている。なお、図１７において、斜線部がソルダレジスト膜７ｆで覆われている箇所である。
これにより、２段目の第１メモリチップ２のワイヤボンディングにおけるワイヤリング方向と、３段目の第２メモリチップ３のワイヤボンディングにおけるワイヤリング方向とが９０°向きが変わるようにワイヤボンディングでき、２段目の第１メモリチップ２と３段目の第２メモリチップ３の両者ともワイヤボンディングが可能になっている。
なお、ＳＩＰ１４の配線基板７においても、その表面７ａのソルダレジスト膜７ｆの第２開口部７ｉの角部を１段目のマイコンチップ１に対して近づけたことにより、ＳＩＰ１４の組み立て時のアンダーフィル注入の際に、ノズル１２から滴下されたアンダーフィル４は、エアベント側の第２開口部７ｉの開口が狭くなったことでマイコンチップ１の側壁に沿って濡れ広がり易くなる。
これにより、第２開口部７ｉにおけるリード露出を低減することができ、ＳＩＰ８の場合と同様に、ＳＩＰ１４の信頼性を向上させることができる。
次に、図１８に示す第２変形例は、配線基板７において、認識用のターゲットマーク７ｓをソルダレジスト膜７ｆの開口部７ｇの外側に形成したものであり、四角形のリング状の開口部７ｇの３箇所の角部の外側に形成されているものである。なお、開口部７ｇの外側に形成する場合も、２つ以上の複数であれば何個であってもよい。図１８において、斜線部がソルダレジスト膜７ｆで覆われている箇所である。
また、ターゲットマーク７ｓを開口部７ｇの外側に形成することで、開口部７ｇの複数の角部において、マイコンチップ１（図１参照）に対して近づくように開口部７ｇを狭くすることが可能になる。図１８に示す第２変形例では、マイコンチップ１の４つの角部に対応した配線基板７のソルダレジスト膜７ｆの開口部７ｇのうち、アンダーフィル注入側の第１開口部７ｈを除く３箇所の開口部７ｇにおいて、これらの開口部７ｇにおけるそれぞれの開口部７ｇの角部からマイコンチップ１の角部までの距離が、第１開口部７ｈにおける第１開口部７ｈの角部からマイコンチップ１の角部までの距離より短く形成されている。
すなわち、四角形のリング状の開口部７ｇのうち、３箇所の開口部７ｇ（第２開口部７ｉ、第３開口部７ｊ及び第４開口部７ｋ）において、それぞれの開口部７ｇの角部がマイコンチップ１の角部に近づくように開口を小さくしたことにより、前記各角部の開口部７ｇにおけるアンダーフィル４の濡れ広がりを向上させることができる。
これにより、３箇所の開口部７ｇ（第２開口部７ｉ、第３開口部７ｊ及び第４開口部７ｋ）におけるリード露出を低減することができ、半導体装置の信頼性をさらに向上させることができる。
（実施の形態２）
図１９は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図２０は図１９に示す半導体装置の組み立て手順の一例を示すフロー図、図２１は図２０に示す組み立て手順における主要工程の一例を示すプロセスフロー図である。
図１９に示す本実施の形態２の半導体装置は、実施の形態１で説明したＳＩＰ８と同様に配線基板７上にフリップチップ接続されたマイコンチップ１を有するものであるが、前記半導体装置は、マイコンチップ１がフリップチップ接続された配線基板７を有する第１パッケージ１６上に複数のメモリチップを有する他のパッケージを搭載したＰＯＰ（Package On Package) １５と呼ばれるシステムインパッケージ型の半導体装置である。
ＰＯＰ１５の詳細構造について説明すると、配線基板７上にフリップチップ接続されたマイコンチップ１を有する下段の第１パッケージ１６と、第１パッケージ１６上に搭載され、かつ第１メモリチップ２と第１メモリチップ２上に積層された第２メモリチップ３とを有する上段のマルチチップパッケージ１７とからなる。
第１パッケージ１６は、配線基板７と、配線基板７の表面７ａに金バンプ５を介してフリップチップ接続されたマイコンチップ１と、配線基板７とマイコンチップ１のフリップチップ接続部に充填されたアンダーフィル４と、配線基板７の裏面７ｂに設けられたＰＯＰ１５の外部端子である複数の半田ボール１１とを有している。
一方、マルチチップパッケージ１７は、フィルム基材等からなるパッケージ基板１８と、パッケージ基板１８の表面１８ａにフェイスアップ実装された第１メモリチップ２と、第１メモリチップ２上にフェイスアップ実装された第２メモリチップ３と、第１メモリチップ２及び第２メモリチップ３をそれぞれパッケージ基板１８と電気的に接続する複数のワイヤ９と、各メモリチップ及び複数のワイヤ９を樹脂封止する封止体１０とを有している。さらに、パッケージ基板１８の裏面１８ｂにはマルチチップパッケージ１７の外部端子として複数のＭＣＰボール電極１９が設けられているが、このＭＣＰボール電極１９は、下段の第１パッケージ１６の配線基板７とも電気的に接続されている。
すなわち、複数のＭＣＰボール電極１９は、上段のマルチチップパッケージ１７の外部端子でもあるとともに、下段の第１パッケージ１６と上段のマルチチップパッケージ１７とを電気的に接続する端子でもある。
ＰＯＰ１５では、第１パッケージ１６とマルチチップパッケージ１７をそれぞれ別々に組み立てて、それぞれに選別を行い、良品のパッケージ同士を組み合わせており、これにより、ＰＯＰ１５としての歩留りを向上できるという利点がある。
なお、ＰＯＰ１５の下段の第１パッケージ１６の配線基板７においても、実施の形態１のＳＩＰ８の図１に示す配線基板７と同様に、ソルダレジスト膜７ｆの第２開口部７ｉの角部をマイコンチップ１に対して近づけたことにより、エアベント側の第２開口部７ｉの開口が狭くなったことで第２開口部７ｉにおけるアンダーフィル４の濡れ広がりを向上させることができ、第２開口部７ｉでのリード露出を低減することができる。
その結果、ＰＯＰ１５の信頼性を向上させることができる。
次に、本実施の形態２の半導体装置（ＰＯＰ１５）の組み立て手順を図２０に示すフロー図を用いて説明する。
まず、下段の第１パッケージ１６の配線基板７として、図２０のステップＳ３１に示す半田コートを行う。第１パッケージ１６の配線基板７では、図１に示す配線基板７のように、表面７ａのソルダレジスト膜７ｆの開口部７ｇに露出するフリップチップ接続用の複数のボンディングリード７ｃが、狭ピッチの千鳥配置で、かつそれぞれが片持ちリード形態で形成されており、さらにボンディングリード７ｃ上に図７に示すように、厚く半田層７ｒを形成する必要がある。したがって、ボンディングリード７ｃを構成する銅材料の上に粘着性を有した液体の被膜を形成し、そこに半田粉末（半田粒子）を振りかけた後、その半田粉末上にフラックスを塗布し、リフローを行って半田粉末を溶融してボンディングリード７ｃ上に半田層７ｒ（半田プリコート）を形成する方法を採用することが好ましい。
また、配線基板７では、図１に示すフリップチップ接続用の複数のボンディングリード７ｃそれぞれがソルダレジスト膜７ｆの開口部７ｇで片持ちリード形態で配置されたことで、ソルダレジスト膜７ｆの開口部７ｇの幅が大きく幅広に形成されている。なお、搭載されるマイコンチップ１の外周形状に沿って四角形のリング状のソルダレジスト膜７ｆの開口部７ｇが形成され、図４に示すように、この開口部７ｇにフリップチップ接続用の複数のボンディングリード７ｃが、狭ピッチの千鳥配置で、かつそれぞれが片持ちリード形態で配置されている。さらに、搭載されるマイコンチップ１の４つの角部に対応したソルダレジスト膜７ｆの開口部７ｇにおいて、マイコンチップ１のエアベント側の角部に対応したソルダレジスト膜７ｆの第２開口部７ｉにおいて、第２開口部７ｉの角部をアンダーフィル注入側の第１開口部７ｈよりもマイコンチップ１に近づけて開口を狭くした構造となっている。
言い換えると、搭載されるマイコンチップ１の外周形状に沿って形成されたソルダレジスト膜７ｆの開口部７ｇにおいて、角部のアンダーフィル注入側の第１開口部７ｈのみが他の箇所より広く形成されている。すなわち、図４に示すように、複数のボンディングリード７ｃが配置された領域のソルダレジスト膜７ｆの開口部７ｇは４辺とも一定の幅で形成されている。つまり、複数のボンディングリード７ｃが配置された領域の開口部７ｇを広げてしまうと、半田層７ｒを形成する際のボンディングリード７ｃ上への半田の塗布量が均一にならなくなってしまうため、ボンディングリード７ｃが配置された領域の開口部７ｇの幅は一定となっている。このように複数のボンディングリード７ｃが配置された領域の開口部７ｇの幅を一定とすることで、各ボンディングリード７ｃに対する半田の供給量を一定にすることができる。
半田コート終了後、図２０に示すステップＳ３２のプラズマ洗浄を行って配線基板７を洗浄する。
一方、マイコンチップ１の形成として、マイコンチップ用のウェハを供給した後、ステップＳ３３に示すバックサイドグラインドを行う。すなわち、前記ウェハが所定の厚さになるまで裏面研磨を行う。その後、ステップＳ３４に示すダイシングを行って複数のマイコンチップ１を取得する。
さらに、チップトレイを供給してステップＳ３５に示すチップトレイ配列を行う。ここでは、前記ダイシングによって取得した複数のマイコンチップ１をチップトレイに収容する。
その後、Ａｕワイヤを供給してステップＳ３６に示すＡｕスタッドバンプボンディングを行う。ここでは、Ａｕワイヤを使って各マイコンチップ１の主面１ａのパッド１ｃ上に金バンプ５を形成する。
その後、図２１に示す基板準備により、図４に示す構造と同様の構造の配線基板７を準備してＰＯＰ１５の組み立てを行う。
まず、図２０のステップＳ３７に示すフリップチップボンディングを行う。すなわち、図２１に示すフリップチップボンディング・アンダーフィル塗布工程を行う。実施の形態１と同様に、図１１に示すように、金バンプ５を介して配線基板７のボンディングリード７ｃにマイコンチップ１を接続してマイコンチップ１を配線基板７にフリップチップ接続する。その際、熱圧着によりマイコンチップ１上の金バンプ５と配線基板７のボンディングリード７ｃ上の半田層７ｒとを接続する。ボンディングリード７ｃ上には半田層７ｒが厚く形成されているため、金バンプ５と半田の接続強度を確保することができる。
なお、フリップチップ接続完了により、図１１に示すようにマイコンチップ１は、その裏面１ｂが上方を向いた状態で配線基板７の表面７ａ上に実装される。
その後、図２０のステップＳ３８に示すアンダーフィルを行う。ここでは、マイコンチップ１の角部に対応したアンダーフィル４の注入側の第１開口部７ｈにアンダーフィル４を滴下して配線基板７とマイコンチップ１との間にアンダーフィル４を充填する。すなわち、マイコンチップ１の角部に対応したアンダーフィル４の注入側の第１開口部７ｈに、図１４に示すように、上方からノズル１２を介してアンダーフィル４を滴下する。これにより、マイコンチップ１の第１開口部７ｈに対応した１つの角部からアンダーフィル４をマイコンチップ１と配線基板７の間に浸透させていく。すなわち、マイコンチップ１の複数の角部から浸透させるのではなく、１つの角部からアンダーフィル４を浸透させることで、ボイドを形成しにくくすることができる。
以下、実施の形態１と同様の方法でアンダーフィル４の充填を行う。
これにより、図２１のフリップチップボンディング・アンダーフィル塗布工程や図１２に示すように、ボイドの形成を抑制しつつ、配線基板７とマイコンチップ１の間にアンダーフィル４を充填することができる。
本実施の形態２の半導体装置の組み立てによれば、実施の形態１と同様に、マイコンチップ１のアンダーフィル注入時のエアベント側の角部に対応した配線基板７のソルダレジスト膜７ｆの第２開口部７ｉにおいて、ソルダレジスト膜７ｆの第２開口部７ｉの角部をマイコンチップ１に近づけたことにより、マイコンチップ１の角部に対応した第２開口部７ｉにおいて、アンダーフィル４の濡れ広がりを向上させることができる。
すなわち、ソルダレジスト膜７ｆの第２開口部７ｉの角部をマイコンチップ１に対して近づけたことにより、ノズル１２から滴下されたアンダーフィル４は、エアベント側の第２開口部７ｉの開口が狭くなったことでマイコンチップ１の側壁に沿って濡れ広がり易くなる。
これにより、第２開口部７ｉにおけるリード露出を低減することができ、下段の第１パッケージ１６の信頼性を向上させることができるとともに、ＰＯＰ１５の信頼性も向上させることができる。
アンダーフィル４の充填完了後、図２０のステップＳ３９に示すアンダーフィル硬化を行う。すなわち、充填したアンダーフィル４を所定の温度で加熱して硬化させる。
その後、半田ボールを供給して図２０のステップＳ４０に示すボール搭載・洗浄を行う。ここでは、図２１のボール付け工程に示すように、配線基板７の裏面７ｂに複数の外部端子である半田ボール１１を、例えば、格子配列で設けるとともに、フラックス洗浄等で半田ボール１１を洗浄する。
その後、図２０のステップＳ４１に示すレーザーマークを行って、例えば、配線基板７の表面等に所望の情報をマーキングする。
その後、図２０のステップＳ４２に示す個片切断を行う。ここでは、図２１の個片切断工程に示すように、配線基板７を切断してパッケージの個片化を行う。
その後、図２０のステップＳ４３に示す選別を行って第１パッケージ１６の良品・不良品の選別を行う。
その後、上段に搭載される良品のマルチチップパッケージ１７を供給して、図２０のステップＳ４４に示すプリスタックを行う。すなわち、図２１のプリスタック工程に示すように、選別された良品の第１パッケージ１６上に良品のマルチチップパッケージ１７を搭載してＰＯＰ１５を完成させる。
その後、図２０のステップＳ４５に示す選別を行って良品のＰＯＰ１５を選別し、さらにステップＳ４６に示す外観検査を行ってＰＯＰ１５の外観を検査する。
その後、ステップＳ４７の平坦度・出荷検査、ステップＳ４８の乾燥及びステップＳ４９の梱包を行って、ステップＳ５０の出荷となる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１では、配線基板７において、開口部７ｇの４つの角部のち、それぞれの開口部７ｇの角部からマイコンチップ１の角部までの距離が、第１開口部７ｈ＝Ｍ、第２開口部７ｉ＝Ｌ、第３開口部７ｊ＝第４開口部７ｋ＝Ｎで、かつＬ＜Ｎ＜Ｍの場合を説明したが、エアベント側である第２開口部７ｉの形状を第３開口部７ｊや第４開口部７ｋと同じにしてもよい。すなわち、第２開口部７ｉ＝Ｎとし、第２開口部７ｉ＝第３開口部７ｊ＝第４開口部７ｋ＝Ｎ＜第１開口部７ｈ＝Ｍとしてもよく、この場合にも、エアベント側である第２開口部７ｉにおけるアンダーフィル４の濡れ広がりを向上させることができる。
本発明は、アンダーフィル充填が行われる電子装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２に示すＡ部の構造の一例を拡大して示す部分拡大断面図である。 図１に示す半導体装置に組み込まれる基板の構造の一例を示す平面図である。 図４に示すＡ部の構造の一例を拡大して示す部分拡大平面図である。 図４に示す基板の構造の一例を示す部分断面図である。 図６に示すＡ部の構造の一例を拡大して示す部分拡大断面図である。 図１に示す半導体装置の組み立て手順の一例を示すフロー図である。 図８に示す組み立て手順における主要工程の一例を示すプロセスフロー図である。 図８に示す組み立て手順における主要工程の一例を示すプロセスフロー図である。 図８に示す組み立て手順のフリップチップボンディング後の構造の一例を示す部分拡大断面図である。 図８に示す組み立て手順のアンダーフィル硬化後の構造の一例を示す部分拡大断面図である。 図８に示す組み立て手順のアンダーフィル工程における塗布軌跡の一例を示す平面図である。 図１３のＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図である。 本発明の実施の形態１の第１変形例の半導体装置の上段メモリチップのワイヤリング方向に沿って切断した構造を示す断面図である。 図１５に示す半導体装置の下段メモリチップのワイヤリング方向に沿って切断した構造を示す断面図である。 図１５に示す半導体装置に組み込まれる基板の構造の一例を示す平面図である。 本発明の実施の形態１の第２変形例の半導体装置に組み込まれる基板の構造の一例を示す平面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。 図１９に示す半導体装置の組み立て手順の一例を示すフロー図である。 図２０に示す組み立て手順における主要工程の一例を示すプロセスフロー図である。 比較例の基板におけるボンディングリードの配列を示す部分拡大平面図である。 図２２のＡ−Ａ線に沿って切断した構造の一例を示す部分拡大断面図である。
符号の説明
１ マイコンチップ（半導体チップ）
１ａ 主面
１ｂ 裏面
１ｃ パッド
２ 第１メモリチップ
２ａ 主面
２ｂ 裏面
２ｃ パッド
３ 第２メモリチップ
３ａ 主面
３ｂ 裏面
３ｃ パッド
４ アンダーフィル
５ 金バンプ（突起電極）
６ フィルム状接着材
７ 配線基板（基板）
７ａ 表面
７ｂ 裏面
７ｃ ボンディングリード
７ｄ ワイヤ接続用端子
７ｅ 引き出し線
７ｆ ソルダレジスト膜（絶縁膜）
７ｇ 開口部
７ｈ 第１開口部
７ｉ 第２開口部
７ｊ 第３開口部
７ｋ 第４開口部
７ｍ 層間接続配線（スルーホール）
７ｎ ダミーリード
７ｐ 第１端部
７ｑ 第２端部
７ｒ 半田層
７ｓ ターゲットマーク
７ｔ ワイヤ接続用端子
７ｕ 搭載部
７ｖ 第１角部
７ｗ 第２角部
７Ａ 第１辺
７Ｂ 第２辺
７Ｃ 第３辺
７Ｄ 第４辺
８ ＳＩＰ（半導体装置）
９ ワイヤ
１０ 封止体
１１ 半田ボール（外部端子）
１２ ノズル
１３ 軌跡
１４ ＳＩＰ（半導体装置）
１５ ＰＯＰ（半導体装置）
１６ 第１パッケージ
１７ マルチチップパッケージ
１８ パッケージ基板
１８ａ 表面
１８ｂ 裏面
１９ ＭＣＰボール電極

Claims (10)

  1. 複数のボンディングリードを有し、表面に絶縁膜が形成され、前記絶縁膜の開口部に前記複数のボンディングリードが露出する基板と、
    平面形状が四角形からなり、複数のパッドが形成された主面、及び前記主面と反対側に位置する裏面を有し、前記主面が前記基板の前記表面と対向するように、前記パッド上に形成された突起電極を介して前記基板の前記表面上に搭載された半導体チップと、
    前記基板と前記半導体チップとの間に充填されたアンダーフィルと、
    前記基板の裏面には、外部と接続するための複数の外部端子と、
    を含み、
    前記基板の前記絶縁膜の開口部は、前記半導体チップの外周形状に沿って形成され、かつ前記半導体チップの第１の角部に対応した第１開口部と、平面視において前記半導体チップの中心部を介して前記第１開口部に対向する第２開口部を有し、
    前記開口部の外側には、前記外部端子と接続される複数のスルーホールが配置され、
    前記ボンディングリードは、前記スルーホールから前記開口部の中に引き出された引き出し線と前記突起電極が搭載される搭載部により構成され、
    前記基板の辺がある外側方向から前記開口部の中に引き出されたボンディングリードと、前記半導体チップの中心方向から前記開口部の中に引き出されたボンディングリードとは、前記開口部において交互に配置され、
    前記基板の前記絶縁膜の前記開口部は、平面形状が４つの角部を有する多角形状から成り、
    前記４つの角部のうちの前記第１開口部は第１角部を有し、
    前記第２開口部は第２角部を有し、
    平面視において、前記第２角部と、前記第２角部と隣接する前記半導体チップの第２の角部との距離は、前記第１角部と、前記第１角部と隣接する前記半導体チップの前記第１の角部との距離よりも短く、
    前記開口部は、第１辺と第２辺を有し、
    前記第２角部は、平面視において前記第１辺とチップ外周との間に位置し、かつ前記第１辺とつながる第３辺と、平面視において前記第２辺とチップ外周との間に位置し、かつ前記第２辺とつながる第４辺との交差する点であり、
    前記アンダーフィルは、前記第１開口部より滴下されたことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記基板の前記半導体チップの一辺に対応するボンディングリード列の両端に前記スルーホールとは接続されていないダミーリードが設けられていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記基板の前記絶縁膜の開口部に認識用のターゲットマークが複数個形成されていることを特徴とする半導体装置。
  4. （ａ）複数のボンディングリードを有し、表面に絶縁膜が形成され、前記絶縁膜の開口部に前記複数のボンディングリードが露出した基板を準備する工程と、
    （ｂ）平面形状が四角形からなり、複数のパッドが形成された主面、及び前記主面と反対側に位置する裏面を有する半導体チップを前記主面が前記基板の前記表面と対向するように、前記パッド上に形成された突起電極を前記基板の前記ボンディングリードの上に搭載する工程と、
    （ｃ）前記基板と前記半導体チップとの間にアンダーフィルを充填する工程と、
    （ｄ）前記基板の裏面に外部と接続するための複数の外部端子を設ける工程と、
    を含み、
    前記基板の前記絶縁膜の開口部は、前記半導体チップの外周形状に沿って形成され、かつ前記半導体チップの第１の角部に対応した第１開口部と、平面視において前記半導体チップの中心部を介して前記第１開口部に対向する第２開口部を有し、
    前記開口部の外側には、前記外部端子と接続される複数のスルーホールが配置され、
    前記ボンディングリードは、前記スルーホールから前記開口部の中に引き出された引き出し線と前記突起電極が搭載される搭載部により構成され、
    前記基板の辺がある外側方向から前記開口部の中に引き出されたボンディングリードと、前記半導体チップの中心方向から前記開口部の中に引き出されたボンディングリードとは、前記開口部において交互に配置され、
    前記基板の前記絶縁膜の前記開口部は、平面形状が４つの角部を有する多角形状から成り、
    前記４つの角部のうちの前記第１開口部は第1角部を有し、
    前記第２開口部は第２角部を有し、
    平面視において、前記第２角部と、前記第２角部と隣接する前記半導体チップの第２の角部との距離は、前記第１角部と、前記第１角部と隣接する前記半導体チップの前記第１の角部との距離よりも短く、
    前記開口部は、第１辺と第２辺を有し、
    前記第２角部は、平面視において前記第１辺とチップ外周との間に位置し、かつ前記第１辺とつながる第３辺と、平面視において前記第２辺とチップ外周との間に位置し、かつ前記第２辺とつながる第４辺との交差する点であり、
    前記（ｃ）工程では、前記第１開口部より前記アンダーフィルを滴下して前記基板と前記半導体チップとの間に前記アンダーフィルを充填することを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、前記（ｃ）工程では、前記第１開口部から前記半導体チップの辺に沿ってノズルを移動させながら前記アンダーフィルを滴下し、前記半導体チップの同一の辺の角部に到達する前に前記アンダーフィルの滴下を停止することを特徴とする半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、前記半導体チップの外周形状に沿って形成された前記絶縁膜の前記開口部において、前記第１開口部は、他のいずれの箇所よりも広く形成されていることを特徴とする半導体装置の製造方法。
  7. 請求項４記載の半導体装置の製造方法において、前記基板の前記半導体チップの一辺に対応するボンディングリード列の両端に前記スルーホールとは接続されていないダミーリードが設けられていることを特徴とする半導体装置の製造方法。
  8. 請求項４記載の半導体装置の製造方法において、前記基板の前記絶縁膜の開口部に認識用のターゲットマークが複数個形成されていることを特徴とする半導体装置の製造方法。
  9. 請求項４記載の半導体装置の製造方法において、前記基板の前記絶縁膜の開口部の外側に認識用のターゲットマークが複数個形成されていることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、前記開口部の前記第１角部と前記第１角部と隣接する前記半導体チップの前記第１の角部との距離は、前記開口部の他の３つの角部と前記他の３つの角部とそれぞれ隣接する前記半導体チップの他の３つの角部との距離よりも大きいことを特徴とする半導体装置の製造方法。
JP2008141285A 2008-05-29 2008-05-29 半導体装置及びその製造方法 Active JP5378707B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008141285A JP5378707B2 (ja) 2008-05-29 2008-05-29 半導体装置及びその製造方法
TW98113212A TWI435420B (zh) 2008-05-29 2009-04-21 Semiconductor device and manufacturing method thereof
US12/430,277 US8021932B2 (en) 2008-05-29 2009-04-27 Semiconductor device, and manufacturing method therefor
CN201310298717.4A CN103367176B (zh) 2008-05-29 2009-05-27 半导体器件的制造方法
CN2009101456487A CN101593735B (zh) 2008-05-29 2009-05-27 半导体器件及其制造方法
US13/212,311 US8222738B2 (en) 2008-05-29 2011-08-18 Semiconductor device, and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008141285A JP5378707B2 (ja) 2008-05-29 2008-05-29 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009289999A JP2009289999A (ja) 2009-12-10
JP5378707B2 true JP5378707B2 (ja) 2013-12-25

Family

ID=41378785

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008141285A Active JP5378707B2 (ja) 2008-05-29 2008-05-29 半導体装置及びその製造方法

Country Status (4)

Country Link
US (2) US8021932B2 (ja)
JP (1) JP5378707B2 (ja)
CN (2) CN103367176B (ja)
TW (1) TWI435420B (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194143A (ja) * 2008-02-14 2009-08-27 Elpida Memory Inc 半導体装置
JP5117371B2 (ja) * 2008-12-24 2013-01-16 新光電気工業株式会社 半導体装置およびその製造方法
US8519535B2 (en) * 2011-05-11 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for controlling package warpage
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
CN102982647B (zh) * 2012-12-06 2016-03-30 无锡华润矽科微电子有限公司 一种感烟报警装置的控制芯片设计的布线方法
JP5991915B2 (ja) * 2012-12-27 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9257763B2 (en) * 2013-07-02 2016-02-09 Gyrus Acmi, Inc. Hybrid interconnect
US9510739B2 (en) 2013-07-12 2016-12-06 Gyrus Acmi, Inc. Endoscope small imaging system
KR102190390B1 (ko) * 2013-11-07 2020-12-11 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
JP2015103782A (ja) * 2013-11-28 2015-06-04 株式会社東芝 半導体装置
CN103996684B (zh) * 2014-05-20 2017-06-20 格科微电子（上海）有限公司 图像传感器结构及其封装方法
JP6215784B2 (ja) * 2014-06-27 2017-10-18 京セラ株式会社 配線基板
KR102214512B1 (ko) 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6374338B2 (ja) * 2015-03-24 2018-08-15 京セラ株式会社 配線基板
US9721906B2 (en) * 2015-08-31 2017-08-01 Intel Corporation Electronic package with corner supports
JP6105773B2 (ja) * 2016-02-19 2017-03-29 ルネサスエレクトロニクス株式会社 半導体装置
CN105702635B (zh) * 2016-03-07 2018-12-21 三星半导体(中国)研究开发有限公司 半导体封装件
US10553455B2 (en) * 2016-03-17 2020-02-04 Tokyo Electron Limited Method for aligning chip components relative to substrate by using liquid
US11282717B2 (en) * 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap
KR102519571B1 (ko) * 2018-06-11 2023-04-10 삼성전자주식회사 반도체 패키지
CN111081672A (zh) * 2018-10-19 2020-04-28 紫光同芯微电子有限公司 一种新型芯片封装体及其封装方法
US20220028704A1 (en) * 2018-12-18 2022-01-27 Octavo Systems Llc Molded packages in a molded device
JP2020145351A (ja) * 2019-03-07 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
KR102676063B1 (ko) 2019-10-22 2024-06-18 삼성전자주식회사 패키지 기판 및 그의 제조 방법, 및 패키지 기판을 포함하는 반도체 패키지 및 그의 제조 방법
JP2021125643A (ja) * 2020-02-07 2021-08-30 キオクシア株式会社 半導体装置およびその製造方法
TWI713166B (zh) * 2020-02-17 2020-12-11 頎邦科技股份有限公司 晶片封裝構造及其電路板
CN111614881A (zh) * 2020-06-19 2020-09-01 湖南金康光电有限公司 摄影模组和移动终端
CN112382618B (zh) * 2020-11-09 2023-10-27 成都海光集成电路设计有限公司 一种封装结构及封装方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327195A (ja) * 1992-05-26 1993-12-10 Matsushita Electric Ind Co Ltd プリント基板
JP3795600B2 (ja) * 1996-12-24 2006-07-12 イビデン株式会社 プリント配線板
JP2997232B2 (ja) * 1997-11-11 2000-01-11 富士通株式会社 フリップチップ実装用基板及びフリップチップ実装検査方法
JP3367886B2 (ja) * 1998-01-20 2003-01-20 株式会社村田製作所 電子回路装置
JP3623407B2 (ja) * 1999-09-14 2005-02-23 三菱電機株式会社 配線基板
JP3429718B2 (ja) * 1999-10-28 2003-07-22 新光電気工業株式会社 表面実装用基板及び表面実装構造
US7732904B2 (en) * 2003-10-10 2010-06-08 Interconnect Portfolio Llc Multi-surface contact IC packaging structures and assemblies
JP2005150179A (ja) * 2003-11-12 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005175113A (ja) * 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
JP4477966B2 (ja) * 2004-08-03 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4535969B2 (ja) 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
JP4441545B2 (ja) * 2007-03-30 2010-03-31 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP5162226B2 (ja) * 2007-12-12 2013-03-13 新光電気工業株式会社 配線基板及び半導体装置
JP4971243B2 (ja) * 2008-05-15 2012-07-11 新光電気工業株式会社 配線基板

Also Published As

Publication number Publication date
US8021932B2 (en) 2011-09-20
CN103367176B (zh) 2016-03-16
US8222738B2 (en) 2012-07-17
US20090294978A1 (en) 2009-12-03
CN101593735A (zh) 2009-12-02
TWI435420B (zh) 2014-04-21
TW201010020A (en) 2010-03-01
CN101593735B (zh) 2013-07-17
JP2009289999A (ja) 2009-12-10
CN103367176A (zh) 2013-10-23
US20110300672A1 (en) 2011-12-08

Similar Documents

Publication Publication Date Title
JP5378707B2 (ja) 半導体装置及びその製造方法
US7476962B2 (en) Stack semiconductor package formed by multiple molding and method of manufacturing the same
US7148560B2 (en) IC chip package structure and underfill process
US10037966B2 (en) Semiconductor device and manufacturing method therefor
US20070026568A1 (en) Methods for bonding and devices according to such methods
US20030214023A1 (en) Semiconductor device having multi-chip package
JP2012079854A (ja) 半導体装置の製造方法
CN101794738A (zh) 半导体装置及其制造方法
KR20070076846A (ko) 수지 봉합부를 갖는 웨이퍼 레벨 패키지 및 그의 제조 방법
US20050140023A1 (en) Method of manufacturing a semiconductor device
JP2012084840A (ja) 半導体装置及びその製造方法
JPH08153830A (ja) 半導体装置およびその製造方法
JP2012028513A (ja) 半導体装置及びその製造方法
KR100871710B1 (ko) 플립 칩 패키지 및 그 패키지 제조방법
JP2010034431A (ja) 半導体装置の製造方法
TWI771901B (zh) 半導體裝置及半導體裝置之製造方法
JP5547703B2 (ja) 半導体装置の製造方法
CN101937895B (zh) 半导体封装件
JP4910408B2 (ja) 半導体装置
JP2010147225A (ja) 半導体装置及びその製造方法
JP2007042762A (ja) 半導体装置およびその実装体
JP2007294560A (ja) 半導体装置およびその製造方法
CN101266961A (zh) 覆晶封装结构及其制造方法
EP1732127B1 (en) Method for bonding and device manufactured according to such method
KR20080044518A (ko) 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130926

R150 Certificate of patent or registration of utility model

Ref document number: 5378707

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350