CN114937645A - 芯片封装结构 - Google Patents
芯片封装结构 Download PDFInfo
- Publication number
- CN114937645A CN114937645A CN202210538111.2A CN202210538111A CN114937645A CN 114937645 A CN114937645 A CN 114937645A CN 202210538111 A CN202210538111 A CN 202210538111A CN 114937645 A CN114937645 A CN 114937645A
- Authority
- CN
- China
- Prior art keywords
- chip
- groove
- curved surface
- substrate
- resist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910000679 solder Inorganic materials 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000004806 packaging method and process Methods 0.000 claims abstract description 15
- 230000007704 transition Effects 0.000 claims abstract description 13
- 239000000945 filler Substances 0.000 claims abstract description 7
- 230000008646 thermal stress Effects 0.000 abstract description 27
- 230000035882 stress Effects 0.000 abstract description 19
- 230000003139 buffering effect Effects 0.000 abstract description 4
- 238000004100 electronic packaging Methods 0.000 abstract description 2
- 230000006872 improvement Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000032798 delamination Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003698 laser cutting Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
本发明提供一种芯片封装结构，涉及电子封装技术领域，其包括基板和设于其上的至少一个芯片，基板表面设置有阻焊层，芯片具有设置有电性连接结构的功能面和与其相对的非功能面，芯片功能面朝向基板倒装设于其上，通过电性连结构与基板电性连接，芯片和基板之间填充有底填料，阻焊层表面设置有至少一个凹槽，底填料填充于凹槽内，凹槽至少将芯片功能面一个顶点在阻焊层上的正投影区域包含在内。凹槽内的底填料相比于其他区域的底填料更厚，起到对热应力传递的过渡和对热应力的缓冲作用，使应力流线更平缓，有效分散热应力，并且更厚的底填料能够增加该处的结构强度，使应力集中系数下降，从而降低该处失效风险，从多维度实现对热应力缓解的作用。
Description
技术领域
本发明涉及电子封装技术领域，具体地涉及一种芯片封装结构。
背景技术
在芯片的封装流程中，由于芯片和底填料之间的热膨胀系数差异，芯片封装结构在经过多次回流焊等制程步骤以及温度循环测试等可靠性测试之后，芯片和底填料的膨胀和收缩程度不同，会在接触界面产生热应力集中的问题，当热应力值超过极限强度之后，就会发生芯片翘曲而和底填料之间发生脱离分层或萌生裂纹等现象，从而造成封装结构失效。并且，随着倒装球阵列等封装结构中芯片尺寸的增加，该问题也越发严重，特别是在芯片侧边顶点处，由于该处形貌接近于直角，相对其他区域应力更加集中，更易出现上述失效的风险。
发明内容
本发明的目的在于提供一种芯片封装结构。
本发明提供一种芯片封装结构，包括基板和设于其上的至少一个芯片，所述基板表面设置有阻焊层，所述芯片具有设置有电性连接结构的功能面和与其相对的非功能面，所述芯片功能面朝向所述基板倒装设于其上，通过电性连结构与基板电性连接，所述芯片和所述基板之间填充有底填料，所述阻焊层表面设置有至少一个凹槽，所述底填料填充于所述凹槽内，所述凹槽至少将所述芯片功能面一个顶点在所述阻焊层上的正投影区域包含在内。
作为本发明的进一步改进，所述阻焊层表面设置有四个所述凹槽，每个所述凹槽分别将所述芯片一个顶点在所述阻焊层上的正投影区域包含在内。
作为本发明的进一步改进，所述芯片功能面顶端处形成曲面结构，所述芯片功能面沿所述曲面结构过渡到所述芯片侧面，所述底填料包覆所述曲面结构，所述所述凹槽至少将所述曲面结构区域在所述阻焊层上的正投影区域包含在内。
作为本发明的进一步改进，所述芯片功能面顶端处形成S型曲面结构，所述S型曲面结构包括沿所述芯片表面向外凸出的第一曲面结构和沿所述芯片表面向内凹陷的第二曲面结构，所述芯片功能面依次沿所述第一曲面结构和所述第二曲面结构过渡到所述芯片侧面。
作为本发明的进一步改进，沿所述封装结构纵截面方向，所述曲面结构在所述阻焊层正投影区域长度为L，所述凹槽外端至少超出所述曲面结构在所述阻焊层正投影区域外端L/2。
作为本发明的进一步改进，沿所述封装结构纵截面方向，所述曲面结构在所述阻焊层正投影区域长度为L，所述凹槽内端至少超出所述曲面结构在所述阻焊层正投影区域内端L/2。
作为本发明的进一步改进，所述凹槽深度为所述阻焊层厚度的50％。
作为本发明的进一步改进，所述凹槽内壁面和外壁面呈圆弧形曲面。
作为本发明的进一步改进，所述凹槽内壁面和外壁面呈沿所述曲面结构外轮廓延伸的多竖直面组合。
作为本发明的进一步改进，所述凹槽底面四个顶点处形成圆形倒角。
本发明的有益效果是：本发明通过在阻焊层表面设置凹槽，并使凹槽将芯片顶点在所述阻焊层上的正投影区域包含在内，使得该处的底填料相比于其他区域的底填料更厚，起到对热应力传递的过渡和对热应力的缓冲作用，使应力流线更加平缓，有效分散热应力，并且更厚的底填料能够增加该处的结构强度，使应力集中系数下降，从而降低该处失效风险，从多维度实现对热应力缓解的作用。另外，本发明还进一步将芯片顶端区域设置曲面结构，均匀过度的界面可以使应力的传递更加连续均匀，从而避免出现明显的热应力集中区域。
附图说明
图1是本发明实施例1中的芯片封装结构示意图。
图2是本发明实施例2中的芯片封装结构示意图。
图3是本发明实施例2中的芯片封装结构的俯视图(凹槽内壁面呈弧形，为便于理解，省略部分结构)。
图4是本发明实施例2中的芯片封装结构的俯视图(凹槽内壁面呈多边形，为便于理解，省略部分结构)。
图5是本发明实施例3中的芯片封装结构示意图。
图6是本发明实施例4中的芯片封装结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施方式及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施方式仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
为方便说明，本文使用表示空间相对位置的术语来进行描述，例如“上”、“下”、“后”、“前”等，用来描述附图中所示的一个单元或者特征相对于另一个单元或特征的关系。空间相对位置的术语可以包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的装置翻转，则被描述为位于其他单元或特征“下方”或“上方”的单元将位于其他单元或特征“下方”或“上方”。因此，示例性术语“下方”可以囊括下方和上方这两种空间方位。
实施例1
如图1所示，本发明实施例1提供一种芯片封装结构，其包括基板1和设于其上的至少一个芯片2。
基板1内设置有线路层，基板1表面设置有阻焊层11和焊盘，焊盘与线路层之间电性连接，阻焊层11为在基板1上除焊盘外区域所涂覆的一层防焊漆，可以起到防止焊锡外溢和保护基板1等作用。
芯片2具有设置有电性连接结构的功能面2a和与其相对的非功能面2b，芯片功能面2a朝向基板1倒装设于其上，芯片2通过电性连接结构焊接于基板1表面焊盘，从而与线路层电性连接。具体的，在实施例1中，芯片功能面2a电性连接结构为设置于芯片2表面的焊球。在本发明的其他实施方式中，芯片2也可为其他结构或通过其他方式与基板1电性连接，本发明对此不作具体限制。
芯片2和基板1之间填充有底填料3，底填料3填充在基板1和芯片2之间的缝隙内，其通常采用加入添加剂的环氧树脂作为基体材料，底填料3可以起到对芯片2和基板1之间连接焊点的保护作用，保护器件免受湿气、离子污染物、辐射和诸如机械拉伸、剪切、扭曲、振动等有害的操作环境的影响，并且底填料3还可以降低芯片2和基板1之间的热膨胀系数不匹配问题，提高封装结构的可靠性。
在常规封装结构中，底填料3通常会完全填充基板1和芯片2之间的缝隙，并沿芯片2侧边向上延伸，部分覆盖芯片2侧边区域，且至少会完全包覆住芯片功能面2a的四个顶点区域。
进一步的，阻焊层11表面设置有至少一个凹槽111，底填料3填充于凹槽111内，凹槽111至少将芯片功能面2a一个顶点在阻焊层11上的正投影区域包含在内，即芯片功能面2a的顶点在阻焊层11上的正投影完全位于凹槽111内。
芯片2的侧边顶点处形貌接近于直角结构，结构截面突变的区域会存在较严重的应力集中情况，当芯片封装结构在回流焊和温度测试循环等步骤过程中，由于芯片2和底填料3之间的热膨胀系数差异，芯片2侧边顶点以及与其相接触的底填料3处热应力值逐渐增高，当超过该处的极限强度之后，就会发生芯片2翘曲而和底填料3之间发生脱离分层或萌生裂纹等现象，从而造成封装结构失效。并且在长时间使用过程中，也有可能出现疲劳破坏的可能，使得封装结构的可靠性降低。
在本发明中，通过在阻焊层11上开设位于芯片功能面2a顶点下方的凹槽111，使得该处的底填料3相比于其他区域的底填料3更厚，并且凹槽111将顶点区域囊括在内，起到对热应力传递的过渡和对热应力的缓冲作用，使应力流线更加平缓，有效分散热应力，从而降低该处的热应力集中，减小最大应力峰值。并且更厚的底填料3能够增加该处的结构强度，使应力集中系数下降，从而降低该处失效风险，从多维度实现对热应力缓解的作用。
优选的，在实施例1中，凹槽111深度为阻焊层11厚度的50％，这里，将凹槽111的深度限定为阻焊层11深度的一半，一方面能够确保凹槽111能够起到缓解热应力集中的作用，另一方面可以避免阻焊层11太薄而出现失效的风险。在本发明的其他实施方中，根据不同的阻焊层11厚度可以对凹槽111深度进行调整，确保阻焊层11不出现失效即可，本发明仅给出一优选方案，而对此不作具体限制。
具体的，在实施例1中，阻焊层11表面设置有四个凹槽111，每个凹槽111分别将芯片2一个顶点在阻焊层11上的正投影区域包含在内，从而对芯片2四个顶点处均能起到缓解热应力集中的作用，使得芯片2及底填料3整体受力更加均匀，增加芯片封装结构的可靠性。
优选的，凹槽111的平面形状可以为圆形或椭圆等由曲线组成的形状，避免出现尖锐棱角区域，通过均匀过渡的界面使得力的传递更加连续和均匀，从而进一步降低热应力集中的情况。
在本实施方式中，仅以一个芯片2进行说明，在实际封装结构中，基板1上可能设置有多个芯片或其他被动器件，当设置有多个芯片2时，可以在每个芯片功能面2a顶点处对应的阻焊层11区域开设凹槽111，或者也可根据具体芯片2尺寸或类型等参数在部分芯片2的部分顶点对应的阻焊层11区域设置凹槽111，本发明对此不作具体限制。
实施例2
如图2所示，本发明实施例2提供一种芯片封装结构，其结构大体与实施例1类似，其与实施例1的区别在于：
芯片功能面2a顶端处形成曲面结构2a1，芯片功能面2a沿曲面结构2a1过渡到芯片2侧面，底填料3包覆曲面结构2a1，凹槽111至少将曲面结构2a1区域在阻焊层11上的正投影区域包含在内。
需要说明的是，这里所述的芯片功能面2a顶端处是为了便于说明所采取的说法，在实际结构中，由于在该处形成曲面结构2a1，并不存在一个确切的最顶端位置，其实际代指整个曲面区域。
在实施例2中，将芯片2顶端区域形成为曲面结构2a1，从而在芯片2和底填料3的结合面处避免形成尖锐棱角结构，如上文所述，均匀过度的界面可以使应力的传递更加连续均匀，从而避免出现明显的热应力集中区域。
具体的，在实施例2中，所述曲面结构2a1为沿芯片2表面向外突出的弧形面，并且可形成椭圆弧形面，从而起到更好的过渡作用。
通过在阻焊层11形成凹槽111和在芯片功能面2a顶端处形成曲面结构2a1，综合起到减小热应力集中的作用，从而能够显著提高芯片封装结构的可靠性。
优选的，在实施例2中，沿封装结构纵截面方向，曲面结构2a1在阻焊层11正投影区域长度为L，凹槽111外端至少超出曲面结构2a1在阻焊层11正投影区域外端L/2；并且，凹槽111内端至少超出曲面结构2a1在阻焊层11正投影区域内端L/2。即沿封装结构纵截面方向，当曲面结构2a1在阻焊层11正投影区域长度为L时，凹槽111的宽度至少为2L。这里，通过对凹槽111的宽度基于曲面结构2a1的外轮廓的宽度进行限定，从而保证凹槽111的两端分别与曲面结构2a1之间间隔足够距离，避免出现芯片2以及底填料3结合面处应力最强区域与阻焊层11以及底填料3结合面处应力最强区域重合的情况，反而导致应力集中而使得封装结构界面分离或断裂的情况。
可以理解的是，由于曲面结构2a1不同区域在阻焊层11上投影的宽度是不同的，即在平面方面上，凹槽111的最小宽度也是动态变化的，为便于开槽工艺实施，可以选择不同最小宽度中的最大值作为凹槽111整体的最小宽度。
在本发明的其他实施方式中，也可根据芯片2的尺寸特征及曲面结构2a1的弧度等因素而对沟槽各处的宽度、以及对凹槽111超出曲面结构2a1在阻焊层11上投影区域的长度进行具体调整，本发明仅给出一优选方案，而对此不作具体限制。
具体的，如图3所示，在本实施方式中，凹槽111内壁面和外壁面呈圆弧形曲面，将曲面结构2a1包含在内。
如图4所示，在另一些实施方式中，凹槽111内壁面和外壁面呈沿曲面结构2a1外轮廓延伸的多竖直面组合，整体平面形状构成一个类似于“c”的多边形。在生产过程中，通过竖直面组合形成的凹槽111结构更易于通过激光切割等工艺实现。
实施例3
如图5所示，本发明实施例3提供一种芯片封装结构，其结构大体与实施例1类似，其与实施例1的区别在于：
芯片功能面2a顶端处形成S型曲面结构2a1，S型曲面结构2a1包括沿芯片2表面向外凸出的第一曲面结构和沿芯片2表面向内凹陷的第二曲面结构，芯片功能面2a依次沿第一曲面结构和第二曲面结构过渡到芯片2侧面。
相比于完全呈弧形的曲面结构2a1，S型的曲面结构2a1在生产过程中，更易于通过激光切割等工艺制程实现。
实施例4
如图6所示，本发明实施例4提供一种芯片封装结构，其结构大体与实施例3类似，其与实施例1的区别在于：
在凹槽111底面四个顶点处形成圆形倒角，如上文所述，通过在凹槽111底面形成光滑过渡的圆形倒角可以使应力的传递更加连续均匀，从而进一步降低该处的热应力聚集的情况。
综上所述，本发明通过在阻焊层表面设置凹槽，并使凹槽将芯片顶点在所述阻焊层上的正投影区域包含在内，使得该处的底填料相比于其他区域的底填料更厚，起到对热应力传递的过渡和对热应力的缓冲作用，使应力流线更加平缓，有效分散热应力。并且更厚的底填料能够增加该处的结构强度，使应力集中系数下降，从而降低该处失效风险，从多维度实现对热应力缓解的作用。另外，还进一步将芯片顶端区域设置曲面结构，均匀过度的界面可以使应力的传递更加连续均匀，从而避免出现明显的热应力集中区域。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (10)
1.一种芯片封装结构，包括基板和设于其上的至少一个芯片，所述基板表面设置有阻焊层，所述芯片具有设置有电性连接结构的功能面和与其相对的非功能面，所述芯片功能面朝向所述基板倒装设于其上，通过电性连结构与基板电性连接，所述芯片和所述基板之间填充有底填料，其特征在于，
所述阻焊层表面设置有至少一个凹槽，所述底填料填充于所述凹槽内，
所述凹槽至少将所述芯片功能面一个顶点在所述阻焊层上的正投影区域包含在内。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述阻焊层表面设置有四个所述凹槽，每个所述凹槽分别将所述芯片一个顶点在所述阻焊层上的正投影区域包含在内。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述芯片功能面顶端处形成曲面结构，所述芯片功能面沿所述曲面结构过渡到所述芯片侧面，所述底填料包覆所述曲面结构，所述所述凹槽至少将所述曲面结构区域在所述阻焊层上的正投影区域包含在内。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述芯片功能面顶端处形成S型曲面结构，所述S型曲面结构包括沿所述芯片表面向外凸出的第一曲面结构和沿所述芯片表面向内凹陷的第二曲面结构，所述芯片功能面依次沿所述第一曲面结构和所述第二曲面结构过渡到所述芯片侧面。
5.根据权利要求3所述的芯片封装结构，其特征在于，沿所述封装结构纵截面方向，所述曲面结构在所述阻焊层正投影区域长度为L，所述凹槽外端至少超出所述曲面结构在所述阻焊层正投影区域外端L/2。
6.根据权利要求5所述的芯片封装结构，其特征在于，沿所述封装结构纵截面方向，所述曲面结构在所述阻焊层正投影区域长度为L，所述凹槽内端至少超出所述曲面结构在所述阻焊层正投影区域内端L/2。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述凹槽深度为所述阻焊层厚度的50％。
8.根据权利要求5所述的芯片封装结构，其特征在于，所述凹槽内壁面和外壁面呈圆弧形曲面。
9.根据权利要求5所述的芯片封装结构，其特征在于，所述凹槽内壁面和外壁面呈沿所述曲面结构外轮廓延伸的多竖直面组合。
10.根据权利要求5所述的芯片封装结构，其特征在于，所述凹槽底面四个顶点处形成圆形倒角。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210538111.2A CN114937645A (zh) | 2022-05-17 | 2022-05-17 | 芯片封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210538111.2A CN114937645A (zh) | 2022-05-17 | 2022-05-17 | 芯片封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114937645A true CN114937645A (zh) | 2022-08-23 |
Family
ID=82865593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210538111.2A Pending CN114937645A (zh) | 2022-05-17 | 2022-05-17 | 芯片封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114937645A (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001013377A (ja) * | 1999-06-29 | 2001-01-19 | Toshiba Corp | 光配線装置 |
| US6507092B1 (en) * | 2000-04-03 | 2003-01-14 | Fujitsu Limited | Semiconductor device having increased reliability and method of producing the same and semiconductor chip suitable for such a semiconductor device and method of producing the same |
| CN1921101A (zh) * | 2005-08-24 | 2007-02-28 | 新光电气工业株式会社 | 半导体器件 |
| CN201946583U (zh) * | 2011-01-18 | 2011-08-24 | 山东科芯电子有限公司 | 一种玻璃钝化整流芯片 |
| DE102013020811A1 (de) * | 2012-12-20 | 2014-06-26 | Nvidia Corporation | Aufnahme von überschüssigem Unterfüllungs-Fluss mit einem Lot-Graben |
| CN107808851A (zh) * | 2017-11-30 | 2018-03-16 | 华为技术有限公司 | 封装结构及通信设备 |
| CN108878379A (zh) * | 2017-05-15 | 2018-11-23 | 联咏科技股份有限公司 | 膜上芯片封装件 |
| CN110071048A (zh) * | 2018-01-24 | 2019-07-30 | 三星电子株式会社 | 半导体封装以及制造该半导体封装的方法 |
-
2022
- 2022-05-17 CN CN202210538111.2A patent/CN114937645A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001013377A (ja) * | 1999-06-29 | 2001-01-19 | Toshiba Corp | 光配線装置 |
| US6507092B1 (en) * | 2000-04-03 | 2003-01-14 | Fujitsu Limited | Semiconductor device having increased reliability and method of producing the same and semiconductor chip suitable for such a semiconductor device and method of producing the same |
| CN1921101A (zh) * | 2005-08-24 | 2007-02-28 | 新光电气工业株式会社 | 半导体器件 |
| CN201946583U (zh) * | 2011-01-18 | 2011-08-24 | 山东科芯电子有限公司 | 一种玻璃钝化整流芯片 |
| DE102013020811A1 (de) * | 2012-12-20 | 2014-06-26 | Nvidia Corporation | Aufnahme von überschüssigem Unterfüllungs-Fluss mit einem Lot-Graben |
| CN108878379A (zh) * | 2017-05-15 | 2018-11-23 | 联咏科技股份有限公司 | 膜上芯片封装件 |
| CN107808851A (zh) * | 2017-11-30 | 2018-03-16 | 华为技术有限公司 | 封装结构及通信设备 |
| CN110071048A (zh) * | 2018-01-24 | 2019-07-30 | 三星电子株式会社 | 半导体封装以及制造该半导体封装的方法 |
Non-Patent Citations (1)
| Title |
|---|
| 洪荣华;王;: "WLCSP中微焊球结构尺寸对其热应力的影响", 半导体技术, no. 09, 3 September 2012 (2012-09-03) * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101922783B1 (ko) | 베이스판, 및 베이스판을 구비한 반도체 장치 | |
| US8957508B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN111446219B (zh) | 芯片封装体 | |
| TW201725672A (zh) | 薄膜覆晶封裝 | |
| CN114937645A (zh) | 芯片封装结构 | |
| CN105576104A (zh) | 芯片衬底和芯片封装模块 | |
| CN103855137B (zh) | 半导体器件 | |
| US10546988B2 (en) | Light emitting device and solder bond structure | |
| JPH051616B2 (zh) | ||
| JP2004128290A (ja) | 半導体装置 | |
| US11393733B2 (en) | Semiconductor device | |
| CN114937646A (zh) | 具有散热盖板的芯片封装结构 | |
| CN111863758B (zh) | 一种安装基板、半导体器件和家用电器 | |
| JP7182712B2 (ja) | 電子部品収納用パッケージ、電子装置、および電子モジュール | |
| CN110379792B (zh) | 用于温度循环的电子组件焊点 | |
| JP6311568B2 (ja) | 電子装置 | |
| WO2022061682A1 (zh) | 一种封装结构及封装方法、电子装置及其制造方法 | |
| JP2012129335A (ja) | 半導体装置および半導体装置の製造方法 | |
| TWI311361B (en) | Semiconductor chip package and heat slug | |
| CN220253232U (zh) | 覆晶薄膜封装结构 | |
| WO2025004473A1 (ja) | モジュール | |
| US8427841B2 (en) | Electronic device | |
| JP7301732B2 (ja) | ねじ止めパット部材付きセラミックス回路基板及びそれを用いた半導体装置 | |
| CN213716878U (zh) | 一种封装结构 | |
| CN115513160B (zh) | 焊接结构及具有其的封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |