CN100373633C - 不对称的薄膜晶体管结构 - Google Patents

Abstract

本发明提供一种不对称的薄膜晶体管结构，其包含有一衬底，一半导体层以及一栅极分别设于该衬底上。该半导体层包含有一第一轻掺杂区以及一第一重掺杂区设于该栅极的一侧，一第二轻掺杂区以及一第二重掺杂区设于该栅极的另一侧。该第一轻掺杂区与该第一重掺杂区之间包含有一第一界面，该第二轻掺杂区与该第二重掺杂区之间包含有一第二界面，且其中该第一界面与其邻近的一第一栅极侧壁间的间距与该第二界面与其邻近的一第二栅极侧壁间的间距不相等。

Description

不对称的薄膜晶体管结构

技术领域

本发明提供一种不对称的薄膜晶体管(thin film transistor，TFT)结构，尤指一种液晶显示器(liquid crystal display，LCD)的不对称薄膜晶体管结构。

背景技术

薄膜晶体管的有源层由半导体材料组成，可以提供高电子迁移率，因此已广泛应用于各式功能电路设计中。举例而言，薄膜晶体管液晶显示器(TFT-LCD)运用了大量的薄膜晶体管在其像素电路以及外围驱动电路等两大功能电路设计中。由于像素电路以及外围驱动电路的功能以及操作情况并不相同，因此其各自的薄膜晶体管特性需求也不尽相同。在像素电路方面，由于薄膜晶体管主要是用来作为像素的开关元件，提供适当的电压来控制液晶分子的旋转角度，因此其特别需要降低漏电流(off-current)，以维持储存于像素储存电容中的电荷。

请参考图1，图1是现有一薄膜晶体管结构的剖面示意图。薄膜晶体管10包含有一衬底12，一半导体层14设于衬底12表面，一栅极绝缘层16设于半导体层14表面，以及一栅极18设于栅极绝缘层16表面。半导体层14包含有两轻掺杂漏极(lightly doped drain，LDD)20、22以及两源极/漏极24、26，对称设于栅极18的两侧，而轻掺杂漏极20与22之间则定义为一沟道区28。

轻掺杂漏极20与22利用N型掺杂剂形成的轻掺杂区，用来降低薄膜晶体管10的漏电流，并且避免漏极附近的电场过高所导致的热电子效应。然而受到掺杂浓度较低的影响，轻掺杂漏极20与22的电阻也相对地高于两侧的源极/漏极24与26，因此容易造成漏极与源极24、26间的串联电阻增加，进而产生电子迁移率以及整个元件工作速度降低等问题。在这种情况下，欲改善薄膜晶体管的漏电流现象，便无可避免地必须牺牲元件的工作速度，因此如何在电子迁移率以及漏电流两种元件特性中取舍，便成为设计轻掺杂漏极结构时的一项重要考虑因素。

请参考图2至图5，图2至图5分别显示轻掺杂漏极的长度对于薄膜晶体管的起始电压、电子迁移率以及漏电流(包含晶体管关闭时测得的电流Ioff或晶体管反向偏压工作时流经漏极附近的电流Id)等元件特性的关系曲线图。如各曲线图所示，当沟道区两侧的轻掺杂漏极20与22的长度于0至3微米间递增时，薄膜晶体管的起始电压值Vt会随之增加，电子迁移率会随之降低，而漏电流Ioff或Id也会随之降低。由上述曲线图可知，当调整轻掺杂漏极的长度时，仍然难以同时兼顾电子迁移率以及漏电流两种元件特性，无法有效改善元件的电性能。

发明内容

因此，本发明的目的即在提供一种不对称的薄膜晶体管结构，可以同时改善电子迁移率以及漏电流等问题。

在本发明的优选实施例中，该薄膜晶体管结构包含有一衬底；一半导体层设于该衬底上，该半导体层包含有一沟道区，一第一轻掺杂区以及一第一重掺杂区设于该沟道区的一侧，一第二轻掺杂区以及一第二重掺杂区设于该沟道区的另一侧，且其中该第一轻掺杂区与该第一重掺杂区之间包含有一第一界面，该第二轻掺杂区与该第二重掺杂区之间包含有一第二界面；以及一栅极设于该衬底上，该栅极包含有一第一侧壁以及一第二侧壁，且其中该第一侧壁与该第一界面间的间距与该第二侧壁与该第二界面间的间距不相等。

由于本发明的薄膜晶体管结构包含有不对称的轻掺杂区(轻掺杂漏极)，因此可以进一步于对漏电流问题较为敏感的漏极一侧，适度地增加轻掺杂漏极的长度，以有效降低漏电流。此外，本发明还可以进一步于源极一侧缩短轻掺杂漏极的长度，甚至完全去除源极侧的轻掺杂漏极结构，以有效降低漏极与源极间的串联电阻，提高电子迁移率以及整个元件的工作速度。

附图说明

图1为现有一薄膜晶体管结构的剖面示意图；

图2为一薄膜晶体管的起始电压与LDD长度的关系曲线图；

图3为一薄膜晶体管的电子迁移率与LDD长度的关系曲线图；

图4为一薄膜晶体管的漏电流与LDD长度的关系曲线图；

图5为具有不同LDD长度的薄膜晶体管的漏电流比较图；

图6为本发明第一实施例的一薄膜晶体管结构的剖面示意图；

图7至图9为本发明制作一薄膜晶体管的方法示意图；

图10为本发明第二实施例的一薄膜晶体管结构的剖面示意图；

图11为本发明第三实施例的一薄膜晶体管结构的剖面示意图；

图12为本发明的一单LDD结构薄膜晶体管与一双LDD结构薄膜晶体管其漏电流比较图。

附图标记说明

10薄膜晶体管      12衬底

14半导体层        16栅极绝缘层

18栅极            20轻掺杂漏极

22轻掺杂漏极      24源极/漏极

26源极/漏极       28沟道区

30薄膜晶体管      32衬底

34半导体层        36栅极绝缘层

38栅极            40轻掺杂漏极

42轻掺杂漏极      44源极/漏极

46源极/漏极       48沟道区

49、50轻掺杂漏极与源极/漏极间的界面

51、52栅极侧壁

54、56屏蔽层

A、A’栅极中心点(或沟道中心点)至栅极侧壁的距离

B、B’轻掺杂漏极长度

C、C’栅极中心点(或沟道中心点)至轻掺杂漏极与源极/漏极间界面的距离

具体实施方式

请参考图6，图6为本发明第一实施例的一薄膜晶体管结构的剖面示意图。薄膜晶体管30用来作为一液晶显示器的像素开关元件，然而本发明并不限定于此，薄膜晶体管30也可应用于液晶显示器的其它电路设计其它相关电子产品。此外，在本发明的优选实施例中薄膜晶体管30是一N型薄膜晶体管，然而在本发明的其它实施例中，薄膜晶体管30也可以是一P型薄膜晶体管。薄膜晶体管30包含有一衬底32，一半导体层34设于衬底32表面，一栅极绝缘层36设于半导体层34表面，以及一栅极38设于栅极绝缘层36表面。其中半导体层34包含有两个长度不相等的轻掺杂漏极40与42，以及两源极/漏极44、46设于栅极38的两侧。轻掺杂漏极40、42以及源极/漏极44、46均为N型掺杂区，且其中轻掺杂漏极40与42的长度约分别介于0至3.5微米之间。栅极38由金属材料或掺杂多晶硅等导电材料所构成。此外，轻掺杂漏极40与42之间定义为一沟道区48。

轻掺杂漏极40与源极/漏极44之间包含有一界面49，轻掺杂漏极42与源极/漏极46之间包含有一界面50，而栅极38则包含有左右两侧壁51与52。为了更进一步说明薄膜晶体管30的元件间的关系，本实施例中将栅极侧壁51至栅极38的一中心点间的距离定义为A，栅极侧壁52至栅极38的中心点间的距离定义为A’，轻掺杂漏极40的长度定义为B，轻掺杂漏极42的长度定义为B’，界面49至栅极38的中心点间的距离定义为C，界面50至栅极38的中心点间的距离定义为C’，且其中A＝A’，B≠B’，C＝C’。

在薄膜晶体管30的结构中，栅极的两侧壁51与52分别堆栈于轻掺杂漏极40与42上方，也就是说栅极38部分覆盖于轻掺杂漏极40与42上方。然而在本发明的其它实施例中，栅极的两侧壁并不一定均要覆盖于轻掺杂漏极上方，栅极与轻掺杂漏极间的相对位置可示电性能设计需求予以调整。

请参考图7至图9，图7至图9显示制作薄膜晶体管30的方法示意图。如图7所示，首先提供衬底32，并且依序于衬底32表面形成半导体层34，以及于半导体层34表面覆盖栅极绝缘层36。之后于栅极绝缘层36表面形成一屏蔽层54，用来定义薄膜晶体管30的源极与漏极的位置。随后进行一离子注入工艺，于屏蔽层54两侧的半导体层34中形成两个N⁺掺杂区44’与46’。

如图8所示，在去除屏蔽层54之后，接下来另于栅极绝缘层36表面形成一屏蔽层56，用来定义薄膜晶体管30的轻掺杂漏极的位置。随后再进行一离子注入工艺，以于屏蔽层56两侧的半导体层34中形成两个具有不同长度的N-掺杂区40’与42’。然后如图9所示，去除屏蔽层56，并且利用一热处理来活化注入掺杂区40’、42’、44’以及46’中的离子，以同时完成轻掺杂漏极40、42以及源极/漏极44、46的制作。最后再于栅极绝缘层36表面定义栅极38的图案，即完成薄膜晶体管30的制作。

由于本发明可以利用微影以及蚀刻等工艺来精确定义屏蔽层56的位置，因此可以控制轻掺杂漏极40与42的位置以及长度。此外，本发明也可以在定义栅极38的图案时，利用微影以及蚀刻等工艺来控栅极38与轻掺杂漏极40、42间的相对位置。

请参考图10，图10为本发明第二实施例的一薄膜晶体管结构的剖面示意图。在此实施例中，所有元件标记均与第一实施例所示的不对称薄膜晶体管结构相同，只有栅极38与轻掺杂漏极40、42间的相对位置有所不同。如图10所示，本实施例中的栅极38位置未对称于沟道区48的中心点，但两轻掺杂漏极40与42的长度则为相同并且同时对称于沟道区48的中心点，因此在本实施例中将栅极侧壁51至沟道区48的一中心点间的距离定义为A，栅极侧壁52至沟道区48的中心点间的距离定义为A’，轻掺杂漏极40的长度定义为B，轻掺杂漏极42的长度定义为B’，界面49至沟道区48的中心点间的距离定义为C，界面50至沟道区48的中心点间的距离定义为C’，且其中A≠A’，B＝B’，C＝C’。

请参考图11，图11为本发明第三实施例的一薄膜晶体管结构的剖面示意图。此实施例直接去除第一实施例所示的不对称薄膜晶体管中的轻掺杂漏极42，至于其它所有元件标记均与第一实施例所示的不对称薄膜晶体管结构相同。一般而言，薄膜晶体管关闭时，漏极端与衬底之间仍有电压(电场)存在，因此容易产生漏电流。也就是说，薄膜晶体管的漏电流问题主要以漏极附近区域较为敏感，因此本实施例利用轻掺杂漏极40来降低漏极附近的漏电流，至于邻近源极区域的轻掺杂漏极则予以去除，以有效降低漏极与源极间的串联电阻，提高电子迁移率以及整个元件的工作速度。本实施例的单LDD结构薄膜晶体管与第一实施例的双LDD结构薄膜晶体管产生的漏电流可参考图12的比较图(晶体管反向偏压工作时流经漏极附近的电流Id)，至于两种薄膜晶体管的起始电压以及电子迁移率等元件特性的比较则可参考图2与图3的曲线图右侧部分。整体而言，单LDD结构的薄膜晶体管仍可达到同时改善漏电流以及电子迁移率的优点。

由于本发明的特点利用轻掺杂漏极与栅极间的相对位置来形成不对称的薄膜晶体管结构，以达到降低漏电流等目的，因此本发明并不限定仅能应用于上述上栅极式(top-gate)的薄膜晶体管结构，同时更可以应用至现有的下栅极式(bottom-gate)的薄膜晶体管结构。在上栅极式薄膜晶体管结构中，栅极设于半导体层上方，而在下栅极式的薄膜晶体管结构中，栅极设于半导体层下方。因此本发明可以进一步于下栅极式薄膜晶体管的制作过程中先于衬底上制作栅极绝缘层以及栅极等结构，之后再于栅极上方覆盖一绝缘层以及具有轻掺杂漏极、源极/漏极等结构的半导体层，并且利用其轻掺杂漏极与栅极间的相对位置来形成不对称结构，进而达到本发明降低漏电流等目的。

相较于现有的对称型薄膜晶体管结构，本发明的薄膜晶体管结构包含有不对称的轻掺杂漏极，因此可以进一步于对漏电流问题较为敏感的漏极一侧，适度地增加轻掺杂漏极的长度，以有较降低漏电流。此外，本发明还可以进一步于源极一侧缩短轻掺杂漏极的长度，甚至完全去除源极侧的轻掺杂漏极结构，以有效降低漏极与源极间的串联电阻，提高电子迁移率以及整个元件的工作速度。

以上所述仅为本发明的优选实施例，凡按照本发明权利要求所做的均等变化与修饰，均应属本发明专利的涵盖范围。

Claims (13)

1.一种不对称的薄膜晶体管结构，其包含有：

一衬底；

一半导体层设于该衬底上，该半导体层包含有一沟道区，一第一轻掺杂区以及一第一重掺杂区依次设于该沟道区的一侧，一第二轻掺杂区以及一第二重掺杂区依次设于该沟道区的另一侧，且其中该第一轻掺杂区与该第一重掺杂区之间包含有一第一界面，该第二轻掺杂区与该第二重掺杂区之间包含有一第二界面；以及

一栅极设于该衬底上，该栅极包含有一第一侧壁以及一第二侧壁，且其中该第一侧壁与该第一界面间的间距与该第二侧壁与该第二界面间的间距不相等。

2.如权利要求1的薄膜晶体管结构，其中该栅极设于该半导体层上方。

3.如权利要求1的薄膜晶体管结构，其中该栅极设于该半导体层下方。

4.如权利要求1的薄膜晶体管结构，其中该第一侧壁与该第一轻掺杂区相堆叠。

5.如权利要求1的薄膜晶体管结构，其中该第二侧壁与该第二轻掺杂区相堆叠。

6.如权利要求1的薄膜晶体管结构，其中该第一轻掺杂区以及该第二轻掺杂区作为该薄膜晶体管的轻掺杂漏极。

7.如权利要求1的薄膜晶体管结构，其中该第一重掺杂区以及该第二重掺杂区作为该薄膜晶体管的源极与漏极。

8.如权利要求1的薄膜晶体管结构，其中该第一轻掺杂区的长度介于0至3.5微米之间。

9.如权利要求1的薄膜晶体管结构，其中该第二轻掺杂区的长度介于0至3.5微米之间。

10.如权利要求1的薄膜晶体管结构，其中该半导体层包含N型掺杂剂。

11.如权利要求1的薄膜晶体管结构，其中该半导体层包含P型掺杂剂。

12.如权利要求1的薄膜晶体管结构，其中该栅极是一金属层。

13.如权利要求1的薄膜晶体管结构，其中该栅极由掺杂多晶硅构成。

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