CN105206216A - 显示装置及其应用在栅极驱动电路中的移位寄存电路 - Google Patents
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Abstract
本发明提供一种显示装置及其应用在栅极驱动电路中的移位寄存电路，移位寄存电路包括第一晶体管、第二晶体管、第三晶体管以及电容，第一晶体管接收第n-1条扫描线的扫描信号与第一电压信号，第二晶体管第n-1条扫描线的扫描信号与第二电压信号并与第一晶体管连接，第三晶体管中的第三控制端连接至第一晶体管，第五通路端接收时钟信号，而其第六通路端作为移位寄存电路的输出端以输出第n条扫描线所对应的扫描信号，其中，第三晶体管的第一轻掺杂区的长度大于第二轻掺杂区，以使得处于关态的第三晶体管可降低漏电，同时提高第三晶体管的开态电流。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种应用在栅极驱动电路中的移位寄存电路，及使用该应用在栅极驱动电路中的移位寄存电路的显示装置。
背景技术
N型LTPS有较高的电子迁移率，目前广泛适用与LCD(LiquidCrystalDisplay，液晶显示器)和OLED(OrganicLight-EmittingDiode，有机发光二极管)面板中，但由于电子有较高的迁移率，且LTPS(LowTemperaturePoly-silicon，低温多晶硅技术)内部存在晶粒界面缺陷，在关态下漏栅极存在较高的电场，热机子效应造成NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)有较高的漏电。为降低漏电，目前普遍采用的方式在沟道中设置两个对称的轻掺杂的漏区，但会降低TFT(ThinFilmTransistor，薄膜晶体管)的开态电流。
发明内容
本发明提供一种显示装置及其应用在栅极驱动电路中的移位寄存电路，以解决现有技术中为降低漏电采用的方式在沟道中设置两个对称的轻掺杂的漏区会降低TFT的开态电流等的技术问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种应用在栅极驱动电路中的移位寄存电路，用于为对应的第n条扫描线提供对应的扫描信号，移位寄存电路包括：
第一晶体管，包括第一控制端、第一通路端以及第二通路端，其中，第一控制端接收第n-1条扫描线所对应的扫描信号，第一通路端接收第一电压信号；
第二晶体管，包括第二控制端、第三通路端以及第四通路端，其中，第二晶体管的第二控制端接收第n-1条扫描线所对应的扫描信号，第二晶体管的第三通路端连接至第一晶体管的第二通路端，且其连接处定义为第一节点，第二晶体管的第四通路端接收第二电压信号；
第三晶体管，包括第三控制端、第五通路端以及第六通路端，第三晶体管的第三控制端连接至第一节点，第三晶体管的第五通路端接收时钟信号，而其第六通路端作为移位寄存电路的输出端以输出第n条扫描线所对应的扫描信号；
电容，连接在第一节点与第六通路端之间；其中，第三晶体管还包括依次层叠的衬底、半导体层，第一绝缘层，半导体层依次设有第一重掺杂区、第二重掺杂区、第一轻掺杂区以及第二轻掺杂区，第一轻掺杂区和第二轻掺杂区设于第一重掺杂区与第二重掺杂区之间，第三控制端设于第一绝缘层上并位于第一轻掺杂区与第二轻掺杂区之间，第五通路端和第六通路端分别设在第三控制端的两侧并穿过第一绝缘层而分别与第一重掺杂区和第二重掺杂区连接，其中，第一轻掺杂区的长度大于第二轻掺杂区。
其中，第三晶体管还包括：
金属层，衬底层叠于金属层上；
第二绝缘层，第二绝缘层层叠于第一绝缘层上并覆盖第一控制端。
其中，第五通路端和第六通路端设于第二绝缘层上并穿过第二绝缘层分别向第一重掺杂区、第二重掺杂区延伸且连接。
其中，第三控制端与第二轻掺杂区在垂直方向上的投影部分重叠，第三控制端与第一轻掺杂区的垂直方向上的投影平齐。
其中，移位寄存电路还包括：
第四晶体管，第四晶体管包括第四控制端、第七通路端以及第八通路端，第四控制端接收第n-1条扫描线所对应的扫描项，第七通路端连接至第三晶体管的第六通路端，第八通路端接收第二电压信号。
其中，第一电压信号为高电平，第二电压信号为低电平。
其中，衬底、第一绝缘层、第二绝缘层由SiOx和/或SiNx材料制成。
其中，半导体层由非晶Si或者多晶Si材料制成。
其中，第一晶体管、第二晶体管和第三晶体管分别为n型晶体管。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种显示装置，其包括上述的应用在栅极驱动电路中的移位寄存电路。
本发明的有益效果是：区别于现有技术的情况，本发明的显示装置及其应用在栅极驱动电路中的移位寄存电路中的第三晶体管中的第三控制端连接至第一节点，第五通路端接收时钟信号，而其第六通路端作为移位寄存电路的输出端以输出第n条扫描线所对应的扫描信号，且其第一轻掺杂区的长度大于第二轻掺杂区，以使得处于关态的第三晶体管可降低的漏电，同时提高第三晶体管的开态电流。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：
图1是本发明一实施例移位寄存电路的电路图；
图2是图1中的移位寄存电路中的第三晶体管的结构示意图；
图3是本发明另一实施例移位寄存电路的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1和图2，图1是本发明一实施例移位寄存电路的电路图，图2是图1中的移位寄存电路中的第三晶体管的结构示意图。本实施例的移位寄存电路应用在栅极驱动电路中，用于为对应的第n条扫描线(Gn)提供对应的扫描信号，其中，移位寄存电路包括第一晶体管10、第二晶体管20、第三晶体管30以及电容40。
本实施例的第一晶体管10包括第一控制端11、第一通路端12以及第二通路端13，其中，第一控制端11接收第n-1条扫描线(Gn-1)所对应的扫描信号，第一通路端12接收第一电压信号(VGH)。
本实施例的第二晶体管20包括第二控制端21、第三通路端22以及第四通路端23，其中，第二晶体管20的第二控制端21接收第n-1条扫描线(Gn-1)所对应的扫描信号，第二晶体管20的第三通路端22连接至第一晶体管10的第二通路端13，且其连接处定义为第一节点S，第二晶体管20的第四通路端23接收第二电压信号(LGL)。
本实施例的第三晶体管30包括第三控制端31、第五通路端32以及第六通路端33，第三晶体管30的第三控制端31连接至第一节点S，第三晶体管30的第五通路端32接收时钟信号(CK)，而其第六通路端33作为移位寄存电路的输出端以输出第n条扫描线(Gn)所对应的扫描信号。
本实施例的电容40连接在第一节点S与第六通路端33之间。
本实施例的第三晶体管30还包括依次层叠的衬底34、半导体层35，第一绝缘层36，半导体层35依次设有第一重掺杂区351、第二重掺杂区352、第一轻掺杂区353以及第二轻掺杂区354，第一轻掺杂区353和第二轻掺杂区354设于第一重掺杂区351与第二重掺杂区352之间，第三控制端31设于第一绝缘层36上并位于第一轻掺杂区353与第二轻掺杂区354之间，第五通路端32和第六通路端33分别设在第三控制端31的两侧并穿过第一绝缘层36而分别与第一重掺杂区351和第二重掺杂区352连接，其中，第一轻掺杂区353的长度大于第二轻掺杂区354。具体地，如图2所示，第一轻掺杂区353的长度为a，第二轻掺杂区354的长度为b，a>b，其中，b>0或者b＝0(即不设置第二轻掺杂区354)。
现有技术中的普通的晶体管a＝b且b>0，在本发明中，当第n-1条扫描线(Gn-1)输入高电位时，第三晶体管30处于开态，如果a>b且b＝0，那么第三晶体管30具有较高的开态电流，且b＝0时，即不设置第二轻掺杂区354，其可大大减小此颗晶体管长度或宽度，从而有利于显示器的窄边框设计。而第三晶体管30处于关态时，第六通路端33为低电位，第五通路端32作为第三晶体管30的漏极，第六通路端33始终作为第三晶体管30的源极，第三晶体管30具有较低的关态电流，即使第六通路端33一侧设有第二轻掺杂区354(b>0)，第三晶体管30仍然保持较低的状态电流，而在a>b，同时b>0的情况下，第三晶体管30的开态电流会较普通的晶体管抬高，a>b，相较普通的晶体管同样有利于减小此颗晶体管长度或宽度。
进一步地，如图2所示，本发明的第三晶体管30还包括金属层37和第二绝缘层38，衬底34层叠于金属层37上，其可作为第三晶体管30，第二绝缘层38层叠于第一绝缘层36上并覆盖第一控制端11。第五通路端32和第六通路端33设于第二绝缘层38上并穿过第二绝缘层38分别向第一重掺杂区351、第二重掺杂区352延伸且连接。本发明的第三控制端31与第二轻掺杂区354在垂直方向上的投影部分重叠，第三控制端31与第一轻掺杂区353的垂直方向上的投影平齐。其中，衬底34、第一绝缘层36、第二绝缘层38由SiOx、SiNx材料中的一种或两种制成。半导体层35由非晶Si或者多晶Si材料制成。金属层37由钼等遮光材料制成。
请一并参阅图3，进一步地，移位寄存电路还包括第四晶体管60，本实施例的第四晶体管60包括第四控制端61、第七通路端62以及第八通路端63，第四控制端61接收第n-1条扫描线(Gn-1)所对应的扫描项，第七通路端62连接至第三晶体管30的第六通路端33，第八通路端63接收第二电压信号(LGL)。
本发明的第一电压信号(VGH)为高电平，第二电压信号(LGL)为低电平。第一晶体管10、第二晶体管20和第三晶体管30分别为n型晶体管。
本发明还提供了一种显示装置，其包括上述的应用在栅极驱动电路中的移位寄存电路。
本发明的显示装置及其应用在栅极驱动电路中的移位寄存电路中的第三晶体管30中的第三控制端31连接至第一节点S，第五通路端32接收时钟信号(CK)，而其第六通路端33作为移位寄存电路的输出端以输出第n条扫描线(Gn)所对应的扫描信号，且其第一轻掺杂区353的长度大于第二轻掺杂区354，以使得处于关态的第三晶体管30可降低的漏电，同时提高第三晶体管30的开态电流。
需要指出的是，在本发明实施例中如果提到“第一”、“第二”、“第N”、“上”、“下”、“左”、“右”等用语，其仅是根据需要采用的文字符号，在实务中并不限于此，并且该文字符号可以互换使用。
以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种应用在栅极驱动电路中的移位寄存电路，用于为对应的第n条扫描线提供对应的扫描信号，其特征在于，所述移位寄存电路包括：
第一晶体管，包括第一控制端、第一通路端以及第二通路端，其中，所述第一控制端接收第n-1条扫描线所对应的扫描信号，所述第一通路端接收第一电压信号；
第二晶体管，包括第二控制端、第三通路端以及第四通路端，其中，所述第二晶体管的第二控制端接收所述第n-1条扫描线所对应的扫描信号，所述第二晶体管的第三通路端连接至所述第一晶体管的第二通路端，且其连接处定义为第一节点，所述第二晶体管的第四通路端接收第二电压信号；
第三晶体管，包括第三控制端、第五通路端以及第六通路端，所述第三晶体管的第三控制端连接至所述第一节点，所述第三晶体管的第五通路端接收时钟信号，而其第六通路端作为所述移位寄存电路的输出端以输出所述第n条扫描线所对应的扫描信号；
电容，连接在所述第一节点与所述第六通路端之间；其中，
所述第三晶体管还包括依次层叠的衬底、半导体层，第一绝缘层，所述半导体层依次设有第一重掺杂区、第二重掺杂区、第一轻掺杂区以及第二轻掺杂区，所述第一轻掺杂区和第二轻掺杂区设于所述第一重掺杂区与所述第二重掺杂区之间，所述第三控制端设于所述第一绝缘层上并位于所述第一轻掺杂区与所述第二轻掺杂区之间，第五通路端和第六通路端分别设在所述第三控制端的两侧并穿过所述第一绝缘层而分别与所述第一重掺杂区和所述第二重掺杂区连接，其中，所述第一轻掺杂区的长度大于所述第二轻掺杂区。
2.根据权利要求1所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述第三晶体管还包括：
金属层，所述衬底层叠于所述金属层上；
第二绝缘层，所述第二绝缘层层叠于所述第一绝缘层上并覆盖所述第一控制端。
3.根据权利要求2所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述第五通路端和所述第六通路端设于所述第二绝缘层上并穿过所述第二绝缘层分别向所述第一重掺杂区、所述第二重掺杂区延伸且连接。
4.根据权利要求3所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述第三控制端与所述第二轻掺杂区在垂直方向上的投影部分重叠，所述第三控制端与所述第一轻掺杂区的垂直方向上的投影平齐。
5.根据权利要求1所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述移位寄存电路还包括：
第四晶体管，所述第四晶体管包括第四控制端、第七通路端以及第八通路端，所述第四控制端接收所述第n-1条扫描线所对应的扫描项，所述第七通路端连接至所述第三晶体管的第六通路端，所述第八通路端接收所述第二电压信号。
6.根据权利要求1所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述第一电压信号为高电平，所述第二电压信号为低电平。
7.根据权利要求2所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述衬底、所述第一绝缘层、所述第二绝缘层由SiOx和/或SiNx材料制成。
8.根据权利要求2所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述半导体层由非晶Si或者多晶Si材料制成。
9.根据权利要求1所述的应用在栅极驱动电路中的移位寄存电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管分别为n型晶体管。
10.一种显示装置，其特征在于，所述显示装置包括权利要求1-9任意一项所述的应用在栅极驱动电路中的移位寄存电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20151230 |