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WO2024190330A1 - 回路基板 - Google Patents

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Publication number
WO2024190330A1
WO2024190330A1 PCT/JP2024/006142 JP2024006142W WO2024190330A1 WO 2024190330 A1 WO2024190330 A1 WO 2024190330A1 JP 2024006142 W JP2024006142 W JP 2024006142W WO 2024190330 A1 WO2024190330 A1 WO 2024190330A1
Authority
WO
WIPO (PCT)
Prior art keywords
main surface
copper layer
hole
layer
circuit board
Prior art date
Application number
PCT/JP2024/006142
Other languages
English (en)
French (fr)
Inventor
宏介 三浦
耕司 新田
聡志 木谷
津海 単
Original Assignee
住友電気工業株式会社
住友電工プリントサーキット株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社, 住友電工プリントサーキット株式会社 filed Critical 住友電気工業株式会社
Publication of WO2024190330A1 publication Critical patent/WO2024190330A1/ja

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Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections

Definitions

  • a laminate in which a copper layer is laminated onto an insulating layer is generally used as the substrate for manufacturing such high frequency printed circuit boards.
  • films whose main component is fluororesin such as polytetrafluoroethylene are used as materials for insulating layers.
  • fluororesin has a low surface energy. For this reason, when an electroless copper plating layer is formed as a conductive layer by electroless plating on an insulating layer containing fluororesin, the adhesion between the fluororesin layer and the electroless copper plating layer is weak. Therefore, in the past, in order to increase the adhesion between the fluororesin layer and the electroless copper plating layer, the surface of the fluororesin layer was roughened by treating it with a solution containing metallic sodium before the electroless plating process, and the fluororesin layer and the electroless plating layer were adhered to each other by utilizing the anchor effect (Patent Document 1).
  • the circuit board of the present disclosure includes a fluororesin layer including a first main surface, a second main surface opposite the first main surface, and a first hole penetrating from the first main surface to the second main surface, a first A main surface opposite the first A main surface, a first B main surface opposite the first A main surface, and a second hole penetrating from the first A main surface to the first B main surface and communicating with the first hole, a first copper layer provided on the first main surface, a second copper layer provided on the second main surface, and a third copper layer provided on at least the inner wall surface of the first hole and electrically connecting the first copper layer and the second copper layer, the inner wall surface of the second hole protruding inward by a protruding length D from the inner wall surface of the first hole, and the percentage of the protruding length D relative to the average thickness H of the first copper layer is 0.5% or more.
  • FIG. 1 is a schematic cross-sectional view of a circuit board according to the present embodiment.
  • 2 is a plan view of the circuit board according to this embodiment, seen from the first main surface toward the second main surface, with the third copper layer omitted.
  • FIG. 3 is a schematic cross-sectional view of another example of the circuit board according to the present embodiment.
  • 4A to 4C are diagrams illustrating a method for manufacturing a circuit board according to this embodiment.
  • 5A to 5C are diagrams illustrating a method for manufacturing a circuit board according to this embodiment.
  • 6A to 6C are diagrams illustrating a method for manufacturing a circuit board according to this embodiment.
  • 7A to 7C are diagrams illustrating a method for manufacturing a circuit board according to this embodiment.
  • FIG. 8 is a diagram illustrating a method for manufacturing a circuit board according to this embodiment.
  • FIG. 9 is a diagram for explaining a daisy chain pattern according to the first embodiment.
  • FIG. 10 is a schematic cross-sectional view of the area indicated by A in FIG.
  • the conventional technology aims to increase the adhesion between the fluororesin layer and the electroless copper plating layer by roughening the surface of the fluororesin layer.
  • the roughening of the surface of the fluororesin layer causes damage to the fluororesin layer, making a part of the surface of the fluororesin layer prone to peeling.
  • the electroless copper plating layer and a part of the fluororesin layer tend to peel off from the fluororesin while still in close contact. This can cause an increase in resistance or poor conduction, which can reduce the reliability of the circuit board.
  • the present disclosure therefore aims to provide a circuit board with excellent reliability.
  • a circuit board includes a fluororesin layer including a first main surface, a second main surface opposite the first main surface, and a first hole penetrating from the first main surface to the second main surface, a first A main surface opposite the first A main surface, a first B main surface opposite the first A main surface, and a second hole penetrating from the first A main surface to the first B main surface and communicating with the first hole, and further includes a first copper layer provided on the first main surface, a second copper layer provided on the second main surface, and a third copper layer provided on at least an inner wall surface of the first hole and electrically connecting the first copper layer and the second copper layer, wherein the inner wall surface of the second hole protrudes inwardly by a protrusion length D beyond the inner wall surface of the first hole, and a percentage of the protrusion length D with respect to an average thickness H of the first copper layer is 0.5%
  • This disclosure makes it possible to provide a circuit board with excellent reliability.
  • the protrusion length D may be 0.1 ⁇ m or more. This improves the adhesion of the third copper layer to the inner wall surface of the first hole. This further improves the reliability of the circuit board.
  • the third copper layer is provided on the first B principal surface and in an area overlapping the first hole when the circuit board is viewed in a direction from the first principal surface toward the second principal surface, and the percentage of the average thickness T2 of the third copper layer provided in the area overlapping the first hole relative to the average thickness T1 of the third copper layer provided on the first B principal surface may be 15% or more.
  • the thickness of the third copper layer is ensured even in the area that overlaps with the first hole, which is difficult to form by electroless copper plating, and the occurrence of electrical conduction problems is suppressed when the circuit board is in use. This further improves the reliability of the circuit board.
  • the third copper layer is provided in a region overlapping with the first hole when the circuit board is viewed in a direction from the first main surface toward the second main surface, and the third copper layer and the second copper layer are provided in contact with each other in the above order in the region overlapping with the first hole when the circuit board is viewed in a direction from the first main surface toward the second main surface, and the protrusion length D, the distance R along the inner wall surface of the first hole from the first main surface to the second main surface of the fluororesin layer, and the maximum distance B between two points on the outer edge of the region of the second copper layer that contacts the third copper layer may satisfy the relationship of the following formula 1. ⁇ (2D+B)/2R ⁇ 100 ⁇ 5.0 Formula 1
  • the protrusion length D may be 1.0 ⁇ m or more. In this case, the adhesion of the third copper layer to the inner wall surface of the first hole is improved.
  • the cross-sectional area of the first hole when cut along a plane parallel to the first main surface may decrease continuously from the first main surface toward the second main surface.
  • the expression "from A to B” means the upper and lower limits of a range (i.e., greater than or equal to A and less than or equal to B). If no unit is stated for A and only a unit is stated for B, the units of A and B are the same.
  • a combination of any one numerical value listed as the lower limit and any one numerical value listed as the upper limit is also disclosed.
  • a1, b1, and c1 are listed as the lower limit and a2, b2, and c2 are listed as the upper limit
  • a1 to a2, a1 to b2, a1 to c2, b1 to a2, b1 to b2, b1 to c2, c1 to a2, c1 to b2, and c1 to c2 are disclosed.
  • a1 is the smallest, b1 is the next smallest, and c1 is the largest.
  • b2 is the next largest, and c2 is the smallest.
  • FIG. 1 A circuit board according to an embodiment of the present disclosure (hereinafter also referred to as “the present embodiment”) will be described with reference to FIGS. 1, 2, and 3.
  • FIG. 1 A circuit board according to an embodiment of the present disclosure (hereinafter also referred to as "the present embodiment”) will be described with reference to FIGS. 1, 2, and 3.
  • FIG. 1 A circuit board according to an embodiment of the present disclosure (hereinafter also referred to as "the present embodiment”) will be described with reference to FIGS. 1, 2, and 3.
  • the circuit board 1 of the present disclosure includes a fluororesin layer 10.
  • the fluororesin layer 10 includes a first main surface 10a, a second main surface 10b opposite the first main surface 10a, and a first hole 14 penetrating from the first main surface 10a to the second main surface 10b.
  • the circuit board 1 further includes a copper layer 11.
  • the first copper layer 11 is provided on the first main surface 10a and includes a first A main surface 11a facing the first main surface 10a, a first B main surface 11b opposite the first A main surface 11a, and a second hole 15 penetrating from the first A main surface 11a to the first B main surface 11b and communicating with the first hole 14.
  • the circuit board 1 further includes a second copper layer 12.
  • the second copper layer 12 is provided on the second main surface 10b.
  • the circuit board 1 further includes a third copper layer 13.
  • the third copper layer 13 is provided at least on the inner wall surface of the first hole 14, and electrically connects the first copper layer 11 and the second copper layer 12.
  • the inner wall surface of the first hole 14 corresponds to the wall surface made of the fluororesin layer 10 that defines the first hole 14.
  • the inner wall surface of the second hole 15 in the first copper layer 11 protrudes inward by a predetermined protrusion length D ( ⁇ m) beyond the inner wall surface of the first hole 14 in the fluororesin layer 10.
  • the direction toward the inside refers to the direction toward the center of the opening of the second hole 15 that appears in a cross section when the fluororesin layer 10 is cut along a plane parallel to the first main surface 10a.
  • the percentage (D/H) x 100 of the protrusion length D relative to the average thickness H ( ⁇ m) of the first copper layer 11 is 0.5% or more.
  • the inner wall surface of the second hole 15 corresponds to the wall surface made of the first copper layer 11 that defines the second hole 15.
  • the percentage (D/H) ⁇ 100 of the protruding length D relative to the average thickness H is 0.5% or more, so that the third copper layer 13 is caught by the protruding portion of the first copper layer 11, and the third copper layer 13 adheres to the inner wall surface of the first hole 14 of the fluororesin layer 10 due to the stress.
  • the circuit board of the present disclosure has good adhesion between the inner wall surface of the fluororesin layer 10 and the third copper layer 13, ensures electrical connection between the first copper layer 11 and the second copper layer 12, prevents an increase in resistance, and has excellent reliability.
  • the contact surface of the third copper layer 13 with the inner wall surface of the fluororesin layer 10 is flat, so transmission loss is reduced.
  • fluororesin layer 10 examples include polytetrafluoroethylene, tetrafluoroethylene-hexafluoropropylene copolymer, perfluoroalkoxy fluororesin, ethylene-tetrafluoroethylene copolymer, and mixtures thereof.
  • polytetrafluoroethylene has a low dielectric constant and a low dielectric loss tangent. Therefore, a circuit board using the fluororesin layer 10 made of polytetrafluoroethylene as an insulating layer has good high frequency characteristics.
  • inorganic fillers can be added to the fluororesin layer 10.
  • materials for the inorganic filler include silica, titanium oxide, aluminum oxide, magnesium oxide, calcium oxide, talc, barium sulfate, boron nitride, zinc oxide, potassium titanate, glass, and mica.
  • the mass ratio of the inorganic filler to the fluororesin (inorganic filler/fluororesin) can be 1.0 or more and 3.0 or less.
  • the fluororesin layer 10 includes a first hole 14.
  • the first hole 14 is a through hole that penetrates from the first main surface 10a of the fluororesin layer 10 to the second main surface 10b opposite the first main surface 10a.
  • the first hole 14 may have a circular cross section when cut along a plane parallel to the first main surface 10a of the fluororesin layer 10.
  • the lower limit of the circle-equivalent diameter r1 of the opening of the first hole 14 on the same plane as the first main surface 10a may be 25 ⁇ m or more, or may be 50 ⁇ m or more. If the circle-equivalent diameter r1 is 25 ⁇ m or more, the air in the first hole 14 can be expelled by the plating solution when forming the third copper layer 13, and a plating layer can be reliably formed on the inner wall surface of the first hole 14, and the first copper layer 11 and the second copper layer 12 can be reliably electrically connected. From the viewpoint of circuit design freedom, the upper limit of the circle-equivalent diameter r1 may be 400 ⁇ m or may be 250 ⁇ m. The circle-equivalent diameter r1 may be 25 ⁇ m or more and 400 ⁇ m or less, or 50 ⁇ m or more and 250 ⁇ m or less.
  • the lower limit of the circle-equivalent diameter r2 of the opening of the first hole 14 on the same plane as the second main surface 10b may be 10 ⁇ m or 25 ⁇ m. If the circle-equivalent diameter r2 is 10 ⁇ m or more, the air in the first hole 14 can be expelled by the plating solution when forming the third copper layer 13, a plating layer can be reliably formed on the inner wall surface of the first hole 14, and the first copper layer 11 and the second copper layer 12 can be reliably electrically connected. From the viewpoint of circuit design freedom, the upper limit of the circle-equivalent diameter r2 may be 400 ⁇ m or 250 ⁇ m. The circle-equivalent diameter r2 may be 10 ⁇ m or more and 400 ⁇ m or less, or 25 ⁇ m or more and 250 ⁇ m or less.
  • the cross-sectional area of the first hole 14 when cut by a plane parallel to the first main surface 10a may continuously decrease, increase, or remain constant from the first main surface 10a to the second main surface 10b.
  • the lower limit of the average thickness of the fluororesin layer 10 may be 5 ⁇ m or 10 ⁇ m from the viewpoint of improving strength.
  • the upper limit of the average thickness of the fluororesin layer 10 may be 500 ⁇ m or 400 ⁇ m from the viewpoint of improving flexibility.
  • the average thickness of the fluororesin layer 10 may be 5 ⁇ m or more and 500 ⁇ m or less, or 10 ⁇ m or more and 400 ⁇ m or less.
  • the average thickness of the fluororesin layer 10 is determined by the following procedure. First, the circuit board 1 is cut along a plane parallel to the normal to the 1B main surface 11b to obtain a cross section. In the cross section, the thickness of the fluororesin layer 10 along the normal is measured at three arbitrary points. The average of the thicknesses at the three points corresponds to the average thickness of the fluororesin layer 10. The thickness was measured using a digital microscope (Keyence VHX-7000) from a cross-sectional image obtained at 100x magnification.
  • the first copper layer 11 is provided on the first main surface 10a.
  • the first copper layer 11 forms an electric circuit.
  • the first copper layer 11 may be in contact with the fluororesin layer 10.
  • the fluororesin layer 10 and the first copper layer 11 may be bonded together using an adhesive.
  • the first copper layer 11 is not particularly limited as long as it is a thin film made of copper, and sputtered copper, electrolytic copper foil, rolled copper foil, etc. can be used.
  • the first copper layer 11 may also be formed on the fluororesin layer 10 by plating.
  • the first copper layer 11 includes a second hole 15 that communicates with the first hole 14.
  • the second hole 15 is a through hole that penetrates the first copper layer 11 from the first A main surface 11a to the first B main surface 11b.
  • the first A main surface 11a faces the first main surface 10a of the fluororesin layer 10.
  • the first B main surface 11b is the surface opposite the first A main surface 11a.
  • the second hole 15 may have a circular cross section when cut along a plane parallel to the first B main surface 11b.
  • Boundary E1 is the intersection of the inner wall surface of first hole 14 and firstA main surface 11a, and is the outer edge of the area where first main surface 10a and firstA main surface 11a contact.
  • the inner wall surface of second hole 15 protrudes inward from boundary E1 by a predetermined protrusion length D.
  • direction toward the inside refers to the direction from the outer periphery of second hole 15 toward the center in a cross-sectional view taken along a plane parallel to firstA main surface 11a.
  • the percentage (D/H) x 100 of protrusion length D relative to the average thickness H of the first copper layer is 0.5% or greater.
  • the protrusion length D is measured, for example, on a cross section obtained by cutting the circuit board 1 along a plane that is parallel to the normal to the first B main surface 11b and passes through the center of the opening (second hole 15) in the first B main surface 11b when the circuit board is viewed in a direction from the first main surface toward the second main surface (above the third copper layer 13 in FIG. 1).
  • the inventors have measured, it has been confirmed that there is almost no variation in the size of the protrusion length D even if the cross section is different, as long as the plane cutting the circuit board 1 satisfies the above conditions.
  • the lower limit of the percentage (D/H) x 100 may be 0.5%, 10%, 14.4%, 30%, 39.0%, 40%, 47.2%, or 70.4% in order to improve the adhesion of the third copper layer to the inner wall surface of the first hole 14.
  • the upper limit of the percentage (D/H) x 100 may be 780%, 200%, or 100% in terms of maintaining the shape of the protrusion.
  • the percentage (D/H) x 100 may be 0.5% or more and 780% or less, 14.4% or more and 200% or less, or 70.4% or more and 100% or less.
  • the lower limit of the protrusion length D may be 0.1 ⁇ m, 1.0 ⁇ m, 1.8 ⁇ m, 5.9 ⁇ m, or 8.8 ⁇ m in order to improve adhesion of the third copper layer to the inner wall surface of the first hole 14.
  • the upper limit of the protrusion length D may be 15.6 ⁇ m, 13.0 ⁇ m, or 11.9 ⁇ m in terms of maintaining the shape of the protrusion.
  • the protrusion length D may be 0.1 ⁇ m or more and 15.6 ⁇ m or less, 1.8 ⁇ m or more and 13.0 ⁇ m or less, or 8.8 ⁇ m or more and 11.9 ⁇ m or less.
  • the lower limit of the average thickness H of the first copper layer may be 0.1 ⁇ m or 0.4 ⁇ m from the viewpoint of improving electrical conductivity.
  • the upper limit of the average thickness H of the first copper layer may be 25.0 ⁇ m, 20.0 ⁇ m, 12.5 ⁇ m, or 2.0 ⁇ m from the viewpoint of improving flexibility.
  • the average thickness H of the first copper layer may be 0.1 ⁇ m or more and 25 ⁇ m or less, or 0.4 ⁇ m or more and 2.0 ⁇ m or less.
  • the average thickness H of the first copper layer is found by the following procedure. First, the circuit board 1 is cut along a plane parallel to the normal to the first B principal surface 11b to obtain a cross section. In the cross section, the thickness of the first copper layer along the normal direction is measured at three arbitrary locations. The average of the thicknesses at the three locations corresponds to the average thickness H of the first copper layer.
  • the average thicknesses of the second copper layer, third copper layer, and fourth copper layer described below also refer to the average thickness of each layer along the normal direction, and the measurement method for these layers is the same. The thicknesses were measured from cross-sectional images obtained at 100x magnification using a digital microscope (Keyence VHX-7000).
  • the lower limit of the circle-equivalent diameter r3 of the opening of the second hole 15 on the same plane as the first A principal surface 11a may be 20 ⁇ m or 45 ⁇ m. If the circle-equivalent diameter r3 is 20 ⁇ m or more, the air in the first hole 14 can be expelled by the plating solution when forming the third copper layer 13, a plating layer can be reliably formed on the inner wall surface of the first hole 14, and the first copper layer 11 and the second copper layer 12 can be reliably electrically connected. From the viewpoint of circuit design freedom, the upper limit of the circle-equivalent diameter r3 may be 350 ⁇ m or 200 ⁇ m. The circle-equivalent diameter r3 may be 20 ⁇ m or more and 350 ⁇ m or less, or 45 ⁇ m or more and 250 ⁇ m or less.
  • the range of the size of the circular equivalent diameter of the opening of the second hole 15 on the same plane as the secondA main surface 11b can be set to the same range of size as the circular equivalent diameter r3 of the opening on the same plane as the firstA main surface 11a.
  • the second copper layer 12 is provided facing the second main surface 10b of the fluororesin layer 10.
  • the second copper layer 12 forms an electric circuit.
  • the second copper layer 12 may be in contact with the fluororesin layer 10.
  • another layer may be provided between the fluororesin layer 10 and the second copper layer 12.
  • An example of the other layer is an adhesive layer for bonding the fluororesin layer 10 and the second copper layer 12.
  • the second copper layer 12 is not particularly limited as long as it is a thin copper film, and sputtered copper, electrolytic copper foil, rolled copper foil, etc. can be used.
  • the second copper layer may also be formed on the fluororesin layer 10 by plating.
  • the lower limit of the average thickness of the second copper layer may be 0.1 ⁇ m or 0.4 ⁇ m from the viewpoint of improving electrical conductivity.
  • the upper limit of the average thickness of the second copper layer may be 25.0 ⁇ m or 2.0 ⁇ m from the viewpoint of improving flexibility.
  • the average thickness of the second copper layer may be 0.1 ⁇ m or more and 25.0 ⁇ m or less, or 0.4 ⁇ m or more and 2.0 ⁇ m or less.
  • the third copper layer 13 is provided at least on the inner wall surface of the first hole 14, and electrically connects the first copper layer 11 and the second copper layer 12.
  • the third copper layer 13 is a thin layer formed by electroless copper plating.
  • the third copper layer 13 is used as an adherend when a fourth copper layer, which will be described later, is formed by electroplating.
  • the third copper layer 13 is formed on the inner wall surface of the first hole 14, the surface of the protruding portion of the first copper layer 11 (part of the first A principal surface 11a), the inner wall surface of the second hole 15, and the first B principal surface 11b and the exposed surface of the principal surface of the second copper layer 12 facing the fluororesin layer 10.
  • the location of the third copper layer 13 is not limited to the form of FIG. 1, so long as it electrically connects the first copper layer 11 and the second copper layer 12.
  • the third copper layer 13 is formed along the inner wall surface of the first hole 14, and the end surface facing the first copper layer 11 is in contact with at least a part of the first copper layer 11, and the end surface facing the second copper layer 12 is in contact with at least a part of the second copper layer 12.
  • the third copper layer 13 is provided on the first B principal surface 11b and in the region overlapping with the first hole 14 when the circuit board 1 is viewed in the direction from the first principal surface 10a to the second principal surface 10b, and the percentage (T2/T1) ⁇ 100 of the average thickness T2 ( ⁇ m) of the third copper layer 13B provided in the region overlapping with the first hole to the average thickness T1 ( ⁇ m) of the third copper layer 13A provided on the first B principal surface 11b may be 15% or more. According to this, even in the region overlapping with the first hole 14, which is difficult to form by electroless copper plating, the third copper layer 13B has a sufficient thickness, so that the occurrence of electrical conduction defects is suppressed when the circuit board is used.
  • the lower limit of the above (T2/T1) ⁇ 100 may be 15% or 30%.
  • the upper limit of (T2/T1) ⁇ 100 is not particularly limited and can be, for example, 100% or less.
  • (T2/T1) ⁇ 100 may be 15% or more and 100% or less, or 30% or more and 100% or less.
  • the "region overlapping with the first hole 14 when the circuit board 1 is viewed in the direction from the first main surface 10a toward the second main surface 10b (from the first copper layer 11 side)" is the circular portion of the second copper layer 12 in FIG. 2.
  • the "region overlapping with the first hole 14 when the circuit board 1 is viewed in the direction from the first main surface 10a toward the second main surface 10b (from the first copper layer 11 side)" is the region exposed inside the first hole 14 of the main surface of the second copper layer 12 facing the fluororesin layer 10.
  • the third copper layer 13 is in direct or indirect contact with the second copper layer 12 in the exposed region.
  • the lower limit of the average thickness T1 may be 0.05 ⁇ m or 0.1 ⁇ m from the viewpoint of ensuring the continuity of the third copper layer and being able to uniformly form the fourth copper layer described below.
  • the upper limit of the average thickness T1 is not particularly limited, but may be 1.0 ⁇ m or 0.5 ⁇ m, for example, from the viewpoint of reducing costs.
  • the average thickness T1 may be 0.05 ⁇ m or more and 1.0 ⁇ m or less, or 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the lower limit of the average thickness T2 may be 0.05 ⁇ m or 0.1 ⁇ m from the viewpoint of ensuring the continuity of the third copper layer and being able to uniformly form the fourth copper layer described below.
  • the upper limit of the average thickness T2 is not particularly limited, but may be 1.0 ⁇ m or 0.5 ⁇ m, for example, from the viewpoint of reducing costs.
  • the average thickness T2 may be 0.05 ⁇ m or more and 1.0 ⁇ m or less, or 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the third copper layer 13 is further provided in a region overlapping with the first hole 14 when the circuit board 1 is viewed in a direction from the first main surface 10a to the second main surface 10b.
  • the third copper layer 13B and the second copper layer 12 are provided in contact with each other in the above order in the region overlapping with the first hole 14.
  • the protruding length D, the distance R ( ⁇ m) along the inner wall surface of the first hole 14, and the maximum distance B ( ⁇ m) between two points on the outer edge of the region of the second copper layer 12 that contacts the third copper layer 13B may satisfy the relationship of the following formula 1.
  • the distance R is the distance along the inner wall surface of the first hole 14 from the first main surface 10a to the second main surface 10b of the fluororesin layer 10. ⁇ (2D+B)/2R ⁇ 100 ⁇ 5.0 Formula 1 This makes it difficult for the third copper layer 13 to peel off, improving the reliability of the circuit board.
  • the lower limit of ⁇ (2D+B)/2R ⁇ 100 may be 5.0, 25, 28.1, 30, or 45 from the viewpoint of improving the reliability of the circuit board.
  • the upper limit of ⁇ (2D+B)/2R ⁇ 100 is not particularly limited, but may be 500 from the viewpoint of circuit design freedom and maintaining the protruding shape.
  • ⁇ (2D+B)/2R ⁇ 100 may be 5.0 or more and 500 or less, 30 or more and 500 or less, or 45 or more and 500 or less.
  • the protrusion length D, the distance R along the inner wall surface of the first hole 14, and the maximum distance B between two points on the outer edge of the area of the second copper layer 12 that contacts the third copper layer 13B are measured on a cross section obtained by cutting the circuit board 1 along a plane that is parallel to the normal to the firstB main surface 11b and passes through the center of the opening (second hole 15) in the firstB main surface when the circuit board is viewed from the firstB main surface 11b side.
  • the protrusion length D is as described above. As shown in FIG. 1, in the above cross section, the protrusion length D can be measured in each of the fluororesin layer 10 on the right side and the fluororesin layer 10 on the left side. Due to the manufacturing process disclosed herein, the protrusion lengths D on the left and right sides are inevitably almost the same. Therefore, it is sufficient to measure the protrusion length D on either the left or right side.
  • the outer edge of the area where the first A principal surface 11a and the first principal surface 10a contact is the boundary E1.
  • the outer edge of the area where the principal surface of the second copper layer 12 facing the fluororesin layer 10 and the second principal surface 10b contact is the boundary E2.
  • the distance R corresponds to the length of the line segment connecting E1 and E2.
  • the above line segment can be measured in each of the right-side fluororesin layer 10 and the left-side fluororesin layer 10. Due to the manufacturing process disclosed herein, the left and right distances R are inevitably almost the same. Therefore, it is sufficient to measure either the left or right distance R.
  • the inner wall surface of the first hole 14 may have irregularities, but even in such a case, the distance R is the length of the line segment connecting the boundary E1 and the boundary E2, as described above.
  • the maximum value B corresponds to the distance between the right boundary E2 and the left skin boundary E2 in the above cross section.
  • the third copper layer 13B in contact with the second copper layer can be circular when the circuit board 1 is viewed in the direction from the first main surface 10a to the second main surface 10b. In this case, the maximum value B corresponds to the diameter of the circle.
  • the circuit board of the present disclosure may further include a fourth copper layer 18 provided on the third copper layer 13.
  • the third copper layer 13 and the fourth copper layer 18 form a blind via hole.
  • the lower limit of the average thickness of the fourth copper layer may be 5 ⁇ m or 10 ⁇ m from the viewpoint of suppressing breakage of the blind via holes due to bending of the circuit board, etc.
  • the upper limit of the average thickness of the fourth copper layer is not particularly limited, but may be, for example, 100 ⁇ m or 50 ⁇ m from the viewpoint of thinning the circuit board and reducing costs.
  • the average thickness of the fourth copper layer may be 5 ⁇ m or more and 100 ⁇ m or less, or 10 ⁇ m or more and 50 ⁇ m or less.
  • the average thickness of the fourth copper layer is measured within a region of the fourth copper layer 18 that is disposed opposite the first B main surface 11b of the first copper layer 11.
  • the manufacturing method includes a first step (FIG. 4). In the first step, a laminate in which a first copper layer 11, a fluororesin layer 10, and a second copper layer 12 are laminated in the above-mentioned order is prepared. The manufacturing method further includes a second step (FIG. 5). In the second step, a part of the first copper layer 11 is etched to form a second hole 15 in the first copper layer 11, and the fluororesin layer 10 is exposed. The manufacturing method further includes a third step (FIG. 6). In the third step (FIG.
  • the manufacturing method further includes a fourth step (FIG. 7).
  • a third copper layer 13 is formed on the inner wall surface of the first hole 14 by electroless plating.
  • the manufacturing method may include a fifth step (FIG. 8) and a sixth step after the fourth step.
  • a fourth copper layer 18 is formed on the third copper layer by electrolytic plating (FIG. 8).
  • the first copper layer 11 and the second copper layer 12 are selectively removed to form a conductive pattern.
  • a laminate is prepared in which a first copper layer 11, a fluororesin layer 10 and a second copper layer 12 are laminated in this order (FIG. 4).
  • the method of laminating the first copper layer 11 and the second copper layer 12 onto the fluororesin layer 10 is not particularly limited, and examples that can be used include an adhesive method in which a sheet-shaped copper layer is bonded with an adhesive, a casting method in which a resin composition that is the material of the fluororesin layer 10 is applied onto a sheet-shaped copper layer, a sputtering/plating method in which a copper layer is formed by plating on a thin conductive layer (seed layer) having a thickness of several nm that is formed on the fluororesin layer 10 by sputtering or vapor deposition, and a lamination method in which a sheet-shaped copper layer is bonded to the fluororesin layer 10 by heat pressing.
  • an adhesive method in which a sheet-shaped copper layer is bonded with an adhesive
  • a casting method in which a resin composition that is the material of the fluororesin layer 10 is applied onto a sheet-shaped copper layer
  • a sputtering/plating method in which
  • ⁇ Second step> In the second step, a part of the first copper layer 11 is etched to form a second hole 15 in the first copper layer 11 and expose the fluororesin layer 10 (FIG. 5).
  • a known etching method in which a resist pattern is formed by photolithography can be used.
  • ⁇ Third step> In the third step, a laser is irradiated onto the exposed surface of the fluororesin layer 10 to remove a portion of the fluororesin layer 10 and form a first hole 14 in the fluororesin layer 10 ( FIG. 6 ). At this time, the first hole 14 is formed so as to penetrate the fluororesin layer 10. As a result, a portion of the main surface of the second copper layer 12 facing the fluororesin layer 10 is exposed.
  • the conditions for the laser irradiation can be, for example, as follows. Pulse width: 1 to 50 ⁇ sec Power output: 10 to 50W Number of shots: 1 to 30 Frequency: 100 to 4000 Hz Wavelength: 10.6 ⁇ m
  • the percentage (D/H) x 100 can be made 0.5% or more.
  • a third copper layer 13 is formed on the inner wall surface of the first hole 14 of the fluororesin layer 10 by electroless plating (FIG. 7).
  • Electroless plating is a process in which catalytically active metals are precipitated through the reduction action of a catalyst, and can be performed by applying various commercially available electroless plating solutions.
  • the thickness of the third copper layer can be adjusted by the copper concentration, temperature and treatment time of the electroless plating solution.
  • the average thickness T1 and average thickness T2 of the third copper layer can also be adjusted by the copper concentration, temperature and treatment time of the electroless plating solution.
  • the copper concentration of the electroless plating solution can be, for example, 3.0 to 4.0 g/L.
  • the temperature of the electroless plating solution can be, for example, 30 to 40°C.
  • the processing time for electroless plating can be, for example, 5 to 40 minutes.
  • the lamination of the third copper layer can be adjusted by adjusting the copper concentration of the electroless plating solution, the temperature, and the processing time. This is simple, and ensures the lamination of the electrolytic plating layer provided on the third copper layer.
  • a fourth copper layer 18 is formed on the third copper layer by electrolytic plating, thereby forming a blind via hole having a sufficient thickness.
  • ⁇ Sixth step> the first copper layer 11 and the second copper layer 12 are selectively removed to form a conductive pattern.
  • a known method can be used to selectively remove the first copper layer 11 and the second copper layer 12. For example, a resist pattern having openings where the first copper layer 11 and the second copper layer 12 should be removed is formed by photolithography. Next, the first copper layer 11 and the second copper layer 12 exposed in the openings of the resist pattern are dissolved by etching.
  • the inner wall surface of the fluororesin layer is roughened before electroless plating (corresponding to the third process).
  • a solution containing metallic sodium is generally used for roughening the inner wall surface.
  • special equipment is required to handle large amounts of metallic sodium, which increases manufacturing costs.
  • the circuit board manufacturing method of this embodiment does not require roughening of the inner wall surface, making it possible to reduce manufacturing costs.
  • the circuit board obtained by the above manufacturing method suppresses peeling of the fluororesin layer caused by roughening of the inner wall surface and the associated decrease in adhesion between the inner wall surface and the third copper layer. Therefore, the circuit board of the present disclosure has good adhesion between the inner wall surface of the fluororesin layer 10 and the third copper layer 13, and ensures a reliable electrical connection between the first copper layer 11 and the second copper layer 12. In addition, since the contact surface of the third copper layer 13 with the inner wall surface of the fluororesin layer 10 is flat, transmission loss is reduced.
  • Example 1 Samples 1 to 9, Samples 1-1 to 1-3
  • a laminate was prepared in which a first copper layer, a fluororesin layer (thickness 150 ⁇ m), and a second copper layer (thickness 12.5 ⁇ m) were laminated in the above order.
  • the average thickness of the first copper layer used in each sample is as shown in the "Average thickness H" column of "First copper layer” in Table 2.
  • the first copper layer was subjected to copper etching to form a second hole having a diameter of 125 ⁇ m.
  • a laser was irradiated onto the fluororesin layer through the second hole, thereby removing a portion of the fluororesin layer and forming a first hole in the fluororesin layer.
  • the laser irradiation conditions are as shown in Table 1.
  • a third copper layer was formed by electroless plating on the inner wall surface of the first hole in the fluororesin layer, the surface of the protruding portion of the first copper layer (part of the first A main surface 11a), the inner wall surface of the second hole, and the exposed surface of the first B main surface and the main surface of the second copper layer corresponding to the fluororesin layer.
  • the electroless plating conditions are as shown in Table 1.
  • a fourth copper layer was formed on the third copper layer by electrolytic plating to obtain the circuit board for each sample.
  • the average thickness of the fourth copper layer was 20 ⁇ m for all samples.
  • the circuit board of each sample was patterned to form the daisy chain pattern shown in Figures 9 and 10.
  • the circuit width was 0.5 mm
  • the circuit length was 2.5 mm
  • the blind via hole pitch was 2.0 mm.
  • the heat cycle test conditions were -40°C for 30 minutes, followed by 125°C for 30 minutes, for a total of 3000 cycles.
  • ESPEC's "TSE-11-A” (trademark) was used.
  • the resistance between the circuits was measured, and the rate of change in the resistance R2 after the test relative to the resistance R1 before the test was calculated as ⁇ (R2-R1)/R1 ⁇ x 100 (%). If the rate of change is 5% or more, or if the resistivity R2 after the test cannot be measured, the circuit board is deemed defective.
  • the defect rate for each sample is shown in Table 2. If the defect rate is 10 ppm or less, the circuit board is deemed to have excellent reliability.
  • Samples 1-1 to 1-3 are comparative examples. These samples had a defect rate of over 10 ppm and were insufficient in reliability.
  • Example 2 In Example 2, the relationship between the electroless copper plating conditions and the percentage (T2/T1) ⁇ 100 of the average thickness T2 to the average thickness T1 of the third copper layer was examined.
  • a laminate was prepared in which a first copper layer (thickness 12.5 ⁇ m), a fluororesin layer (thickness 150 ⁇ m), and a second copper layer (thickness 12.5 ⁇ m) were layered in the above order.
  • the fluororesin layer was irradiated with a laser from the second hole to form the first hole.
  • the protrusion length D was 9 ⁇ m.
  • a third copper layer was formed on the inner wall surface of the first hole in the fluororesin layer by electroless plating.
  • the electroless plating process lasted for 20 minutes.
  • the relationship between the copper concentration of the electroless plating solution, the temperature of the electroless plating solution, and (T2/T1) x 100 is as shown in Table 3.
  • Circuit board 10 Fluorine resin layer 10a First main surface 10b Second main surface 11 First copper layer 11a First A main surface 11b First B main surface 12 Second copper layer 13, 13A, 13B Third copper layer 14 First hole 15 Second hole 18 Fourth copper layer 31 Back circuit 32 Front circuit 33 Blind via hole 34 Resistance measurement terminal

Landscapes

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Abstract

本開示の回路基板は、第１主面と、前記第１主面と反対側の第２主面と、前記第１主面から前記第２主面まで貫通する第１の孔と、を含むフッ素樹脂層と、前記第１主面と対向する第１Ａ主面と、前記第１Ａ主面と反対側の第１Ｂ主面と、前記第１Ａ主面から前記第１Ｂ主面まで貫通し、前記第１の孔と連通する第２の孔と、を含み、前記第１主面に設けられる第１の銅層と、前記第２主面に設けられた第２の銅層と、少なくとも前記第１の孔の内壁面に設けられ、前記第１の銅層と前記第２の銅層とを電気的に接続する第３の銅層とを備え、前記第２の孔の内壁面は、前記第１の孔の内壁面よりも突出長さＤだけ内部に向かって突出し、前記第１の銅層の平均厚さＨに対する前記突出長さＤの百分率は、０．５％以上である。

Description

回路基板
　本開示は、回路基板に関する。本出願は、２０２３年３月１０日出願の日本出願第２０２３－０３７１７２号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　近年、情報通信量は増大する一方であり、例えばＩＣカード、携帯電話端末等の機器において、マイクロ波、ミリ波といった高周波領域での通信が盛んになっている。このため、高周波領域で用いた際に伝送損失が小さい等、高周波特性に優れるプリント回路基板が求められている。このような高周波プリント回路基板を製造するための基材としては、一般的に、絶縁層に銅層を積層した積層体が用いられている。
　フッ素樹脂は低誘電率であることから、ポリテトラフルオロエチレン等のフッ素樹脂を主成分とするフィルムは、絶縁層の材料として用いられている。
　一方、フッ素樹脂は表面エネルギーが小さい。このため、フッ素樹脂を含む絶縁層上に無電解めっき処理により導電層としての無電解銅めっき層を形成した場合、フッ素樹脂層と無電解銅めっき層との密着力が小さくなる。そこで、従来は、フッ素樹脂層と無電解銅めっき層との密着性を高めるために、無電解めっき処理の前にフッ素樹脂層の表面を金属ナトリウムを含む溶液で処理して粗化させることにより、フッ素樹脂層と無電解めっき層とを、アンカー効果を利用して密着させていた（特許文献１）。
特開２００３－２０１５７１号公報
　本開示の回路基板は、第１主面と、前記第１主面と反対側の第２主面と、前記第１主面から前記第２主面まで貫通する第１の孔と、を含むフッ素樹脂層と、前記第１主面と対向する第１Ａ主面と、前記第１Ａ主面と反対側の第１Ｂ主面と、前記第１Ａ主面から前記第１Ｂ主面まで貫通し、前記第１の孔と連通する第２の孔と、を含み、前記第１主面に設けられる第１の銅層と、前記第２主面に設けられた第２の銅層と、少なくとも前記第１の孔の内壁面に設けられ、前記第１の銅層と前記第２の銅層とを電気的に接続する第３の銅層とを備え、前記第２の孔の内壁面は、前記第１の孔の内壁面よりも突出長さＤだけ内部に向かって突出し、前記第１の銅層の平均厚さＨに対する前記突出長さＤの百分率は、０．５％以上である。
図１は、本実施形態に係る回路基板の模式的断面図である。 図２は、本実施形態に係る回路基板を第１主面から第２主面に向かう方向に見た平面図である。ただし、第３の銅層は省略している。 図３は、本実施形態に係る回路基板の模式的断面図の他の一例である。 図４は、本実施形態に係る回路基板の製造方法を説明する図である。 図５は、本実施形態に係る回路基板の製造方法を説明する図である。 図６は、本実施形態に係る回路基板の製造方法を説明する図である。 図７は、本実施形態に係る回路基板の製造方法を説明する図である。 図８は、本実施形態に係る回路基板の製造方法を説明する図である。 図９は、実施例１のデージーチェーンパターンを説明する図である。 図１０は、図９のＡで示される領域の模式的断面図である。
［本開示が解決しようとする課題］
　従来の技術は、フッ素樹脂層の表面を粗化させることにより、フッ素樹脂層と無電解銅めっき層との密着力を高めることを意図する。しかし、フッ素樹脂層の表面の粗化により、フッ素樹脂層がダメージを受け、フッ素樹脂層の表面の一部が剥離しやすい状態となる。これに伴い、無電解銅めっき層とフッ素樹脂層の一部が密着した状態でフッ素樹脂から剥離しやすくなる。これにより、抵抗値の増加や導通不良などが生じ、回路基板の信頼性が低下する可能性がある。
　そこで、本開示は、優れた信頼性を有する回路基板を提供することを目的とする。
［本開示の効果］
　本開示によれば、優れた信頼性を有する回路基板を提供することが可能となる。
［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。
　（１）本開示の回路基板は、第１主面と、前記第１主面と反対側の第２主面と、前記第１主面から前記第２主面まで貫通する第１の孔と、を含むフッ素樹脂層と、前記第１主面と対向する第１Ａ主面と、前記第１Ａ主面と反対側の第１Ｂ主面と、前記第１Ａ主面から前記第１Ｂ主面まで貫通し、前記第１の孔と連通する第２の孔と、を含み、前記第１主面に設けられる第１の銅層と、前記第２主面に設けられた第２の銅層と、少なくとも前記第１の孔の内壁面に設けられ、前記第１の銅層と前記第２の銅層とを電気的に接続する第３の銅層とを備え、前記第２の孔の内壁面は、前記第１の孔の内壁面よりも突出長さＤだけ内部に向かって突出し、前記第１の銅層の平均厚さＨに対する前記突出長さＤの百分率は、０．５％以上である。
　本開示によれば、優れた信頼性を有する回路基板を提供することが可能となる。
　（２）上記（１）において、前記突出長さＤは、０．１μｍ以上であってもよい。これによると、第３の銅層の第１の孔の内壁面への密着性が向上する。よって、回路基板の信頼性が更に向上する。
　（３）上記（１）または（２）において、前記第３の銅層は、前記回路基板を前記第１主面から前記第２主面に向かう方向に見た場合に前記第１の孔と重なる領域と、前記第１Ｂ主面とに設けられており、前記第１Ｂ主面上に設けられた前記第３の銅層の平均厚さＴ１に対する、前記第１の孔と重なる領域に設けられた前記第３の銅層の平均厚さＴ２の百分率は、１５％以上であってもよい。
　これによると、第３の銅層の厚さが、無電解銅めっきにより形成されにくい第１の孔と重なる領域においても確保されているため、回路基板の使用時に、電通不良の発生が抑制される。よって、回路基板の信頼性が更に向上する。
　（４）上記（１）または（２）において、前記第３の銅層は、前記回路基板を前記第１主面から前記第２主面に向かう方向に見た場合に、前記第１の孔と重なる領域に設けられており、前記回路基板を前記第１主面から前記第２主面に向かう方向に見た場合に、前記第１の孔と重なる領域には、前記第３の銅層と、前記第２の銅層とが、前記の順で互いに接して設けられており、前記突出長さＤと、前記フッ素樹脂層の前記第１主面から前記第２主面までの前記第１の孔の内壁面に沿う距離Ｒと、前記第２の銅層の前記第３の銅層と接する領域の外縁上の２点間の距離の最大値Ｂとは、下記式１の関係を満たしてもよい。
｛（２Ｄ＋Ｂ）／２Ｒ｝×１００≧５．０　　式１
　これによると、第３の銅層が剥がれにくく、回路基板の信頼性が向上する。
　（５）上記（１）から（４）のいずれかにおいて、前記突出長さＤは、１．０μｍ以上であってもよい。この場合、第３の銅層の第１の孔の内壁面への密着性が向上する。
　（６）上記（１）から（５）のいずれかにおいて、前記第１の孔の前記第１主面と平行な平面で切断した場合の断面積が、前記第１主面から前記第２主面に向かって連続的に減少していてもよい。
　［本開示の実施形態の詳細］
　本開示の回路基板の具体例を、以下に図面を参照しつつ説明する。本開示の図面において、同一の参照符号は、同一部分または相当部分を表す。また、長さ、幅、厚さ、深さなどの寸法関係は図面の明瞭化と簡略化のために適宜変更されており、必ずしも実際の寸法関係を表さない。
　本明細書において「ＡからＢ」という形式の表記は、範囲の上限下限（すなわちＡ以上Ｂ以下）を意味し、Ａにおいて単位の記載がなく、Ｂにおいてのみ単位が記載されている場合、Ａの単位とＢの単位とは同じである。
　本開示において、数値範囲下限および上限として、それぞれ１つ以上の数値が記載されている場合は、下限に記載されている任意の１つの数値と、上限に記載されている任意の１つの数値との組み合わせも開示されている。例えば、下限として、ａ１、ｂ１、ｃ１が記載され、上限としてａ２、ｂ２、ｃ２が記載されている場合は、ａ１以上ａ２以下、ａ１以上ｂ２以下、ａ１以上ｃ２以下、ｂ１以上ａ２以下、ｂ１以上ｂ２以下、ｂ１以上ｃ２以下、ｃ１以上ａ２以下、ｃ１以上ｂ２以下、ｃ１以上ｃ２以下が開示されている。ａ１、ｂ１，ｃ１は、ａ１が最も小さく、ｂ１がその次に小さく、ｃ１が最も大きい。ａ２，ｂ２，ｃ２は、ａ２が最も大きく、ｂ２がその次に大きく、ｃ２が最も小さい。
　［実施形態１：回路基板］
　本開示の一実施形態（以下、「本実施形態」とも記す。）に係る回路基板について、図１、図２および図３を用いて説明する。
　図１に示されるように、本開示の回路基板１はフッ素樹脂層１０を含む。フッ素樹脂層１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂと、第１主面１０ａから第２主面１０ｂまで貫通する第１の孔１４とを含む。回路基板１は、さらに銅層１１を含む。第１の銅層１１は、第１主面１０ａに設けられ、第１主面１０ａと対向する第１Ａ主面１１ａと、第１Ａ主面１１ａと反対側の第１Ｂ主面１１ｂと、第１Ａ主面１１ａから第１Ｂ主面１１ｂまで貫通し、第１の孔１４と連通する第２の孔１５とを含む。回路基板１は、さらに第２の銅層１２を含む。第２の銅層１２は、第２主面１０ｂに設けられる。回路基板１は、さらに第３の銅層１３を含む。第３の銅層１３は、少なくとも第１の孔１４の内壁面に設けられ、第１の銅層１１と第２の銅層１２とを電気的に接続する。ここで、第１の孔１４の内壁面とは、第１の孔１４を規定するフッ素樹脂層１０からなる壁面に該当する。
　第１の銅層１１における第２の孔１５の内壁面は、フッ素樹脂層１０における第１の孔１４の内壁面よりも所定の突出長さＤ（μｍ）だけ内部に向かって突出している。ここで、内部に向かう方向とは、フッ素樹脂層１０において、第１主面１０ａと平行な平面で切断した場合の断面に現れる第２の孔１５の開口部分の中心に向かう方向である。第１の銅層１１の平均厚さＨ（μｍ）に対する突出長さＤの百分率（Ｄ／Ｈ）×１００は、０．５％以上である。ここで、第２の孔１５の内壁面とは、第２の孔１５を規定する第１の銅層１１からなる壁面に該当する。
　本開示の回路基板は、平均厚さＨに対する突出長さＤの百分率（Ｄ／Ｈ）×１００が０．５％以上であるため、第３の銅層１３が第１の銅層１１の突出部に引っ掛かり、第３の銅層１３がその応力により、フッ素樹脂層１０の第１の孔１４の内壁面に密着する。このため、従来の製造工程におけるフッ素樹脂層の内壁面の粗化処理が不要となる。したがって、該内壁面の粗化に起因するフッ素樹脂層の剥離、および、これに伴う該内壁面と第３の銅層との密着力の低下が抑制される。よって、本開示の回路基板は、フッ素樹脂層１０の内壁面と第３の銅層１３との密着力が良好であり、第１の銅層１１と第２の銅層１２との電気的接続が確実となり、抵抗の増加が抑制され、優れた信頼性を有する。また、第３の銅層１３のフッ素樹脂層１０の内壁面との接触面が平坦であるため、伝送損失が小さくなる。
　以下、本開示の回路基板の各構成要素について説明する。
　＜フッ素樹脂層＞
　フッ素樹脂層１０の材質としては、ポリテトラフルオロエチレン、四フッ化エチレン・六フッ化プロピレン共重合体、ペルフルオロアルコキシフッ素樹脂、エチレン・四フッ化エチレン共重合体、および、これらの混合物が挙げられる。中でも、ポリテトラフルオロエチレンは低誘電率および低誘電正接である。よって、ポリテトラフルオロエチレンからなるフッ素樹脂層１０を絶縁層として用いた回路基板は、高周波特性が良好である。
　フッ素樹脂層１０の熱膨張、剛性、熱伝導等の物理特性を調整するため、フッ素樹脂層１０に無機フィラーを添加することができる。無機フィラーの材質としては、シリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、酸化カルシウム、タルク、硫酸バリウム、窒化ホウ素、酸化亜鉛、チタン酸カリウム、ガラス、マイカ等が挙げられる。フッ素樹脂に対する無機フィラーの質量比（無機フィラー／フッ素樹脂）は１．０以上３．０以下とすることができる。
　フッ素樹脂層１０は、第１の孔１４を含む。第１の孔１４は、フッ素樹脂層１０の第１主面１０ａから、第１主面１０ａと反対側の第２主面１０ｂまで貫通する貫通孔である。第１の孔１４は、フッ素樹脂層１０の第１主面１０ａと平行な平面で切断した場合の断面が円形状であってもよい。
　第１の孔１４の第１主面１０ａと同一面上の開口の円相当径ｒ１の下限は、２５μｍ以上であってもよく、５０μｍ以上であってもよい。円相当径ｒ１が２５μｍ以上であると、第３の銅層１３を形成する際に、めっき液によって第１の孔１４の中の空気を追い出すことができ、第１の孔１４の内壁面にめっき層が確実に形成され、第１の銅層１１と第２の銅層１２とを確実に電気的に接続することができる。円相当径ｒ１の上限は、回路設計自由度の観点から、４００μｍであってもよく、２５０μｍであってもよい。円相当径ｒ１は、２５μｍ以上４００μｍ以下であってもよく、５０μｍ以上２５０μｍ以下であってもよい。
　第１の孔１４の第２主面１０ｂと同一面上の開口の円相当径ｒ２の下限は、１０μｍであってもよく、２５μｍであってもよい。円相当径ｒ２が１０μｍ以上であると、第３の銅層１３を形成する際に、めっき液によって第１の孔１４の中の空気を追い出すことができ、第１の孔１４の内壁面にめっき層が確実に形成され、第１の銅層１１と第２の銅層１２とを確実に電気的に接続することができる。円相当径ｒ２の上限は、回路設計自由度の観点から、４００μｍであってもよく、２５０μｍであってもよい。円相当径ｒ２は、１０μｍ以上４００μｍ以下であってもよく、２５μｍ以上２５０μｍ以下であってもよい。
　第１の孔１４の第１主面１０ａと平行な平面で切断した場合の断面積は、第１主面１０ａから第２主面１０ｂに向かって連続的に減少してもよいし、増加してもよいし、一定であってもよい。
　フッ素樹脂層１０の平均厚さの下限は、強度向上の観点から、５μｍであってもよく、１０μｍであってもよい。フッ素樹脂層１０の平均厚さの上限は、可撓性向上の観点から、５００μｍであってもよく、４００μｍであってもよい。フッ素樹脂層１０の平均厚さは、５μｍ以上５００μｍ以下であってもよく、１０μｍ以上４００μｍ以下であってもよい。
　本開示において、フッ素樹脂層１０の平均厚さは、以下の手順で求められる。まず、回路基板１を、第１Ｂ主面１１ｂの法線に平行な平面で切断して断面を得る。該断面において、フッ素樹脂層１０の上記法線に沿った厚さを、任意の３箇所で測定する。該３箇所の厚さの平均が、フッ素樹脂層１０の平均厚さに該当する。厚さの測定はデジタルマイクロスコープ（キーエンス製ＶＨＸ－７０００）を用い、１００倍の倍率により得た断面画像から行った。
　＜第１の銅層＞
　第１の銅層１１は、第１主面１０ａに設けられる。本実施形態において、第１の銅層１１は電気回路を形成する。第１の銅層１１は、フッ素樹脂層１０に接していても良い。フッ素樹脂層１０と第１の銅層１１とは、接着剤を用いて貼り合わせられていてもよい。
　第１の銅層１１は、銅からなる薄膜であれば特に限定されず、スパッタ銅、電解銅箔、圧延銅箔などを用いることができる。また、フッ素樹脂層１０上にめっきにより第１の銅層１１を形成してもよい。
　第１の銅層１１は、第１の孔１４と連通する第２の孔１５を含む。第２の孔１５は、第１の銅層１１において第１Ａ主面１１ａから、第１Ｂ主面１１ｂまで貫通する貫通孔である。第１Ａ主面１１ａはフッ素樹脂層１０の第１主面１０ａと対向する。第１Ｂ主面１１ｂは、第１Ａ主面１１ａと反対側の面である。第２の孔１５は、第１Ｂ主面１１ｂと平行な平面で切断した場合の断面が円形状であってもよい。
　境界Ｅ１は、第１の孔１４の内壁面と第１Ａ主面１１ａとの交点であり、第１主面１０ａと第１Ａ主面１１ａが接触する領域の外縁である。第２の孔１５の内壁面は、境界Ｅ１から所定の突出長さＤだけ内部に向かう方向に突出している。ここで「内部に向かう方向」といのは、第１Ａ主面１１ａと平行な平面に沿った断面図において、第２の孔１５の外周部分から中心に向かう方向である。第１の銅層の平均厚さＨに対する突出長さＤの百分率（Ｄ／Ｈ）×１００は、０．５％以上である。突出長さＤは、例えば、回路基板１を、第１Ｂ主面１１ｂの法線に平行であり、かつ、回路基板を前記第１主面から前記第２主面に向かう方向（図１において、第３の銅層１３の上側）から見た場合の第１Ｂ主面１１ｂの開口（第２の孔１５）の中心を通過する平面で切断して得られる断面において測定される。本発明者等が測定する限り、回路基板１を切断する平面が上記の条件を満たす限り、上記断面が異なっていても、突出長さＤの大きさにほとんどばらつきがないことが確認されている。
　上記百分率（Ｄ／Ｈ）×１００の下限は、第３の銅層の第１の孔１４の内壁面への密着性を向上するために、０．５％であり、１０％であってもよく、１４．４％であってもよく、３０％であってもよく、３９．０％であってもよく、４０％であってもよく、４７．２％であってもよく、７０．４％であってもよい。上記百分率（Ｄ／Ｈ）×１００の上限は、突出の形状維持の観点から、７８０％であってもよく、２００％であってもよく、１００％であってもよい。上記百分率（Ｄ／Ｈ）×１００は、０．５％以上７８０％以下であってもよく、１４．４％以上２００％以下であってもよく、７０．４％以上１００％以下であってもよい。
　突出長さＤの下限は、第３の銅層の第１の孔１４の内壁面への密着性を向上するために、０．１μｍであってもよく、１．０μｍであってもよく、１．８μｍであってもよく、５．９μｍであってもよく、８．８μｍであってもよい。突出長さＤの上限は、突出の形状維持の観点から、１５．６μｍであってもよく、１３．０μｍであってもよく、１１．９μｍであってもよい。突出長さＤは、０．１μｍ以上１５．６μｍ以下であってもよく、１．８μｍ以上１３．０μｍ以下であってもよく、８．８μｍ以上１１．９μｍ以下であってもよい。
　第１の銅層の平均厚さＨの下限は、導電性向上の観点から、０．１μｍであってもよく、０．４μｍであってもよい。第１の銅層の平均厚さＨの上限は、可撓性向上の観点から、２５．０μｍであってもよく、２０．０μｍであってもよく、１２．５μｍであってもよく、２．０μｍであってもよい。第１の銅層の平均厚さＨは、０．１μｍ以上２５μｍ以下であってもよく、０．４μｍ以上２．０μｍ以下であってもよい。
　本開示において、第１の銅層の平均厚さＨは、以下の手順で求められる。まず、回路基板１を、第１Ｂ主面１１ｂの法線に平行な平面で切断して断面を得る。該断面において、第１の銅層の上記法線方向に沿った厚さを、任意の３箇所で測定する。該３箇所の厚さの平均が、上記第１の銅層の平均厚さＨに該当する。本開示において、後述の第２の銅層、第３の銅層および第４の銅層のそれぞれの平均厚さも、上記法線方向に沿った各層の平均厚さを意味し、それらの測定方法も同様である。厚さの測定はデジタルマイクロスコープ（キーエンス製ＶＨＸ－７０００）を用い、１００倍の倍率により得た断面画像から行った。
　第２の孔１５の第１Ａ主面１１ａと同一面上の開口の円相当径ｒ３の下限は、２０μｍであってもよく、４５μｍであってもよい。円相当径ｒ３が２０μｍ以上であると、第３の銅層１３を形成する際に、めっき液によって第１の孔１４の中の空気を追い出すことができ、第１の孔１４の内壁面にめっき層が確実に形成され、第１の銅層１１と第２の銅層１２とを確実に電気的に接続することができる。円相当径ｒ３の上限は、回路設計自由度の観点から、３５０μｍであってもよく、２００μｍであってもよい。円相当径ｒ３は、２０μｍ以上３５０μｍ以下であってもよく、４５μｍ以上２５０μｍ以下であってもよい。
　第２の孔１５の第２Ａ主面１１ｂと同一面上の開口の円相当径の大きさの範囲は、上記第１Ａ主面１１ａと同一面上の開口の円相当径ｒ３と同一の大きさの範囲とすることができる。
　＜第２の銅層＞
　第２の銅層１２は、フッ素樹脂層１０の第２主面１０ｂと対向して設けられる。本実施形態において、第２の銅層１２は電気回路を形成する。第２の銅層１２は、フッ素樹脂層１０に接していても良い。また、フッ素樹脂層１０と第２の銅層１２との間に、他の層が設けられていても良い。他の層としては、例えば、フッ素樹脂層１０と第２の銅層１２とを接着させるための接着層が挙げられる。
　第２の銅層１２は、銅からなる薄膜であれば特に限定されず、スパッタ銅、電解銅箔、圧延銅箔などを用いることができる。また、フッ素樹脂層１０上にめっきにより第２の銅層を形成してもよい。
　第２の銅層の平均厚さの下限は、導電性向上の観点から、０．１μｍであってもよく、０．４μｍであってもよい。第２の銅層の平均厚さの上限は、可撓性向上の観点から、２５．０μｍであってもよく、２．０μｍであってもよい。第２の銅層の平均厚さは、０．１μｍ以上２５．０μｍ以下であってもよく、０．４μｍ以上２．０μｍ以下であってもよい。
　＜第３の銅層＞
　第３の銅層１３は、少なくとも第１の孔１４の内壁面に設けられ、第１の銅層１１と第２の銅層１２とを電気的に接続する。本実施形態において、第３の銅層１３は、無電解銅めっきにより形成される薄層である。第３の銅層１３は、後述の第４の銅層を電気メッキによって形成する際の被着体として利用される。
　図１では、第３の銅層１３は、第１の孔１４の内壁面、第１の銅層１１の突出部の表面（第１Ａ主面１１ａの一部）、第２の孔１５の内壁面、および、第１Ｂ主面１１ｂ、第２の銅層１２のフッ素樹脂層１０と対向する主面の露出面上に形成されている。しかし、第３の銅層１３の形成場所は、第１の銅層１１と第２の銅層１２とを電気的に接続するものであれば、図１の形態に限定されない。例えば、第３の銅層１３は、第１の孔１４の内壁面に沿って形成され、第１の銅層１１と対向する端面は、第１の銅層１１の少なくとも一部に接し、かつ、第２の銅層１２と対向する端面は、第２の銅層１２の少なくとも一部に接していればよい。
　第３の銅層１３は、第１Ｂ主面１１ｂ、および、回路基板１を第１主面１０ａから第２主面１０ｂに向かう方向に見た場合に第１の孔１４と重なる領域、に設けられており、第１Ｂ主面１１ｂ上に設けられた第３の銅層１３Ａの平均厚さＴ１（μｍ）に対する、第１の孔と重なる領域に設けられた第３の銅層１３Ｂの平均厚さＴ２（μｍ）の百分率（Ｔ２／Ｔ１）×１００は、１５％以上であることであってもよい。これによると、無電解銅めっきにより形成されにくい第１の孔１４と重なる領域においても、第３の銅層１３Ｂは、十分な厚さを有しているため、回路基板の使用時に、電通不良の発生が抑制される。上記（Ｔ２／Ｔ１）×１００の下限は１５％であってもよく、３０％であってもよい。（Ｔ２／Ｔ１）×１００の上限は特に制限されず、例えば１００％以下とすることができる。（Ｔ２／Ｔ１）×１００は、１５％以上１００％以下であってもよく、３０％以上１００％以下であってもよい。なお「回路基板１を第１主面１０ａから第２主面１０ｂに向かう方向に（第１の銅層１１側から）見た場合に第１の孔１４と重なる領域」とは、図２における、第２銅層１２の円形の部分である。つまり、「回路基板１を第１主面１０ａから第２主面１０ｂに向かう方向に（第１の銅層１１側から）見た場合に第１の孔１４と重なる領域」とは、第２の銅層１２のフッ素樹脂層１０と対向する主面のうち、第１の孔１４の内部に露出した領域である。第３の銅層１３は、露出した領域の第２の銅層１２に直接的又は間接的に接触している。
　上記平均厚さＴ１の下限は、第３の銅層の連続性を確保し、後述の第４の銅層を均一に形成できるという観点から、０．０５μｍであってもよく、０．１μｍであってもよい。上記平均厚さＴ１の平均厚さの上限は、特に制限されないが、例えばコスト低減の観点から、１．０μｍであってもよく、０．５μｍであってもよい。上記平均厚さＴ１は、０．０５μｍ以上１．０μｍ以下であってもよく、０．１μｍ以上０．５μｍ以下であってもよい。
　上記平均厚さＴ２の下限は、第３の銅層の連続性を確保し、後述の第４の銅層を均一に形成できるという観点から、０．０５μｍであってもよく、０．１μｍであってもよい。上記平均厚さＴ２の平均厚さの上限は、特に制限されないが、例えばコスト低減の観点から、１．０μｍであってもよく、０．５μｍであってもよい。上記平均厚さＴ２は、０．０５μｍ以上１．０μｍ以下であってもよく、０．１μｍ以上０．５μｍ以下であってもよい。
　第３の銅層１３は、さらに、回路基板１を第１主面１０ａから第２主面１０ｂに向かう方向に見た場合に、第１の孔１４と重なる領域に設けられている。回路基板１を第１主面１０ａから第２主面１０ｂに向かう方向に見た場合に、第１の孔１４と重なる領域には第３の銅層１３Ｂと、第２の銅層１２とが、前記の順で互いに接して設けられている。突出長さＤと、第１の孔１４の内壁面に沿う距離Ｒ（μｍ）と、第２の銅層１２の第３の銅層１３Ｂと接する領域の外縁上の２点間の距離の最大値Ｂ（μｍ）とは、下記式１の関係を満たしてもよい。距離Ｒは、フッ素樹脂層１０の第１主面１０ａから第２主面１０ｂまでの第１の孔１４の内壁面に沿う距離である。
｛（２Ｄ＋Ｂ）／２Ｒ｝×１００≧５．０　　式１
　これによると、第３の銅層１３が剥がれにくく、回路基板の信頼性が向上する。
　｛（２Ｄ＋Ｂ）／２Ｒ｝×１００の下限は、回路基板の信頼性向上の観点から、５．０であってもよく、２５であってもよく、２８．１であってもよく、３０であってもよく、４５であってもよい。｛（２Ｄ＋Ｂ）／２Ｒ｝×１００の上限は特に制限されないが、回路設計自由度や突出形状維持の観点から、５００であってもよい。｛（２Ｄ＋Ｂ）／２Ｒ｝×１００は、５．０以上５００以下であってもよく、３０以上５００以下であってもよい、４５以上５００以下であってもよい。
　突出長さＤ、第１の孔１４の内壁面に沿う距離Ｒ、および、第２の銅層１２の第３の銅層１３Ｂと接する領域の外縁上の２点間の距離の最大値Ｂは、回路基板１を、第１Ｂ主面１１ｂの法線に平行であり、かつ、回路基板を第１Ｂ主面１１ｂ側から見た場合の第１Ｂ主面の開口（第２の孔１５）の中心を通過する平面で切断して得られる断面において測定される。
　上記断面において、突出長さＤは、上記で説明されたとおりである。図１に示されるように、上記断面では、突出長さＤは、右側のフッ素樹脂層１０および左側のフッ素樹脂層１０のそれぞれにおいて測定することができる。本開示の製造工程より、左右の突出長さＤは必然的にほぼ同一となる。よって、左右のいずれかの突出長さＤを測定すればよい。
　第１Ａ主面１１ａと第１主面１０ａとが接触する領域の外縁は境界Ｅ１である。第２の銅層１２のフッ素樹脂層１０と対向する主面と第２主面１０ｂとが接触する領域の外縁は境界Ｅ２である。距離Ｒは、Ｅ１とＥ２とを結ぶ線分の長さに該当する。図１に示されるように、上記断面では、上記線分は、右側のフッ素樹脂層１０および左側のフッ素樹脂層１０のそれぞれにおいて測定することができる。本開示の製造工程より、左右の距離Ｒは必然的にほぼ同一となる。よって、左右のいずれかの距離Ｒを測定すればよい。微視的には、第１の孔１４の内壁面は凹凸を有することがあるが、このような場合においても、距離Ｒは上述の通り、境界Ｅ１と境界Ｅ２とを結ぶ線分の長さとする。
　最大値Ｂは、上記断面において、右側の境界Ｅ２と、左皮の境界Ｅ２間の距離に該当する。第２の銅層と接する第３の銅層１３Ｂは、回路基板１を第１主面１０ａから第２主面１０ｂに向かう方向に見た場合に、円形状とすることができる。この場合は、最大値Ｂ値は、該円形状の直径に該当する。
　＜第４の銅層＞
　図３に示されるように、本開示の回路基板は、第３の銅層１３上に設けられた第４の銅層１８をさらに備えることであってもよい。第３の銅層１３および第４の銅層１８は、ブラインドビアホールを形成する。第３の銅層１３を形成後に、その上に第４の銅層１８を設けることにより、導電性に優れるブラインドビアホールを確実に形成できる。
　第４の銅層の平均厚さの下限は、回路基板の曲げなどによるブラインドビアホールの破断を抑制する観点から、５μｍであってもよく、１０μｍであってもよい。第４の銅層の平均厚さの上限は、特に制限されないが、例えば、回路基板の薄板化やコスト低減の観点から、１００μｍであってもよく、５０μｍであってもよい。第４の銅層の平均厚さは、５μｍ以上１００μｍ以下であってもよく、１０μｍ以上５０μｍ以下であってもよい。ここで、第４の銅層の平均厚さは、第４の銅層１８のうち、第１の銅層１１の第１Ｂ主面１１ｂと対向して配置される領域内で測定される。
　＜製造方法＞
　実施形態の回路基板の製造方法の一例について、図４から図８を用いて説明する。製造方法は、第１工程（図４）を含む。第１工程において、第１の銅層１１、フッ素樹脂層１０および第２の銅層１２が前記の順で積層された積層体を準備する。製造方法は、さらに第２工程（図５）を含む。第２工程において、第１の銅層１１の一部をエッチングすることにより、第１の銅層１１に第２の孔１５を形成し、フッ素樹脂層１０を露出させる。製造方法は、さらに第３工程（図６）を含む。第３工程（図６）において、フッ素樹脂層１０の露出面に対してレーザ照射を行うことにより、フッ素樹脂層１０の一部を除去して、フッ素樹脂層１０に第１の孔１４を形成する。製造方法は、さらに第４工程（図７）を含む。第４工程において、第１の孔１４の内壁面に無電解めっきにより第３の銅層１３を形成する。製造方法は、第４工程の後に第５工程（図８）及び第６工程を含んでもよい。第５工程において、第３の銅層上に、電解めっきにより第４の銅層１８を形成する図８。第６工程において、第１の銅層１１および第２の銅層１２を選択的に除去して導電パターンを形成する。
　＜第１工程＞
　第１工程では、第１の銅層１１、フッ素樹脂層１０および第２の銅層１２が前記の順で積層された積層体を準備する（図４）。
　第１の銅層１１および第２の銅層１２をフッ素樹脂層１０に積層する方法としては、特に限定されず、例えばシート状の銅層を接着剤で貼り合わせる接着法、シート状の銅層上にフッ素樹脂層１０の材料である樹脂組成物を塗布するキャスト法、スパッタリングや蒸着法でフッ素樹脂層１０上に形成した厚さ数ｎｍの薄い導電層（シード層）の上にめっきにより銅層を形成するスパッタ／めっき法、シート状の銅層を熱プレスでフッ素樹脂層１０に貼り付けるラミネート法等を用いることができる。
　＜第２工程＞
　第２工程では、第１の銅層１１の一部をエッチングすることにより、第１の銅層１１に第２の孔１５を形成し、フッ素樹脂層１０を露出させる（図５）。
　第１の銅層１１の少なくとも一部をエッチングする方法としては、たとえば、フォトリソグラフィによりレジストパターンを形成する公知のエッチング方法が挙げられる。
　＜第３工程＞
　第３工程では、フッ素樹脂層１０の露出面に対してレーザ照射を行うことにより、フッ素樹脂層１０の一部を除去して、フッ素樹脂層１０に第１の孔１４を形成する（図６）。このとき、第１の孔１４は、フッ素樹脂層１０を貫通するように形成される。このため、第２の銅層１２のフッ素樹脂層１０に対向する主面の一部が露出する。
　レーザ照射の条件は、例えば、以下とすることができる。
パルス幅：１から５０μｓｅｃ
出力：１０から５０Ｗ
ショット数：１から３０
周波数：１００から４０００Ｈｚ
波長：１０．６μｍ
　パルス幅が大きいほど、突出長さＤが大きくなる。ショット数が大きいほど、突出長さＤが大きくなる。第１の銅層の厚さが薄いほど、突出長さＤを大きくしやすい。本発明者らは、鋭意検討の結果、第１の銅層の厚さを考慮し、かつ、パルス幅と、ショット数とを、上記の条件内で所定の組み合わせとすることにより、百分率（Ｄ／Ｈ）×１００を０．５％以上とできることを新たに見出した。
　＜第４工程＞
　第４工程では、フッ素樹脂層１０の第１の孔１４の内壁面に無電解めっきにより第３の銅層１３を形成する（図７）。
　無電解めっきは、触媒の還元作用により触媒活性を有する金属を析出させる処理であり、市販の各種無電解めっき液を塗布することによって行うことができる。
　第３の銅層の厚さは、無電解めっき液の銅濃度、温度および処理時間により調整することができる。第３の銅層の平均厚さＴ１および平均厚さＴ２も、無電解めっき液の銅濃度、温度および処理時間により調整することができる。
　無電解めっき液の銅濃度は、例えば、３．０から４．０ｇ／Ｌとすることができる。無電解めっき液の温度は、例えば、３０から４０℃とすることができる。無電解めっきの処理時間は、例えば、５から４０分とすることができる。
　このように無電解めっきを用いて第３の銅層を形成することで、第３の銅層の積層が無電解めっき液の銅濃度、温度および処理時間により調整することができる。簡単であり、第３の銅層上に設けられる電解めっき層の積層を確実なものとすることができる。
　＜第５工程＞
　第５工程では、第３の銅層上に、電解めっきにより第４の銅層１８を形成する。これにより、十分な厚さを有するブラインドビアホールを形成することができる。
　＜第６工程＞
　第６工程では、第１の銅層１１および第２の銅層１２を選択的に除去して導電パターンを形成する。第１の銅層１１および第２の銅層１２を選択的に除去する方法としては、公知の方法を適用することができる。例えばフォトリソグラフィによって第１の銅層１１および第２の銅層１２を除去すべき部分が開口したレジストパターンを形成する。次に、エッチングによってレジストパターンの開口内に露出する第１の銅層１１および第２の銅層１２を溶解する。
　従来の製造工程では、無電解めっき（第３工程に相当）前に、フッ素樹脂層の内壁面の粗化処理が行われていた。内壁面の粗化処理では、一般的に金属ナトリウムを含む溶液を用いる。金属ナトリウムを大量に取り扱うためには、安全面から特殊な設備が必要となるため、製造コストが高くなるという課題があった。
　本実施形態の回路基板の製造方法では、内壁面の粗化処理が不要であるため、製造コストの低減が可能である。
　上記の製造方法で得られた回路基板は、内壁面の粗化に起因するフッ素樹脂層層の剥離、および、これに伴う内壁面と第３の銅層との密着力の低下が抑制される。よって、本開示の回路基板は、フッ素樹脂層１０の内壁面と第３の銅層１３との密着力が良好であり、第１の銅層１１と第２の銅１２との電気的接続が確実となる。また、第３の銅層１３のフッ素樹脂層１０の内壁面との接触面が平坦であるため、伝送損失が小さくなる。
　本実施の形態を実施例によりさらに具体的に説明する。ただし、これらの実施例により本実施の形態が限定されるものではない。
　［実施例１：試料１から試料９、試料１－１から試料１－３］
　＜回路基板の作製＞
　第１の銅層、フッ素樹脂層（厚さ１５０μｍ）および第２の銅層（厚さ１２．５μｍ）が前記の順で積層された積層体を準備した。各試料で用いた第１の銅層の平均厚さは、表２の「第１の銅層」の「平均厚さＨ」欄に記載の通りである。
　第１の銅層に対して銅エッチングを行い、直径１２５μｍの第２の孔を形成した。
　次に、第２の孔からフッ素樹脂層に対してレーザ照射を行うことにより、フッ素樹脂層の一部を除去して、フッ素樹脂層に第１の孔を形成した。レーザ照射条件は、表１に記載の通りである。
　次に、フッ素樹脂層の第１の孔の内壁面、第１の銅層の突出部の表面（第１Ａ主面１１ａの一部）、第２の孔の内壁面、および、第１Ｂ主面、第２の銅層のフッ素樹脂層と対応する主面の露出面上に、無電解めっきにより第３の銅層を形成した。無電解めっきの条件は、表１に記載の通りである。
　次に、第３の銅層上に、電解めっきにより第４の銅層を形成して、各試料の回路基板を得た。全ての試料において、第４の銅層の平均厚さは、２０μｍであった。
Figure JPOXMLDOC01-appb-T000001
　＜評価＞
　各試料の回路基板において、突出長さＤ（μｍ）、第３の銅層の平均厚さＴ１（μｍ）、第３の銅層の平均厚さＴ２（μｍ）、距離Ｒ（μｍ）、最大値Ｂ（μｍ）を測定した。測定方法の詳細は、実施形態１に記載の通りである。結果を表２に示す。さらに、（Ｄ／Ｈ）×１００、（Ｔ２／Ｔ１）×１００、｛（２Ｄ＋Ｂ）／２Ｒ｝×１００の値も算出した。結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　≪ヒートサイクル試験≫
　各試料の回路基板を用いて、ヒートサイクル試験を行い、不良率を測定した。具体的な方法は以下の通りである。
　各試料の回路基板に対してパターニングを行い、図９および図１０に示されるデージーチェーンパターンを形成した。デージーチェーンパターンにおいて、回路幅は０．５ｍｍ、回路長さは２．５ｍｍ、ブラインドビアホールピッチは２．０ｍｍである。
　ヒートサイクル試験の条件は、－４０℃で３０分保持、続いて、１２５℃で３０分保持を１サイクルとして、３０００サイクルとした。ヒートサイクル試験としては、ＥＳＰＥＣ社製の「ＴＳＥ－１１－Ａ」（商標）を用いた。
　ヒートサイクル試験の前後において、回路間の抵抗値を測定し、試験前の抵抗値Ｒ１に対する試験後の抵抗値Ｒ２の変化率{（Ｒ２－Ｒ１）／Ｒ１｝×１００（％）を算出した。該変化率が５％以上または、試験後の抵抗率Ｒ２が測定不可の場合を不良と判定する。各試料の不良率を表２に示す。不良率が１０ｐｐｍ以下の場合、回路基板は優れた信頼性を有すると判断される。
　＜考察＞
　試料１から試料９の回路基板は実施例に該当する。これらの試料は、不良率が１０ｐｐｍ以下であり、優れた信頼性を有することが確認された。
　試料１－１から試料１－３は比較例に該当する。これらの試料は、不良率が１０ｐｐｍ超であり、信頼性が不十分であった。
　［実施例２］
　実施例２では、無電解銅めっき条件と、第３の銅層の平均厚さＴ１に対する、平均厚さＴ２の百分率（Ｔ２／Ｔ１）×１００との関係について検討した。
　第１の銅層（厚さ１２．５μｍ）、フッ素樹脂層（厚さ１５０μｍ）および第２の銅層（厚さ１２．５μｍ）が前記の順で積層された積層体を準備した。
　次に、第１の銅層に対して銅エッチングを行い、直径１３０μｍの第２の孔を形成した。
　次に、第２の孔からフッ素樹脂層に対してレーザ照射を行い、第１の孔を形成した。突出長さＤは９μｍである。
　次に、フッ素樹脂層の第１の孔の内壁面に無電解めっきにより第３の銅層を形成した。無電解めっきの処理時間は２０分とした。無電解めっき液の銅濃度および無電解めっき液の温度と、（Ｔ２／Ｔ１）×１００との関係は、表３に記載の通りである。
Figure JPOXMLDOC01-appb-T000003
　表３より、銅濃度が大きいほど、（Ｔ２／Ｔ１）×１００が大きくなることが確認された。また、処理温度が低いほど、（Ｔ２／Ｔ１）×１００が大きくなることが確認された。
　以上のように本開示の実施の形態および実施例について説明を行なったが、上述の各実施の形態および実施例の構成を適宜組み合わせたり、様々に変形することも当初から予定している。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　回路基板
１０　フッ素樹脂層
１０ａ　第１主面
１０ｂ　第２主面
１１　第１の銅層
１１ａ　第１Ａ主面
１１ｂ　第１Ｂ主面
１２　第２の銅層
１３，１３Ａ，１３Ｂ　第３の銅層
１４　第１の孔
１５　第２の孔
１８　第４の銅層
３１　裏面回路
３２　表面回路
３３　ブラインドビアホール
３４　抵抗測定用端子

Claims (6)

  1. 　第１主面と、前記第１主面と反対側の第２主面と、前記第１主面から前記第２主面まで貫通する第１の孔と、を含むフッ素樹脂層と、
    　前記第１主面と対向する第１Ａ主面と、前記第１Ａ主面と反対側の第１Ｂ主面と、前記第１Ａ主面から前記第１Ｂ主面まで貫通し、前記第１の孔と連通する第２の孔と、を含み、前記第１主面に設けられる第１の銅層と、
    　前記第２主面に設けられた第２の銅層と、
    　少なくとも前記第１の孔の内壁面に設けられ、前記第１の銅層と前記第２の銅層とを電気的に接続する第３の銅層とを備え、
    　前記第２の孔の内壁面は、前記第１の孔の内壁面よりも突出長さＤだけ内部に向かって突出し、
    　前記第１の銅層の平均厚さＨに対する前記突出長さＤの百分率は、０．５％以上である、回路基板。
  2. 　前記突出長さＤは、０．１μｍ以上である、請求項１に記載の回路基板。
  3. 　前記第３の銅層は、前記回路基板を前記第１主面から前記第２主面に向かう方向に見た場合に前記第１の孔と重なる領域と、前記第１Ｂ主面とに設けられており、
    　前記第１Ｂ主面上に設けられた前記第３の銅層の平均厚さＴ１に対する、前記第１の孔と重なる領域に設けられた前記第３の銅層の平均厚さＴ２の百分率は、１５％以上である、請求項１または請求項２に記載の回路基板。
  4. 　前記第３の銅層は、前記回路基板を前記第１主面から前記第２主面に向かう方向に見た場合に、前記第１の孔と重なる領域に設けられており、
    　前記回路基板を前記第１主面から前記第２主面に向かう方向に見た場合に、前記第１の孔と重なる領域には、前記第３の銅層と、前記第２の銅層とが、前記の順で互いに接して設けられており、
    　前記突出長さＤと、前記フッ素樹脂層の前記第１主面から前記第２主面までの前記第１の孔の内壁面に沿う距離Ｒと、前記第２の銅層の前記第３の銅層と接する領域の外縁上の２点間の距離の最大値Ｂとは、下記式１の関係を満たす
    ｛（２Ｄ＋Ｂ）／２Ｒ｝×１００≧５．０　　式１
    　請求項１または請求項２に記載の回路基板。
  5. 　前記突出長さＤは、１．０μｍ以上である、請求項１から請求項４のいずれか１項に記載の回路基板。
  6. 　前記第１の孔の前記第１主面と平行な平面で切断した場合の断面積が、前記第１主面から前記第２主面に向かって連続的に減少している請求項１から請求項５のいずれか１項に記載の回路基板。
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* Cited by examiner, † Cited by third party
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JPH1117340A (ja) * 1997-06-27 1999-01-22 Kokusai Electric Co Ltd ブラインドスルーホールの形成方法
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