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WO2015005037A1 - 半導体装置 - Google Patents

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WO2015005037A1
WO2015005037A1 PCT/JP2014/065080 JP2014065080W WO2015005037A1 WO 2015005037 A1 WO2015005037 A1 WO 2015005037A1 JP 2014065080 W JP2014065080 W JP 2014065080W WO 2015005037 A1 WO2015005037 A1 WO 2015005037A1
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WO
WIPO (PCT)
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layer
collector
base
type gaas
concentration
Prior art date
Application number
PCT/JP2014/065080
Other languages
English (en)
French (fr)
Inventor
梅本　康成
黒川　敦
恒和 西明
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
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Priority to JP2015526217A priority patent/JP6206495B2/ja
Publication of WO2015005037A1 publication Critical patent/WO2015005037A1/ja
Priority to US14/988,016 priority patent/US10147809B2/en
Priority to US16/171,088 priority patent/US10636897B2/en

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    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a bipolar transistor.
  • heterojunction bipolar transistors have been applied as transistors constituting power amplifier modules such as portable terminals.
  • This type of bipolar transistor is called HBT (Hetero Junction Bipolar Transistor).
  • a bipolar transistor described in Non-Patent Document 1 As shown in FIG. 30, in the bipolar transistor, a subcollector layer 102 is formed so as to be in contact with a semiconductor substrate 101 such as GaAs, and a collector layer 103 is formed so as to be in contact with the subcollector layer 102. A base layer 104 is formed in contact with the collector layer 103, and an emitter layer 105 is formed in contact with the base layer 104. An emitter electrode 111 is formed so as to be in contact with the emitter layer 105. A base electrode 110 is formed in contact with the base layer 104. A collector electrode 109 is formed in contact with the subcollector layer 102.
  • the emitter layer 105 and the base layer 104 form a heterojunction.
  • the band gap of the emitter layer 105 is set to be larger than the band gap of the base layer 104.
  • the collector layer 103 is formed so that the impurity concentration is uniform in the thickness direction (depth direction).
  • the collector layer 103 is formed of the first collector layer 103a, the second collector layer 103b, and the third collector layer 103c, and the impurity concentration is relatively low.
  • the low first collector layer 103a and the high second collector layer 103b are joined. Since the other configuration is the same as that of the bipolar transistor according to the first conventional example, the same reference numerals are given to the same members, and the description thereof will not be repeated.
  • base-collector capacitance In the heterojunction bipolar transistor, in order to suppress modulation distortion and suppress collector voltage fluctuation of power gain (gain), voltage fluctuation between base and collector (change) between base and collector
  • the change in capacitance base-collector capacitance
  • base-collector capacitance is required to be small. That is, it is required that the base-collector capacitance be constant (linearity) within a practical base-collector voltage range.
  • FIG. 32 shows the result (graph) of the relationship between the base-collector capacitance and the base-collector voltage calculated by simulation. This graph is the result of calculation by changing the collector concentration parameter without departing from the spirit of the literature.
  • the base-collector capacitance Cbc changes by about 2.0 to 2.5 times, and the linearity deteriorates.
  • the bipolar transistor used in the power amplifier module may operate at a relatively high voltage or operate at a relatively low voltage. For this reason, in the structures of the first conventional example and the second conventional example, the base-collector capacitance varies with respect to the practical range (variation) of the base-collector voltage, and the modulation distortion increases. In addition, there is a problem that the power gain varies greatly according to the collector voltage.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device in which fluctuations in base-collector capacitance are suppressed.
  • the semiconductor device has a collector layer, a base layer, and an emitter layer.
  • the base layer is formed on the collector layer.
  • the emitter layer is formed on the base layer.
  • the collector layer includes a first conductivity type semiconductor layer and at least one second conductivity type semiconductor layer.
  • the total sheet concentration of the second conductivity type semiconductor layer is set lower than 1 ⁇ 10 11 cm ⁇ 2 .
  • the collector layer includes the first conductivity type semiconductor layer and at least one second conductivity type semiconductor layer, and the total sheet concentration of the second conductivity type semiconductor layer is 1 It is set lower than ⁇ 10 11 cm -2 .
  • the second conductivity type semiconductor layer is formed so as to be sandwiched between the first conductivity type semiconductor layers, and the second conductivity type semiconductor layer is connected to the second conductivity type semiconductor layer and the first conductivity type from the end surface on the base layer side in the collector layer.
  • the second conductivity type semiconductor layer is arranged such that the distance from the end surface to the base layer side bonding surface is within a distance corresponding to 30 to 60% of the thickness of the collector layer. It is preferable.
  • the second conductivity type semiconductor layer is disposed so as to be interposed in the first conductivity type semiconductor layer, and the impurity concentration of the second conductivity type semiconductor layer is the first conductivity type semiconductor layer in contact with the second conductivity type semiconductor layer, respectively. It is preferable to set it lower than the impurity concentration of this portion.
  • a subcollector layer is formed between the semiconductor substrate and the collector layer, and the impurity concentration in the first conductivity type semiconductor layer tends to increase from the second conductivity type semiconductor layer toward the subcollector layer side. It is preferable that it is set. Note that the tendency to increase is not only that the impurity concentration increases monotonously or increases stepwise, but even if there is a portion where the impurity concentration decreases in the middle, the sub-collector from the second conductivity type semiconductor layer. It is intended that it should be increased as a whole toward the layer side.
  • the first conductivity type semiconductor layer includes an impurity concentration layer doped with impurities and a first high concentration layer having an impurity concentration higher than the impurity concentration of the impurity concentration layer, between the semiconductor substrate and the collector layer.
  • the subcollector layer is formed, the first high concentration layer is formed on the subcollector layer side, and the impurity concentration layer is formed on the base layer side.
  • the electric field on the side of the subcollector layer can be relaxed and the collector breakdown voltage can be improved.
  • the second conductivity type semiconductor layer is preferably arranged so as to be interposed between the impurity concentration layer and the first high concentration layer.
  • the first conductivity type semiconductor layer includes a low concentration layer having an impurity concentration lower than the impurity concentration of the impurity concentration layer, and the low concentration layer is interposed between the second conductivity type semiconductor layer and the first high concentration layer. It is preferable that they are arranged.
  • the first conductivity type semiconductor layer includes a second high concentration layer having an impurity concentration higher than the impurity concentration of the impurity concentration layer, and the second high concentration layer is disposed in contact with the base layer. preferable.
  • the 1st conductivity type semiconductor layer and the 2nd conductivity type semiconductor layer are formed from the same semiconductor.
  • the emitter layer and the base layer form a heterojunction, and the band gap of the emitter layer is set larger than the band gap of the base layer.
  • FIG. 4 is a cross-sectional view showing a step of a method for manufacturing a bipolar transistor in the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step performed after the step shown in FIG. 3 in the same embodiment.
  • FIG. 5 is a cross-sectional view showing a step performed after the step shown in FIG. 4 in the same embodiment.
  • FIG. 6 is a cross-sectional view showing a step performed after the step shown in FIG. 5 in the same embodiment.
  • 4 is a graph showing the relationship between a base-collector capacitance Cbc and a base-collector voltage Vbc in the same embodiment.
  • 4 is a graph showing a relationship between a base-collector capacitance Cbc and a collector-emitter voltage Vce during a small current operation and during a large current operation, for explaining the effect in the embodiment.
  • it is a graph which shows the relationship between the base-collector capacity
  • FIG. 4 is a graph showing the relationship between a base-collector capacitance Cbc and a base-emitter voltage Vbe when the collector-emitter voltage Vce is fixed to a predetermined potential for explaining the operational effects in the embodiment. .
  • Embodiment 1 As a semiconductor device according to the first embodiment, a first example of a semiconductor device including a heterojunction bipolar transistor in which a collector layer includes one p layer (p-type semiconductor layer) will be described.
  • an n-type GaAs layer (Si concentration: about 5 ⁇ 10 18 cm ⁇ 3 , film thickness) is in contact with the surface of the semiconductor substrate 1 such as semi-insulating GaAs. : About 0.6 ⁇ m) is formed.
  • a collector layer 3 is formed in contact with the subcollector layer 2.
  • a base layer 4 made of a p-type GaAs layer (C concentration: about 4 ⁇ 10 19 cm ⁇ 3 , film thickness of about 100 nm) is formed so as to be in contact with the collector layer 3.
  • a base electrode 10 is formed so as to penetrate the emitter layer 5 and contact the base layer 4.
  • An n-type GaAs layer 6 (Si concentration: about 3 ⁇ 10 17 cm ⁇ 3 , film thickness: about 90 nm) is formed so as to be in contact with the emitter layer 5.
  • An n-type GaAs contact layer 7 (Si concentration: about 1 ⁇ 10 19 cm ⁇ 3 , film thickness of about 50 nm) is formed so as to be in contact with the n-type GaAs layer 6.
  • An emitter electrode 11 is formed so as to be in contact with the n-type In X Ga 1 -X As contact layer 8.
  • a collector electrode 9 is formed so as to be in contact with the sub-collector layer 2 located on both sides of the collector layer 3.
  • Another stacked layer may be formed between the semiconductor substrate 1 and the subcollector layer 2.
  • the sub-collector layer 2 and the collector layer 3 between the collector layer 3 and the base layer 4, between the base layer 4 and the emitter layer 5, and between the emitter layer 5 and the n-type GaAs layer 6
  • Another layer may be formed anywhere between the two.
  • a germanium gold (AuGe) film film thickness: about 60 nm
  • a nickel (Ni) film film thickness: about 10 nm
  • a gold (Au) film film thickness: about 200 nm
  • the base electrode 10 is a laminated film in which a titanium (Ti) film (film thickness: about 50 nm), a platinum (Pt) film (film thickness: about 50 nm) and a gold (Au) film (film thickness: about 200 nm) are sequentially laminated.
  • the emitter electrode 11 is formed of a tungsten silicide film (Si composition ratio: 0.3, film thickness: about 0.3 ⁇ m).
  • the collector layer 3 includes an n-type GaAs layer 3a (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , a film thickness: about 350 nm) and a p-type GaAs layer 3b (C concentration: about 4.5 ⁇ ). 10 15 cm ⁇ 3 , film thickness: about 100 nm, sheet concentration: 4.5 ⁇ 10 10 cm ⁇ 2 ) and n-type GaAs layer 3c (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 500 nm)
  • the three semiconductor layers are formed.
  • the collector layer 3 includes the single p-type GaAs layer 3b, fluctuations in the base-collector capacitance Cbc can be suppressed and the linearity can be improved. This will be described in detail later.
  • predetermined layers such as a subcollector layer, a collector layer, a base layer, an emitter layer, and a contact layer are formed on the surface of the semiconductor substrate by an epitaxial growth method such as a MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • an n-type GaAs layer 2 a serving as a subcollector layer is formed in contact with the surface of the semiconductor substrate 1.
  • a first n-type GaAs layer 3a is formed as a collector layer so as to be in contact with the n-type GaAs layer 2a.
  • a second p-type GaAs layer 3b is formed as a collector layer so as to be in contact with the n-type GaAs layer 3a.
  • a third n-type GaAs layer 3c is formed as a collector layer so as to be in contact with the p-type GaAs layer 3b.
  • a p-type GaAs layer 4a serving as a base layer is formed in contact with the n-type GaAs layer 3c.
  • An n-type In x Ga 1-x P layer 5a serving as an emitter layer is formed in contact with the p-type GaAs layer 4a. so as to be in contact with the n-type In X Ga 1-X P layer 5a, an n-type GaAs layer 6a is formed.
  • An n-type GaAs layer 7a serving as a contact layer is formed in contact with the n-type GaAs layer 6a.
  • An n-type In x Ga 1-x As layer 8a serving as a contact layer is formed in contact with the n-type GaAs layer 7a.
  • a predetermined photoresist mask (not shown) as an etching mask, n-type In X Ga 1-X As layer 8a, by an etching process performed on the n-type GaAs layer 7a and an n-type GaAs layer 6a, n A type GaAs layer 6, an n type GaAs contact layer 7, and an n type In x Ga 1-x As contact layer 8 are formed (see FIG. 4). Thereafter, the photoresist mask is removed. Next, as shown in FIG. 4, the emitter electrode 11 is formed on the surface of the n-type In x Ga 1 -x As contact layer 8.
  • a photoresist mask (not shown) for patterning the emitter layer, the base layer, and the like is formed.
  • the photoresist mask as an etching mask, the n-type In x Ga 1-x P layer 5a is etched, and further, the p-type GaAs layer 4a, the n-type GaAs layer 3c, the p-type GaAs layer 3b, n
  • the photoresist mask is removed.
  • the base electrode 10 in contact with the base layer 4 is formed.
  • a collector electrode 9 is formed so as to contact the subcollector layer 2.
  • the main part of the heterojunction bipolar transistor is formed.
  • a p-type GaAs layer 3b is formed as a p-layer (p-type semiconductor layer) between the n-type GaAs layer 3a and the n-type GaAs layer 3c.
  • FIG. 7 shows the result (graph) of the relationship between the base-collector capacitance Cbc and the base-collector voltage Vbc calculated by simulation in this bipolar transistor together with a comparative example.
  • the p-type GaAs layer 3b is formed as compared with Comparative Example 1 (first conventional example) and Comparative Example 2 (second conventional example).
  • Comparative Example 1 first conventional example
  • Comparative Example 2 second conventional example
  • the increase in the base-collector capacitance Cbc is small until the base-collector voltage Vbc is in the positive value range, and the linearity is improved.
  • the sheet concentration of the p-type GaAs layer 3b to be lower than a certain concentration, the base-collector capacitance Cbc when operating at a relatively large current (at the time of operating a large current) becomes a relatively small current.
  • the base-collector capacitance Cbc when operating at (when operating at a small current) there is no extreme increase.
  • FIG. 8 shows the impurity concentration of the p layer (p-type GaAs layer 3b) regarding the relationship (characteristic) between the base-collector capacitance Cbc and the collector-emitter voltage Vce during the small current operation and the large current operation.
  • the graph at the time of distributing (doping concentration) is shown.
  • the base-collector capacitance Cbc decreases as the impurity concentration of the p-layer increases, and the collector-emitter voltage Vce is lower than about 1.35V (Vce It can be seen that the linearity is secured up to ⁇ 1.35 V).
  • the base-emitter voltage Vbe 1.35V
  • the region where the collector-emitter voltage Vce is lower than about 1.35V Vce ⁇ 1.35V
  • the base-collector voltage Vbc corresponds to the positive voltage region (Vbc> 0 V).
  • the base-collector capacitance Cbc shown in FIG. This corresponds to the relationship (characteristic of the embodiment) with the collector-to-collector voltage Vbc.
  • FIG. 9 shows the relationship between the base-collector capacitance Cbc and the collector-emitter voltage Vce (or the base-collector voltage Vbc) when the impurity concentration of the p layer is set to 0.5 ⁇ 10 16 cm ⁇ 3 . It is a graph which shows a relationship with the comparative example which is not provided with p layer. At this time, the sheet density of the p layer is 0.5 ⁇ 10 11 cm ⁇ 2 when the thickness of the p layer is 100 nm.
  • the difference between the base-collector capacitance Cbc during small current operation and the base-collector capacitance Cbc during large current operation is small, and the characteristics of the base-collector capacitance Cbc are as follows.
  • the change in the base-collector capacitance Cbc in the range of the collector-emitter voltage Vce in the range of the collector-emitter voltage Vce is about 2.5 in the comparative example in comparison with the capacitance ratio. Is about 1.9, and it can be seen that the change in the base-collector capacitance Cbc is greatly reduced.
  • the impurity concentration of the p layer becomes 1.0 ⁇ 10 16 cm ⁇ 3 or more, an increase in the base-collector capacitance Cbc is recognized, and in particular, the impurity concentration of the p layer is 1.5 ⁇ 10 16. In the case of cm ⁇ 3 or 2 ⁇ 10 16 cm ⁇ 3 , the base-collector capacitance Cbc tends to increase rapidly.
  • the relationship (energy band) with the depth direction (position) is shown.
  • the relationship with (position) is shown.
  • the impurity concentration of the p layer that can suppress the increase in the base-collector capacitance Cbc is preferably lower than 1 ⁇ 10 16 cm ⁇ 3 .
  • the thickness of the p layer is 100 nm, and thus it is understood that the sheet concentration is preferably lower than 1 ⁇ 10 11 cm ⁇ 2 .
  • the impurity concentration of the p layer is lowered, the thickness is reduced, and the sheet concentration of the p layer is 1 ⁇ 10 16 cm.
  • the sheet concentration of the p layer is set to 1 ⁇ 10 16 cm ⁇ 3 or more, it becomes difficult to ensure the linearity of the base-collector capacitance Cbc, particularly during a large current operation.
  • FIG. 13 is a graph showing the relationship between the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc and the p-layer start position.
  • the p layer start position is the base layer end (of the junction surface located on the base layer side among the junction surfaces of the p layer (p type semiconductor layer) and the n layer (n type semiconductor layer) in the collector layer ( This represents the distance (depth) from the joint surface between the base layer and the collector layer.
  • the p layer is formed so that the p layer start position is within the distance corresponding to the thickness of 10% to 70% of the thickness of the collector layer from the end of the base layer.
  • the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc can be reduced, and the linearity can be improved.
  • the impurity concentration of the p layer is lower than 1 ⁇ 10 16 cm ⁇ 3
  • the distance from the end of the base layer is within the distance corresponding to 30% to 60% of the thickness of the collector layer. It can be seen that by forming the p layer so that the p-layer start position falls in, the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc can be reduced and the linearity can be improved.
  • the p-layer and the base A neutral region is formed between the depletion layer on the layer side and the depletion layer on the base layer side does not extend beyond the depletion layer that extends when the p layer is not formed.
  • the thickness of the depletion layer that determines the base-collector capacitance Cbc matches the thickness of the depletion layer that extends when the p-layer is not formed, and the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc increases. End up.
  • the p-layer when a p-layer having a p-layer start position is formed in a distance corresponding to a thickness that is less than 30% of the thickness of the collector layer, the p-layer is The tendency to approach the layer side and integrate with the base layer (p layer) increases, and the thickness of the depletion layer decreases. For this reason, the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc becomes large.
  • the p layer start position is such that the distance from the end of the base layer falls within the distance corresponding to 10% to 70% of the thickness of the collector layer.
  • the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc can be reduced, and the linearity of the base-collector capacitance Cbc can be improved.
  • the linearity can be further improved by forming the p layer such that the p layer start position falls within a distance corresponding to a thickness of 30% to 60%.
  • an n-type GaAs layer 3a Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 550 nm
  • a p-type GaAs layer 3b C concentration: about 4.5 ⁇ 10
  • sheet concentration: 4.5 ⁇ 10 10 cm ⁇ 2 sheet concentration: 4.5 ⁇ 10 10 cm ⁇ 2
  • n-type GaAs layer 3c Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 300 nm
  • the p-layer start position is within the distance corresponding to 30% to 60% of the thickness of the collector layer by the distance from the base layer edge.
  • the layer (p-type GaAs layer 3b) is arranged, and the linearity of the base-collector capacitance Cbc can be improved reliably.
  • Embodiment 2 As a semiconductor device according to the second embodiment, a second example of a semiconductor device including a heterojunction bipolar transistor in which a collector layer includes one p layer (p-type semiconductor layer) will be described.
  • the collector layer 3 includes an n-type GaAs layer 3d (Si concentration: about 11 ⁇ 10 15 cm ⁇ 3 , film thickness: about 450 nm), n-type GaAs.
  • Layer 3a Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm
  • p-type GaAs layer 3b C concentration: about 4.5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm
  • sheet concentration : 4.5 ⁇ 10 10 cm ⁇ 2 n-type GaAs layer 3c (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3, film thickness: about 300 nm).
  • the sheet concentration of the p-type GaAs layer 3b is 4.5 ⁇ 10 10 cm ⁇ 2, which is set lower than 1 ⁇ 10 11 cm ⁇ 2 .
  • the n-type GaAs layer 3d is formed between the n-type GaAs layer 3a and the subcollector layer 2.
  • the impurity concentration (Si concentration: about 11 ⁇ 10 15 cm ⁇ 3 ) of the n-type GaAs layer 3d is higher than the impurity concentration (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 ) of the n-type GaAs layer 3a. It is set lower than the impurity concentration of layer 2 (Si concentration: about 5 ⁇ 10 18 cm ⁇ 3 ). Since the other configuration is the same as that of the bipolar transistor shown in FIG. 1, the same reference numerals are given to the same members, and the description thereof will not be repeated unless necessary.
  • the n-type GaAs layer 3d is additionally formed between the step of forming the n-type GaAs layer 2a serving as a subcollector layer and the step of forming the n-type GaAs layer 3a.
  • it can be formed through substantially the same process as the manufacturing method of the bipolar transistor shown in FIG.
  • the collector layer 3 includes the p-type GaAs layer 3b as the p layer, thereby improving the linearity of the base-collector capacitance as in the bipolar transistor shown in FIG. Can do.
  • FIG. 16 shows the relationship (Example 2) between the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc and the p-layer start position in the bipolar transistor described above, and the relationship in the case of the bipolar transistor shown in FIG. It is shown in the graph together with 1).
  • the capacitance difference ⁇ Cbc of the bipolar transistor described above is almost the same as the capacitance difference ⁇ Cbc of the bipolar transistor shown in FIG. 1, and it can be seen that good linearity is obtained.
  • the p-layer start position is set so that the p-layer start position is within the distance corresponding to 10% to 70% of the thickness of the collector layer as the start position of the p-layer.
  • the capacitance difference ⁇ Cbc of the base-collector capacitance Cbc can be reduced, and the linearity of the base-collector capacitance Cbc can be improved.
  • the linearity can be further improved by forming the p layer such that the p layer start position falls within a distance corresponding to a thickness of 30% to 60%.
  • the linearity of the base-collector capacitance Cbc can be ensured over a wide range (corresponding to 2.65 V to 0.55 V), modulation distortion can be suppressed, and power gain collector voltage fluctuation can be suppressed. be able to.
  • an n-type GaAs layer 3d is formed between the n-type GaAs layer 3a and the subcollector layer 2.
  • the impurity concentration of the n-type GaAs layer 3d is set higher than the impurity concentration of the n-type GaAs layer 3a and lower than the impurity concentration of the subcollector layer 2.
  • the p-type GaAs layer 3b may be disposed in contact with the n-type GaAs layer 3d. Also in the bipolar transistor provided with such a collector layer 3, the linearity of the base-collector capacitance Cbc can be improved and the collector breakdown voltage can be improved.
  • Embodiment 3 As a semiconductor device according to the third embodiment, a third example of a semiconductor device provided with a heterojunction bipolar transistor whose collector layer includes one p-layer (p-type semiconductor layer) will be described.
  • the collector layer 3 includes an n-type GaAs layer 3d (Si concentration: about 11 ⁇ 10 15 cm ⁇ 3 , film thickness: about 450 nm), n-type GaAs.
  • Layer 3a Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm
  • p-type GaAs layer 3b C concentration: about 4.5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm
  • sheet concentration : 4.5 ⁇ 10 10 cm ⁇ 2
  • n-type GaAs layer 3c Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 300 nm
  • n-type GaAs layer 3e Si concentration: about 1 ⁇ 10) 18 cm ⁇ 3 , film thickness: about 10 nm).
  • the sheet concentration of the p-type GaAs layer 3b is 4.5 ⁇ 10 10 cm ⁇ 2, which is set lower than 1 ⁇ 10 11 cm ⁇ 2 .
  • the n-type GaAs layer 3e is formed between the n-type GaAs layer 3c and the base layer 4 (C concentration: about 4 ⁇ 10 19 cm ⁇ 3 , about 100 nm in film thickness), and the impurity of the n-type GaAs layer 3e The concentration is set higher than the impurity concentration of the n-type GaAs layer 3c. Since other structures are the same as those of the bipolar transistor shown in FIG. 14 (or FIG. 1), the same members are denoted by the same reference numerals, and the description thereof will not be repeated unless necessary.
  • the n-type GaAs layer 3e is additionally provided between the step of forming the n-type GaAs layer 3c serving as the collector layer and the step of forming the p-type GaAs layer 4a serving as the base layer. By forming, it can be formed through substantially the same process as the manufacturing method of the bipolar transistor shown in FIG. 14 (or FIG. 1).
  • the bipolar transistor BT described above includes a p-type GaAs layer 3b as the collector layer 3.
  • the linearity of the base-collector capacitance Cbc can be ensured over a wide range (corresponding to 55 V), modulation distortion can be suppressed, and power collector collector voltage fluctuation can be suppressed.
  • an n-type GaAs layer 3e is formed between the n-type GaAs layer 3c and the base layer 4, and the impurity concentration of the n-type GaAs layer 3e is the impurity concentration of the n-type GaAs layer 3c. It is set higher than the concentration. This can suppress the so-called Kirk effect in which the space charge region at the junction between the base layer 4 and the collector layer 3 is pushed toward the collector layer 3 due to the increase in current density. Thus, it is possible to suppress the deterioration of the high frequency characteristics such as the cutoff frequency ft being lowered.
  • the p-type GaAs layer 3b may be disposed in contact with the n-type GaAs layer 3d as in the bipolar transistor according to the modified example described in the second embodiment. Also in the bipolar transistor provided with such a collector layer 3, the linearity of the base-collector capacitance Cbc can be improved and the collector breakdown voltage can be improved.
  • Embodiment 4 As a semiconductor device according to the fourth embodiment, a fourth example of a semiconductor device provided with a heterojunction bipolar transistor in which a collector layer includes one p-layer (p-type semiconductor layer) will be described.
  • the collector layer 3 includes an n-type GaAs layer 3d (Si concentration: about 11 ⁇ 10 15 cm ⁇ 3 , film thickness: about 450 nm), an n-type GaAs layer.
  • n-type GaAs layer 3f Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 20 nm
  • n-type GaAs layer 3 g Si concentration: about 1 ⁇ 10 15 cm ⁇ 3 , film thickness: about 60 nm
  • n-type GaAs layer 3a Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 20 nm
  • p-type GaAs layer 3b C concentration: about 4.5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm, sheet concentration: 4.5 ⁇ 10 10 cm ⁇ 2
  • n-type GaAs layer 3c Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 300 nm
  • n-type GaAs layer 3e Si concentration: about 1 ⁇ 10 18). cm ⁇ 3 , film thickness: about 20 nm).
  • the sheet concentration of the p-type GaAs layer 3b is 4.5 ⁇ 10 10 cm ⁇ 2, which is set lower than 1 ⁇ 10 11 cm ⁇ 2 .
  • the n-type GaAs layer 3g is formed between the n-type GaAs layer 3f and the n-type GaAs layer 3a, and the impurity concentration of the n-type GaAs layer 3g is that of the n-type GaAs layer 3a and the n-type GaAs layer 3f. It is set lower than the concentration. Since other configurations are the same as those of the bipolar transistor shown in FIG. 17 and the like, the same members are denoted by the same reference numerals, and the description thereof will not be repeated unless necessary.
  • the n-type GaAs layer 3g is additionally formed between the step of forming the n-type GaAs layer 3d serving as the collector layer and the step of forming the n-type GaAs layer 3a. It can be formed through substantially the same process as the manufacturing method of the bipolar transistor shown in FIG.
  • the n-type GaAs layer 3g is formed between the n-type GaAs layer 3f and the n-type GaAs layer 3a, and the impurity concentration of the n-type GaAs layer 3g is n
  • the impurity concentration is lower than the impurity concentration of the type GaAs layer 3a and the n-type GaAs layer 3f and is set to the lowest impurity concentration.
  • the linearity of the base-collector capacitance Cbc can be further improved.
  • the bipolar transistor (Example 4) described above further reduces the base-collector capacitance Cbc compared to the bipolar transistor (Example 3) described in the third embodiment. can do.
  • Vbc ⁇
  • the linearity of the base-collector capacitance Cbc can be reliably ensured, the modulation distortion can be suppressed, and the collector voltage fluctuation of the power gain can be suppressed. Can be suppressed.
  • an n-type GaAs layer 3g having the lowest impurity concentration is arranged on the subcollector layer 2 side with respect to the p-type GaAs layer 3b, and the n-type GaAs layer 3g to the subcollector layer 2 If the collector layer is set so that the impurity concentration is generally increased, the linearity of the base-collector capacitance Cbc can be improved.
  • the impurity concentration generally increases when the impurity concentration increases stepwise from the n-type GaAs layer 3g toward the subcollector layer 2, or even if the impurity concentration does not increase monotonously. It is intended that the impurity concentration tends to increase overall from the layer 3g to the subcollector layer 2. The same applies to the bipolar transistor having the n-type GaAs layer 3d described in the second and third embodiments.
  • Embodiment 5 As a semiconductor device according to the fifth embodiment, a semiconductor device provided with a heterojunction bipolar transistor in which a collector layer includes two p layers (p-type semiconductor layers) will be described.
  • the collector layer 3 includes an n-type GaAs layer 3a (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 350 nm), p-type GaAs.
  • Layer 3b (C concentration: about 4.5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm, sheet concentration: 4.5 ⁇ 10 10 cm ⁇ 2 ), n-type GaAs layer 3c (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 200 nm), p-type GaAs layer 3h (C concentration: about 4.5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm, sheet concentration: 4.5 ⁇ 10 10 cm ⁇ 2 ) And an n-type GaAs layer 3k (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 200 nm).
  • the collector layer 3 two p layers (p-type semiconductor layers) of a p-type GaAs layer 3 b and a p-type GaAs layer 3 h are formed.
  • the p-type GaAs layer 3b has a sheet concentration of 4.5 ⁇ 10 10 cm ⁇ 2 and the p-type GaAs layer 3h has a sheet concentration of 4.5 ⁇ 10 10 cm ⁇ 2.
  • the total sheet concentration of the 3b and p-type GaAs layer 3h is set to about 9 ⁇ 10 10 cm ⁇ 2 and is set to be lower than 1 ⁇ 10 11 cm ⁇ 2 . Since other configurations are the same as those of the bipolar transistor shown in FIG. 1 and the like, the same members are denoted by the same reference numerals, and the description thereof will not be repeated unless necessary.
  • the collector layer 3 is formed with two p-layers of the p-type GaAs layer 3b and the p-type GaAs layer 3h, and the total sheet concentration is higher than 1 ⁇ 10 11 cm ⁇ 2. It is low and is set to about 9 ⁇ 10 10 cm ⁇ 2 .
  • the linearity of the base-collector capacitance Cbc can be secured over a wide range (corresponding to .about.0.55 V), the modulation distortion can be suppressed, and the collector voltage fluctuation of the power gain can be suppressed. .
  • the p-type GaAs layer 3b and the p-type GaAs layer 3h have the same thickness and the same impurity concentration (C concentration). explained.
  • the respective thicknesses may be set different from each other on the condition that the total sheet concentration is lower than 1 ⁇ 10 11 cm ⁇ 2.
  • the respective impurity concentrations may be set to different impurity concentrations.
  • At least one of the p layers has a distance from the end of the base layer as described in the first embodiment.
  • the impurity concentration of each of the p-type GaAs layer 3b and the p-type GaAs layer 3h is set to be lower than the impurity concentration of the n-type GaAs layer 3a, the n-type GaAs layer 3c, and the n-type GaAs layer 3k.
  • the base-collector capacitance Cbc at the time of current operation and the base-collector capacitance Cbc at the time of large current operation can be made substantially coincident, and the linearity of the base-collector capacitance Cbc can be improved.
  • the impurity concentration between the n-type GaAs layer 3a and the subcollector layer 2 is higher than the impurity concentration of the n-type GaAs layer 3a as shown in FIG.
  • An n-type GaAs layer 3d having an impurity concentration lower than that of the layer 2 may be disposed.
  • n-type GaAs layer 3e having an impurity concentration higher than that of n-type GaAs layer 3k is brought into contact with base layer 4. You may arrange.
  • an n-type GaAs layer 3g having an impurity concentration lower than that of the n-type GaAs layer 3a and the n-type GaAs layer 3f is arranged. May be.
  • Embodiment 6 As a semiconductor device according to the sixth embodiment, a semiconductor device provided with a heterojunction bipolar transistor whose collector layer includes three p layers (p-type semiconductor layers) will be described.
  • the collector layer 3 includes an n-type GaAs layer 3a (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 350 nm), p-type GaAs.
  • Layer 3b (C concentration: about 3 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm, sheet concentration: 3 ⁇ 10 10 cm ⁇ 2 ), n-type GaAs layer 3c (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3) , Film thickness: about 200 nm), p-type GaAs layer 3h (C concentration: about 3 ⁇ 10 15 cm ⁇ 3 , film thickness: about 100 nm, sheet concentration: 3 ⁇ 10 10 cm ⁇ 2 ), n-type GaAs layer 3k ( Si concentration: about 5 ⁇ 10 15 cm ⁇ 3 , film thickness: about 200 nm), p-type GaAs layer 3j (C concentration: about 3 ⁇ 10 15 cm ⁇ 3) , film thickness: about 100 nm, sheet concentration: 3 ⁇ 10 10 cm ⁇ 2 ) and n-type GaAs layer 3 m (Si concentration: about 5 ⁇ 10 15 cm ⁇ 3) , film thickness : About 200 nm) of seven semiconductor layers
  • the collector layer 3 three p layers (p-type semiconductor layers) of a p-type GaAs layer 3b, a p-type GaAs layer 3h, and a p-type GaAs layer 3j are formed.
  • the sheet concentration of each of the p-type GaAs layer 3b, the p-type GaAs layer 3h, and the p-type GaAs layer 3j is 3 ⁇ 10 10 cm ⁇ 2
  • the total sheet concentration of the type GaAs layer 3j is set to about 9 ⁇ 10 10 cm ⁇ 2 and is set lower than 1 ⁇ 10 11 cm ⁇ 2 .
  • the collector layer 3 is formed with three p layers of a p-type GaAs layer 3b, a p-type GaAs layer 3h, and a p-type GaAs layer 3j, and the total sheet density is 1 ⁇ 10 11. lower than cm -2, is set to about 9 ⁇ 10 10 cm -2.
  • the linearity of the base-collector capacitance Cbc can be secured over a wide range (corresponding to .about.0.55 V), the modulation distortion can be suppressed, and the collector voltage fluctuation of the power gain can be suppressed. .
  • the p-type GaAs layer 3b, the p-type GaAs layer 3h, and the p-type GaAs layer 3j have the same thickness and the same impurity concentration (C concentration). The case of concentration was described.
  • the p-type GaAs layer 3b, the p-type GaAs layer 3h, and the p-type GaAs layer 3j have different thicknesses from each other on the condition that the total sheet concentration is lower than 1 ⁇ 10 11 cm ⁇ 2.
  • the impurity concentrations may be set to different impurity concentrations.
  • At least one p layer is the end of the base layer as described in the first embodiment.
  • the base-collector capacitance Cbc by forming the p-layer so that the p-layer start position is within the distance corresponding to the thickness of 10% to 70% of the thickness of the collector layer. Linearity can be improved.
  • the impurity concentrations of the p-type GaAs layer 3b, the p-type GaAs layer 3h, and the p-type GaAs layer 3j are set to the n-type GaAs layer 3a, the n-type GaAs layer 3c, the n-type GaAs layer 3k, and the n-type GaAs layer 3k.
  • the impurity concentration lower than the impurity concentration, the base-collector capacitance Cbc at the time of small current operation and the base-collector capacitance Cbc at the time of large current operation can be substantially matched, and the base-collector capacitance Cbc. The linearity of can be improved.
  • the n-type GaAs layer 3d may be arranged in the same manner as shown in FIG.
  • the n-type GaAs layer 3e may be arranged in the same manner as shown in FIG.
  • the n-type GaAs layer 3g may be arranged in the same manner as shown in FIG.
  • the case where the emitter layer 5 is formed of an InGaP layer and the base layer 4 is formed of a GaAs layer has been described as an example.
  • the combination of the material of the emitter layer and the base layer is not limited to the InGaP layer / GaAs layer.
  • a heterojunction bipolar transistor to which a material such as / InGaAsN layer, Si layer / SiGe layer, AlGaN layer / GaN layer or the like is applied may be used.
  • the bipolar transistor is not limited to the heterojunction type, and the configuration of the collector layer described above can be widely applied to the bipolar transistor.
  • the present invention is effectively used for a semiconductor device including a bipolar transistor.

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Abstract

　バイポーラ・トランジスタでは、コレクタ層（３）は、ｎ型ＧａＡｓ層（３ａ）（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３５０ｎｍ）、ｐ型ＧａＡｓ層（３ｂ）（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）およびｎ型ＧａＡｓ層（３ｃ）Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約５００ｎｍ）の三層の半導体層によって形成されている。ｐ型ＧａＡｓ層（３ｂ）のシート濃度は、１×１０11ｃｍ-2よりも低く設定されている。

Description

半導体装置
　本発明は半導体装置に関し、特に、バイポーラ・トランジスタを備えた半導体装置に関するものである。
　近年、携帯端末機等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラ・トランジスタが適用されている。この種のバイポーラ・トランジスタは、ＨＢＴ（Hetero　Junction　Bipolar　Transistor）と称されている。
　ここで、そのようなバイポーラ・トランジスタの第１従来例として、非特許文献１に挙げられているバイポーラ・トランジスタについて説明する。図３０に示すように、バイポーラ・トランジスタでは、ＧａＡｓ等の半導体基板１０１に接するようにサブコレクタ層１０２が形成され、そのサブコレクタ層１０２に接するようにコレクタ層１０３が形成されている。コレクタ層１０３に接するようにベース層１０４が形成され、そのベース層１０４に接するようにエミッタ層１０５が形成されている。エミッタ層１０５に接するようにエミッタ電極１１１が形成されている。ベース層１０４に接するようにベース電極１１０が形成されている。サブコレクタ層１０２に接するようにコレクタ電極１０９が形成されている。
　第１従来例に係るバイポーラ・トランジスタでは、エミッタ層１０５とベース層１０４とはヘテロ接合をなしている。また、エミッタ層１０５のバンドギャップが、ベース層１０４のバンドギャップよりも大きくなるように設定されている。さらに、コレクタ層１０３では、不純物濃度が厚さ方向（深さ方向）に均一になるように形成されている。
　次に、バイポーラ・トランジスタの第２従来例として、特開平０２－２９１１３５号公報（特許文献１）に挙げられているバイポーラ・トランジスタについて説明する。図３１に示すように、第２従来例に係るバイポーラ・トランジスタでは、特に、コレクタ層１０３は、第１コレクタ層１０３ａ、第２コレクタ層１０３ｂおよび第３コレクタ層１０３ｃから形成され、不純物濃度が相対的に低い第１コレクタ層１０３ａと高い第２コレクタ層１０３ｂとが接合している。なお、これ以外の構成については、第１従来例に係るバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
特開平０２－２９１１３５号公報
Min-Chang　Tu,　Herng-Yih　Ueng,　and　Yu-Chi　Wang:"Performance　of　High-Reliability　and　High-Linearity　InGaP/GaAs　HBT　PAs　for　Wireless　Communication"　IEEE　TRANSACTIONS　ON　ELECTRON　DEVICES,　VOL.　57,　NO.　1,　JANUARY　(2010)　p188.
　ヘテロ接合型のバイポーラ・トランジスタでは、変調ひずみを抑えたり電力利得（ゲイン）のコレクタ電圧変動を抑制する観点から、ベース・コレクタ間の電圧の変動（変化）に対して、ベースとコレクタとの間の容量（ベース・コレクタ間容量）の変化が小さいことが求められる。すなわち、実用的なベース・コレクタ間の電圧の範囲において、ベース・コレクタ間容量が一定になること（線形性）が求められる。
　ベース・コレクタ間容量とベース・コレクタ間電圧との関係をシミュレーションにより計算した結果（グラフ）を図３２に示す。このグラフは、文献の趣旨を逸脱しない範囲で、コレクタ濃度パラメータを変えて計算した結果である。図３２に示すように、第１従来例および第２従来例では、通常の使用範囲とされる、ベース・コレクタ間電圧の範囲（Ｖｂｃ＝－４～０Ｖ程度）において、ベース・コレクタ間容量Ｃｂｃは、１．５～２．０倍程度変化する。さらに、ベース・コレクタ間電圧Ｖｂｃが正の領域では、ベース・コレクタ間容量Ｃｂｃのグラフは急速に立ち上がり、正の領域を含めたベース・コレクタ間電圧の範囲（Ｖｂｃ＝－４～０．４程度）では、ベース・コレクタ間容量Ｃｂｃは、２．０～２．５倍程度変化してしまい、線形性が悪くなる。
　パワーアンプモジュールに使用されるバイポーラ・トランジスタとしては、相対的に高い電圧で動作する場合と、相対的に低い電圧で動作する場合とがある。このため、第１従来例および第２従来例の構造においては、実用的なベース・コレクタ間電圧の範囲（変動）に対して、ベース・コレクタ間容量が変動してしまい、変調ひずみが大きくなったり、電力利得がコレクタ電圧に応じて大きく変動するという問題があった。
　本発明は上記問題点を解決するためになされたものであり、その目的は、ベース・コレクタ間容量の変動が抑制される半導体装置を提供することである。
　本発明に係る半導体装置は、コレクタ層とベース層とエミッタ層とを有している。ベース層は、コレクタ層上に形成されている。エミッタ層は、ベース層上に形成されている。コレクタ層は、第１導電型半導体層と、少なくとも一層の第２導電型半導体層とを備えている。第２導電型半導体層のシート濃度の総和は、１×１０11ｃｍ-2よりも低く設定されている。
　本発明に係る半導体装置によれば、コレクタ層は、第１導電型半導体層と、少なくとも一層の第２導電型半導体層とを備え、その第２導電型半導体層のシート濃度の総和は、１×１０11ｃｍ-2よりも低く設定されている。これにより、ベース・コレクタ間容量の変動（変化）を抑制することができ、変調ひずみを抑えることができるとともに、電力利得のコレクタ電圧変動を抑制することができる。
　第２導電型半導体層は、第１導電型半導体層に挟み込まれるように形成され、第２導電型半導体層は、コレクタ層におけるベース層側の端面から、第２導電型半導体層と第１導電型半導体層との接合面のうちベース層側に位置するベース層側接合面までの距離が、コレクタ層の厚さの１０～７０％の厚さに相当する距離の範囲内にあるように配置されていることが好ましい。
　これにより、ベース・コレクタ間容量の変動を確実に抑制することができる。
　さらに、第２導電型半導体層は、端面からベース層側接合面までの距離が、コレクタ層の厚さの３０～６０％の厚さに相当する距離の範囲内にあるように配置されていることが好ましい。
　これにより、ベース・コレクタ間容量の変動をより確実に抑制することができる。
　第２導電型半導体層は、第１導電型半導体層に介在するように配置され、第２導電型半導体層の不純物濃度は、第２導電型半導体層にそれぞれ接している第１導電型半導体層の部分の不純物濃度よりも低く設定されていることが好ましい。
　このことによっても、ベース・コレクタ間容量の変動を抑制することができる。
　半導体基板とコレクタ層との間にサブコレクタ層が形成されており、第１導電型半導体層における不純物濃度は、第２導電型半導体層からサブコレクタ層側へ向かって増加する傾向になるように設定されていることが好ましい。なお、増加する傾向とは、不純物濃度が単調に増加すること、または、階段状に増加するだけではなく、途中で不純物濃度が低下する箇所があっても、第２導電型半導体層からサブコレクタ層側へ向かって全体として増加していればよいことを意図するものである。
　また、第１導電型半導体層は、不純物がドープされた不純物濃度層と、不純物濃度層の不純物濃度よりも高い不純物濃度を有する第１高濃度層とを含み、半導体基板とコレクタ層との間にサブコレクタ層が形成されており、第１高濃度層はサブコレクタ層の側に形成され、不純物濃度層はベース層側に形成されていることが好ましい。
　これらにより、サブコレクタ層の側の電界を緩和させることができ、コレクタ耐圧を向上させることができる。
　第２導電型半導体層の配置態様として、第２導電型半導体層は、不純物濃度層と第１高濃度層との間に介在するように配置されていることが好ましい。また、第１導電型半導体層は、不純物濃度層の不純物濃度よりも低い不純物濃度を有する低濃度層を含み、低濃度層は、第２導電型半導体層と第１高濃度層との間に配置されていることが好ましい。
　さらに、第１導電型半導体層は、不純物濃度層の不純物濃度よりも高い不純物濃度を有する第２高濃度層を含み、第２高濃度層は、ベース層に接するように配置されていることが好ましい。
　これにより、カーク効果を抑制することができる。
　また、第１導電型半導体層および第２導電型半導体層は、同じ半導体から形成されていることが好ましい。エミッタ層とベース層とはヘテロ接合をなし、エミッタ層のバンドギャップがベース層のバンドギャップよりも大きく設定されていることが好ましい。
本発明の実施の形態１に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 同実施の形態において、ベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 同実施の形態において、バイポーラ・トランジスタの製造方法の一工程を示す断面図である。 同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、ベース・コレクタ間容量Ｃｂｃとベース・コレクタ間電圧Ｖｂｃとの関係を示すグラフである。 同実施の形態において、作用効果を説明するための、小電流動作時と大電流動作時とにおける、ベース・コレクタ間容量Ｃｂｃとコレクタ・エミッタ間電圧Ｖｃｅの関係を示すグラフである。 同実施の形態において、作用効果を説明するための、ベース・コレクタ間容量Ｃｂｃとコレクタ・エミッタ間電圧Ｖｃｅとの関係を示すグラフである。 同実施の形態において、作用効果を説明するための、コレクタ・エミッタ間電圧Ｖｃｅを所定電位に固定した場合における、ベース・コレクタ間容量Ｃｂｃとベース・エミッタ間電圧Ｖｂｅとの関係を示すグラフである。 同実施の形態において、作用効果を説明するための、コレクタ・エミッタ間電圧Ｖｃｅを所定電位に固定した場合における、伝導帯および価電子帯のエネルギーと、エミッタ層からサブコレクタ層に至る深さ方向との関係を示すエネルギーバンドである。 同実施の形態において、作用効果を説明するための、コレクタ・エミッタ間電圧Ｖｃｅを所定電位に固定した場合における、キャリア濃度と、エミッタ層からサブコレクタ層に至る深さ方向との関係を示すグラフである。 同実施の形態において、作用効果を説明するための、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃとｐ層開始位置との関係を示すグラフである。 本発明の実施の形態２に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 同実施の形態において、ベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 同実施の形態において、作用効果を説明するための、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃとｐ層開始位置との関係を示すグラフである。 同実施の形態において、変形例に係るバイポーラ・トランジスタのベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 本発明の実施の形態３に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 同実施の形態において、ベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 本発明の実施の形態４に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 同実施の形態において、ベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 同実施の形態において、作用効果を説明するための、ベース・コレクタ間容量Ｃｂｃとベース・コレクタ間電圧Ｖｂｃとの関係を示すグラフである。 本発明の実施の形態５に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 同実施の形態において、ベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 同実施の形態において、第１変形例に係るバイポーラ・トランジスタにおけるベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 同実施の形態において、第２変形例に係るバイポーラ・トランジスタにおけるベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 同実施の形態において、第３変形例に係るバイポーラ・トランジスタにおけるベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 本発明の実施の形態６に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 同実施の形態において、ベース層、コレクタ層およびサブコレクタ層の不純物濃度の分布を示す図である。 第１従来例に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 第２従来例に係るバイポーラ・トランジスタを備えた半導体装置の断面図である。 従来例に係るバイポーラ・トランジスタにおける、ベース・コレクタ間容量Ｃｂｃとベース・コレクタ間電圧Ｖｂｃとの関係を示すグラフである。
　実施の形態１
　実施の形態１に係る半導体装置として、コレクタ層に１層のｐ層（ｐ型半導体層）が含まれるヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置の第１例について説明する。
　図１および図２に示すように、バイポーラ・トランジスタＢＴでは、半絶縁性ＧａＡｓ等の半導体基板１の表面に接するようにｎ型ＧａＡｓ層（Ｓｉ濃度：約５×１０18ｃｍ-3、膜厚：約０．６μｍ）からなるサブコレクタ層２が形成されている。サブコレクタ層２に接するようにコレクタ層３が形成されている。コレクタ層３に接するように、ｐ型ＧａＡｓ層（Ｃ濃度：約４×１０19ｃｍ-3、膜厚約１００ｎｍ）からなるベース層４が形成されている。ベース層４に接するように、ｎ型ＩｎXＧａ1-XＰ層（Ｉｎ組成比：Ｘ＝０．５、Ｓｉ濃度：約３×１０17ｃｍ-3、膜厚：約３０ｎｍ）からなるエミッタ層５が形成されている。エミッタ層５を貫通してベース層４に接するように、ベース電極１０が形成されている。
　エミッタ層５に接するように、ｎ型ＧａＡｓ層６（Ｓｉ濃度：約３×１０17ｃｍ-3、膜厚：約９０ｎｍ）が形成されている。ｎ型ＧａＡｓ層６に接するように、ｎ型ＧａＡｓコンタクト層７（Ｓｉ濃度：約１×１０19ｃｍ-3、膜厚約５０ｎｍ）が形成されている。ｎ型ＧａＡｓコンタクト層７に接するように、ｎ型ＩｎXＧａ1-XＡｓコンタクト層８（Ｉｎ組成比：Ｘ＝０．５、Ｓｉ濃度：約１×１０19ｃｍ-3、膜厚：約５０ｎｍ）が形成されている。ｎ型ＩｎXＧａ1-XＡｓコンタクト層８に接するようにエミッタ電極１１が形成されている。コレクタ層３の両側方に位置するサブコレクタ層２に接するように、コレクタ電極９が形成されている。
　なお、半導体基板１とサブコレクタ層２との間に、積層された別の層が形成されていてもよい。また、同様に、サブコレクタ層２とコレクタ層３との間、コレクタ層３とのベース層４との間、ベース層４とエミッタ層５との間およびエミッタ層５とｎ型ＧａＡｓ層６との間のいずれかにも、別の層が形成されていてもよい。
　コレクタ電極９は、たとえば、ゲルマニウム金（ＡｕＧｅ）膜（膜厚：約６０ｎｍ）、ニッケル（Ｎｉ）膜（膜厚：約１０ｎｍ）および金（Ａｕ）膜（膜厚：約２００ｎｍ）を順次積層させた積層膜から形成されている。ベース電極１０は、チタン（Ｔｉ）膜（膜厚：約５０ｎｍ）、白金（Ｐｔ）膜（膜厚：約５０ｎｍ）および金（Ａｕ）膜（膜厚：約２００ｎｍ）を順次積層させた積層膜から形成されている。エミッタ電極１１は、タングステンシリサイド膜（Ｓｉ組成比：０．３、膜厚：約０．３μｍ）から形成されている。
　このバイポーラ・トランジスタでは、コレクタ層３は、ｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３５０ｎｍ）、ｐ型ＧａＡｓ層３ｂ（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）およびｎ型ＧａＡｓ層３ｃ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約５００ｎｍ）の三層の半導体層によって形成されている。
　上述したバイポーラ・トランジスタＢＴでは、コレクタ層３が、１層のｐ型ＧａＡｓ層３ｂを備えていることで、ベース・コレクタ間容量Ｃｂｃの変動が抑制されて、線形性を改善することができる。これについては、後で詳細に説明する。
　次に、上述したヘテロ接合のバイポーラ・トランジスタＢＴの製造方法の一例について説明する。まず、半導体基板の表面上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびコンタクト層等となる所定の層が、それぞれＭＯＣＶＤ（Metal　Organic　Chemical　Vapor　Deposition）法等のエピタキシャル成長法によって形成される。図３に示すように、半導体基板１の表面に接するように、サブコレクタ層となるｎ型ＧａＡｓ層２ａが形成される。そのｎ型ＧａＡｓ層２ａに接するように、コレクタ層として一層目となるｎ型ＧａＡｓ層３ａが形成される。そのｎ型ＧａＡｓ層３ａに接するように、コレクタ層として二層目となるｐ型ＧａＡｓ層３ｂが形成される。そのｐ型ＧａＡｓ層３ｂに接するように、コレクタ層として三層目となるｎ型ＧａＡｓ層３ｃが形成される。
　次に、ｎ型ＧａＡｓ層３ｃに接するように、ベース層となるｐ型ＧａＡｓ層４ａが形成される。ｐ型ＧａＡｓ層４ａに接するように、エミッタ層となるｎ型ＩｎXＧａ1-XＰ層５ａが形成される。ｎ型ＩｎXＧａ1-XＰ層５ａに接するように、ｎ型ＧａＡｓ層６ａが形成される。ｎ型ＧａＡｓ層６ａに接するように、コンタクト層となるｎ型ＧａＡｓ層７ａが形成される。ｎ型ＧａＡｓ層７ａに接するように、コンタクト層となるｎ型ＩｎXＧａ1-XＡｓ層８ａが形成される。
　次に、所定のフォトレジストマスク（図示せず）をエッチングマスクとして、ｎ型ＩｎXＧａ1-XＡｓ層８ａ、ｎ型ＧａＡｓ層７ａおよびｎ型ＧａＡｓ層６ａにエッチング処理を施すことによって、ｎ型ＧａＡｓ層６、ｎ型ＧａＡｓコンタクト層７、ｎ型ＩｎXＧａ1-XＡｓコンタクト層８が形成される（図４参照）。その後、フォトレジストマスクが除去される。次に、図４に示すように、そのｎ型ＩｎXＧａ1-XＡｓコンタクト層８の表面にエミッタ電極１１が形成される。
　次に、エミッタ層およびベース層等をパターニングするためのフォトレジストマスク（図示せず）が形成される。次に、そのフォトレジストマスクをエッチングマスクとして、ｎ型ＩｎXＧａ1-XＰ層５ａにエッチング処理を施し、さらに、ｐ型ＧａＡｓ層４ａ、ｎ型ＧａＡｓ層３ｃ、ｐ型ＧａＡｓ層３ｂ、ｎ型ＧａＡｓ層３ａにエッチング処理を施すことによって、図５に示すように、エミッタ層５、ベース層４およびコレクタ層３が形成される。その後、フォトレジストマスクが除去される。
　次に、ベース電極が形成される領域に位置するエミッタ層５の部分を除去してベース層４を露出させた後、ベース層４に接するベース電極１０が形成される。次に、図６に示すように、サブコレクタ層２に接するようにコレクタ電極９が形成される。こうして、ヘテロ接合型のバイポーラ・トランジスタの主要部分が形成される。
　上述したバイポーラ・トランジスタのコレクタ層３では、ｎ型ＧａＡｓ層３ａとｎ型ＧａＡｓ層３ｃとの間に、ｐ層（ｐ型半導体層）としてｐ型ＧａＡｓ層３ｂが形成されている。このバイポーラ・トランジスタにおける、ベース・コレクタ間容量Ｃｂｃとベース・コレクタ間電圧Ｖｂｃとの関係をシミュレーションにより計算した結果（グラフ）を、比較例とともに図７に示す。
　図７に示されるように、比較例１（第１従来例）および比較例２（第２従来例）に比べて、上述したバイポーラ・トランジスタでは、ｐ型ＧａＡｓ層３ｂが形成されていることで、ベース・コレクタ間電圧Ｖｂｃが正の値の範囲までベース・コレクタ間容量Ｃｂｃの増加が少なく、線形性が改善されていることがわかる。さらに、そのｐ型ＧａＡｓ層３ｂのシート濃度を一定の濃度よりも低く設定することで、比較的大電流で動作するとき（大電流動作時）のベース・コレクタ間容量Ｃｂｃが、比較的小電流で動作するとき（小電流動作時）のベース・コレクタ間容量Ｃｂｃに比べて、極端に増大することがなくなる。
　これにより、大電流動作時または小電流動作時を問わず、ベースとコレクタとのｐｎ接合が順方向（Ｖｂｃ＞０）にバイアスされる範囲を含む、ベース・コレクタ間電圧Ｖｂｃの広い範囲にわたり、ベース・コレクタ間容量Ｃｂｃの線形性を確保することが可能になる。このことについて、詳しく説明する。
　まず、図８に、小電流動作時と大電流動作時とにおける、ベース・コレクタ間容量Ｃｂｃとコレクタ・エミッタ間電圧Ｖｃｅの関係（特性）について、ｐ層（ｐ型ＧａＡｓ層３ｂ）の不純物濃度（ドーピング濃度）を振り分けた場合のグラフを示す。図８に示すように、小電流動作時には、ｐ層の不純物濃度が高くなるにしたがい、ベース・コレクタ間容量Ｃｂｃは減少し、コレクタ・エミッタ間電圧Ｖｃｅが約１．３５Ｖよりも低い領域（Ｖｃｅ＜１．３５Ｖ）まで線形性が確保されることがわかる。
　これに対して、大電流動作時には、逆に、ｐ層の不純物濃度が高くなるにしたがい、ベース・コレクタ間容量Ｃｂｃは大きく増大しており、線形性が悪化していることがわかる。このことから、ｐ層の不純物濃度が高い場合に、小電流動作時と大電流動作時とでは、ベース・コレクタ間容量Ｃｂｃの線形性は相反する関係にあり、小電流動作時と大電流動作時との双方において、ベース・コレクタ間容量Ｃｂｃの線形性を確保することはできないと考えられる。
　ここで、ベース・エミッタ間電圧Ｖｂｅを１．３５Ｖ（Ｖｂｅ＝１．３５Ｖ）とすると、コレクタ・エミッタ間電圧Ｖｃｅが約１．３５Ｖよりも低い領域（Ｖｃｅ＜１．３５Ｖ）が、ベースとコレクタとのｐｎ接合が順方向にバイアスされるという意味で、ベース・コレクタ間電圧Ｖｂｃが正電圧領域（Ｖｂｃ＞０Ｖ）に対応する。また、図８に示される小電流動作時のグラフは、横軸として、コレクタ・エミッタ間電圧Ｖｃｅを、ベース・コレクタ間電圧Ｖｂｃに読み替えると、図７に示すベース・コレクタ間容量Ｃｂｃとベース・コレクタ間電圧Ｖｂｃとの関係（実施例の特性）に対応する。
　一方、発明者らは、コレクタ層におけるｐ層の不純物濃度（シート濃度）を所定の値よりも低く設定することで、小電流動作時と大電流動作時とにおいて、ベース・コレクタ間容量Ｃｂｃの線形性が相反する関係を解消させることができることを見出した。図９は、ｐ層の不純物濃度を０．５×１０16ｃｍ-3に設定した場合の、ベース・コレクタ間容量Ｃｂｃとコレクタ・エミッタ間電圧Ｖｃｅ（または、ベース・コレクタ間電圧Ｖｂｃ）との関係を、ｐ層を備えていない比較例とともに示すグラフである。なお、このときのｐ層のシート濃度は、ｐ層の厚さを１００ｎｍとすると、０．５×１０11ｃｍ-2である。
　上述したバイポーラ・トランジスタ（実施例）では、小電流動作時におけるベース・コレクタ間容量Ｃｂｃと、大電流動作時におけるベース・コレクタ間容量Ｃｂｃとの差は小さく、ベース・コレクタ間容量Ｃｂｃの特性としてはほぼ一致しており、小電流動作時と大電流動作時との双方において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ～４Ｖ（Ｖｂｃ＝－２．６５Ｖ～０．５５Ｖに相当）の広い範囲にわたり、線形性を確保できることがわかる。
　より具体的に数値で示すと、このコレクタ・エミッタ間電圧Ｖｃｅの範囲におけるベース・コレクタ間容量Ｃｂｃの変化は、容量比にすると、比較例では約２．５であるのに対して、実施例では約１．９であり、ベース・コレクタ間容量Ｃｂｃの変化が大幅に低減されていることがわかる。
　ベース・コレクタ間容量Ｃｂｃとコレクタ・エミッタ間電圧Ｖｃｅとの関係を、別の観点から説明する。コレクタ・エミッタ間電圧Ｖｃｅを０．８Ｖ（Ｖｃｅ＝０．８Ｖ）に固定した場合の、ベース・コレクタ間容量Ｃｂｃとベース・エミッタ間電圧Ｖｂｅとの関係（特性）のグラフを図１０に示す。
　ｐ層の不純物濃度が０．５×１０16ｃｍ-3以下の低い不純物濃度では、ベース・エミッタ間電圧Ｖｂｅが１．２Ｖ～１．３７Ｖ（Ｖｂｅ＝１．２Ｖ～１．３７Ｖ）の範囲内において、ベース・コレクタ間容量Ｃｂｃの急激な変化は認められない。これに対して、ｐ層の不純物濃度が１．０×１０16ｃｍ-3以上になると、ベース・コレクタ間容量Ｃｂｃの増加が認められ、特に、ｐ層の不純物濃度が１．５×１０16ｃｍ-3の場合や、２×１０16ｃｍ-3の場合には、ベース・コレクタ間容量Ｃｂｃが急激に増加する傾向が認められる。
　この傾向の理由について説明する。図１１に、コレクタ・エミッタ間電圧Ｖｃｅを０．８Ｖ（Ｖｃｅ＝０．８Ｖ）に固定した場合の、大電流動作時における、伝導帯および価電子帯のエネルギーと、エミッタ層からサブコレクタ層に至る深さ方向（位置）との関係（エネルギーバンド）を示す。また、図１２に、コレクタ・エミッタ間電圧Ｖｃｅを０．８Ｖ（Ｖｃｅ＝０．８Ｖ）に固定した場合の、大電流動作時における、キャリア濃度と、エミッタ層からサブコレクタ層に至る深さ方向（位置）との関係を示す。
　図１１に示すように、ｐ層の不純物濃度が高くなると、伝導帯や価電子帯のエネルギーバンドにおいて、エネルギーがほぼ一定な平坦な部分や、特に、ｐ層が位置する領域おいて、エネルギーが高い凸部が出現することがわかる。このため、図１２に示すように、これらに相当する箇所において、電子やホールが蓄積されやすくなる。その結果、大電流動作時において、電子やホールが蓄積された分だけベース・コレクタ間容量Ｃｂｃが増大すると考えられる。
　一方、ｐ層の不純物濃度が低くなると、伝導帯や価電子帯のエネルギーバンドにおいて、エネルギーがほぼ一定な平坦な部分が少なくなり、また、エネルギーが高い凸部も緩和されることがわかる。このため、図１２に示すように、電子やホールの蓄積が解消されることになる。その結果、大電流動作時において、ベース・コレクタ間容量Ｃｂｃが増大するのを抑制することができると考えられる。
　この場合、ベース・コレクタ間容量Ｃｂｃが増大するのを抑制することができるｐ層の不純物濃度としては、１×１０16ｃｍ-3よりも低いことが望ましいことがわかる。また、これを、ｐ層のシート濃度に換算すると、ｐ層の厚さが１００ｎｍであることから、シート濃度が１×１０11ｃｍ-2よりも低いことが望ましいことがわかる。
　コレクタ層にｐ層（ｐ型ＧａＡｓ層）を介在させることによって、エネルギーバンドにおいて、エネルギーがほぼ一定な平坦な部分等が出現する傾向は、ｐ層の不純物濃度を高くし、ｐ層の厚さを厚くすること、すなわち、シート濃度を高くすることによって強くなる。言い換えると、この傾向は、ｐ層の不純物濃度を高くするだけでなく、ｐ層の厚さを厚くすることによっても強くなる。
　したがって、大電流動作時においても、ベース・コレクタ間容量Ｃｂｃの線形性を確保するために、ｐ層の不純物濃度を下げ、厚さを薄くして、ｐ層のシート濃度を１×１０16ｃｍ-3よりも低く設定することによって、エネルギーがほぼ一定な平坦な部分等を解消させることができる。一方、ｐ層のシート濃度を１×１０16ｃｍ-3以上に設定すると、特に、大電流動作時において、ベース・コレクタ間容量Ｃｂｃの線形性を確保することが難しくなる。
　また、コレクタ層においてｐ層を形成する位置によっても、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。図１３に、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃとｐ層開始位置との関係をグラフに示す。ここで、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃとは、たとえば、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ（Ｖｃｅ＝０．８Ｖ）の場合のベース・コレクタ間容量Ｃｂｃと、コレクタ・エミッタ間電圧Ｖｃｅが３．３Ｖ（Ｖｃｅ＝３．３Ｖ）の場合のベース・コレクタ間容量Ｃｂｃとの容量差を表す。ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃが小さいほど、線形性がよいことを意味する。また、ｐ層開始位置とは、コレクタ層におけるｐ層（ｐ型半導体層）とｎ層（ｎ型半導体層）との接合面のうち、ベース層側に位置する接合面の、ベース層端（ベース層とコレクタ層との接合面）からの距離（深さ）を表す。
　図１３に示すように、ベース層端からの距離がコレクタ層の厚さの１０％～７０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃを小さくすることができ、線形性を改善できることがわかる。特に、ｐ層の不純物濃度が１×１０16ｃｍ-3よりも低い場合には、ベース層端からの距離がコレクタ層の厚さの３０％～６０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃを小さくして、線形性を改善できることがわかる。
　一方、ベース層端からの距離がコレクタ層の厚さの７０％を超えた厚さに相当する距離の範囲にｐ層開始位置が位置するｐ層が形成された場合には、ｐ層とベース層側の空乏層との間に中性領域が形成されてしまい、ベース層側の空乏層が、ｐ層が形成されていない場合において伸びる空乏層以上に伸びることはない。このため、ベース・コレクタ間容量Ｃｂｃを決める空乏層の厚さは、ｐ層が形成されていない場合において伸びる空乏層の厚さに一致し、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃは大きくなってしまう。
　また、ベース層端からの距離がコレクタ層の厚さの３０％に満たない厚さに相当する距離の範囲にｐ層開始位置が位置するｐ層が形成された場合には、ｐ層がベース層側に接近してベース層（ｐ層）と一体化する傾向が強まり、空乏層の厚さが薄くなる。このため、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃは大きくなってしまう。
　このように、ｐ層の開始位置としては、ベース層端からの距離がコレクタ層の厚さの１０％～７０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃを小さくして、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。より好ましくは、３０％～６０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、その線形性をさらに改善することができる。
　後者の場合、コレクタ層として、たとえば、ｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約５５０ｎｍ）、ｐ型ＧａＡｓ層３ｂ（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）およびｎ型ＧａＡｓ層３ｃ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３００ｎｍ）の三層の半導体層を形成することで、ベース層端からの距離がコレクタ層の厚さの３０％～６０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層（ｐ型ＧａＡｓ層３ｂ）が配置されることになり、ベース・コレクタ間容量Ｃｂｃの線形性を確実に改善することができる。
　実施の形態２
　実施の形態２に係る半導体装置として、コレクタ層に１層のｐ層（ｐ型半導体層）が含まれるヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置の第２例について説明する。
　図１４および図１５に示すように、このバイポーラ・トランジスタＢＴでは、コレクタ層３は、ｎ型ＧａＡｓ層３ｄ（Ｓｉ濃度：約１１×１０15ｃｍ-3、膜厚：約４５０ｎｍ）、ｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約１００ｎｍ）、ｐ型ＧａＡｓ層３ｂ（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）およびｎ型ＧａＡｓ層３ｃ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３００ｎｍ）の四層の半導体層によって形成されている。
　ここで、ｐ型ＧａＡｓ層３ｂのシート濃度は４．５×１０10ｃｍ-2であり、１×１０11ｃｍ-2よりも低く設定されている。また、ｎ型ＧａＡｓ層３ｄは、ｎ型ＧａＡｓ層３ａとサブコレクタ層２との間に形成されている。ｎ型ＧａＡｓ層３ｄの不純物濃度（Ｓｉ濃度：約１１×１０15ｃｍ-3）は、ｎ型ＧａＡｓ層３ａの不純物濃度（Ｓｉ濃度：約５×１０15ｃｍ-3）よりも高く、サブコレクタ層２の不純物濃度（Ｓｉ濃度：約５×１０18ｃｍ-3）よりも低く設定されている。なお、これ以外の構成については、図１に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
　上述したバイポーラ・トランジスタＢＴは、サブコレクタ層となるｎ型ＧａＡｓ層２ａを形成する工程と、ｎ型ＧａＡｓ層３ａを形成する工程との間に、ｎ型ＧａＡｓ層３ｄを追加的に形成することで、図１に示すバイポーラ・トランジスタの製造方法と実質的に同様の工程を経て形成することができる。
　上述したバイポーラ・トランジスタでは、コレクタ層３が、ｐ層としてｐ型ＧａＡｓ層３ｂを備えていることで、図１に示すバイポーラ・トランジスタと同様に、ベース・コレクタ間容量の線形性を改善することができる。図１６に、上述したバイポーラ・トランジスタにおける、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃとｐ層開始位置との関係（実施例２）を、図１に示すバイポーラ・トランジスタの場合の関係（実施例１）とともにグラフに示す。
　図１６に示すように、上述したバイポーラ・トランジスタの容量差ΔＣｂｃは、図１に示すバイポーラ・トランジスタの容量差ΔＣｂｃとほぼ一致しており、良好な線形性が得られていることがわかる。特に、ｐ層の開始位置として、ベース層端からの距離がコレクタ層の厚さの１０％～７０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、ベース・コレクタ間容量Ｃｂｃの容量差ΔＣｂｃを小さくして、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。より好ましくは、３０％～６０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、その線形性をさらに改善することができる。
　こうして、上述したバイポーラ・トランジスタＢＴでは、実施の形態１において説明したように、小電流動作時と大電流動作時との双方において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ～４Ｖ（Ｖｂｃ＝－２．６５Ｖ～０．５５Ｖに相当）の広い範囲にわたり、ベース・コレクタ間容量Ｃｂｃの線形性を確保することができ、変調ひずみを抑制することができるとともに、電力利得のコレクタ電圧変動を抑制することができる。
　さらに、上述したバイポーラ・トランジスタＢＴでは、ｎ型ＧａＡｓ層３ａとサブコレクタ層２との間にｎ型ＧａＡｓ層３ｄが形成されている。そのｎ型ＧａＡｓ層３ｄの不純物濃度は、ｎ型ＧａＡｓ層３ａの不純物濃度よりも高く、サブコレクタ層２の不純物濃度よりも低く設定されている。これにより、サブコレクタ層２側の電界を緩和させることができて、バイポーラ・トランジスタが動作している際のコレクタ耐圧を向上させることができる。
　なお、変形例に係るバイポーラ・トランジスタとして、図１７に示すように、ｐ型ＧａＡｓ層３ｂをｎ型ＧａＡｓ層３ｄに接するように配置してもよい。このようなコレクタ層３を備えたバイポーラ・トランジスタにおいても、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができるとともに、コレクタ耐圧を向上させることができる。
　実施の形態３
　実施の形態３に係る半導体装置として、コレクタ層に１層のｐ層（ｐ型半導体層）が含まれるヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置の第３例について説明する。
　図１８および図１９に示すように、このバイポーラ・トランジスタＢＴでは、コレクタ層３は、ｎ型ＧａＡｓ層３ｄ（Ｓｉ濃度：約１１×１０15ｃｍ-3、膜厚：約４５０ｎｍ）、ｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約１００ｎｍ）、ｐ型ＧａＡｓ層３ｂ（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）、ｎ型ＧａＡｓ層３ｃ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３００ｎｍ）およびｎ型ＧａＡｓ層３ｅ（Ｓｉ濃度：約１×１０18ｃｍ-3、膜厚：約１０ｎｍ）の五層の半導体層によって形成されている。
　ここで、ｐ型ＧａＡｓ層３ｂのシート濃度は４．５×１０10ｃｍ-2であり、１×１０11ｃｍ-2よりも低く設定されている。また、ｎ型ＧａＡｓ層３ｅは、ｎ型ＧａＡｓ層３ｃとベース層４（Ｃ濃度：約４×１０19ｃｍ-3、膜厚約１００ｎｍ）との間に形成され、ｎ型ＧａＡｓ層３ｅの不純物濃度は、ｎ型ＧａＡｓ層３ｃの不純物濃度よりも高く設定されている。なお、これ以外の構成については、図１４（または図１）に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
　上述したバイポーラ・トランジスタＢＴは、コレクタ層となるｎ型ＧａＡｓ層３ｃを形成する工程と、ベース層となるｐ型ＧａＡｓ層４ａを形成する工程との間に、ｎ型ＧａＡｓ層３ｅを追加的に形成することで、図１４（または図１）に示すバイポーラ・トランジスタの製造方法と実質的に同様の工程を経て形成することができる。
　上述したバイポーラ・トランジスタＢＴでは、コレクタ層３として、ｐ型ＧａＡｓ層３ｂを備えている。これにより、実施の形態１等において説明したように、小電流動作時と大電流動作時との双方において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ～４Ｖ（Ｖｂｃ＝－２．６５Ｖ～０．５５Ｖに相当）の広い範囲にわたり、ベース・コレクタ間容量Ｃｂｃの線形性を確保することができ、変調ひずみを抑制することができるとともに、電力利得のコレクタ電圧変動を抑制することができる。
　さらに、上述したバイポーラ・トランジスタでは、ｎ型ＧａＡｓ層３ｃとベース層４との間に、ｎ型ＧａＡｓ層３ｅが形成され、そのｎ型ＧａＡｓ層３ｅの不純物濃度は、ｎ型ＧａＡｓ層３ｃの不純物濃度よりも高く設定されている。これにより、電流密度が増大することに起因してベース層４とコレクタ層３との接合部分の空間電荷領域がコレクタ層３の側へ押し出される、いわゆるカーク（Kirk）効果を抑制することができて、遮断周波数ｆｔが低下する等の高周波特性の劣化を抑制することができる。
　なお、変形例に係るバイポーラ・トランジスタとして、実施の形態２において説明した変形例に係るバイポーラ・トランジスタと同様に、ｐ型ＧａＡｓ層３ｂをｎ型ＧａＡｓ層３ｄに接するように配置してもよい。このようなコレクタ層３を備えたバイポーラ・トランジスタにおいても、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができるとともに、コレクタ耐圧を向上させることができる。
　実施の形態４
　実施の形態４に係る半導体装置として、コレクタ層に１層のｐ層（ｐ型半導体層）が含まれるヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置の第４例について説明する。
　図２０および図２１に示すように、このバイポーラ・トランジスタでは、コレクタ層３は、ｎ型ＧａＡｓ層３ｄ（Ｓｉ濃度：約１１×１０15ｃｍ-3、膜厚：約４５０ｎｍ）、ｎ型ＧａＡｓ層３ｆ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約２０ｎｍ）、ｎ型ＧａＡｓ層３ｇ（Ｓｉ濃度：約１×１０15ｃｍ-3、膜厚：約６０ｎｍ）、ｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約２０ｎｍ）、ｐ型ＧａＡｓ層３ｂ（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）、ｎ型ＧａＡｓ層３ｃ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３００ｎｍ）およびｎ型ＧａＡｓ層３ｅ（Ｓｉ濃度：約１×１０18ｃｍ-3、膜厚：約２０ｎｍ）の七層の半導体層によって形成されている。
　ここで、ｐ型ＧａＡｓ層３ｂのシート濃度は４．５×１０10ｃｍ-2であり、１×１０11ｃｍ-2よりも低く設定されている。また、ｎ型ＧａＡｓ層３ｇは、ｎ型ＧａＡｓ層３ｆとｎ型ＧａＡｓ層３ａとの間に形成され、ｎ型ＧａＡｓ層３ｇの不純物濃度は、ｎ型ＧａＡｓ層３ａおよびｎ型ＧａＡｓ層３ｆの不純物濃度よりも低く設定されている。なお、これ以外の構成については、図１７等に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
　上述したバイポーラ・トランジスタＢＴは、コレクタ層となるｎ型ＧａＡｓ層３ｄを形成する工程と、ｎ型ＧａＡｓ層３ａを形成する工程との間に、ｎ型ＧａＡｓ層３ｇを追加的に形成することで、図１８等に示すバイポーラ・トランジスタの製造方法と実質的に同様の工程を経て形成することができる。
　上述したバイポーラ・トランジスタＢＴのコレクタ層３では、ｎ型ＧａＡｓ層３ｆとｎ型ＧａＡｓ層３ａとの間にｎ型ＧａＡｓ層３ｇが形成されており、そのｎ型ＧａＡｓ層３ｇの不純物濃度は、ｎ型ＧａＡｓ層３ａおよびｎ型ＧａＡｓ層３ｆの不純物濃度よりも低く、最も低い不純物濃度に設定されている。これにより、ベース・コレクタ間容量Ｃｂｃの線形性をさらに改善することができる。
　不純物濃度の低いｎ型ＧａＡｓ層３ｇが形成されていることで、ベース・コレクタ間電圧Ｖｂｃが正電圧の領域において空乏層がより伸びやすくなる。これにより、図２２に示すように、上述したバイポーラ・トランジスタ（実施例４）では、実施の形態３において説明したバイポーラ・トランジスタ（実施例３）と比べて、ベース・コレクタ間容量Ｃｂｃをさらに低減することができる。
　こうして、上述したバイポーラ・トランジスタでは、実施の形態１等において説明したように、小電流動作時と大電流動作時との双方において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ～４Ｖ（Ｖｂｃ＝－２．６５Ｖ～０．５５Ｖに相当）の広い範囲にわたり、ベース・コレクタ間容量Ｃｂｃの線形性を確実に確保することができ、変調ひずみを抑制することができるとともに、電力利得のコレクタ電圧変動を抑制することができる。
　また、バイポーラ・トランジスタのコレクタ層３として、不純物濃度の最も低いｎ型ＧａＡｓ層３ｇがｐ型ＧａＡｓ層３ｂに対してサブコレクタ層２側に配置され、そのｎ型ＧａＡｓ層３ｇからサブコレクタ層２に向かって、不純物濃度が概ね高くなるように設定されたコレクタ層であれば、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。
　なお、不純物濃度が概ね高くなるとは、ｎ型ＧａＡｓ層３ｇからサブコレクタ層２に向かって、不純物濃度が階段状に高くなること、または、不純物濃度が単調的に高くならなくとも、ｎ型ＧａＡｓ層３ｇからサブコレクタ層２に向かい全体的に不純物濃度が高くなる傾向にあればよいことを意図する。このことは、実施の形態２，３において説明した、ｎ型ＧａＡｓ層３ｄを備えたバイポーラ・トランジスタについても同様である。
　実施の形態５
　実施の形態５に係る半導体装置として、コレクタ層に２層のｐ層（ｐ型半導体層）が含まれるヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置について説明する。
　図２３および図２４に示すように、このバイポーラ・トランジスタＢＴでは、コレクタ層３は、ｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３５０ｎｍ）、ｐ型ＧａＡｓ層３ｂ（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）、ｎ型ＧａＡｓ層３ｃ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約２００ｎｍ）、ｐ型ＧａＡｓ層３ｈ（Ｃ濃度：約４．５×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：４．５×１０10ｃｍ-2）およびｎ型ＧａＡｓ層３ｋ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約２００ｎｍ）の五層の半導体層によって形成されている。
　このコレクタ層３では、ｐ型ＧａＡｓ層３ｂおよびｐ型ＧａＡｓ層３ｈの二層のｐ層（ｐ型半導体層）が形成されている。ｐ型ＧａＡｓ層３ｂのシート濃度は４．５×１０10ｃｍ-2であり、ｐ型ＧａＡｓ層３ｈのシート濃度も４．５×１０10ｃｍ-2であり、コレクタ層３におけるｐ型ＧａＡｓ層３ｂおよびｐ型ＧａＡｓ層３ｈのシート濃度の総和は、約９×１０10ｃｍ-2に設定されており、１×１０11ｃｍ-2よりも低く設定されている。なお、これ以外の構成については、図１等に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
　上述したバイポーラ・トランジスタＢＴでは、コレクタ層３に、ｐ型ＧａＡｓ層３ｂおよびｐ型ＧａＡｓ層３ｈの二層のｐ層が形成され、そのシート濃度の総和は、１×１０11ｃｍ-2よりも低くく、約９×１０10ｃｍ-2に設定されている。これにより、実施の形態１において説明したバイポーラ・トランジスタと同様に、小電流動作時と大電流動作時との双方において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ～４Ｖ（Ｖｂｃ＝－２．６５Ｖ～０．５５Ｖに相当）の広い範囲にわたり、ベース・コレクタ間容量Ｃｂｃの線形性を確保することができ、変調ひずみを抑制することができるとともに、電力利得のコレクタ電圧変動を抑制することができる。
　なお、上述したバイポーラ・トランジスタＢＴでは、ｐ型ＧａＡｓ層３ｂおよびｐ型ＧａＡｓ層３ｈについて、それぞれの厚さが同じ厚さであり、それぞれの不純物濃度（Ｃ濃度）が同じ不純物濃度である場合について説明した。ｐ型ＧａＡｓ層３ｂおよびｐ型ＧａＡｓ層３ｈとしては、シート濃度の総和が、１×１０11ｃｍ-2よりも低くなることを条件として、それぞれの厚さを互いに異なる厚さに設定してもよいし、それぞれの不純物濃度を互いに異なる不純物濃度に設定してもよい。
　また、ｐ型ＧａＡｓ層３ｂおよびｐ型ＧａＡｓ層３ｈの二層のｐ層のうち、少なくとも一方のｐ層は、実施の形態１において説明したのと同様に、ベース層端からの距離がコレクタ層の厚さの１０％～７０％に相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。
　さらに、ｐ型ＧａＡｓ層３ｂおよびｐ型ＧａＡｓ層３ｈのそれぞれの不純物濃度を、ｎ型ＧａＡｓ層３ａ、ｎ型ＧａＡｓ層３ｃおよびｎ型ＧａＡｓ層３ｋの不純物濃度よりも低く設定することによっても、小電流動作時のベース・コレクタ間容量Ｃｂｃと大電流動作時のベース・コレクタ間容量Ｃｂｃとをほぼ一致させることができて、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。
　また、実施の形態２において説明したのと同様に、図２５に示すように、ｎ型ＧａＡｓ層３ａとサブコレクタ層２との間に、ｎ型ＧａＡｓ層３ａの不純物濃度よりも高く、サブコレクタ層２の不純物濃度よりも低い不純物濃度を有するｎ型ＧａＡｓ層３ｄを配置してもよい。さらに、実施の形態３において説明したのと同様に、図２６に示すように、ｎ型ＧａＡｓ層３ｋの不純物濃度よりも高い不純物濃度を有するｎ型ＧａＡｓ層３ｅを、ベース層４に接するように配置してもよい。また、実施の形態４において説明したのと同様に、図２７に示すように、ｎ型ＧａＡｓ層３ａおよびｎ型ＧａＡｓ層３ｆの不純物濃度よりも低い不純物濃度を有するｎ型ＧａＡｓ層３ｇを配置してもよい。
　実施の形態６
　実施の形態６に係る半導体装置として、コレクタ層に３層のｐ層（ｐ型半導体層）が含まれるヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置について説明する。
　図２８および図２９に示すように、このバイポーラ・トランジスタＢＴでは、コレクタ層３は、ｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約３５０ｎｍ）、ｐ型ＧａＡｓ層３ｂ（Ｃ濃度：約３×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：３×１０10ｃｍ-2）、ｎ型ＧａＡｓ層３ｃ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約２００ｎｍ）、ｐ型ＧａＡｓ層３ｈ（Ｃ濃度：約３×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：３×１０10ｃｍ-2）、ｎ型ＧａＡｓ層３ｋ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約２００ｎｍ）、ｐ型ＧａＡｓ層３ｊ（Ｃ濃度：約３×１０15ｃｍ-3、膜厚：約１００ｎｍ、シート濃度：３×１０10ｃｍ-2）およびｎ型ＧａＡｓ層３ｍ（Ｓｉ濃度：約５×１０15ｃｍ-3、膜厚：約２００ｎｍ）の七層の半導体層によって形成されている。
　このコレクタ層３では、ｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊの三層のｐ層（ｐ型半導体層）が形成されている。ｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊのそれぞれのシート濃度は３×１０10ｃｍ-2であり、コレクタ層３におけるｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊのシート濃度の総和は、約９×１０10ｃｍ-2に設定されており、１×１０11ｃｍ-2よりも低く設定されている。
　上述したバイポーラ・トランジスタでは、コレクタ層３に、ｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊの三層のｐ層が形成され、そのシート濃度の総和は、１×１０11ｃｍ-2よりも低く、約９×１０10ｃｍ-2に設定されている。これにより、実施の形態１において説明したバイポーラ・トランジスタと同様に、小電流動作時と大電流動作時との双方において、コレクタ・エミッタ間電圧Ｖｃｅが０．８Ｖ～４Ｖ（Ｖｂｃ＝－２．６５Ｖ～０．５５Ｖに相当）の広い範囲にわたり、ベース・コレクタ間容量Ｃｂｃの線形性を確保することができ、変調ひずみを抑制することができるとともに、電力利得のコレクタ電圧変動を抑制することができる。
　なお、上述したバイポーラ・トランジスタでは、ｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊについて、それぞれの厚さが同じ厚さであり、それぞれの不純物濃度（Ｃ濃度）が同じ不純物濃度である場合について説明した。ｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊとしては、シート濃度の総和が、１×１０11ｃｍ-2よりも低くなることを条件として、それぞれの厚さを互いに異なる厚さに設定してもよいし、それぞれの不純物濃度を互いに異なる不純物濃度に設定してもよい。
　また、ｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊの三層のｐ層のうち、少なくとも一つのｐ層は、実施の形態１において説明したのと同様に、ベース層端からの距離がコレクタ層の厚さの１０％～７０％の厚さに相当する距離の範囲内にｐ層開始位置が入るように、ｐ層を形成することで、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。
　さらに、ｐ型ＧａＡｓ層３ｂ、ｐ型ＧａＡｓ層３ｈおよびｐ型ＧａＡｓ層３ｊのそれぞれの不純物濃度を、ｎ型ＧａＡｓ層３ａ、ｎ型ＧａＡｓ層３ｃ、ｎ型ＧａＡｓ層３ｋおよびｎ型ＧａＡｓ層３ｋの不純物濃度よりも低く設定することによっても、小電流動作時のベース・コレクタ間容量Ｃｂｃと大電流動作時のベース・コレクタ間容量Ｃｂｃとをほぼ一致させることができて、ベース・コレクタ間容量Ｃｂｃの線形性を改善することができる。
　また、図２５に示すのと同様の態様で、ｎ型ＧａＡｓ層３ｄを配置してもよい。さらに、図２６に示すのと同様の態様で、ｎ型ＧａＡｓ層３ｅを配置してもよい。また、図２７に示すのと同様の態様で、ｎ型ＧａＡｓ層３ｇを配置してもよい。
　上述した各実施の形態に係るバイポーラ・トランジスタでは、エミッタ層５がＩｎＧａＰ層から形成され、ベース層４がＧａＡｓ層から形成された場合を例に挙げて説明した。エミッタ層およびベース層の材料の組み合わせ（エミッタ層／ベース層）としては、ＩｎＧａＰ層／ＧａＡｓ層に限られず、たとえば、ＡｌＧａＡｓ層／ＧａＡｓ層、ＩｎＰ層／ＩｎＧａＡｓ層、ＩｎＧａＰ層／ＧａＡｓＳｂ層、ＩｎＧａＰ層／ＩｎＧａＡｓＮ層、Ｓｉ層／ＳｉＧｅ層、ＡｌＧａＮ層／ＧａＮ層等の材料を適用したヘテロ接合型のバイポーラ・トランジスタとしてもよい。
　また、バイポーラ・トランジスタとしては、ヘテロ接合型に限られるものではなく、上述したコレクタ層の構成をバイポーラ・トランジスタに広く適用することができる。
　今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
　本発明は、バイポーラ・トランジスタを備えた半導体装置に有効に利用される。
　１　半導体基板、２　サブコレクタ層、２ａ　ｎ型ＧａＡｓ層、３　コレクタ層、３ａ　ｎ型ＧａＡｓ層、３ｂ　ｐ型ＧａＡｓ層、３ｃ　ｎ型ＧａＡｓ層、３ｄ　ｎ型ＧａＡｓ層、３ｅ　ｎ型ＧａＡｓ層、３ｆ　ｎ型ＧａＡｓ層、３ｇ　ｎ型ＧａＡｓ層、３ｈ　ｐ型ＧａＡｓ層、３ｊ　ｐ型ＧａＡｓ層、３ｋ　ｎ型ＧａＡｓ層、３ｍ　ｎ型ＧａＡｓ層、４　ベース層、４ａ　ｐ型ＧａＡｓ層、５　エミッタ層、５ａ　ｎ型ＩｎXＧａ1-XＰ層、６、６ａ　ｎ型ＧａＡｓ層、７　ｎ型ＧａＡｓコンタクト層、７ａ　ｎ型ＧａＡｓ層、８　ｎ型ＩｎXＧａ1-XＡｓコンタクト層、８ａ　ｎ型ＩｎXＧａ1-XＡｓ層、９　コレクタ電極、１０　ベース電極、１１　エミッタ電極、ＢＴ　バイポーラトランジスタ。

Claims (11)

  1. 　コレクタ層と、
    　前記コレクタ層上に形成されたベース層と、
    　前記ベース層上に形成されたエミッタ層と
    を有し、
    　前記コレクタ層は、
    　第１導電型半導体層と、
    　少なくとも一層の第２導電型半導体層と
    を備え、
    　前記第２導電型半導体層のシート濃度の総和は、１×１０11ｃｍ-2よりも低く設定された、半導体装置。
  2. 　前記第２導電型半導体層は、前記第１導電型半導体層に挟み込まれるように形成され、
    　前記第２導電型半導体層は、前記コレクタ層における前記ベース層側の端面から、前記第２導電型半導体層と前記第１導電型半導体層との接合面のうち前記ベース層側に位置するベース層側接合面までの距離が、前記コレクタ層の厚さの１０～７０％の厚さに相当する距離の範囲内にあるように配置された、請求項１記載の半導体装置。
  3. 　前記第２導電型半導体層は、前記端面から前記ベース層側接合面までの距離が、前記コレクタ層の厚さの３０～６０％の厚さに相当する距離の範囲内にあるように配置された、請求項２記載の半導体装置。
  4. 　前記第２導電型半導体層は、前記第１導電型半導体層に介在するように配置され、
    　前記第２導電型半導体層の不純物濃度は、前記第２導電型半導体層にそれぞれ接している前記第１導電型半導体層の部分の不純物濃度よりも低く設定された、請求項１～３のいずれかに記載の半導体装置。
  5. 　半導体基板と前記コレクタ層との間にサブコレクタ層が形成され、
    　前記第１導電型半導体層における前記不純物濃度は、前記第２導電型半導体層の側から前記サブコレクタ層の側へ向かって増加する傾向になるように設定された、請求項４記載の半導体装置。
  6. 　前記第１導電型半導体層は、
    　不純物がドープされた不純物濃度層と、
    　前記不純物濃度層の不純物濃度よりも高い不純物濃度を有する第１高濃度層と
    を含み、
    　半導体基板と前記コレクタ層との間にサブコレクタ層が形成され、
    　前記第１高濃度層は前記サブコレクタ層の側に形成され、前記不純物濃度層は前記ベース層側に形成された、請求項１～５のいずれかに記載の半導体装置。
  7. 　前記第２導電型半導体層は、前記不純物濃度層と前記第１高濃度層との間に介在するように配置された、請求項６記載の半導体装置。
  8. 　前記第１導電型半導体層は、前記不純物濃度層の前記不純物濃度よりも低い不純物濃度を有する低濃度層を含み、
    　前記低濃度層は、前記第２導電型半導体層と前記第１高濃度層との間に配置された、請求項６または７に記載の半導体装置。
  9. 　前記第１導電型半導体層は、前記不純物濃度層の前記不純物濃度よりも高い不純物濃度を有する第２高濃度層を含み、
    　前記第２高濃度層は、前記ベース層に接するように配置された、請求項６～８のいずれかに記載の半導体装置。
  10. 　前記第１導電型半導体層および前記第２導電型半導体層は、同じ半導体から形成された、請求項１～９のいずれかに記載の半導体装置。
  11. 　前記エミッタ層と前記ベース層とはヘテロ接合をなし、
    　前記エミッタ層のバンドギャップが前記ベース層のバンドギャップよりも大きく設定された、請求項１～１０のいずれかに記載の半導体装置。
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