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WO2014178141A1 - 出力モード切替電力増幅器 - Google Patents

出力モード切替電力増幅器 Download PDF

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WO2014178141A1
WO2014178141A1 PCT/JP2013/062762 JP2013062762W WO2014178141A1 WO 2014178141 A1 WO2014178141 A1 WO 2014178141A1 JP 2013062762 W JP2013062762 W JP 2013062762W WO 2014178141 A1 WO2014178141 A1 WO 2014178141A1
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series
output mode
node
capacitor
output
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PCT/JP2013/062762
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Inventor
正和 廣部
堀口　健一
森　一富
檜枝　護重
Original Assignee
三菱電機株式会社
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Publication date
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Definitions

  • the present invention relates to an output mode switching power amplifier applied to a mobile portable terminal or the like.
  • Patent Document 1 discloses a first RF transistor connected between a first node and a second node and operating in a high output mode and a low output mode, and a first node and a second node. And a second RF transistor connected in parallel to the first RF transistor and operating only in the high power mode, and a match connected between the first RF transistor and the second node
  • An output mode switching power amplifier is shown comprising a circuit and a fixed matching circuit connected between a second node and an RF output terminal.
  • the second node and the RF output terminal Suppresses an increase in circuit loss due to the matching circuit of the second RF transistor in the low output mode when the impedance of the matching circuit connected between is set to the output terminal of the first RF transistor having a low impedance
  • a path is branched from the common RF input terminal 1 at the first node 11, RF transistors 3 and 4 having different sizes are connected in parallel to each path, and a path is connected at the second node 12.
  • the first RF having a large size is operated during the high output mode operation.
  • the signal is amplified through a path that passes through the transistor 3, and the signal is amplified through a path that passes through the second RF transistor 4 having a small size when operating in the low output mode.
  • the second RF transistor 4 is turned off, so that the low output mode path is expected from the second node 12 with respect to the impedance expected from the second node 12 on the output side.
  • the impedance becomes sufficiently high, and an increase in output matching circuit loss due to power leakage into the low output mode path can be suppressed.
  • the first RF transistor 3 is turned off, so that the impedance expected from the output side from the second node 12 is compared with the first RF transistor 3 from the second node 12.
  • the impedance in anticipation of the output becomes sufficiently high, and an increase in the output matching circuit loss due to the leakage of power to the first RF transistor 3 can be suppressed.
  • the impedance of the fixed matching circuit 9 is set to the output terminal of the first RF transistor 3 having a low impedance. Therefore, the matching circuit 8 on the output side of the second RF transistor 4 passes through the low impedance of the second node 12 from 50 ⁇ of the RF output terminal 2 and then the desired output of the second RF transistor 4 having a high impedance.
  • the matching circuit 8 on the output side of the second RF transistor 4 has a resistance component because it is transformed into a load impedance, the output matching circuit loss increases.
  • the switch 19 when the high output mode operation is performed, the switch 19 is turned on, so that the impedance expected from the second node 12 to the output side is set to the RF output terminal 2 as shown in FIG. From the point A of 50 ⁇ , the transformation to the point E that becomes the desired low output load impedance of the first RF transistor 3 through the movement b by the series capacitor 21b, the movement c by the parallel capacitor 21a, and the movement d by the series inductor 20a.
  • the impedance expected from the second node 12 to the output side is changed from the 50 ⁇ point A of the RF output terminal 2 as shown in FIG.
  • the second RF transistor 4 is transformed to a point F that becomes a desired high output load impedance.
  • the variable impedance matching circuit includes the switch 19 and the parallel capacitor 21a connected between the second node 12 and the RF output terminal 2 and the ground.
  • the first series inductor 20a connected between the series circuit, the second node 12 and the connection point of the series circuit, and the series capacitor 21b connected between the connection point of the series circuit and the RF output terminal 2 And with. Therefore, since it can be transformed to the desired high output load impedance of the second RF transistor 4 without going through the low output load impedance of the first RF transistor 3 during the low output mode operation, It is possible to suppress an increase in loss due to the resistance component included in the matching circuit 8 on the output side for the low output mode. Further, by turning off the switch 19 during the low output mode operation, it is possible to suppress an increase in output matching circuit loss due to the parasitic resistance of the switch 19 during the low output mode operation.
  • variable impedance matching circuit 13 is connected between the second node 12 and the RF output terminal 2 and between the ground and the connection point is open for the fundamental wave and short for the double wave.
  • a second harmonic resonance circuit that is set to be Therefore, highly efficient operation can be realized.
  • the configuration in which the matching circuit is not switched for each mode by the switch 19 has a desired output load impedance of the first RF transistor 3 of about 3 ⁇ and a desired output load of the second RF transistor 4.
  • the impedance is about 30 ⁇
  • the parasitic resistance of the bypass path 10 is about 0.2 ⁇ / nH and the series parasitic resistance component of the matching circuit 8 on the output side for the low output mode is about 0.5 ⁇
  • the second RF transistor 4 The output matching circuit loss was about 2 dB at 1 GHz.
  • the desired output load impedance of the first RF transistor 3 is about 3 ⁇
  • the desired output impedance of the second RF transistor 4 is similarly set.
  • the output load impedance is about 30 ⁇
  • the parasitic resistance of the bypass path 10 is about 0.2 ⁇ / nH
  • the series resistance component of the matching circuit 8 on the output side for the low output mode is about 0.5 ⁇
  • the second RF transistor The output matching circuit loss of 4 is about 0.5 dB at 1 GHz, and it has been found that the loss reduction effect of about 1.5 dB can be obtained as compared with the case where there is no switching by the switch 19.
  • FIG. FIG. 5 shows a configuration diagram of an output mode switching power amplifier according to Embodiment 3 of the present invention.
  • the third embodiment further includes a parallel capacitor 21c in addition to the parallel capacitor 21a connected via the switch 19 included in the variable impedance matching circuit of the second embodiment.
  • the switch 19 when the switch 19 is turned on during the high output mode operation, the impedance expected from the second node 12 to the output side is reduced from 50 ⁇ of the RF output terminal 2.
  • the first RF transistor 3 is transformed to have a desired output load impedance.
  • the switch 19 at the time of the low output mode operation, by turning off the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • the parallel variable capacitor 21c is provided in the variable impedance matching circuit of the second embodiment. Therefore, in addition to the effects obtained in the second embodiment, the output matching circuit loss due to the ON resistance of the switch 19 can be suppressed by adding the parallel capacitor 21c during the high output mode operation. Further, by appropriately selecting the ratio of the parallel capacitor 21a and the parallel capacitor 21c, it is possible to arbitrarily set one-dimensionally the impedance expecting the output side from the second node 12 during the low output mode operation.
  • FIG. FIG. 6 shows a configuration diagram of an output mode switching power amplifier according to Embodiment 4 of the present invention.
  • the parallel capacitor 21a connected via the switch 19 included in the variable impedance matching circuit of the third embodiment is replaced with a parallel inductor 20b.
  • the switch 19 is turned OFF during the high output mode operation, so that the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3.
  • the output load impedance is transformed.
  • the switch 19 when the low output mode operation is performed, by turning on the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • the variable impedance matching circuit includes the switch 19 and the parallel inductor 20b connected between the second node 12 and the RF output terminal 2 and the ground.
  • a series circuit, a series inductor 20a connected between the second node 12 and the connection point of the series circuit, and a series capacitor 21b connected between the connection point of the series circuit and the RF output terminal 2 are provided. It was. Therefore, since it can be transformed to the desired high output load impedance of the second RF transistor 4 without going through the low output load impedance of the first RF transistor 3 during the low output mode operation, It is possible to suppress an increase in loss due to the resistance component included in the matching circuit 8 on the output side for the low output mode. Further, by turning off the switch 19 during the high output mode operation, it is possible to suppress the output matching circuit loss due to the parasitic resistance of the switch 19 during the high output mode operation.
  • the series inductor 20c is connected between the parallel capacitor 21a and the series capacitor 21b connected via the switch 19. And a parallel capacitor 21d. Therefore, in addition to the effect obtained in the second embodiment, the ratio of the impedance change amount by the parallel capacitor 21d and the series inductor 20c and the impedance change amount by the parallel capacitor 21a connected via the switch 19 and the series inductor 20a is expressed as follows. In addition, by appropriately selecting the impedance expected from the third node 22 on the output side, the impedance expected from the second node 12 during the low output mode operation can be arbitrarily set two-dimensionally. Can do.
  • the switch 19 when the switch 19 is turned on during the high output mode operation, the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3. The output load impedance is transformed.
  • the switch 19 at the time of the low output mode operation, by turning off the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • the series inductor 20c and the parallel capacitor 21d are provided between the parallel capacitor 21c and the series capacitor 21b. Therefore, in addition to the effects obtained in the third embodiment, the impedance change amount by the parallel capacitor 21d and the series inductor 20c, and the impedance change amount by the parallel capacitor 21a and the series inductor 20a connected to the parallel capacitor 21c and the switch 19 are provided.
  • the impedance expected from the second node 12 during the low output mode operation is arbitrarily selected two-dimensionally by appropriately selecting the impedance expected from the third node 22 by changing the ratio of Can be set to
  • the switch 19 is turned off during the high output mode operation so that the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3.
  • the output load impedance is transformed.
  • the switch 19 when the low output mode operation is performed, by turning on the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • the series inductor 20c and the parallel capacitor 21d are provided between the parallel capacitor 21c and the series capacitor 21b. Therefore, in addition to the effects obtained in the fourth embodiment, the amount of impedance change caused by the parallel capacitor 21d and the series inductor 20c, and the amount of impedance change caused by the parallel inductor 20b connected to the parallel capacitor 21c via the switch 19 and the series inductor 20a.
  • the impedance expected from the second node 12 during the low output mode operation is arbitrarily selected two-dimensionally by appropriately selecting the impedance expected from the third node 22 by changing the ratio of Can be set to
  • FIG. 10 shows a configuration diagram of an output mode switching power amplifier according to the eighth embodiment of the present invention.
  • the eighth embodiment includes a parallel capacitor 21a connected via the switch 19 and a series inductor 20a included in the variable impedance matching circuit of the second embodiment, and a parallel inductor 20b connected via the switch 19.
  • the series capacitor 21e is replaced.
  • the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3.
  • the output load impedance is transformed.
  • the switch 19 when the switch 19 is turned on during the high output mode operation, the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3.
  • the output load impedance is transformed.
  • the switch 19 at the time of the low output mode operation, by turning off the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • the variable impedance matching circuit includes the switch 19 and the parallel inductor 20b connected between the second node 12 and the RF output terminal 2 and the ground.
  • a series circuit, a series capacitor 21e connected between the second node 12 and the connection point of the series circuit, and a series capacitor 21b connected between the connection point of the series circuit and the RF output terminal 2 are provided. It was. Therefore, since it can be transformed to the desired high output load impedance of the second RF transistor 4 without going through the low output load impedance of the first RF transistor 3 during the low output mode operation, It is possible to suppress an increase in loss due to the resistance component included in the matching circuit 8 on the output side for the low output mode. Further, by turning off the switch 19 during the low output mode operation, it is possible to suppress the output matching circuit loss due to the parasitic resistance of the switch 19 during the low output mode operation.
  • FIG. 11 shows a configuration diagram of an output mode switching power amplifier according to the ninth embodiment of the present invention.
  • an inductor 20d is connected in parallel to the switch 19 included in the variable impedance matching circuit of the eighth embodiment.
  • the switch 19 is turned OFF during the high output mode operation so that the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3.
  • the output load impedance is transformed.
  • the switch 19 when the low output mode operation is performed, by turning on the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • variable impedance matching circuit As described above, according to the tenth embodiment, as the variable impedance matching circuit, the switch 19 and the parallel capacitor 21a connected between the second node 12 and the RF output terminal 2 and the ground are provided.
  • a series capacitor 21e connected between the series circuit including the second node 12 and a connection point of the series circuit; a series capacitor 21b connected between the connection point of the series circuit and the RF output terminal 2;
  • a parallel inductor 20b connected between the series capacitor 21e and the connection point of the series circuit and between the ground is provided.
  • the impedance expecting the output side from the second node 12 can be arbitrarily set one-dimensionally during the low output mode operation.
  • FIG. FIG. 13 shows a configuration diagram of an output mode switching power amplifier according to the eleventh embodiment of the present invention.
  • a series inductor 20c and a parallel capacitor 21d are provided between a parallel inductor 20b and a series capacitor 21b connected via a switch 19 included in the variable impedance matching circuit of the eighth embodiment.
  • the series inductor 20c is connected between the parallel inductor 20b and the series capacitor 21b connected via the switch 19. And a parallel capacitor 21d. Therefore, in addition to the effects obtained in the eighth embodiment, the ratio of the impedance change amount by the parallel capacitor 21d and the series inductor 20c and the impedance change amount by the parallel inductor 20b and the series capacitor 21e connected via the switch 19 are expressed as follows. In addition, by appropriately selecting the impedance expected from the third node 22 on the output side, the impedance expected from the second node 12 during the low output mode operation can be arbitrarily set two-dimensionally. Can do.
  • the switch 19 when the switch 19 is turned off during the high output mode operation, the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3. The output load impedance is transformed.
  • the switch 19 when the low output mode operation is performed, by turning on the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • the series inductor 20c is connected between the parallel inductors 20d and 20b connected via the switch 19 and the series capacitor 21b. And a parallel capacitor 21d. Therefore, in addition to the effect obtained in the ninth embodiment, the ratio of the impedance change amount by the parallel capacitor 21d and the series inductor 20c and the impedance change amount by the inductor 20d, the inductor 20b, and the series capacitor 21e is changed, By appropriately selecting the impedance expected from the node 22 on the output side, the impedance expected from the second node 12 during the low output mode operation can be arbitrarily set in two dimensions.
  • the switch 19 when the switch 19 is turned off during the high output mode operation, the impedance expected from the second node 12 to the output side is changed from 50 ⁇ of the RF output terminal 2 to the desired value of the first RF transistor 3. The output load impedance is transformed.
  • the switch 19 when the low output mode operation is performed, by turning on the switch 19, it is possible to increase the impedance expected from the second node 12 on the output side.
  • the output mode switching power amplifier according to the present invention is connected between the second node and the RF output terminal, and the impedance expecting the RF output terminal side from the second node according to the output mode. Is provided with a variable impedance matching circuit for switching between and is suitable for use in a mobile portable terminal or the like.

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Abstract

　出力モードに応じて、第２のノード１２よりＲＦ出力端子２側を見込んだインピーダンスを切り替えるインピーダンス可変整合回路１３を備えることによって、高出力モードと低出力モードの両方で高い動作効率を実現する出力モード切替電力増幅器が得られる。

Description

出力モード切替電力増幅器
　この発明は、移動体携帯端末等に適用される出力モード切替電力増幅器に関する。
　近年、移動体携帯端末では、データ通信量の増加や、スマートフォンを始めとした多機能化によって、消費電力が増加の一途を辿っている。
　このため、携帯端末では、通信時の消費電力を抑制するため、基地局からの距離や、通信状況に応じて出力電力を制御する方式が採用されている。
　このような背景から、携帯端末用電力増幅器については、広い出力電力で高い動作効率を実現するため、出力電力に応じて出力モードを切り替えるタイプが主流となっている。
　下記特許文献１には、第１のノードと第２のノードとの間に接続され、高出力モード時および低出力モード時に動作する第１のＲＦトランジスタと、第１のノードと第２のノードとの間に接続されると共に第１のＲＦトランジスタに並列接続され、高出力モード時のみ動作する第２のＲＦトランジスタと、第１のＲＦトランジスタと第２のノードとの間に接続された整合回路と、第２のノードとＲＦ出力端子との間に接続された固定の整合回路とを備えた出力モード切替電力増幅器が示されている。
特開２０１２－２５３６７５号公報
　従来の出力モード切替電力増幅器は以上のように構成されているので、高出力モード時に動作するサイズの大きい第１のＲＦトランジスタと、低出力モード時に動作するサイズの小さい第２のＲＦトランジスタとの並列接続からなる構成ではない。
　また、第２のノードとＲＦ出力端子との間に固定の整合回路が接続されている。
　よって、高出力モード時に動作するサイズの大きい第１のＲＦトランジスタと、低出力モード時に動作するサイズの小さい第２のＲＦトランジスタとの並列接続からなる構成において、第２のノードとＲＦ出力端子との間に接続される整合回路のインピーダンスを、インピーダンスの低い第１のＲＦトランジスタの出力端に設定した場合における、低出力モード時での第２のＲＦトランジスタの整合回路による回路損失の増加を抑制することができない課題があった。
　この発明は、前記のような課題を解決するためになされたもので、高出力モードと低出力モードの両方で高い動作効率を実現する出力モード切替電力増幅器を得ることを目的とする。
　この発明に係る出力モード切替電力増幅器は、第１のノードと第２のノードとの間に接続され、高出力モード時に動作する第１のＲＦトランジスタと、第１のＲＦトランジスタよりもサイズを小さく構成され、第１のノードと第２のノードとの間に接続されると共に第１のＲＦトランジスタに並列接続され、低出力モード時に動作する第２のＲＦトランジスタと、第２のＲＦトランジスタと第２のノードとの間に接続された整合回路と、第２のノードとＲＦ出力端子との間に接続され、出力モードに応じて、第２のノードよりＲＦ出力端子側を見込んだインピーダンスを切り替えるインピーダンス可変整合回路とを備える。
　この発明によれば、第２のノードとＲＦ出力端子との間に接続され、出力モードに応じて、第２のノードよりＲＦ出力端子側を見込んだインピーダンスを切り替えるインピーダンス可変整合回路を備えた。
　よって、低出力モード動作時に、第１のＲＦトランジスタの低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタの所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路や整合回路に含まれる抵抗成分による損失の増加を抑制することができる。
　従って、第１のＲＦトランジスタと第２のＲＦトランジスタの両方に対する所望の出力負荷インピーダンスと、低い出力整合回路損失とを両立することで、高出力モードと低出力モードの両方で高い動作効率を実現することができる効果がある。
この発明の実施の形態１による出力モード切替電力増幅器を示す構成図である。 第２のノードとＲＦ出力端子との間に固定の整合回路が接続された出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態２による出力モード切替電力増幅器を示す構成図である。 インピーダンス変成を示す説明図である。 この発明の実施の形態３による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態４による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態５による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態６による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態７による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態８による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態９による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態１０による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態１１による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態１２による出力モード切替電力増幅器を示す構成図である。 この発明の実施の形態１３による出力モード切替電力増幅器を示す構成図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１にこの発明の実施の形態１による出力モード切替電力増幅器の構成図を示す。
　この実施の形態１は、ＲＦ入力端子１と、ＲＦ出力端子２と、第１のノード１１と第２のノード１２の間で並列接続された第１のＲＦトランジスタ３および第２のＲＦトランジスタ４と、整合回路５～８と、バイパス経路１０から構成される経路切替型電力増幅器である。
　入力側の整合回路５～７、出力側の整合回路８の一部もしくは全部が、場合によっては存在しない場合もある。
　また、整合回路５～８には、経路切替を行うためのスイッチが含まれる場合もある。
　この実施の形態１では、サイズの大きな第１のＲＦトランジスタ３を含む高出力モード経路と、サイズの小さな第２のＲＦトランジスタ４を含む低出力モード経路とを接続する第２のノード１２から出力側を見込んだインピーダンスを、出力モード毎に切り替えるインピーダンス可変整合回路１３を備える。
　共通のＲＦ入力端子１から第１のノード１１で経路を分岐し、各経路にサイズの異なるＲＦトランジスタ３，４を並列接続し、第２のノード１２において経路を接続する。
　この構成において、整合回路５～８内に含まれるスイッチのＯＮ／ＯＦＦ、またはＲＦトランジスタ３，４のＯＮ／ＯＦＦにより、経路を切り替えることで、高出力モード動作時には、サイズの大きな第１のＲＦトランジスタ３を通る経路で信号を増幅し、低出力モード動作時にはサイズの小さな第２のＲＦトランジスタ４を通る経路で信号を増幅する。
　このように、出力電力に応じて出力モードを切り替えることで、各出力電力に対してバックオフの小さな出力で動作が可能となり、高効率を実現することができる。
　また、高出力モード動作時には、第２のＲＦトランジスタ４がＯＦＦとなることで、第２のノード１２から出力側を見込んだインピーダンスに対して、第２のノード１２から低出力モード経路を見込んだインピーダンスが十分に高くなり、低出力モード経路への電力の漏れ込みによる出力整合回路損失の増加を抑制できる。
　同様に、低出力モード動作時には、第１のＲＦトランジスタ３がＯＦＦとなることで、第２のノード１２から出力側を見込んだインピーダンスに対して、第２のノード１２から第１のＲＦトランジスタ３を見込んだインピーダンスが十分高くなり、第１のＲＦトランジスタ３への電力の漏れ込みによる出力整合回路損失の増加を抑制できる。
　ここで、図２に示すように、第２のノード１２とＲＦ出力端子２との間に固定の整合回路９が接続される場合を考える。
　図２の構成では、固定の整合回路９のインピーダンスを、インピーダンスの低い第１のＲＦトランジスタ３の出力端に設定することになる。
　よって、第２のＲＦトランジスタ４の出力側の整合回路８は、ＲＦ出力端子２の５０Ωから第２のノード１２の低いインピーダンスを経由した後、インピーダンスの高い第２のＲＦトランジスタ４の所望の出力負荷インピーダンスに変成するため、第２のＲＦトランジスタ４の出力側の整合回路８に抵抗成分を持つ場合、出力整合回路損失が増加する。
　この実施の形態１では、図１に示すように、高出力モード動作時には、サイズの大きな第１のＲＦトランジスタ３に対して所望の出力負荷インピーダンスを実現するため、第２のノード１２から出力側を見込んだインピーダンスが低くなるようにインピーダンス可変整合回路１３を切り替える。
　一方、低出力モード動作時には、第２のノード１２から出力側を見込んだインピーダンスが高くなるようにインピーダンス可変整合回路１３を切り替える。
　この構成を用いることにより、低出力モード動作時に、第１のＲＦトランジスタ３の低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路１０や整合回路８に含まれる抵抗成分による損失の増加を抑制することができる。
　従って、第１のＲＦトランジスタ３と第２のＲＦトランジスタ４の両方に対する所望の出力負荷インピーダンスと、低い出力整合回路損失とを両立することで、高出力モードと低出力モードの両方で高い動作効率を実現することができる。
　以上のように、この実施の形態１によれば、第２のノード１２とＲＦ出力端子２との間に接続され、出力モードに応じて、第２のノード１２より出力側を見込んだインピーダンスを切り替えるインピーダンス可変整合回路１３を備えた。
　よって、低出力モード動作時に、第１のＲＦトランジスタ３の低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路１０や整合回路８に含まれる抵抗成分による損失の増加を抑制することができる。
　従って、第１のＲＦトランジスタ３と第２のＲＦトランジスタ４の両方に対する所望の出力負荷インピーダンスと、低い出力整合回路損失とを両立することで、高出力モードと低出力モードの両方で高い動作効率を実現することができる。
実施の形態２．
　図３にこの発明の実施の形態２による出力モード切替電力増幅器の構成図を示す。
　この実施の形態２は、実施の形態１のインピーダンス可変整合回路１３が以下のように構成される。
　電源端子１４と、電源端子１４に一端が接続され、他端が第２のノード１２とＲＦ出力端子２との間に接続される電源ライン１６による並列インダクタと、電源端子１４と電源ライン１６との間とグランドとの間に接続されるバイバスコンデンサ１５とを備える。
　なお、電源端子１４は、ＲＦトランジスタ３，４にドレイン電圧もしくはコレクタ電圧を印加し、ＲＦトランジスタ３，４を動作させる。
　また、バイバスコンデンサ１５は電源端子１４から電源ライン１６へ流入する雑音をグランドに落とすと共に、電源端子１４からグランドへの直流電源を遮断する。
　また、第２のノード１２とＲＦ出力端子２との間とグランドとの間に接続され、インダクタ１７およびキャパシタ１８からなる２倍波共振回路を備える。
　なお、２倍波共振回路は、第１のＲＦトランジスタ３の２倍波の出力負荷インピーダンスをショート付近に設定することにより、高効率動作を実現するためのもので、基本波に対してはオープン、２倍波に対してはショートとなるように設定する。
　すなわち、２倍波共振回路は、基本波のインピーダンス変成にはほとんど寄与しない。
　さらに、第２のノード１２とＲＦ出力端子２との間とグランドとの間に接続され、スイッチ１９および並列キャパシタ２１ａからなる直列回路と、第２のノード１２と直列回路の接続個所との間に接続された直列インダクタ２０ａと、直列回路の接続個所とＲＦ出力端子２との間に接続された直列キャパシタ２１ｂとを備える。
　この実施の形態２において、高出力モード動作時には、スイッチ１９をＯＮすることにより、図４（ａ）に示すように、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωの点Ａから直列キャパシタ２１ｂによる移動ｂ、並列キャパシタ２１ａによる移動ｃ、直列インダクタ２０ａによる移動ｄを通じて、第１のＲＦトランジスタ３の所望の低い出力負荷インピーダンスとなる点Ｅに変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＦＦすることにより、図４（ｂ）に示すように、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωの点Ａから直列キャパシタ２１ｂによる移動ｂ、直列インダクタ２０ａによる移動ｄを通じて、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスとなる点Ｆに変成する。
　以上のように、この実施の形態２によれば、インピーダンス可変整合回路として、第２のノード１２とＲＦ出力端子２との間とグランドとの間に接続されたスイッチ１９および並列キャパシタ２１ａを含む直列回路と、第２のノード１２と直列回路の接続個所との間に接続された第１の直列インダクタ２０ａと、直列回路の接続個所とＲＦ出力端子２との間に接続された直列キャパシタ２１ｂとを備えた。
　よって、低出力モード動作時に、第１のＲＦトランジスタ３の低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路１０や低出力モード用出力側の整合回路８に含まれる抵抗成分による損失の増加を抑制することができる。
　また、低出力モード動作時に、スイッチ１９をＯＦＦすることで、低出力モード動作時のスイッチ１９の寄生抵抗による出力整合回路損失の増加を抑制することができる。
　また、インピーダンス可変整合回路１３に、第２のノード１２とＲＦ出力端子２との間とグランドとの間に接続され、接続個所を基本波に対してはオープン、２倍波に対してはショートとなるように設定する２倍波共振回路を備えた。
　よって、高効率動作を実現することができる。
　回路シミュレータにより実験を行ったところ、スイッチ１９により整合回路をモード毎に切り替えない構成では、第１のＲＦトランジスタ３の所望の出力負荷インピーダンスが約３Ω、第２のＲＦトランジスタ４の所望の出力負荷インピーダンスが約３０Ωの場合、バイパス経路１０の寄生抵抗が約０．２Ω／ｎＨ、低出力モード用出力側の整合回路８の直列寄生抵抗成分が約０．５Ω存在すると、第２のＲＦトランジスタ４の出力整合回路損失は１ＧＨｚにおいて約２ｄＢとなった。
　一方、この実施の形態２である、スイッチ１９により整合回路を出力モードによって切り替える構成では、同様に第１のＲＦトランジスタ３の所望の出力負荷インピーダンスが約３Ω、第２のＲＦトランジスタ４の所望の出力負荷インピーダンスが約３０Ωの場合、バイパス経路１０の寄生抵抗が約０．２Ω／ｎＨ、低出力モード用出力側の整合回路８の直列抵抗成分が約０．５Ω存在すると、第２のＲＦトランジスタ４の出力整合回路損失は１ＧＨｚにおいて約０．５ｄＢとなり、スイッチ１９による切替がない場合に比べて約１．５ｄＢの損失低減の効果が得られることがわかった。
実施の形態３．
　図５にこの発明の実施の形態３による出力モード切替電力増幅器の構成図を示す。
　この実施の形態３は、実施の形態２のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続される並列キャパシタ２１ａに対して、さらに、並列キャパシタ２１ｃを備える。
　この実施の形態３では、実施の形態１と同様に、高出力モード動作時に、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態３によれば、実施の形態２のインピーダンス可変整合回路に、並列キャパシタ２１ｃを備えた。
　よって、実施の形態２で得られる効果に加えて、高出力モード動作時に、スイッチ１９のＯＮ抵抗による出力整合回路損失を、並列キャパシタ２１ｃを追加することにより、抑制することができる。
　また、並列キャパシタ２１ａと並列キャパシタ２１ｃの比率を適当に選ぶことで、低出力モード動作時に、第２のノード１２から出力側を見込んだインピーダンスを１次元的に任意に設定することができる。
実施の形態４．
　図６にこの発明の実施の形態４による出力モード切替電力増幅器の構成図を示す。
　この実施の形態４は、実施の形態３のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続される並列キャパシタ２１ａを、並列インダクタ２０ｂに置き換える。
　この実施の形態４では、高出力モード動作時に、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態４によれば、インピーダンス可変整合回路として、第２のノード１２とＲＦ出力端子２との間とグランドとの間に接続されたスイッチ１９および並列インダクタ２０ｂを含む直列回路と、第２のノード１２と直列回路の接続個所との間に接続された直列インダクタ２０ａと、直列回路の接続個所とＲＦ出力端子２との間に接続された直列キャパシタ２１ｂとを備えた。
　よって、低出力モード動作時に、第１のＲＦトランジスタ３の低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路１０や低出力モード用出力側の整合回路８に含まれる抵抗成分による損失の増加を抑制することができる。
　また、高出力モード動作時に、スイッチ１９をＯＦＦすることで、高出力モード動作時のスイッチ１９の寄生抵抗による出力整合回路損失を抑制することができる。
　また、インピーダンス可変整合回路に、並列キャパシタ２１ｃを備えた。
　よって、並列インダクタ２０ｂと並列キャパシタ２１ｃの比率を適当に選ぶことで、低出力モード動作時に、第２のノード１２から出力側を見込んだインピーダンスを１次元的に任意に設定することができる。
実施の形態５．
　図７にこの発明の実施の形態５による出力モード切替電力増幅器の構成図を示す。
　この実施の形態５は、実施の形態２のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続される並列キャパシタ２１ａと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備える。
　この実施の形態５では、高出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態５によれば、実施の形態２のインピーダンス可変整合回路において、スイッチ１９を介して接続される並列キャパシタ２１ａと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備えた。
　よって、実施の形態２で得られる効果に加えて、並列キャパシタ２１ｄと直列インダクタ２０ｃによるインピーダンス変化量と、スイッチ１９を介して接続される並列キャパシタ２１ａと直列インダクタ２０ａによるインピーダンス変化量との比率を変えて、第３のノード２２から出力側を見込んだインピーダンスを適当に選ぶことで、低出力モード動作時の第２のノード１２から出力側を見込んだインピーダンスを２次元的に任意に設定することができる。
実施の形態６．
　図８にこの発明の実施の形態６による出力モード切替電力増幅器の構成図を示す。
　この実施の形態６は、実施の形態３のインピーダンス可変整合回路に含まれる、並列キャパシタ２１ｃと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備える。
　この実施の形態６では、高出力モード動作時に、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態６によれば、実施の形態３のインピーダンス可変整合回路において、並列キャパシタ２１ｃと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備えた。
　よって、実施の形態３で得られる効果に加えて、並列キャパシタ２１ｄと直列インダクタ２０ｃによるインピーダンス変化量と、並列キャパシタ２１ｃとスイッチ１９を介して接続される並列キャパシタ２１ａと直列インダクタ２０ａによるインピーダンス変化量との比率を変えて、第３のノード２２から出力側を見込んだインピーダンスを適当に選ぶことで、低出力モード動作時の第２のノード１２から出力側を見込んだインピーダンスを２次元的に任意に設定することができる。
実施の形態７．
　図９にこの発明の実施の形態７による出力モード切替電力増幅器の構成図を示す。
　この実施の形態７は、実施の形態４のインピーダンス可変整合回路に含まれる、並列キャパシタ２１ｃと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備える。
　この実施の形態７では、高出力モード動作時に、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態７によれば、実施の形態４のインピーダンス可変整合回路において、並列キャパシタ２１ｃと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備えた。
　よって、実施の形態４で得られる効果に加えて、並列キャパシタ２１ｄと直列インダクタ２０ｃによるインピーダンス変化量と、並列キャパシタ２１ｃとスイッチ１９を介して接続される並列インダクタ２０ｂと直列インダクタ２０ａによるインピーダンス変化量との比率を変えて、第３のノード２２から出力側を見込んだインピーダンスを適当に選ぶことで、低出力モード動作時の第２のノード１２から出力側を見込んだインピーダンスを２次元的に任意に設定することができる。
実施の形態８．
　図１０にこの発明の実施の形態８による出力モード切替電力増幅器の構成図を示す。
　この実施の形態８は、実施の形態２のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続される並列キャパシタ２１ａと、直列インダクタ２０ａを、スイッチ１９を介して接続される並列インダクタ２０ｂと、直列キャパシタ２１ｅに置き換える。
　この実施の形態８では、高出力モード動作時に、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態８によれば、インピーダンス可変整合回路として、第２のノード１２とＲＦ出力端子２との間とグランドとの間に接続されたスイッチ１９および並列インダクタ２０ｂを含む直列回路と、第２のノード１２と直列回路の接続個所との間に接続された直列キャパシタ２１ｅと、直列回路の接続個所とＲＦ出力端子２との間に接続された直列キャパシタ２１ｂとを備えた。
　よって、低出力モード動作時に、第１のＲＦトランジスタ３の低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路１０や低出力モード用出力側の整合回路８に含まれる抵抗成分による損失の増加を抑制することができる。
　また、低出力モード動作時に、スイッチ１９をＯＦＦすることで、低出力モード動作時のスイッチ１９の寄生抵抗による出力整合回路損失を抑制することができる。
実施の形態９．
　図１１にこの発明の実施の形態９による出力モード切替電力増幅器の構成図を示す。
　この実施の形態９は、実施の形態８のインピーダンス可変整合回路に含まれる、スイッチ１９に対してインダクタ２０ｄを並列接続する。
　この実施の形態９では、高出力モード動作時に、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態９によれば、インピーダンス可変整合回路のスイッチ１９に対して並列接続されたインダクタ２０ｄを備えた。
　よって、低出力モード動作時に、第１のＲＦトランジスタ３の低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路１０や低出力モード用出力側の整合回路８に含まれる抵抗成分による損失の増加を抑制することができる。
　また、高出力モード動作時に、スイッチ１９をＯＦＦすることで、高出力モード動作時のスイッチ１９の寄生抵抗による出力整合回路損失を抑制することができる。
　さらに、インダクタ２０ｂとインダクタ２０ｄの比率を適当に選ぶことで、低出力モード動作時に、第２のノード１２から出力側を見込んだインピーダンスを１次元的に任意に設定することができる。
実施の形態１０．
　図１２にこの発明の実施の形態１０による出力モード切替電力増幅器の構成図を示す。
　この実施の形態１０は、実施の形態８のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続されるインダクタ２０ｂを、スイッチ１９を介して接続されるキャパシタ２１ａと、並列インダクタ２０ｂで置き換える。
　この実施の形態１０では、高出力モード動作時に、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態１０によれば、インピーダンス可変整合回路として、第２のノード１２とＲＦ出力端子２との間とグランドとの間に接続されたスイッチ１９および並列キャパシタ２１ａとを含む直列回路と、第２のノード１２と直列回路の接続個所との間に接続された直列キャパシタ２１ｅと、直列回路の接続個所とＲＦ出力端子２との間に接続された直列キャパシタ２１ｂと、直列キャパシタ２１ｅと直列回路の接続個所との間とグランドとの間に接続された並列インダクタ２０ｂとを備えた。
　よって、低出力モード動作時に、第１のＲＦトランジスタ３の低い出力負荷インピーダンスを経由することなく、第２のＲＦトランジスタ４の所望の高い出力負荷インピーダンスに変成することができるため、バイパス経路１０や低出力モード用出力側の整合回路８に含まれる抵抗成分による損失の増加を抑制することができる。
　また、高出力モード動作時にスイッチ１９をＯＦＦすることで、高出力モード動作時のスイッチの寄生抵抗による出力整合回路損失を抑制することができる。
　さらに、並列インダクタ２０ｂと並列キャパシタ２１ａの比率を適当に選ぶことで、低出力モード動作時に、第２のノード１２から出力側を見込んだインピーダンスを１次元的に任意に設定することができる。
実施の形態１１．
　図１３にこの発明の実施の形態１１による出力モード切替電力増幅器の構成図を示す。
　この実施の形態１１は、実施の形態８のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続される並列インダクタ２０ｂと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備える。
　この実施の形態１１では、高出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態１１によれば、実施の形態８のインピーダンス可変整合回路において、スイッチ１９を介して接続される並列インダクタ２０ｂと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備えた。
　よって、実施の形態８で得られる効果に加えて、並列キャパシタ２１ｄと直列インダクタ２０ｃによるインピーダンス変化量と、スイッチ１９を介して接続される並列インダクタ２０ｂと直列キャパシタ２１ｅによるインピーダンス変化量との比率を変えて、第３のノード２２から出力側を見込んだインピーダンスを適当に選ぶことで、低出力モード動作時の第２のノード１２から出力側を見込んだインピーダンスを２次元的に任意に設定することができる。
実施の形態１２．
　図１４にこの発明の実施の形態１２による出力モード切替電力増幅器の構成図を示す。
　この実施の形態１２は、実施の形態９のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続される並列インダクタ２０ｄ，２０ｂと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備える。
　この実施の形態１２では、高出力モード動作時に、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態１２によれば、実施の形態９のインピーダンス可変整合回路において、スイッチ１９を介して接続される並列インダクタ２０ｄ，２０ｂと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備えた。
　よって、実施の形態９で得られる効果に加えて、並列キャパシタ２１ｄと直列インダクタ２０ｃによるインピーダンス変化量と、インダクタ２０ｄとインダクタ２０ｂと直列キャパシタ２１ｅによるインピーダンス変化量との比率を変えて、第３のノード２２から出力側を見込んだインピーダンスを適当に選ぶことで、低出力モード動作時の第２のノード１２から出力側を見込んだインピーダンスを２次元的に任意に設定することができる。
実施の形態１３．
　図１５にこの発明の実施の形態１３による出力モード切替電力増幅器の構成図を示す。
　この実施の形態１３は、実施の形態１０のインピーダンス可変整合回路に含まれる、スイッチ１９を介して接続される並列キャパシタ２１ａと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備える。
　この実施の形態１３では、高出力モード動作時に、スイッチ１９をＯＦＦすることにより、第２のノード１２から出力側を見込んだインピーダンスを、ＲＦ出力端子２の５０Ωから第１のＲＦトランジスタ３の所望の出力負荷インピーダンスとなるように変成する。
　一方、低出力モード動作時には、スイッチ１９をＯＮすることにより、第２のノード１２から出力側を見込んだインピーダンスを高くすることができる。
　以上のように、この実施の形態１３によれば、実施の形態１０のインピーダンス可変整合回路において、スイッチ１９を介して接続される並列キャパシタ２１ａと直列キャパシタ２１ｂとの間に、直列インダクタ２０ｃと、並列キャパシタ２１ｄとを備えた。
　よって、実施の形態１０で得られる効果に加えて、並列キャパシタ２１ｄと直列インダクタ２０ｃによるインピーダンス変化量と、並列インダクタ２０ｅと並列キャパシタ２１ａと直列キャパシタ２１ｅによるインピーダンス変化量との比率を変えて、第３のノード２２から出力側を見込んだインピーダンスを適当に選ぶことで、低出力モード動作時の第２のノード１２から出力側を見込んだインピーダンスを２次元的に任意に設定することができる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　以上のように、この発明に係る出力モード切替電力増幅器は、第２のノードとＲＦ出力端子との間に接続され、出力モードに応じて、第２のノードよりＲＦ出力端子側を見込んだインピーダンスを切り替えるインピーダンス可変整合回路を備えるように構成したので、移動体携帯端末等に用いるのに適している。
　１　ＲＦ入力端子、２　ＲＦ出力端子、３　第１のＲＦトランジスタ、４　第２のＲＦトランジスタ、５～９　整合回路、１０　バイパス経路、１１　第１のノード、１２　第２のノード、１３　インピーダンス可変整合回路、１４　電源端子、１５　バイバスコンデンサ、１６　電源ライン、１７，２０ｄ　インダクタ、１８　キャパシタ、１９　スイッチ、２０ａ，２０ｃ　直列インダクタ、２０ｂ　並列インダクタ、２１ａ，２１ｃ，２１ｄ　並列キャパシタ、２１ｂ，２１ｅ　直列キャパシタ、２２　第３のノード。

Claims (15)

  1. 　第１のノードと第２のノードとの間に接続され、高出力モード時に動作する第１のＲＦトランジスタと、
    　前記第１のＲＦトランジスタよりもサイズを小さく構成され、前記第１のノードと前記第２のノードとの間に接続されると共に該第１のＲＦトランジスタに並列接続され、低出力モード時に動作する第２のＲＦトランジスタと、
    　前記第２のＲＦトランジスタと前記第２のノードとの間に接続された整合回路と、
    　前記第２のノードとＲＦ出力端子との間に接続され、前記出力モードに応じて、該第２のノードより該ＲＦ出力端子側を見込んだインピーダンスを切り替えるインピーダンス可変整合回路とを備えた出力モード切替電力増幅器。
  2. 　前記インピーダンス可変整合回路は、
    　前記第２のノードと前記ＲＦ出力端子との間とグランドとの間に接続されたスイッチおよび第１の並列キャパシタを含む直列回路と、
    　前記第２のノードと前記直列回路の接続個所との間に接続された第１の直列インダクタと、
    　前記直列回路の接続個所と前記ＲＦ出力端子との間に接続された第１の直列キャパシタとを備えたことを特徴とする請求項１記載の出力モード切替電力増幅器。
  3. 　前記インピーダンス可変整合回路は、
    　前記直列回路の接続個所と前記第１の直列キャパシタとの間とグランドとの間に接続された第２の並列キャパシタを備えたことを特徴とする請求項２記載の出力モード切替電力増幅器。
  4. 　前記インピーダンス可変整合回路は、
    　前記直列回路の接続個所と前記第１の直列キャパシタとの間に接続された第２の直列インダクタと、
    　前記第２の直列インダクタと前記第１の直列キャパシタとの間とグランドとの間に接続された第３の並列キャパシタとを備えたことを特徴とする請求項２記載の出力モード切替電力増幅器。
  5. 　前記インピーダンス可変整合回路は、
    　前記第２の並列キャパシタの接続個所と前記第１の直列キャパシタとの間に接続された第２の直列インダクタと、
    　前記第２の直列インダクタと前記第１の直列キャパシタとの間とグランドとの間に接続された第３の並列キャパシタとを備えたことを特徴とする請求項３記載の出力モード切替電力増幅器。
  6. 　前記インピーダンス可変整合回路は、
    　前記第２のノードと前記ＲＦ出力端子との間とグランドとの間に接続されたスイッチおよび第１の並列インダクタとを含む直列回路と、
    　前記第２のノードと前記直列回路の接続個所との間に接続された第１の直列インダクタと、
    　前記直列回路の接続個所と前記ＲＦ出力端子との間に接続された第１の直列キャパシタとを備えたことを特徴とする請求項１記載の出力モード切替電力増幅器。
  7. 　前記インピーダンス可変整合回路は、
    　前記直列回路の接続個所と前記第１の直列キャパシタとの間とグランドとの間に接続された第２の並列キャパシタを備えたことを特徴とする請求項６記載の出力モード切替電力増幅器。
  8. 　前記インピーダンス可変整合回路は、
    　前記第２の並列キャパシタの接続個所と前記第１の直列キャパシタとの間に接続された第２の直列インダクタと、
    　前記第２の直列インダクタと前記第１の直列キャパシタとの間とグランドとの間に接続された第３の並列キャパシタとを備えたことを特徴とする請求項７記載の出力モード切替電力増幅器。
  9. 　前記インピーダンス可変整合回路は、
    　前記第２のノードと前記ＲＦ出力端子との間とグランドとの間に接続されたスイッチおよび第１の並列インダクタとを含む直列回路と、
    　前記第２のノードと前記直列回路の接続個所との間に接続された第２の直列キャパシタと、
    　前記直列回路の接続個所と前記ＲＦ出力端子との間に接続された第１の直列キャパシタとを備えたことを特徴とする請求項１記載の出力モード切替電力増幅器。
  10. 　前記インピーダンス可変整合回路は、
    　前記スイッチに対して並列接続されたインダクタを備えたことを特徴とする請求項９記載の出力モード切替電力増幅器。
  11. 　前記インピーダンス可変整合回路は、
    　前記直列回路の接続個所と前記第１の直列キャパシタとの間に接続された第２の直列インダクタと、
    　前記第２の直列インダクタと前記第１の直列キャパシタとの間とグランドとの間に接続された第３の並列キャパシタとを備えたことを特徴とする請求項９記載の出力モード切替電力増幅器。
  12. 　前記インピーダンス可変整合回路は、
    　前記直列回路の接続個所と前記第１の直列キャパシタとの間に接続された第２の直列インダクタと、
    　前記第２の直列インダクタと前記第１の直列キャパシタとの間とグランドとの間に接続された第３の並列キャパシタとを備えたことを特徴とする請求項１０記載の出力モード切替電力増幅器。
  13. 　前記インピーダンス可変整合回路は、
    　前記第２のノードと前記ＲＦ出力端子との間とグランドとの間に接続されたスイッチおよび第１の並列キャパシタとを含む直列回路と、
    　前記第２のノードと前記直列回路の接続個所との間に接続された第２の直列キャパシタと、
    　前記直列回路の接続個所と前記ＲＦ出力端子との間に接続された第１の直列キャパシタと、
    　前記第２の直列キャパシタと前記直列回路の接続個所との間とグランドとの間に接続された第２の並列インダクタとを備えたことを特徴とする請求項１記載の出力モード切替電力増幅器。
  14. 　前記インピーダンス可変整合回路は、
    　前記直列回路の接続個所と前記第１の直列キャパシタとの間に接続された第２の直列インダクタと、
    　前記第２の直列インダクタと前記第１の直列キャパシタとの間とグランドとの間に接続された第３の並列キャパシタとを備えたことを特徴とする請求項１３記載の出力モード切替電力増幅器。
  15. 　前記インピーダンス可変整合回路は、
    　前記第２のノードと前記ＲＦ出力端子との間とグランドとの間に接続され、接続個所を基本波に対してはオープン、２倍波に対してはショートとなるように設定する２倍波共振回路を備えたことを特徴とする請求項１記載の出力モード切替電力増幅器。
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