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WO2014141754A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

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Publication number
WO2014141754A1
WO2014141754A1 PCT/JP2014/051468 JP2014051468W WO2014141754A1 WO 2014141754 A1 WO2014141754 A1 WO 2014141754A1 JP 2014051468 W JP2014051468 W JP 2014051468W WO 2014141754 A1 WO2014141754 A1 WO 2014141754A1
Authority
WO
WIPO (PCT)
Prior art keywords
drift layer
region
silicon carbide
semiconductor device
carbide semiconductor
Prior art date
Application number
PCT/JP2014/051468
Other languages
English (en)
French (fr)
Inventor
和田　圭司
増田　健良
透 日吉
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to DE112014001221.1T priority Critical patent/DE112014001221T5/de
Priority to CN201480008388.8A priority patent/CN105190899A/zh
Publication of WO2014141754A1 publication Critical patent/WO2014141754A1/ja

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    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
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    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the present invention relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device having a drift region.
  • the main determining factor of the withstand voltage is the upper limit of the electric field strength that the drift layer forming the withstand voltage holding region can withstand.
  • the drift layer made of Si can be broken at a point where an electric field of about 0.3 MV / cm or more is applied. For this reason, it is necessary to suppress the electric field strength to less than a predetermined value in the entire drift layer of the MOSFET.
  • the simplest method is to lower the impurity concentration of the drift layer.
  • this method has the disadvantage that the on-resistance of the MOSFET increases. That is, there is a trade-off relationship between the on-resistance and the breakdown voltage.
  • SiC silicon carbide
  • the present invention has been made to solve the problems as described above, and an object of the present invention is to provide a silicon carbide semiconductor device having a high withstand voltage and a low on-resistance.
  • a silicon carbide semiconductor device includes a first electrode, a first drift layer, a relaxation region, a second drift layer, a body region, a source region, a second electrode, and a gate insulating film. And a gate electrode.
  • the first drift layer has a first surface facing the first electrode and electrically connected to the first electrode, and a second surface opposite to the first surface.
  • the first drift layer having a first conductivity type, having an impurity concentration N A.
  • Relaxation region is partially provided on the second surface of the first drift layer, having a distance L A from the first surface.
  • the relaxation region has a second conductivity type.
  • the second drift layer has a third surface in contact with the second surface and a fourth surface opposite to the third surface.
  • the second drift layer has a first conductivity type.
  • the first drift layer and the second drift layer constitute a drift region in which the relaxation region is embedded.
  • the second drift layer has an impurity concentration N B and is filled with N B > N A.
  • the body region is provided on the fourth surface of the second drift layer.
  • the body region has a second conductivity type.
  • the source region is provided on the body region and separated from the drift region by the body region.
  • the source region has a first conductivity type.
  • the second electrode is electrically connected to the source region.
  • the gate insulating film includes a portion located on the body region to connect the source region and the second drift layer.
  • the gate electrode is provided on the gate insulating film.
  • a silicon carbide semiconductor device having high withstand voltage and low on-resistance can be obtained.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention. It is a fragmentary perspective view which shows schematically the shape of the silicon carbide layer which the silicon carbide semiconductor device of FIG. 1 has.
  • FIG. 5 is a partial top view schematically showing a shape of a silicon carbide layer included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 13 is a partial cross sectional view schematically showing a first step of a method of manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 13 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention. It is a fragmentary perspective view which shows schematically the shape of the silicon carbide layer which the silicon carbide semiconductor device of FIG. 1 has.
  • FIG. 5 is a partial
  • FIG. 14 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 17 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 17 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 17 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 17 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 17 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. It is a fragmentary sectional view which shows roughly the microstructure of the surface of the silicon carbide layer which a silicon carbide semiconductor device has.
  • FIG. 17 is a diagram showing a crystal structure of (11-20) plane along line XVII-XVII in FIG. It is a figure which shows the crystal structure in the surface vicinity of the composite surface of FIG. 15 in a (11-20) plane. It is the figure which looked at the compound surface of FIG. 15 from the (01-10) surface.
  • a graph showing an example of the relationship between the macroscopically viewed angle between the channel plane and the (000-1) plane and the channel mobility, with and without thermal etching. It is.
  • FIG. 13 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a second embodiment of the present invention.
  • Distance L A 3 [mu] m, 5 [mu] m, in the case of each of 10 ⁇ m and 15 [mu] m, is a graph illustrating the impurity concentration N A of the lower drift layer, the relationship between the breakdown voltage.
  • the silicon carbide semiconductor devices 201 and 202 include the first electrode 98, the first drift layer 81a, the relaxation region 71, the second drift layer 81b, the body region 82, and the source region 83; A second electrode 94, a gate insulating film 91, and a gate electrode 92 are provided.
  • the first drift layer 81a faces the first electrode 98 and is electrically connected to the first electrode 98, and a second surface P2 opposite to the first surface P1.
  • First drift layer 81a has a first conductivity type, having an impurity concentration N A.
  • Relaxing region 71 the second is partially provided on the surface P2 of the first drift layer 81a, having a distance L A from the first face P1.
  • the relaxation region 71 has a second conductivity type.
  • the second drift layer 81 b has a third surface P3 in contact with the second surface P2 and a fourth surface P4 opposite to the third surface P3.
  • the second drift layer 81 b has a first conductivity type.
  • the first drift layer 81 a and the second drift layer 81 b constitute a drift region 81 in which the relaxation region 71 is embedded.
  • the second drift layer 81 b has an impurity concentration N B and is filled with N B > N A.
  • the body region 82 is provided on the fourth surface P4 of the second drift layer 81b.
  • the body region has a second conductivity type.
  • Source region 83 is provided on body region 82 and is separated from the drift region by body region 82.
  • Source region 83 has a first conductivity type.
  • the second electrode 94 is electrically connected to the source region 83.
  • Gate insulating film 91 includes a portion located on body region 82 to connect source region 83 and second drift layer 81 b.
  • the gate electrode 92 is provided on the gate insulating film 91.
  • N B > N A is satisfied.
  • relaxation region 71 is compared with extension of the depletion layer from body region 82 to second drift layer 81b. Extension of the depletion layer to the first drift layer 81a is more facilitated. Therefore, a large proportion of the applied voltage is borne by the first drift layer 81a. Therefore, the electric field strength can be suppressed in the second drift layer 81 b.
  • the destruction of the silicon carbide semiconductor device tends to occur in the second drift layer or the structure provided thereon. Therefore, the withstand voltage of silicon carbide semiconductor devices 201 and 202 can be increased by suppressing the electric field strength in second drift layer 81 b as described above.
  • the impurity concentration of the second drift layer 81 b is higher than in the case of N B ⁇ N A , the electric resistance of the second drift layer 81 b can be lowered. Therefore, the on-resistance of silicon carbide semiconductor devices 201 and 202 can be reduced.
  • silicon carbide semiconductor devices 201 and 202 having high withstand voltage and low on-resistance can be obtained.
  • the third surface P3 may have a distance L B from the fourth surface P 4 and L A > L B may be satisfied.
  • the withstand voltage can be further enhanced.
  • the relaxation region 71 may have a dose amount D R and L A ⁇ N A ⁇ D R may be satisfied.
  • dose amount means the amount of impurities per unit area. The unit area is in the plane perpendicular to the thickness direction.
  • the relaxation region 71 when the voltage between the first electrode 98 and the second electrode 94 is increased by turning the silicon carbide semiconductor devices 201 and 202 off, the relaxation region 71 to the first surface P1. It is possible to prevent the relaxation region 71 from being completely depleted before the depletion layer sufficiently extends. Thereby, a depletion layer having a sufficient length can be formed in the first drift layer 81a between the relaxation region 71 and the first surface P1.
  • the ratio of the voltage between the first electrode 98 and the second electrode 94 in the first drift layer 81 a is increased. In other words, the voltage borne by the second drift layer 81b is reduced. This can further suppress the electric field strength at the portion where breakage is likely to occur due to the electric field concentration. Thereby, the withstand voltage of the silicon carbide semiconductor device can be further enhanced.
  • the silicon carbide semiconductor device 201 may be provided with a trench TR having a side wall surface SW. Side wall surface SW penetrates source region 83 and body region 82 to reach second drift layer 81 b. Sidewall surface SW is separated from first drift layer 81a. Gate electrode 92 is located on sidewall surface SW with gate insulating film 91 interposed therebetween.
  • the silicon carbide semiconductor device 202 has a flat portion including the source region 83P, the body region 82P, and the second drift layer 81b and is parallel to the fourth surface P4 of the second drift layer 81b.
  • a plane PF may be provided.
  • Gate electrode 92P is located on flat surface PF via gate insulating film 91P.
  • MOSFET 201 silicon carbide semiconductor device
  • MOSFET 201 includes single crystal substrate 80, epitaxial layer 101 (silicon carbide layer), and gate oxide film 91 (gate insulating film).
  • a gate electrode 92, an interlayer insulating film 93, a source electrode 94 (second electrode), a source wiring layer 95, and a drain electrode 98 (first electrode) are provided.
  • the MOSFET 201 preferably has a withstand voltage of 600 V or more between the drain electrode 98 and the source electrode 94.
  • the MOSFET 201 is preferably a power semiconductor device having a high breakdown voltage.
  • Single crystal substrate 80 is made of silicon carbide and has n-type (first conductivity type).
  • the epitaxial layer 101 is provided on one surface (upper surface in the drawing) of the single crystal substrate 80, and the drain electrode 98 as an ohmic electrode is provided on the other surface (lower surface in the drawing).
  • the single crystal substrate 80 preferably has a hexagonal crystal structure of polytype 4H.
  • Epitaxial layer 101 is a silicon carbide layer epitaxially grown on single crystal substrate 80.
  • the epitaxial layer 101 preferably has a polytype 4H hexagonal crystal structure.
  • the epitaxial layer 101 includes a relaxation region 71, a drift region 81, a body region 82, a source region 83, and a contact region 84.
  • Drift region 81 has n-type.
  • Drift region 81 has lower drift layer 81a (first drift layer) and upper drift layer 81b (second drift layer).
  • the lower drift layer 81a has a first surface P1 and a second surface P2 opposite to the first surface P1.
  • the first surface P1 faces the drain electrode 98, and is electrically connected to the drain electrode 98 through the single crystal substrate 80.
  • Lower drift layer 81a has an n-type, having an impurity concentration N A.
  • Relaxing region 71 is provided, in part, on the second face P2 of the lower drift layer 81a, having a distance L A from the first face P1.
  • L A > 5 ⁇ m is satisfied.
  • the relaxation region 71 has a p-type (second conductivity type) and is doped with, for example, aluminum as an impurity.
  • the relaxation region 71 has a dose amount D R.
  • dose amount means the amount of impurities per unit area. The unit area is in a plane perpendicular to the thickness direction (vertical direction in FIG. 1). In other words, the dose amount is a value obtained by integrating the impurity concentration per unit volume in the thickness direction.
  • L A ⁇ N A ⁇ D R is satisfied.
  • the dose amount of the relaxation region 71 is preferably 1 ⁇ 10 12 cm ⁇ 2 or more, more preferably 1 ⁇ 10 13 cm ⁇ 2 or more. Also, this dose amount is preferably 1 ⁇ 10 15 cm ⁇ 2 or less. This dose amount is, for example, 3 ⁇ 10 13 cm ⁇ 2 .
  • the upper drift layer 81b is provided on the second surface P2 of the lower drift layer 81a.
  • the upper drift layer 81 b has a third surface P3 in contact with the second surface P2 and a fourth surface P4 opposite to the third surface P3.
  • the third surface P3 having a distance L B from the fourth surface P4.
  • upper drift layer 81b has a thickness L B.
  • L A > L B is satisfied between the distance L A between the relaxation region 71 and the first surface P 1 and the distance L B between the third surface P 3 and the fourth surface P 4. More preferably, L A > 2 ⁇ L B is satisfied.
  • the lower drift layer 81 a and the upper drift layer 81 b constitute a drift region 81 in which the relaxation region 71 is buried. In other words, the upper drift layer 81 b covers the relaxation region 71.
  • Upper drift layer 81b has an n-type, having an impurity concentration N B.
  • N B > N A is satisfied between the impurity concentration N A of the lower drift layer 81 a and the impurity concentration N B of the upper drift layer 81 b.
  • Impurity concentration N A is preferably 1 ⁇ 10 16 cm -3 or less 3 ⁇ 10 15 cm -3 or more, for example, 4 ⁇ 10 15 cm -3.
  • Impurity concentration N B preferably being 7 ⁇ 10 15 cm -3 or higher than 5 ⁇ 10 16 cm -3, for example 7.5 ⁇ 10 15 cm -3.
  • the impurity concentration of the single crystal substrate 80 is preferably sufficiently greater than the impurity concentration N A, for example, it is 50 times or more. In such a case, single crystal substrate 80 substantially does not have a function as a drift region, that is, a withstand voltage holding function.
  • Body region 82 is provided on fourth surface P4 of upper drift layer 81b.
  • the body region has p-type.
  • Body region 82 is separated from relaxation region 71 by upper drift layer 81 b.
  • the impurity concentration of body region 82 is preferably 1 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 18 cm ⁇ 3 or less, and is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • Source region 83 is provided on body region 82 and is separated from the drift region by body region 82.
  • the source region has n-type.
  • Source region 83 forms the upper surface of epitaxial layer 101 together with contact region 84.
  • Contact region 84 has a p-type.
  • Contact region 84 is connected to body region 82.
  • a trench TR is provided on the upper surface of the epitaxial layer 101.
  • Trench TR has sidewall surface SW and bottom surface BT.
  • Side wall surface SW penetrates source region 83 and body region 82 to reach upper drift layer 81 b.
  • sidewall surface SW includes the channel surface of MOSFET 201 on body region 82.
  • Sidewall surface SW is separated from lower drift layer 81a.
  • the bottom surface BT is located on the upper drift layer 81 b.
  • the bottom surface BT has a flat shape substantially parallel to the top surface. The portion where the bottom surface BT and the sidewall surface SW are connected constitutes a corner portion of the trench TR.
  • the trenches TR extend to form a mesh having a honeycomb structure in plan view (FIG. 3).
  • epitaxial layer 101 has an upper surface having a hexagonal shape surrounded by trench TR.
  • Side wall surface SW is inclined with respect to the upper surface of epitaxial layer 101, whereby trench TR is tapered toward the opening.
  • the surface orientation of the side wall surface SW is preferably inclined by 50 ° to 65 ° with respect to the ⁇ 0001 ⁇ plane, and is inclined by 50 ° to 65 ° with respect to the (000-1) plane. More preferable.
  • side wall surface SW has a predetermined crystal face (also referred to as a special face), particularly in a portion over body region 82. Details of the special surface will be described later.
  • relaxation region 71 is arranged only outside bottom surface BT of trench TR in plan view.
  • the relaxation region 71 has an opening in plan view.
  • the relaxation area 71 has an outer edge and an opening substantially similar to the upper surface having a hexagonal shape.
  • Gate oxide film 91 covers each of sidewall surface SW and bottom surface BT of trench TR.
  • gate oxide film 91 includes a portion located on body region 82 so as to connect source region 83 and upper drift layer 81 b.
  • Gate electrode 92 is provided on gate oxide film 91.
  • gate electrode 92 has a portion located on sidewall surface SW with gate oxide film 91 interposed therebetween.
  • Source electrode 94 is electrically connected to each of source region 83 and contact region 84 by being in contact therewith.
  • Source interconnection layer 95 is in contact with source electrode 94.
  • Source interconnection layer 95 is, for example, an aluminum layer.
  • Interlayer insulating film 93 insulates between gate electrode 92 and source interconnection layer 95.
  • MOSFET 201 is provided with trench TR having sidewall surface SW.
  • Side wall surface SW penetrates source region 83 and body region 82 to reach upper drift layer 81 b and is separated from lower drift layer 81 a.
  • Gate electrode 92 is located on sidewall surface SW with gate oxide film 91 interposed therebetween.
  • breakdown of the gate insulating film 91 in the vicinity of the end of the sidewall surface SW (corner of the trench TR) reaching the lower drift layer 81b tends to be a determining factor of the withstand voltage of the MOSFET 201.
  • N B> N A between the impurity concentration N B of the impurity concentration N A and the upper drift layer 81b of the lower drift layer 81a the voltage between the drain electrode 98 and source electrode 94
  • the extension of the depletion layer from the relaxation region 71 to the lower drift layer 81a is promoted more than the extension of the depletion layer from the body region 82 to the upper drift layer 81b. Therefore, a large proportion of the applied voltage is borne by the lower drift layer 81a. Therefore, the electric field strength can be suppressed in the upper drift layer 81 b.
  • breakdown of the MOSFET 201 is likely to occur in the gate insulating film 91 on the lower drift layer 81 b. Therefore, the breakdown voltage of the MOSFET 201 can be increased by suppressing the electric field strength in the upper drift layer 81 b.
  • the impurity concentration of the upper drift layer 81 b is higher than in the case of N B ⁇ N A , the electrical resistance of the upper drift layer 81 b can be lowered. Thus, the on resistance of the MOSFET 201 can be reduced.
  • the MOSFET 201 having high withstand voltage and low on-resistance can be obtained.
  • L A > L B is satisfied between the distances L A and L B (FIG. 1), in particular when L A > 2 ⁇ L B is satisfied, the voltage borne by the lower drift layer 81 a The percentage of can be increased more. Thus, the withstand voltage can be further enhanced.
  • a depletion layer having a length of 5 ⁇ m at maximum may be formed between the relaxation region 71 and the first surface P1.
  • a depletion layer having a sufficient length can be formed more reliably between the relaxation region 71 and the first surface P1.
  • the breakdown voltage of the MOSFET 201 can be further increased.
  • the MOSFET 201 When L A ⁇ N A ⁇ D R is satisfied, the MOSFET 201 is turned off to increase the voltage between the drain electrode 98 and the source electrode 94. It is prevented that the relaxation region 71 is completely depleted before the depletion layer extends sufficiently toward P1. Thereby, a depletion layer having a sufficient length can be formed in lower drift layer 81a between relaxation region 71 and first surface P1. Thus, the ratio of the lower drift layer 81 a to the voltage between the drain electrode 98 and the source electrode 94 can be increased. In other words, the voltage borne by the upper drift layer 81b is reduced. This can further suppress the electric field strength at the portion where breakage is likely to occur due to the electric field concentration. Thereby, the breakdown voltage of the MOSFET 201 can be further enhanced.
  • the electrical connection between the lower drift layer 81a and the drain electrode 98 is performed through the single crystal substrate 80 having a higher impurity concentration than the impurity concentration N A.
  • the contact resistance of the drain electrode 98 can be reduced. Therefore, the electrical resistance of drift region 81 can be increased by that amount. Therefore, the impurity concentration of drift region 81 can be further lowered.
  • the breakdown voltage of the MOSFET 201 can be further increased.
  • relaxation region 71 is disposed outside bottom surface BT of trench TR in plan view (FIG. 3), the corner of trench TR located at the edge of bottom surface BT of trench TR when MOSFET 201 is in the OFF state.
  • the depletion layer extends from the relaxation region 71 toward the end. Therefore, the effect of the electric field relaxation structure can be further enhanced.
  • lower drift layer 81 a is formed on single crystal substrate 80.
  • lower drift layer 81 a is formed by epitaxial growth on single crystal substrate 80.
  • This epitaxial growth is performed, for example, by a CVD (Chemical Vapor Deposition) method using a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using hydrogen gas (H 2 ) as a carrier gas, for example. be able to.
  • a CVD Chemical Vapor Deposition
  • SiH 4 silane
  • propane C 3 H 8
  • H 2 hydrogen gas
  • a relaxation region 71 having a p-type is formed on part of the second surface P2 of the lower drift layer 81a. Specifically, on the second surface P2, implantation of acceptor ions (impurity ions for giving the second conductivity type) using an implantation mask (not shown) is performed.
  • an upper drift layer 81b having an n-type is formed on the second surface P2.
  • the relaxation region 71 is embedded in the drift region 81 constituted by the lower drift layer 81a and the upper drift layer 81b.
  • the upper drift layer 81 b can be formed by the same method as the method of forming the lower drift layer 81 a.
  • a body region 82 and a source region 83 are formed on the fourth surface P4 of the upper drift layer 81b.
  • contact region 84 is formed on body region 82.
  • These formations can be performed, for example, by ion implantation on the fourth surface (FIG. 6) of upper drift layer 81b.
  • an impurity for imparting p-type such as aluminum (Al)
  • Al aluminum
  • an impurity such as phosphorus (P) for imparting n-type is ion implanted.
  • epitaxial growth may be used with the addition of impurities.
  • the temperature of this heat treatment is preferably 1500 ° C. or more and 1900 ° C. or less, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, such as an Ar atmosphere.
  • a mask layer 40 having an opening is formed on the surface including the source region 83 and the contact region 84.
  • a silicon oxide film or the like can be used as mask layer 40.
  • the opening is formed corresponding to the position of trench TR (FIG. 1).
  • source region 83, body region 82, and part of upper drift layer 81b are removed by etching.
  • etching for example, reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE can be used.
  • ICP-RIE using, for example, SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • thermal etching is performed in the recess TQ.
  • the thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more halogen atoms.
  • the at least one halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and setting the heat treatment temperature to, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • trench TR is formed on the upper surface of epitaxial layer 101 by the above-described thermal etching.
  • a special surface is self-formed on sidewall surface SW, particularly on body region 82.
  • the mask layer 40 is removed by any method such as etching.
  • gate oxide film 91 covering each of sidewall surface SW and bottom surface BT of trench TR is formed.
  • Gate oxide film 91 can be formed, for example, by thermal oxidation. After this, NO annealing may be performed using nitrogen monoxide (NO) gas as an atmosphere gas.
  • NO nitrogen monoxide
  • the temperature profile has, for example, conditions of a temperature of 1100 ° C. or more and 1300 ° C. or less, and a holding time of about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate oxide film 91 and body region 82.
  • channel mobility can be improved by suppressing the formation of interface states in the interface region.
  • gases other than NO gas may be used as the atmosphere gas as long as such nitrogen atoms can be introduced.
  • Ar annealing may be performed using argon (Ar) as an atmosphere gas.
  • the heating temperature of the Ar annealing is preferably higher than the heating temperature of the NO annealing and lower than the melting point of the gate oxide film 91.
  • the heating time is maintained, for example, for about one hour.
  • the formation of interface states in the interface region between gate oxide film 91 and body region 82 is further suppressed.
  • the atmosphere gas other inert gas such as nitrogen gas may be used instead of Ar gas.
  • gate electrode 92 is formed on gate oxide film 91. Specifically, gate electrode 92 is formed on gate oxide film 91 such that the region inside trench TR is filled with gate oxide film 91.
  • the gate electrode 92 can be formed, for example, by film formation of conductor or doped polysilicon and CMP (Chemical Mechanical Polishing).
  • interlayer insulating film 93 is formed on gate electrode 92 and gate oxide film 91 so as to cover the exposed surface of gate electrode 92.
  • Etching is performed to form an opening in interlayer insulating film 93 and gate oxide film 91. This opening exposes each of source region 83 and contact region 84 on the upper surface.
  • source electrode 94 is formed in contact with each of source region 83 and contact region 84 on the upper surface.
  • a drain electrode 98 is formed on the first surface P1 of the drift region 81 via the single crystal substrate 80.
  • source interconnection layer 95 is formed. Thereby, the MOSFET 201 is obtained.
  • Side wall surface SW described above has a special surface particularly in a portion on body region 82.
  • Side wall surface SW having a special surface includes surface S1 having a plane orientation of ⁇ 0-33-8 ⁇ , as shown in FIG.
  • the body region 82 is provided with a surface including the surface S1 on the sidewall surface SW of the trench TR.
  • the plane S1 preferably has a plane orientation (0-33-8).
  • sidewall surface SW microscopically includes surface S1
  • sidewall surface SW microscopically further includes surface S2 having the plane orientation ⁇ 0-11-1 ⁇ .
  • "microscopically” means to be as detailed as at least considering dimensions twice as large as atomic spacing.
  • a TEM Transmission Electron Microscope
  • the plane S2 preferably has a plane orientation (0-11-1).
  • the surface S1 and the surface S2 of the sidewall surface SW constitute a composite surface SR having a plane orientation of ⁇ 0-11-2 ⁇ . That is, the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such periodic structure can be observed, for example, by TEM or AFM (Atomic Force Microscopy).
  • the combined surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ surface.
  • "macroscopically” means ignoring a fine structure having a dimension of about the atomic spacing. As such macroscopic off-angle measurement, for example, a method using general X-ray diffraction can be used.
  • the combined surface SR has a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the (000-1) surface.
  • the channel direction CD which is the direction in which carriers flow on the channel surface (i.e., the thickness direction of the MOSFET (longitudinal direction in FIG. 1 and the like)), is along the direction in which the above-described periodic repetition is performed.
  • the atoms of each layer of the four layers ABCB constituting one cycle described above are (0-11-2) It is not arranged to be completely along the face.
  • the (0-11-2) plane is shown to pass through the positions of atoms in the B layer, and in this case, each atom of the A layer and the C layer is from the (0-11-2) plane. It turns out that it is off. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when the atomic level structure is ignored is limited to (0-11-2), this surface is microscopic. Can take various structures.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being The length of each of the faces S1 and S2 is twice the atomic spacing of Si atoms (or C atoms). The surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 17).
  • the single crystal structure when viewed from the (01-10) plane as the composite plane SR, the single crystal structure periodically includes a structure (portion of the plane S1) equivalent to a cubic crystal as viewed partially.
  • a surface S1 having a plane orientation (001) in a structure equivalent to the cubic crystal described above and a plane S2 connected to the surface S1 and having a plane orientation different from that of the surface S1 alternate. It is comprised by being provided in.
  • a plane (001 in FIG. 24) having a plane orientation (001) in a structure equivalent to a cubic crystal and a plane (in FIG. 16 a plane connected to this plane and having a plane orientation different from this plane orientation) Constructing the surface by S2) is also possible with polytypes other than 4H.
  • the polytype may be, for example, 6H or 15R.
  • the horizontal axis indicates the angle D1 between the macroscopic plane orientation of the side wall surface SW having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the sidewall surface SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where no such thermal etching is performed.
  • the mobility MB in the plot group MC is maximum when the macroscopic plane orientation of the surface of the channel surface is (0-33-8).
  • the reason for this is that in the case where thermal etching is not performed, that is, in the case where the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is (0-33-8). It is considered that the visual plane orientation (0-33-8), that is, the ratio of formation of the plane orientation (0-33-8) in consideration of the atomic level has been increased at random.
  • mobility MB in plot group CM is maximum when the macroscopic plane orientation of the surface of the channel surface is (0-11-2) (arrow EX).
  • the reason is that, as shown in FIGS. 18 and 19, a large number of planes S1 having plane orientations (0-33-8) are regularly and densely arranged via plane S2, so that It is thought that the proportion of visual plane orientation (0-33-8) is high.
  • the mobility MB has orientation dependency on the compound surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface. Dashed lines are added for the sake of clarity. From this graph, in order to increase the channel mobility MB, the angle D2 of the channel direction CD (FIG. 15) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 ° all right.
  • the side wall surface SW may further include a surface S3 in addition to the composite surface SR. More specifically, sidewall surface SW may include a composite surface SQ configured by periodically repeating surface S3 and composite surface SR.
  • the off-angle with respect to the ⁇ 000-1 ⁇ plane of the side wall surface SW deviates from 62 ° which is the off-angle of the ideal composite surface SR.
  • the deviation is preferably small, and preferably within ⁇ 10 °.
  • a surface included in such an angle range there is, for example, a surface in which a macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off-angle with respect to the (000-1) plane of sidewall surface SW deviates from 62 ° which is the off-angle of ideal composite surface SR.
  • the deviation is preferably small, and preferably within ⁇ 10 °.
  • a surface included in such an angle range there is, for example, a surface in which a macroscopic plane orientation is a (0-33-8) plane.
  • the MOSFET 202 of this embodiment is a so-called planar type.
  • Epitaxial layer 102 includes a body region 82P, a source region 83P and a contact region 84P.
  • the MOSFET 202 is provided with a flat surface PF.
  • the flat surface PF has a portion formed of each of the source region 83P, the body region 82P, and the upper drift layer 81b, and is parallel to the fourth surface P4 of the upper drift layer 81b.
  • Gate electrode 92P is located on flat surface PF via gate oxide film 91P.
  • the configuration other than the above is substantially the same as the configuration of the first embodiment described above, so the same or corresponding elements are denoted by the same reference characters and description thereof will not be repeated.
  • the breakdown in the vicinity of the interface between the lower drift layer 81 b and the body region 82 P tends to be a determining factor of the withstand voltage of the MOSFET 202. Even in such a case, a sufficient withstand voltage can be secured while suppressing the on-resistance for almost the same reason as that of the first embodiment.
  • the withstand voltage at the interface between the relaxation region 71 and the lower drift layer 81a is mainly It is determined by the impurity concentration N A of the lower drift layer 81 a and the distance L A between the relaxation region 71 and the first surface P1.
  • the upper limit of this breakdown voltage is about 600 V (see the broken line in the figure) in the silicon semiconductor device. In the silicon carbide semiconductor device, a withstand voltage of 600 V or more was obtained when L A ⁇ ⁇ 5 ⁇ m.
  • Example 1 For the MOSFET 201 (FIG. 1), simulations 1 to 5 of the electric field strength and the on resistance R ON were performed by changing the impurity concentrations N A and N B and the distances L A and L B. Simulation 1 is a comparative example in which the impurity concentrations N A and N B are the same. The results are shown below.
  • Efp / n is the maximum electric field strength near the interface between relaxation region 71 and lower drift layer 81 a
  • E trench is the maximum electric field strength in trench TR
  • E OX is the maximum at gate oxide film 91.
  • the electric field strength "Epn” is the maximum electric field strength in the vicinity of the interface between the body region 82 and the upper drift layer 81b.
  • MOSFET 201 While E OX by relaxing region 71 is provided is effectively suppressed, it is necessary to pay attention to Efp / n is not excessively high. Between the simulation 1 (comparative example) and the simulation 2 (example), the ON resistance R ON was suppressed in the latter (example) while suppressing Efp / n to the same extent. As shown in the simulation 3-5, it was increased impurity concentration N B, the on-resistance R ON was further suppressed.
  • Example 2 A simulation similar to the above was also performed for the MOSFET 202 (FIG. 23). The results are shown below.
  • the trench is not limited to one having a flat bottom, and the cross-sectional shape may be U-shaped or V-shaped.
  • the silicon carbide semiconductor device is not limited to the MOSFET, and may be, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • each of the source electrode, the source region, and the drain electrode described above has a function as an emitter electrode, an emitter region, and a collector electrode.
  • the first conductivity type is n-type and the second conductivity type is p-type, but these conductivity types may be interchanged.
  • the donor and the acceptor in the above description are also replaced.
  • the first conductivity type is preferably n-type.
  • the silicon carbide semiconductor device does not necessarily have to have a single crystal substrate, and a single crystal substrate may be omitted.
  • MOSFET silicon carbide semiconductor device

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

　第１のドリフト層（８１ａ）は、第１の電極（９８）に面しかつ第１の電極（９８）に電気的に接続された第１の面（Ｐ１）と、第１の面（Ｐ１）と反対の第２の面（Ｐ２）とを有する。第１のドリフト層（８１ａ）は、不純物濃度ＮAを有する。緩和領域（７１）は、第１のドリフト層（８１ａ）の第２の面（Ｐ２）に部分的に設けられている。第１のドリフト層（８１ａ）および第２のドリフト層（８１ｂ）は、緩和領域（７１）を埋め込むドリフト領域（８１）を構成している。第２のドリフト層（８１ｂ）は不純物濃度ＮBを有し、ＮB＞ＮAが満たされている。ボディ領域（８２）、ソース領域（８３）および第２の電極（９４）は第２のドリフト層（８１ｂ）上に設けられている。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関するものであり、特に、ドリフト領域を有する炭化珪素半導体装置に関するものである。
　広く用いられている電力用半導体装置であるＳｉ（シリコン）ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）に関して、耐圧の主な決定要因は、耐圧保持領域をなすドリフト層が耐え得る電界強度の上限である。Ｓｉから作られたドリフト層は、０．３ＭＶ／ｃｍ程度以上の電界が印加された箇所で破壊し得る。このためＭＯＳＦＥＴのドリフト層全体において電界強度を所定の値未満に抑えることが必要である。最も単純な方法はドリフト層の不純物濃度を低くすることである。しかしながらこの方法ではＭＯＳＦＥＴのオン抵抗が大きくなるという短所がある。すなわちオン抵抗と耐圧との間にトレードオフ関係が存在する。
　特開平９－１９１１０９号公報において、典型的なＳｉ　ＭＯＳＦＥＴについて、Ｓｉの物性値から得られる理論限界を考慮しつつ、オン抵抗と耐圧との間のトレードオフ関係の説明がなされている。そしてこのトレードオフを解消するために、ドレイン電極上のｎ型基板の上のｎベース層中において、下側のｐ型埋込層と、上側のｐ型埋込層とを付加することが開示されている。下側のｐ型埋込層および上側の埋込層によってｎベース層は、各々等しい厚さを有する下段と中段と上段とに区分される。この公報に記載の一実施の形態によれば、印加電圧が２００Ｖに達した時点でまず上段にパンチスルーが生じ、印加電圧が４００Ｖに達した時点でさらに中段にパンチスルーが生じ、印加電圧が６００Ｖに達した時点でさらに下段にパンチスルーが生じる。パンチスルーが生じた各段は等しい電圧を分担し、各段の最大電界が限界電界強度以下に保たれる。
特開平９－１９１１０９号公報
　上述したトレードオフをより大きく改善するための方法として、近年、Ｓｉに代わりＳｉＣ（炭化珪素）を用いることが活発に検討されている。ＳｉＣはＳｉと異なり０．４ＭＶ／ｃｍ以上の電界強度にも十分に耐え得る材料である。
　このように高い電界が印加され得る場合は、ＭＯＳＦＥＴ構造における特定位置での電界集中に起因した破壊が問題となる。たとえばトレンチ型ＭＯＳＦＥＴの場合、トレンチの底部、特に角部、における、ゲート絶縁膜中での電界集中に起因したゲート絶縁膜の破壊現象が、耐圧の主な決定要因である。このように耐圧の決定要因がＳｉ半導体装置とＳｉＣ半導体装置との間で異なる。このため、Ｓｉの使用を前提としていると考えられる上記公報の技術をＳｉＣ半導体装置の耐圧を向上させるために単純に適用したとすると、ＳｉＣの物性上の利点を十分に利用した耐圧の改善を行うことができない。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置を提供することである。
　本発明の炭化珪素半導体装置は、第１の電極と、第１のドリフト層と、緩和領域と、第２のドリフト層と、ボディ領域と、ソース領域と、第２の電極と、ゲート絶縁膜と、ゲート電極とを有する。第１のドリフト層は、第１の電極に面しかつ第１の電極に電気的に接続された第１の面と、第１の面と反対の第２の面とを有する。第１のドリフト層は、第１の導電型を有し、不純物濃度ＮAを有する。緩和領域は、第１のドリフト層の第２の面に部分的に設けられており、第１の面から距離ＬAを有する。緩和領域は第２の導電型を有する。第２のドリフト層は、第２の面に接する第３の面と、第３の面と反対の第４の面とを有する。第２のドリフト層は第１の導電型を有する。第１のドリフト層および第２のドリフト層は、緩和領域を埋め込むドリフト領域を構成している。第２のドリフト層は不純物濃度ＮBを有し、ＮB＞ＮAが満たされている。ボディ領域は第２のドリフト層の第４の面上に設けられている。ボディ領域は第２の導電型を有する。ソース領域は、ボディ領域上に設けられており、ボディ領域によってドリフト領域から隔てられている。ソース領域は第１の導電型を有する。第２の電極はソース領域に電気的に接続されている。ゲート絶縁膜は、ソース領域および第２のドリフト層をつなぐようにボディ領域上に位置する部分を含む。ゲート電極はゲート絶縁膜上に設けられている。
　本発明によれば、高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置が得られる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分斜視図である。 図１の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分上面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素層の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図１６の線ＸＶＩＩ－ＸＶＩＩに沿う（１１－２０）面の結晶構造を示す図である。 図１５の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図１５の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１５の変形例を示す図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 距離ＬA＝３μｍ、５μｍ、１０μｍおよび１５μｍの各々の場合における、下部ドリフト層の不純物濃度ＮAと、耐圧との関係を例示するグラフ図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　はじめに、実施の形態の概要について、以下の(i)～(vii)に記す。
　(i)　炭化珪素半導体装置２０１，２０２は、第１の電極９８と、第１のドリフト層８１ａと、緩和領域７１と、第２のドリフト層８１ｂと、ボディ領域８２と、ソース領域８３と、第２の電極９４と、ゲート絶縁膜９１と、ゲート電極９２とを有する。第１のドリフト層８１ａは、第１の電極９８に面しかつ第１の電極９８に電気的に接続された第１の面Ｐ１と、第１の面Ｐ１と反対の第２の面Ｐ２とを有する。第１のドリフト層８１ａは、第１の導電型を有し、不純物濃度ＮAを有する。緩和領域７１は、第１のドリフト層８１ａの第２の面Ｐ２に部分的に設けられており、第１の面Ｐ１から距離ＬAを有する。緩和領域７１は第２の導電型を有する。第２のドリフト層８１ｂは、第２の面Ｐ２に接する第３の面Ｐ３と、第３の面Ｐ３と反対の第４の面Ｐ４とを有する。第２のドリフト層８１ｂは第１の導電型を有する。第１のドリフト層８１ａおよび第２のドリフト層８１ｂは、緩和領域７１を埋め込むドリフト領域８１を構成している。第２のドリフト層８１ｂは不純物濃度ＮBを有し、ＮB＞ＮAが満たされている。ボディ領域８２は第２のドリフト層８１ｂの第４の面Ｐ４上に設けられている。ボディ領域は第２の導電型を有する。ソース領域８３は、ボディ領域８２上に設けられており、ボディ領域８２によってドリフト領域から隔てられている。ソース領域８３は第１の導電型を有する。第２の電極９４はソース領域８３に電気的に接続されている。ゲート絶縁膜９１は、ソース領域８３および第２のドリフト層８１ｂをつなぐようにボディ領域８２上に位置する部分を含む。ゲート電極９２はゲート絶縁膜９１上に設けられている。
　この炭化珪素半導体装置２０１，２０２によれば、ＮB＞ＮAが満たされる。これにより、第１の電極９８および第２の電極９４の間に電圧が印加された際に、ボディ領域８２から第２のドリフト層８１ｂへの空乏層の伸展に比して、緩和領域７１から第１のドリフト層８１ａへの空乏層の伸展の方が、より促進される。よって、印加電圧のうち大きな割合が第１のドリフト層８１ａで負担される。よって、第２のドリフト層８１ｂにおいて電界強度を抑制することができる。炭化珪素半導体装置の破壊は第２のドリフト層またはその上に設けられた構造において生じやすい。よって上述したように第２のドリフト層８１ｂにおいて電界強度を抑制することで、炭化珪素半導体装置２０１，２０２の耐圧を高めることができる。
　またＮB≦ＮAの場合に比して第２のドリフト層８１ｂの不純物濃度が高いので、第２のドリフト層８１ｂの電気抵抗を低くすることができる。よって炭化珪素半導体装置２０１，２０２のオン抵抗を低くすることができる。
　以上のように、高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置２０１，２０２が得られる。
　(ii)　第３の面Ｐ３が第４の面Ｐ４から距離ＬBを有し、ＬA＞ＬBが満たされていてもよい。
　これにより第１のドリフト層により負担される電圧の割合を、より高めることができる。よって耐圧をより高めることができる。
　(iii)　上記(ii)において、ＬA＞２・ＬBが満たされていてもよい。
　これにより第１のドリフト層８１ａにより負担される電圧の割合を、さらにより高めることができる。よって耐圧をより高めることができる。
　(iv)　ＬA＞５μｍが満たされていてもよい。
　これにより、緩和領域７１と第１の面Ｐ１との間に、最大で５μｍの長さを有する空乏層が形成され得る。言い換えれば、緩和領域７１と第１の面Ｐ１との間に、十分な長さを有する空乏層が、より確実に形成され得る。よって炭化珪素半導体装置２０１，２０２の耐圧をより高め得る。
　(v)　緩和領域７１はドーズ量ＤRを有し、ＬA・ＮA＜ＤRが満たされていてもよい。ここで「ドーズ量」とは単位面積当たりの不純物量を意味する。単位面積は、厚さ方向に垂直な面におけるものである。
　これにより、炭化珪素半導体装置２０１，２０２がオフ状態とされることで第１の電極９８と第２の電極９４との間の電圧が高まった際に、緩和領域７１から第１の面Ｐ１に向かって空乏層が十分に延びる前に緩和領域７１が完全に空乏化してしまうことが防止される。これにより緩和領域７１と第１の面Ｐ１との間で第１のドリフト層８１ａ中に、十分な長さを有する空乏層が形成され得る。よって、第１の電極９８と第２の電極９４との間の電圧について、第１のドリフト層８１ａで負担される割合が高められる。言い換えれば、第２のドリフト層８１ｂで負担される電圧が軽減される。これにより、電界集中によって破壊が生じやすい部分での電界強度をより抑制することができる。これにより炭化珪素半導体装置の耐圧がより高められる。
　(vi)　炭化珪素半導体装置２０１には、側壁面ＳＷを有するトレンチＴＲが設けられていてもよい。側壁面ＳＷは、ソース領域８３およびボディ領域８２を貫通して第２のドリフト層８１ｂに至っている。また側壁面ＳＷは第１のドリフト層８１ａから離れている。ゲート電極９２はゲート絶縁膜９１を介して側壁面ＳＷ上に位置している。
　このようなトレンチ型の炭化珪素半導体装置においては、第２のドリフト層中に至る側壁面ＳＷ端部の近傍でのゲート絶縁膜の破壊が、炭化珪素半導体装置の耐圧の決定要因となりやすい。このような場合であっても、上記(i)の特徴を有することで、オン抵抗を抑制しつつ、十分な耐圧を確保することができる。
　(vii)　炭化珪素半導体装置２０２には、ソース領域８３Ｐ、ボディ領域８２Ｐおよび第２のドリフト層８１ｂの各々からなる部分を有しかつ第２のドリフト層８１ｂの第４の面Ｐ４と平行な平坦面ＰＦが設けられていてもよい。ゲート電極９２Ｐはゲート絶縁膜９１Ｐを介して平坦面ＰＦ上に位置している。
　このようなプレーナ型の炭化珪素半導体装置２０２においては、第２のドリフト層８１ｂとボディ領域８２Ｐとの界面近傍での破壊が、炭化珪素半導体装置２０２の耐圧の決定要因となりやすい。このような場合であっても、上記(i)の特徴を有することで、オン抵抗を抑制しつつ、十分な耐圧を確保することができる。
　次に、本願発明の実施の形態のより詳細な説明として、以下に実施の形態１および２と補足事項とについて説明する。
　（実施の形態１）
　図１～図３に示すように、本実施の形態のＭＯＳＦＥＴ２０１（炭化珪素半導体装置）は、単結晶基板８０と、エピタキシャル層１０１（炭化珪素層）と、ゲート酸化膜９１（ゲート絶縁膜）と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４（第２の電極）と、ソース配線層９５と、ドレイン電極９８（第１の電極）とを有する。ＭＯＳＦＥＴ２０１は、ドレイン電極９８およびソース電極９４の間で６００Ｖ以上の耐圧を有することが好ましい。言い換えればＭＯＳＦＥＴ２０１は、高耐圧を有する電力用半導体装置であることが好ましい。
　単結晶基板８０は、炭化珪素からなり、ｎ型（第１の導電型）を有する。単結晶基板８０の一方の面（図中、上面）上にはエピタキシャル層１０１が設けられ、他方の面（図中、下面）上にはオーミック電極としてのドレイン電極９８が設けられている。単結晶基板８０は、ポリタイプ４Ｈの六方晶の結晶構造を有することが好ましい。
　エピタキシャル層１０１は、単結晶基板８０上にエピタキシャルに成長させられた炭化珪素層である。エピタキシャル層１０１は、ポリタイプ４Ｈの六方晶の結晶構造を有することが好ましい。エピタキシャル層１０１は、緩和領域７１と、ドリフト領域８１と、ボディ領域８２と、ソース領域８３と、コンタクト領域８４を有する。
　ドリフト領域８１はｎ型を有する。ドリフト領域８１は下部ドリフト層８１ａ（第１のドリフト層）および上部ドリフト層８１ｂ（第２のドリフト層）を有する。下部ドリフト層８１ａは、第１の面Ｐ１と、第１の面Ｐ１と反対の第２の面Ｐ２とを有する。第１の面Ｐ１は、ドレイン電極９８に面しており、単結晶基板８０を介してドレイン電極９８に電気的に接続されている。下部ドリフト層８１ａは、ｎ型を有し、不純物濃度ＮAを有する。
　緩和領域７１は、下部ドリフト層８１ａの第２の面Ｐ２に部分的に設けられており、第１の面Ｐ１から距離ＬAを有する。好ましくはＬA＞５μｍが満たされている。緩和領域７１は、ｐ型（第２の導電型）を有し、不純物として、たとえばアルミニウムが添加されている。緩和領域７１はドーズ量ＤRを有する。ここで「ドーズ量」とは単位面積当たりの不純物量を意味する。単位面積は、厚さ方向（図１における縦方向）に垂直な面におけるものである。言い換えれば、ドース量とは、単位体積当たりの不純物濃度を厚さ方向に積分した値である。好ましくは、ＬA・ＮA＜ＤRが満たされている。緩和領域７１のドース量は、好ましくは１×１０12ｃｍ-2以上であり、より好ましくは１×１０13ｃｍ-2以上である。またこのドーズ量は、好ましくは１×１０15ｃｍ-2以下である。このドーズ量は、たとえば３×１０13ｃｍ-2である。
　上部ドリフト層８１ｂは、下部ドリフト層８１ａの第２の面Ｐ２上に設けられている。上部ドリフト層８１ｂは、第２の面Ｐ２に接する第３の面Ｐ３と、第３の面Ｐ３と反対の第４の面Ｐ４とを有する。第３の面Ｐ３は第４の面Ｐ４から距離ＬBを有する。言い換えれば、上部ドリフト層８１ｂは厚さＬBを有する。緩和領域７１および第１の面Ｐ１の間の距離ＬAと、第３の面Ｐ３および第４の面Ｐ４の間の距離ＬBとの間で、好ましくはＬA＞ＬBが満たされており、より好ましくはＬA＞２・ＬBが満たされている。下部ドリフト層８１ａおよび上部ドリフト層８１ｂは、緩和領域７１を埋め込むドリフト領域８１を構成している。言い換えれば上部ドリフト層８１ｂは緩和領域７１を覆っている。上部ドリフト層８１ｂは、ｎ型を有し、不純物濃度ＮBを有する。
　下部ドリフト層８１ａの不純物濃度ＮAと上部ドリフト層８１ｂの不純物濃度ＮBとの間では、ＮB＞ＮAの関係が満たされている。不純物濃度ＮAは、好ましくは３×１０15ｃｍ-3以上１×１０16ｃｍ-3以下であり、たとえば４×１０15ｃｍ-3である。不純物濃度ＮBは、好ましくは７×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば７．５×１０15ｃｍ-3である。単結晶基板８０の不純物濃度は、不純物濃度ＮAよりも十分に大きいことが好ましく、たとえば５０倍以上である。このような場合、単結晶基板８０はドリフト領域としての機能、すなわち耐圧保持機能を実質的に有しない。
　ボディ領域８２は上部ドリフト層８１ｂの第４の面Ｐ４上に設けられている。ボディ領域はｐ型を有する。ボディ領域８２は上部ドリフト層８１ｂによって緩和領域７１から隔てられている。ボディ領域８２の不純物濃度は、好ましくは１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下であり、たとえば１×１０18ｃｍ-3である。
　ソース領域８３は、ボディ領域８２上に設けられており、ボディ領域８２によってドリフト領域から隔てられている。ソース領域はｎ型を有する。ソース領域８３はコンタクト領域８４と共にエピタキシャル層１０１の上面をなしている。コンタクト領域８４はｐ型を有する。コンタクト領域８４はボディ領域８２につながっている。
　ＭＯＳＦＥＴには、エピタキシャル層１０１の上面にトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷは、ソース領域８３およびボディ領域８２を貫通して上部ドリフト層８１ｂに至っている。これにより側壁面ＳＷは、ボディ領域８２上においてＭＯＳＦＥＴ２０１のチャネル面を含む。側壁面ＳＷは下部ドリフト層８１ａから離れている。底面ＢＴは上部ドリフト層８１ｂ上に位置している。本実施の形態においては底面ＢＴは上面とほぼ平行な平坦な形状を有する。底面ＢＴと側壁面ＳＷとがつながる部分はトレンチＴＲの角部を構成している。本実施の形態においてはトレンチＴＲは、平面視（図３）において、ハニカム構造を有する網目を構成するように延びている。これによりエピタキシャル層１０１は、トレンチＴＲによって囲まれた、六角形状を有する上面を有する。側壁面ＳＷはエピタキシャル層１０１の上面に対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００１｝面に対して５０°以上６５°以下傾斜していることが好ましく、（０００－１）面に対して５０°以上６５°以下傾斜していることがより好ましい。好ましくは側壁面ＳＷは、特にボディ領域８２上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
　好ましくは緩和領域７１は、図３に示すように、平面視においてトレンチＴＲの底面ＢＴの外にのみ配置されている。本実施の形態においては、緩和領域７１は、平面視において、開口部を有している。具体的には緩和領域７１は、六角形状を有する上面とほぼ相似の外縁および開口部を有する。
　ゲート酸化膜９１は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆っている。これによりゲート酸化膜９１は、ソース領域８３および上部ドリフト層８１ｂをつなぐようにボディ領域８２上に位置する部分を含む。ゲート電極９２はゲート酸化膜９１上に設けられている。これによりゲート電極９２はゲート酸化膜９１を介して側壁面ＳＷ上に位置する部分を有する。
　ソース電極９４は、ソース領域８３およびコンタクト領域８４の各々に接することにより各々に電気的に接続されている。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。
　本実施の形態によれば、ＭＯＳＦＥＴ２０１には、側壁面ＳＷを有するトレンチＴＲが設けられている。側壁面ＳＷは、ソース領域８３およびボディ領域８２を貫通して上部ドリフト層８１ｂに至っており、かつ下部ドリフト層８１ａから離れている。ゲート電極９２はゲート酸化膜９１を介して側壁面ＳＷ上に位置している。このようなトレンチ型のＭＯＳＦＥＴ２０１においては、下部ドリフト層８１ｂ中に至る側壁面ＳＷ端部（トレンチＴＲの角部）の近傍でのゲート絶縁膜９１の破壊が、ＭＯＳＦＥＴ２０１の耐圧の決定要因となりやすい。
　ここで下部ドリフト層８１ａの不純物濃度ＮAと上部ドリフト層８１ｂの不純物濃度ＮBとの間でＮB＞ＮAが満たされていることにより、ドレイン電極９８およびソース電極９４の間に電圧が印加された際に、ボディ領域８２から上部ドリフト層８１ｂへの空乏層の伸展に比して、緩和領域７１から下部ドリフト層８１ａへの空乏層の伸展の方が、より促進される。よって、印加電圧のうち大きな割合が下部ドリフト層８１ａで負担される。よって、上部ドリフト層８１ｂにおいて電界強度を抑制することができる。上述したようにＭＯＳＦＥＴ２０１の破壊は下部ドリフト層８１ｂ上のゲート絶縁膜９１において生じやすい。よって上部ドリフト層８１ｂにおいて電界強度を抑制することで、ＭＯＳＦＥＴ２０１の耐圧を高めることができる。
　またＮB≦ＮAの場合に比して上部ドリフト層８１ｂの不純物濃度が高いので、上部ドリフト層８１ｂの電気抵抗を低くすることができる。よってＭＯＳＦＥＴ２０１のオン抵抗を低くすることができる。
　以上のように、高い耐圧と低いオン抵抗とを有するＭＯＳＦＥＴ２０１が得られる。
　距離ＬAおよびＬB（図１）の間でＬA＞ＬBが満たされている場合、特にはＬA＞２・ＬBが満たされている場合、下部ドリフト層８１ａにより負担される電圧の割合を、より高めることができる。よって耐圧をより高めることができる。
　ＬA＞５μｍが満たされている場合、緩和領域７１と第１の面Ｐ１との間に、最大で５μｍの長さを有する空乏層が形成され得る。言い換えれば、緩和領域７１と第１の面Ｐ１との間に、十分な長さを有する空乏層が、より確実に形成され得る。よってＭＯＳＦＥＴ２０１の耐圧をより高め得る。
　ＬA・ＮA＜ＤRが満たされている場合、ＭＯＳＦＥＴ２０１がオフ状態とされることでドレイン電極９８とソース電極９４との間の電圧が高まった際に、緩和領域７１から第１の面Ｐ１に向かって空乏層が十分に延びる前に緩和領域７１が完全に空乏化してしまうことが防止される。これにより緩和領域７１と第１の面Ｐ１との間で下部ドリフト層８１ａ中に、十分な長さを有する空乏層が形成され得る。よって、ドレイン電極９８とソース電極９４との間の電圧について、下部ドリフト層８１ａで負担される割合が高められる。言い換えれば、上部ドリフト層８１ｂで負担される電圧が軽減される。これにより、電界集中によって破壊が生じやすい部分での電界強度をより抑制することができる。これによりＭＯＳＦＥＴ２０１の耐圧がより高められる。
　また下部ドリフト層８１ａとドレイン電極９８との電気的接続が、不純物濃度ＮAより高い不純物濃度を有する単結晶基板８０を介して行なわれる。よってドレイン電極９８の接触抵抗を小さくすることができる。よってその分だけドリフト領域８１の電気抵抗を大きくし得る。よってドリフト領域８１の不純物濃度をより低くし得る。よってＭＯＳＦＥＴ２０１の耐圧をより高め得る。
　緩和領域７１が平面視（図３）においてトレンチＴＲの底面ＢＴの外に配置されている場合、ＭＯＳＦＥＴ２０１がオフ状態にある場合に、トレンチＴＲの底面ＢＴの縁に位置するトレンチＴＲの角部に向かって、緩和領域７１から空乏層が延びる。よって電界緩和構造の効果をより高めることができる。
　次にＭＯＳＦＥＴ２０１（図１）の製造方法について、以下に説明する。
　図４に示すように、下部ドリフト層８１ａが単結晶基板８０上に形成される。具体的には、単結晶基板８０上におけるエピタキシャル成長によって下部ドリフト層８１ａが形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　図５に示すように、下部ドリフト層８１ａの第２の面Ｐ２の一部の上に、ｐ型を有する緩和領域７１が形成される。具体的には、第２の面Ｐ２上において、注入マスク（図示せず）を用いたアクセプタイオン（第２の導電型を付与するための不純物イオン）の注入が行われる。
　図６に示すように、緩和領域７１が形成された後に第２の面Ｐ２上に、ｎ型を有する上部ドリフト層８１ｂが形成される。これにより緩和領域７１は、下部ドリフト層８１ａおよび上部ドリフト層８１ｂによって構成されるドリフト領域８１に埋め込まれる。上部ドリフト層８１ｂは下部ドリフト層８１ａの形成方法と同様の方法によって形成され得る。
　図７に示すように、上部ドリフト層８１ｂの第４の面Ｐ４上にボディ領域８２およびソース領域８３が形成される。図８に示すように、ボディ領域８２上にコンタクト領域８４が形成される。これらの形成は、たとえば上部ドリフト層８１ｂの第４の面（図６）上へのイオン注入により行い得る。ボディ領域８２およびコンタクト領域８４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またソース領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
　次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　図９に示すように、ソース領域８３およびコンタクト領域８４からなる面上に、開口部を有するマスク層４０が形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。
　図１０に示すように、マスク層４０の開口部において、ソース領域８３と、ボディ領域８２と、上部ドリフト層８１ｂの一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、上面に対してほぼ垂直な側壁を有する凹部ＴＱが形成される。
　次に、凹部ＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層４０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
　図１１に示すように、上記の熱エッチングにより、エピタキシャル層１０１の上面上にトレンチＴＲが形成される。好ましくは、トレンチＴＲの形成時、側壁面ＳＷ上、特にボディ領域８２上において、特殊面が自己形成される。次にマスク層４０がエッチングなど任意の方法により除去される。
　図１２に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜９１が形成される。ゲート酸化膜９１は、たとえば熱酸化により形成され得る。この後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜９１とボディ領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜９１とボディ領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　図１３に示すように、ゲート酸化膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜９１を介して埋めるように、ゲート酸化膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical　Mechanical　Polishing）とによって行い得る。
　図１４を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート酸化膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート酸化膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面上においてソース領域８３およびコンタクト領域８４の各々が露出される。次に上面上においてソース領域８３およびコンタクト領域８４の各々に接するソース電極９４が形成される。ドリフト領域８１からなる第１の面Ｐ１上に、単結晶基板８０を介して、ドレイン電極９８が形成される。
　再び図１を参照して、ソース配線層９５が形成される。これにより、ＭＯＳＦＥＴ２０１が得られる。
　（特殊面）
　上述した側壁面ＳＷは、特にボディ領域８２上の部分において、特殊面を有する。特殊面を有する側壁面ＳＷは、図１５に示すように、面方位｛０－３３－８｝を有する面Ｓ１を含む。言い換えれば、トレンチＴＲの側壁面ＳＷ上においてボディ領域８２には、面Ｓ１を含む表面が設けられている。面Ｓ１は好ましくは面方位（０－３３－８）を有する。
　より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０－１１－１｝を有する面Ｓ２を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission　Electron　Microscope）を用いることができる。面Ｓ２は好ましくは面方位（０－１１－１）を有する。
　好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０－１１－２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０－１１－２）を有する。この場合、複合面ＳＲは（０００－１）面に対して巨視的に６２°のオフ角を有する。
　好ましくは、チャネル面上においてキャリアが流れる方向（すなわちＭＯＳＦＥＴの厚さ方向（図１などにおける縦方向））であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図１６に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図１７に示すように、（１１－２０）面（図１６の線ＸＶＩＩ－ＸＶＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図１７においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図１８に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図１７）に対応する。
　図１９に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２４においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１６においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図２０を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２０のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図１８および図１９に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２１に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１５）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図２２に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
　（実施の形態２）
　図２３に示すように、本実施の形態のＭＯＳＦＥＴ２０２は、いわゆるプレーナ型である。エピタキシャル層１０２は、ボディ領域８２Ｐ、ソース領域８３Ｐおよびコンタクト領域８４Ｐを含む。ＭＯＳＦＥＴ２０２には平坦面ＰＦが設けられている。平坦面ＰＦは、ソース領域８３Ｐ、ボディ領域８２Ｐおよび上部ドリフト層８１ｂの各々からなる部分を有し、かつ上部ドリフト層８１ｂの第４の面Ｐ４と平行である。ゲート電極９２Ｐはゲート酸化膜９１Ｐを介して平坦面ＰＦ上に位置している。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態においては、下部ドリフト層８１ｂとボディ領域８２Ｐとの界面（特に角部ＣＲ）の近傍での破壊が、ＭＯＳＦＥＴ２０２の耐圧の決定要因となりやすい。このような場合であっても、実施の形態１とほぼ同様の理由により、オン抵抗を抑制しつつ、十分な耐圧を確保することができる。
　（不純物濃度ＮAおよび距離Ｌdと、耐圧との関係について）
　図２４のシミュレーション結果に示すように、緩和領域７１の完全空乏化が生じない程度に緩和領域の不純物ドーズ量が十分に高い場合、緩和領域７１および下部ドリフト層８１ａの界面の耐圧は主に、下部ドリフト層８１ａの不純物濃度ＮA、および緩和領域７１と第１の面Ｐ１との間の距離ＬAによって決まる。この耐圧は、シリコン半導体装置においては６００Ｖ程度（図中、破線参照）が上限となる。炭化珪素半導体装置においては、ＬA≧５μｍの場合、６００Ｖ以上の耐圧が得られた。
　（実施例１）
　ＭＯＳＦＥＴ２０１（図１）について、不純物濃度ＮA、ＮBと、距離ＬA、ＬBとを変化させて、電界強度およびオン抵抗ＲONのシミュレーション１～５を行なった。なおシミュレーション１は、不純物濃度ＮA、ＮBが互いに同一とされた比較例である。結果を以下に示す。
Figure JPOXMLDOC01-appb-T000001
　ここで、「Ｅfp/n」は緩和領域７１と下部ドリフト層８１ａとの界面近傍の最大電界強度、「Ｅtrench」はトレンチＴＲにおける最大電界強度、「ＥOX」はゲート酸化膜９１での最大電界強度、「Ｅpn」はボディ領域８２と上部ドリフト層８１ｂとの界面近傍の最大電界強度である。
　ＭＯＳＦＥＴ２０１においては、緩和領域７１が設けられることでＥOXが効果的に抑制される一方で、Ｅfp/nが過度に高くならないように留意する必要がある。シミュレーション１（比較例）とシミュレーション２（実施例）との間では、Ｅfp/nを同程度に抑えつつ、後者（実施例）の方がオン抵抗ＲONが抑制されていた。シミュレーション３～５に示すように、不純物濃度ＮBを高めたところ、オン抵抗ＲONはさらに抑制された。
　（実施例２）
　上記と同様のシミュレーションをＭＯＳＦＥＴ２０２（図２３）についても行なった。その結果を以下に示す。
Figure JPOXMLDOC01-appb-T000002
　シミュレーション１（比較例）とシミュレーション２（実施例）との間では、後者（実施例）の方がオン抵抗ＲONが抑制されていた。
　今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。たとえば、トレンチは平坦な底面を有するものに限定されるものではなく、その断面形状がＵ字状またはＶ字状であってもよい。また炭化珪素半導体装置はＭＯＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）であってもよい。この場合、上述したソース電極、ソース領域およびドレイン電極のそれぞれは、エミッタ電極、エミッタ領域およびコレクタ電極としての機能を有する。また上記各実施の形態においては第１の導電型がｎ型であり第２の導電型がｐ型であるが、これらの導電型が入れ替えられもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。なお、より高いチャネル移動度を得るためには、第１導電型がｎ型であることが好ましい。また炭化珪素半導体装置は、必ずしも単結晶基板を有する必要はなく、単結晶基板が省略されてもよい。
　７１　緩和領域、８０　単結晶基板、８１　ドリフト領域、８１ａ　下部ドリフト層（第１のドリフト層）、８１ｂ　上部ドリフト層（第２のドリフト層）、８２，８２Ｐ　ボディ領域、８３，８３Ｐ　ソース領域、８４，８４Ｐ　コンタクト領域、９１，９１Ｐ　ゲート酸化膜（ゲート絶縁膜）、９２，９２Ｐ　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　ソース配線層、９８　ドレイン電極（第１の電極）、９４　ソース電極（第２の電極）、１０１，１０２　エピタキシャル層、２０１，２０２　ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＢＴ　底面、ＣＤ　チャネル方向、ＣＲ　角部、Ｐ１～Ｐ４　第１～第４の面、ＳＷ　側壁面、ＴＲ　トレンチ。

Claims (7)

  1. 　炭化珪素半導体装置であって、
    　第１の電極と、
    　前記第１の電極に面しかつ前記第１の電極に電気的に接続された第１の面と前記第１の面と反対の第２の面とを有し、第１の導電型を有し、不純物濃度ＮAを有する第１のドリフト層と、
    　前記第１のドリフト層の前記第２の面に部分的に設けられ、前記第１の面から距離ＬAを有し、第２の導電型を有する緩和領域と、
    　前記第２の面に接する第３の面と前記第３の面と反対の第４の面とを有し、前記第１の導電型を有する第２のドリフト層とを備え、前記第１のドリフト層および前記第２のドリフト層は、前記緩和領域を埋め込むドリフト領域を構成しており、前記第２のドリフト層は不純物濃度ＮBを有し、ＮB＞ＮAが満たされ、前記炭化珪素半導体装置はさらに
    　前記第２のドリフト層の前記第４の面上に設けられ、前記第２の導電型を有するボディ領域と、
    　前記ボディ領域上に設けられ、前記ボディ領域によって前記ドリフト領域から隔てられ、前記第１の導電型を有するソース領域と、
    　前記ソース領域に電気的に接続された第２の電極と、
    　前記ソース領域および前記第２のドリフト層をつなぐように前記ボディ領域上に位置する部分を含むゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極とを備える、炭化珪素半導体装置。
  2. 　前記第３の面は前記第４の面から距離ＬBを有し、ＬA＞ＬBが満たされている、請求項１に記載の炭化珪素半導体装置。
  3. 　ＬA＞２・ＬBが満たされている、請求項２に記載の炭化珪素半導体装置。
  4. 　ＬA＞５μｍが満たされている、請求項１～３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記緩和領域はドーズ量ＤRを有し、ＬA・ＮA＜ＤRが満たされている、請求項１～４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記ソース領域および前記ボディ領域を貫通して前記第２のドリフト層に至りかつ前記第１のドリフト層から離れた側壁面を有するトレンチが設けられており、
    　前記ゲート電極は前記ゲート絶縁膜を介して前記側壁面上に位置している、請求項１～５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記ソース領域、前記ボディ領域および前記第２のドリフト層の各々からなる部分を有しかつ前記第２のドリフト層の前記第４の面と平行な平坦面が設けられており、
    　前記ゲート電極は前記ゲート絶縁膜を介して前記平坦面上に位置している、請求項１～５のいずれか１項に記載の炭化珪素半導体装置。
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