[go: up one dir, main page]

WO2012157536A1 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
WO2012157536A1
WO2012157536A1 PCT/JP2012/062082 JP2012062082W WO2012157536A1 WO 2012157536 A1 WO2012157536 A1 WO 2012157536A1 JP 2012062082 W JP2012062082 W JP 2012062082W WO 2012157536 A1 WO2012157536 A1 WO 2012157536A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
display device
display
gate
routing
Prior art date
Application number
PCT/JP2012/062082
Other languages
English (en)
French (fr)
Inventor
洋介 梶川
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012157536A1 publication Critical patent/WO2012157536A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels

Definitions

  • a display device As a display device, various displays that form an image with pixels are widely used as information and video display means.
  • a liquid crystal display panel in which one pixel is composed of a plurality of sub-pixels of primary colors, thereby performing color display.
  • a display panel such as an organic EL (Electroluminescence) display panel is generally used.
  • display panels such as liquid crystal display panels and organic EL display panels are mounted. Accordingly, research and development has been actively conducted on a technique for downsizing the display area, that is, for narrowing the frame.
  • a plurality of gate wirings (scanning signal lines) and a plurality of source wirings (image signal lines) are provided in a display region.
  • the plurality of gate lines are driven by a gate driver, and the plurality of source lines are driven by a source driver.
  • Each of these wirings is connected to each driver via a routing wiring provided outside the display area.
  • the inventor conducted various studies on a method of narrowing the frame by forming a plurality of routing wirings in different layers through insulating films, and each routing wiring formed independently. It has been found that a resistance difference can be generated between the routing wires due to process variations. Note that such a method of narrowing the frame has been newly found in recent years, and a suitable configuration in a display device to which this method has been applied has not been sufficiently studied.
  • FIG. 68 is a schematic plan view showing an example of the configuration of the routing wiring for narrowing the frame.
  • a plurality of gate lines 11 are arranged extending in the row direction, and a plurality of source lines 12 are arranged extending in the column direction.
  • a gate driver 21 is provided in the peripheral region.
  • a plurality of routing wires 22 drawn from the gate driver 21 are alternately routed from both ends of the gate driver 21 to the first row gate wiring, and the second row wiring is connected to the second row wiring.
  • the routing wiring connected to the gate wiring in the row and the routing wiring are led out in order, and each routing wiring 22 passing through the peripheral area is connected to each gate wiring 11 in the display area P.
  • routing wiring 22 a solid line formed of the material used for the gate wiring 11 (hereinafter also referred to as gate metal) and the source wiring 12 (
  • routing wirings formed of different materials such as routing wirings 22b (broken lines) formed of source metal are alternately drawn out.
  • Such a wiring structure is effective for narrowing the frame as follows.
  • FIG. 69 is a schematic sectional view taken along the line AB of FIG.
  • various wirings are formed on an insulating substrate 23 such as glass, and the routing wirings 22 are extended in two layers in the peripheral region.
  • the routing wiring 22a arranged in the lower layer is a routing wiring of the gate metal
  • the routing wiring 22b arranged in the upper layer is the routing wiring of the source metal.
  • a first insulating layer 24 is formed between the gate metal routing wiring 22a and the source metal routing wiring 22b
  • a second insulating layer 25 is formed on the source metal routing wiring 22b disposed in the upper layer. Is formed. In this manner, by providing the routing wiring in two layers, it is possible to prevent a short circuit from occurring even if the interval between the routing wirings adjacent to each other is reduced in order to narrow the frame.
  • a horizontal stripe structure in which pixels such as R (red), G (green), and B (blue) are arranged so as to form a horizontal stripe of the same color.
  • a horizontal stripe structure may be applied.
  • the effective voltage between the liquid crystals of each pixel in the display region P is affected due to variations in signal transmission, and the gate wiring pattern as shown in FIG. It was found that the luminance unevenness of periodic horizontal stripes in the form of moire (stripes) along the line caused the display quality to deteriorate.
  • 75 is a plan view showing the configuration of the routing wiring shown in FIG.
  • luminance unevenness in the display area when the pixel arrangement shown in FIG. 72 is used. Specifically, if the entire screen is displayed in green with this horizontal stripe structure, all the pixels on one horizontal line are green, and the bright green line and dark green line are separated, so that light and dark are emphasized. As a result, the display quality is degraded as luminance unevenness such as horizontal stripes on the moire.
  • Such luminance unevenness of horizontal stripes is particularly noticeable when the multi-layer wiring structure (for example, a two-layer wiring structure) in which the routing wiring is formed independently in each layer.
  • the lead-out wiring is composed of a single-layer wiring, even if there is a difference in line width and thickness due to process variations, a large resistance difference does not occur between adjacent gate wirings, so that the luminance unevenness gradually changes (Gradual). And has little effect on display quality.
  • the lead wiring is alternately drawn from both sides of the gate driver and the gate metal lead wiring and the source metal lead wiring are alternately drawn from one end as described above, the brightness unevenness pitch of the luminance unevenness is increased. Because it spreads, the horizontal stripes of moiré are especially likely to appear clearly.
  • the present invention has been made in view of the above-described situation, and in a display device having a multi-layer wiring structure (for example, a two-layer wiring structure) in which routing wiring is formed independently in each layer, luminance unevenness is reduced.
  • An object of the present invention is to provide a display device having excellent display quality.
  • a pixel array method Specifically, attention was paid to a display element arrangement method for determining a color displayed by a pixel. Further, it is assumed that each row and each column of the display element is composed of two or more of n colors, and in particular, by arranging the display elements in a mosaic arrangement, bright pixels and dark pixels are horizontally arranged.
  • the stripe structure Compared to the stripe structure, it will be dispersed, and as a result, it will lead to a reduction in luminance unevenness, thereby narrowing the frame and making it difficult to see periodic horizontal stripes even if process variations occur, It was found that the display quality can be improved.
  • the present invention is a display device having a display element arranged in a repeating unit using primary colors of n colors (n represents an integer of 3 or more) and configured by a pair of substrates, At least one of the pair of substrates has a control region and a peripheral region, and the control region includes a plurality of gate wirings extending in the row direction and a plurality of source wirings extending in the column direction, and the peripheral region Includes a driver connected to the plurality of gate wirings and a driver connected to the plurality of source wirings, and at least one of the plurality of gate wirings and the plurality of source wirings is a plurality of Is connected to the driver via the first wiring, and the other part is connected to the driver via the second wiring, and the first wiring and the second wiring are in different layers.
  • the display element provided Each row and each column is a display device composed of two or more colors of the respective n colors.
  • Each row and each column of the display element is preferably composed of n colors.
  • the display elements are arranged in a mosaic pattern. As a result, it is possible to further reduce display deviation and improve display quality.
  • the said display element is not arranged in mosaic form.
  • the display elements are arranged in repeating units of x rows and y columns.
  • x and y are the same or different and are preferably integers of 2n or less. More preferred is a form that is n and / or 2n. With such an arrangement, it is possible to improve the display quality, for example, by suppressing the deterioration of the display quality based on the bias of the pixels.
  • the following forms (1) to (4) are preferable.
  • the display elements are arranged in repeating units of n rows and n columns.
  • the display elements are arranged in repeating units of n rows and 2n columns.
  • the display element is arranged in a repeating unit of 2n rows and n columns.
  • the display elements are arranged in repeating units of 2n rows and 2n columns.
  • the display elements have the same number for each color in the repeating unit. Moreover, it is preferable that the said display element has the same number for every color in each row and / or each column. More preferably, the number of each color is the same in each row and each column.
  • the display element is preferably a color filter.
  • each color is displayed by a color filter that transmits light from a light source.
  • the color filter is usually provided on the counter substrate side, but may be provided on the TFT substrate side.
  • the display element is also preferably a light emitter encapsulated between substrates.
  • the display device of the present invention is an EL (Electroluminescence) display device, each color is displayed by light emission of a light emitter (light emitting material) itself enclosed between substrates.
  • the wiring board of the present invention has a control region including a plurality of gate wirings extending in the row direction and a plurality of source wirings extending in the column direction.
  • a control region for example, a region surrounded by a gate wiring and a source wiring can be used as a display region as one pixel.
  • each pixel can be individually controlled by disposing a switching element adjacent to each intersection of the plurality of gate lines and the plurality of source lines.
  • the switching element include a three-terminal type thin film transistor (TFT: Thin Film Transistor).
  • the display area can be controlled by active matrix driving.
  • the display device preferably includes at least one switching element for each of a plurality of pixels surrounded by the plurality of gate lines and the plurality of source lines, and the switching element is a TFT.
  • the switching element is a TFT.
  • a wiring substrate included in a display device in which a matrix region is controlled using an active element such as a TFT is also referred to as an active matrix substrate.
  • the display device of the present invention includes a pair of substrates, and at least one of the pair of substrates has a control region and a peripheral region.
  • the control region includes a plurality of gate lines extending in the row direction and a plurality of source lines extending in the column direction.
  • the peripheral region includes a driver (gate driver) connected to the plurality of gate lines and a driver (source driver) connected to the plurality of source lines.
  • the peripheral region is a region other than the control region, and can be used as a space for arranging a driver connected to the gate wiring or the source wiring, or a space for guiding the lead wiring from the driver to the control region. .
  • At least one of the plurality of gate wirings and the plurality of source wirings is partially connected to the driver via the first wiring and the other part is different from the first wiring. It is connected to the driver through the second wiring provided in the layer. From the standpoint of exhibiting the effect of narrowing the frame and reducing unevenness of brightness of the present invention more remarkably, the first wiring and the second wiring are respectively routed wirings that are routed along the outer periphery of the control region. It is preferable that
  • the display device of the present invention is preferably configured such that at least a part of the first wiring is made of the material of the gate wiring, and at least a part of the second wiring is made of the material of the source wiring. It is a form.
  • the gate wiring and the first wiring composed of the gate wiring material can be formed by the same process, and the source wiring and the second wiring composed of the material of the source wiring can be formed by the same process. it can. Therefore, according to the preferable mode, the manufacturing efficiency can be improved as compared with the case where the gate wiring and the routing wiring or the source wiring and the routing wiring are formed with different manufacturing conditions and materials.
  • the first wiring is substantially composed of a material of a gate wiring and the second wiring is substantially composed of a material of a source wiring.
  • the display device of the present invention it is possible to sufficiently eliminate luminance unevenness due to the difference in resistance generated in each lead-out wiring due to differences in manufacturing conditions and materials. Therefore, the display device of the present invention is made of the material for the gate wiring. This is particularly suitable when the formed first wiring and the second wiring formed of the source wiring material are formed under different manufacturing conditions. Further, it is particularly preferably used when the material of the gate wiring is different from the material of the source wiring. Thereby, the freedom degree of selection of manufacturing conditions and wiring material becomes high, and the manufacturing conditions with good productivity can be selected.
  • An insulating layer is usually disposed between the first wiring and the second wiring.
  • the insulating layer only needs to be an insulating layer in the technical field of the present invention.
  • first wiring and the second wiring are provided in different layers means that at least a part of the first wiring and at least a part of the second wiring are provided in different layers.
  • a configuration in which one wiring is arranged across a plurality of layers for example, a portion made of a material of a gate wiring A form having both (also referred to as a gate metal portion) and a portion (also referred to as a source metal portion) made of a material of the source wiring may be employed.
  • the portion made of the material of the gate wiring and the portion made of the material of the source wiring are usually connected via a contact portion that penetrates the insulating layer.
  • the form in which the whole first wiring and the whole second wiring are provided in different layers for example, the form in which the first wiring has only the gate metal portion and the second wiring has only the source metal portion. preferable.
  • the first wiring and the second wiring are not provided with contact portions on their own, and the yield of the TFT panel can be improved as much as the formation of the routing wiring portion is simplified.
  • the cause of the resistance difference between the gate wirings may be due to the difference in the line width and film thickness of the lead wiring, the difference in the specific resistance of the material, or the like.
  • the process variation creates a resistance difference between the routing wires and causes a signal delay, but it is actually difficult to eliminate variations in the line width and film thickness of the routing wires.
  • the difference in specific resistance of the materials cannot be changed essentially.
  • tantalum and aluminum have different specific resistances as shown in Table 1 below, and it is difficult to match the resistance per unit length within the range of realistic line width and film thickness differences. .
  • each row and each column of the display elements is composed of two or more colors out of n colors, thereby sufficiently eliminating the luminance unevenness due to the resistance difference. To do.
  • routing wirings made of different materials are alternately led out from the gate driver. That is, it is preferable that the first wiring composed of the material of the gate wiring and the second wiring composed of the material of the source wiring are adjacent to each other. By doing so, it becomes easy to divide adjacent routing wirings into an upper layer and a lower layer, and it becomes easy to narrow the frame.
  • the wiring board has a plurality of source routing wirings connecting the source driver and the plurality of source wirings, and routing wirings made of different materials are alternately led out from the source driver in order. Preferably it is.
  • the routing wiring that connects the source wiring and the source driver With materials different from each other, the routing wiring connected to the source wiring can be provided in a different layer between adjacent routing wirings.
  • the frame can be narrowed while suppressing the possibility of short-circuiting each other.
  • the routing wiring is connected to the odd-numbered gate wiring from the one end of the gate driver, and the even-numbered wiring from the other end of the gate driver. Therefore, the effect of narrowing the frame can be obtained while the control region is arranged at the center.
  • the pitch of horizontal stripes due to the resistance difference of each gate wiring becomes wide, and horizontal stripes may appear more clearly.
  • the display quality is improved by the feature of the present invention. This form is particularly suitable because the decrease in is suppressed.
  • the display device of the present invention includes a switching element for each of the plurality of pixels surrounded by the plurality of gate lines and the plurality of source lines, the plurality of pixels have different polarities for adjacent pixels. It is preferable.
  • the wiring board of this embodiment is a wiring board of the dot inversion driving method.
  • the configuration of the display device of the present invention is not particularly limited by the other components as long as the above-described components are essential, and other configurations normally used in the display device are appropriately applied. Can do.
  • the frame region is narrowed to make it difficult for a short circuit between wirings to occur, and brightness unevenness based on a resistance difference between a plurality of wirings can be reduced to sufficiently improve display quality. Can do.
  • FIG. 3 is a schematic plan view illustrating a pixel array of the display device of Embodiment 1.
  • FIG. FIG. 3 is a schematic plan view illustrating an ideal display state when the display device of Embodiment 1 displays green.
  • FIG. 6 is a schematic plan view illustrating a state when luminance variation occurs when the display device of Embodiment 1 displays green.
  • FIG. 6 is a plan view showing a state when luminance variation occurs when the display device of Embodiment 1 displays green.
  • 10 is a schematic plan view illustrating a pixel array of a display device according to Embodiment 2.
  • FIG. It is a plane schematic diagram which shows the ideal display state at the time of the green display of the display apparatus of Embodiment 2.
  • FIG. 10 is a schematic plan view illustrating a state when luminance variation occurs when green is displayed on the display device according to the second embodiment.
  • 6 is a schematic plan view illustrating a pixel array of a display device according to Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modification example of Embodiment 3.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 4.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a fifth embodiment.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5.
  • FIG. 10 is a schematic plan view illustrating a pixel array of a display device according to a modified example of Embodiment 5. It is a plane schematic diagram which shows an example of the structure of the routing wiring for narrowing a frame.
  • FIG. 69 is a schematic cross-sectional view taken along the line AB of FIG. 68. It is a graph showing the correlation between the gate wiring resistance and the luminance at the time of halftone display in the pixels on the gate wiring.
  • FIG. 1 is a schematic plan view illustrating one embodiment of a wiring structure of an active matrix substrate according to a display device of the present invention. It is a plane schematic diagram which shows the pixel arrangement
  • a pixel may be a picture element (sub-pixel) unless otherwise specified.
  • Embodiment 1 is an example of a liquid crystal display device of the present invention.
  • FIG. 1 is a schematic plan view illustrating a pixel array of the display device according to the first embodiment.
  • FIG. 2 is a schematic plan view illustrating an ideal display state when the display device of Embodiment 1 displays green.
  • FIG. 3 is a schematic plan view illustrating a state when luminance variation occurs when the display device of Embodiment 1 displays green.
  • FIG. 4 is a plan view showing a state when a luminance variation occurs when the display device of Embodiment 1 displays green.
  • the pixels color filters
  • the pixels are arranged in a mosaic so that the same color is diagonally arranged from the upper right to the lower left.
  • FIG. 3 shows a case where luminance variation due to a difference in resistance of the panel routing wiring, which is a problem, occurs.
  • dark pixels and bright pixels are not arranged in a straight line, and dark green and bright green are dispersed. Therefore, luminance unevenness is visually reduced and display quality is improved. be able to.
  • the number of primary colors should just be an integer greater than or equal to 3, and the effect of this embodiment is exhibited.
  • each row and each column of pixels is composed of three colors, which is a preferred form, but if it is composed of two or more of the three colors, the effect of suppressing luminance unevenness can be exhibited. .
  • n 4 or more. If n is composed of two or more of the n colors, the effect of suppressing luminance unevenness can be exhibited.
  • each row and each column of pixels are arranged in a repeating unit of 3 rows and 3 columns.
  • FIG. 5 is a schematic plan view illustrating a pixel array of the display device according to the second embodiment.
  • FIG. 6 is a schematic plan view illustrating an ideal display state when the display device of Embodiment 2 displays green.
  • FIG. 7 is a schematic plan view illustrating a state when luminance variation occurs during green display of the display device according to the second embodiment.
  • the pixels are arranged in a mosaic so that the same color is diagonally arranged from the upper left to the lower right. Moreover, it arranges so that it may be located in a line with the diagonal of the display apparatus whose same color is a rectangle. That is, when the pixel configuration of the mosaic arrangement as shown in FIG. 5 is used, the ideal display state when green display is as shown in FIG.
  • FIG. 7 shows a case where luminance variation due to the resistance difference between the panel wiring lines, which is a problem, occurs.
  • the pixel arrangement according to the second embodiment has the same configuration as that of the first embodiment except that pixels of the same color are arranged diagonally from the upper left to the lower right.
  • the pixels are arranged so as to be aligned on a diagonal line of a display device in which the same color is a rectangle.
  • each row and each column of pixels is configured by three colors, and is arranged in a repeating unit of 3 rows and 3 columns.
  • the display device of the second embodiment can be expected to have the same display quality improvement effect as that of the first embodiment.
  • Embodiment 3 (FIGS. 8 to 28), Embodiment 4 (FIGS. 29 to 49), and Embodiment 5 (FIGS. 50 to 67) are given below.
  • FIG. 8 is a schematic plan view illustrating a pixel array of the display device according to the third embodiment.
  • 9 to 28 are schematic plan views showing pixel arrangements of a display device according to a modification of the third embodiment. 8 to 28, each row and each column of the pixel (color filter) is composed of three colors, and is arranged in a repeating unit of 3 rows and 6 columns (n rows and 2n columns).
  • the pixel arrangements in FIGS. 8 to 28 are obtained by rearranging the pixel arrangement method in 3 ⁇ 6 dots, so that the horizontal resolution (number of pixels in each row) is an even display device such as a liquid crystal display device. It can be suitably applied to.
  • pixels are arranged in a mosaic pattern.
  • the display device of the third embodiment is the same as the configuration of the display device of the first embodiment except that the pixel arrangement is different as described above.
  • FIG. 29 is a schematic plan view illustrating a pixel array of the display device according to the fourth embodiment.
  • 30 to 49 are schematic plan views showing pixel arrangements of a display device according to a modification of the fourth embodiment.
  • each row and each column of the pixel is composed of three colors, and is arranged in a repeating unit of 6 rows and 3 columns (2n rows and n columns).
  • FIGS. 29 to 49 are obtained by rearranging the pixel arrangement method in 6 ⁇ 3 dots, and therefore can be suitably applied to liquid crystals having an even vertical resolution (number of pixels in each column). is there.
  • pixels are arranged in a mosaic pattern.
  • FIGS. 30 to 34, 36 to 39, 41 to 43, 45, 46, and 48 the pixels are not arranged in a mosaic pattern. Even if it is which form, the effect of this invention can be exhibited. From the viewpoint of reducing luminance unevenness, it is preferable that the same color is arranged in a mosaic so as to be diagonally arranged.
  • the display device of the fourth embodiment is the same as the configuration of the display device of the first embodiment except that the pixel arrangement is different as described above.
  • FIG. 50 is a schematic plan view illustrating a pixel array of the display device according to the fifth embodiment.
  • 51 to 67 are schematic plan views showing pixel arrangements of a display device according to a modification of the fifth embodiment.
  • each row and each column of the pixel (color filter) is composed of three colors, and is arranged in a repeating unit of 6 rows and 6 columns (2n rows and 2n columns).
  • FIGS. 50 to 67 are obtained by rearranging the pixel arrangement method in 6 ⁇ 6 dots, the vertical and horizontal resolutions (the number of pixels in each row and the number of pixels in each column) are even numbers. It can be suitably applied to liquid crystals.
  • the display device of the fifth embodiment is the same as the configuration of the display device of the first embodiment except that the pixel arrangement is different as described above.
  • the display device has an enormous number of pixel combination methods.
  • the following (1) and / or (2) modes are used. It is preferable.
  • FIG. 68 is a schematic plan view showing an example of the configuration of the routing wiring for narrowing the frame. At least one of the plurality of gate wirings and the plurality of source wirings is connected to the driver through the first wiring and part of the other wiring through the second wiring. Connected with the driver.
  • the active matrix substrate of the present embodiment is provided with a plurality of gate lines 11 and a plurality of source lines 12 in a display area (control area) P.
  • the plurality of gate lines 11 are extended in the row direction, and the plurality of source lines 12 are extended in the column direction.
  • TFTs serving as switching elements are arranged at positions adjacent to the intersections of the plurality of gate lines 11 and the plurality of source lines 12, and the TFTs are connected to the pixel electrodes. That is, the wiring board has a switching element for each of a plurality of pixels surrounded by a plurality of gate wirings 11 and a plurality of source wirings 12.
  • the pixel electrode is an electrode provided in a region (pixel) surrounded by the gate wiring 11 and the source wiring 12.
  • the routing wirings 22 led out from both ends of the gate driver 21 inward and alternately in the left and right directions are the first row gate wiring, the second row gate wiring,
  • the gate lines are connected in order from the gate line 11 with the smallest number, such as the gate line in the third row.
  • an odd-numbered line such as a routing line connected to the gate wiring in the first row, a routing line connected to the gate wiring in the third row, and a gate wiring in the fifth row
  • the routing wiring 22 connected to the gate wiring 11 is drawn out in order, and from the other end of the gate driver 21, the routing wiring connected to the gate wiring on the second row and the routing wiring connected to the gate wiring on the fourth row.
  • a lead-out wiring 22 connected to the even-numbered gate wiring 11 such as the wiring and the gate wiring in the sixth row is sequentially drawn out.
  • the display region P can be arranged in the center and the frame can be narrowed.
  • the display devices according to the first to fifth embodiments can suppress a reduction in display quality due to luminance unevenness after narrowing the frame in this way.
  • the plurality of source lines 12 are respectively connected to separately provided source drivers.
  • the routing wiring 22 includes a routing wiring 22a made of gate metal and a routing wiring 22b made of source metal.
  • a portion represented by a solid line is a routing wiring 22a made of a gate metal
  • a portion represented by a broken line is a routing wiring 22b made of a source metal.
  • the lead wiring 22a made of gate metal is a portion made of the same material as the gate wiring 11 in the display region P and formed by the same process.
  • the routing wiring 22b made of source metal is a portion made of the same material and the same process (step) as the source wiring 12 in the display region P.
  • the gate wiring 11 and the routing wiring 22a made of the gate metal of the routing wiring 22 are formed first, then the insulating layer is formed, and finally the source wiring 12 is routed.
  • a lead wiring 22b made of a source metal of the wiring 22 is formed. For this reason, the routing wiring 22a made of gate metal and the routing wiring 22b made of source metal are arranged in different layers via an insulating layer.
  • a part of the gate wiring 11 and the routing wiring 22b made of source metal are connected to each other by a contact portion 31 provided in the vicinity of the boundary between the display area P and the peripheral area. Will move on.
  • each routing wiring is formed with a different manufacturing condition or a different material by comprising a plurality of routing wirings by wiring formed in two different processes
  • the present embodiment can eliminate luminance unevenness due to the resistance difference between the respective lead wirings.
  • the routing wiring 22a made of gate metal, the routing wiring 22b made of source metal, and the routing wiring 22a made of gate metal are led out in this order. Yes. That is, the lead wiring 22a made of gate metal and the lead wiring 22b made of source metal are alternately drawn from the end of the gate driver 21. By such a drawing method, the lead wiring 22a made of gate metal and the lead wiring 22b made of source metal are alternately arranged in order.
  • the wiring composed of the gate metal and the wiring composed of the source metal are alternately drawn out from the gate driver, that is, the manufacturing process, the layer arrangement, the material, and the like are made different between the adjacent routing wirings. By making it, it becomes easier to narrow the frame.
  • each row of pixels is composed of two or more colors out of n colors, so that moire is sufficiently generated based on a resistance difference between the gate wirings. And a good display can be obtained.
  • the position of the contact portion 31 is not particularly limited and may be any location, but is preferably provided outside the display area (for example, the peripheral area).
  • FIG. 69 is a schematic sectional view taken along the line AB of FIG.
  • various wirings are formed on an insulating substrate 23 such as glass, and the routing wirings 22 are extended in two layers in the peripheral region.
  • the routing wiring 22a disposed in the lower layer is formed of gate metal
  • the routing wiring 22b disposed in the upper layer is formed of source metal.
  • a first insulating layer 24 is formed between the routing wiring 22a disposed in the lower layer and the routing wiring 22b disposed in the upper layer
  • the second insulating layer 25 is disposed on the routing wiring 22b disposed in the upper layer. Is formed.
  • Examples of the material of the first insulating layer 24 and the second insulating layer 25 include silicon oxide (SiO 2 ) and silicon nitride (SiN x ).
  • the routing wiring 22a made of gate metal and the routing wiring 22b made of source metal have different widths and different thicknesses due to process variations.
  • each row of pixels is configured with two or more colors out of n colors, so that it is possible to sufficiently generate moiré based on a resistance difference between the lead-out wirings 22. Can be suppressed.
  • the routing wiring 22a made of the gate metal and the routing wiring 22b made of the source metal may be reversed, and the routing wiring 22a made of the gate metal is arranged in the upper layer and the routing wiring made of the source metal. 22b may be arranged in the lower layer.
  • the contact portion 31 is provided inside the first insulating layer 24.
  • the conductive material constituting the inside of the contact portion 31 may be a gate metal or a source metal, but from the viewpoint of the manufacturing process, a material for the lead wiring made of the source metal formed in the upper layer ( Source metal) is preferable.
  • These cross-sectional structures can be confirmed by, for example, a cross-sectional SEM (Scanning / Electron / Microscope) or an optical microscope.
  • materials for the gate metal and the source metal include metals such as tantalum (Ta), aluminum (Al), tungsten (W), and copper (Cu), and nitrides of these metals.
  • the active matrix substrates according to Embodiments 1 to 5 can perform active matrix driving for each pixel as described above.
  • a common electrode formed on one surface is prepared as an opposing substrate, and a liquid crystal layer is formed between these substrates.
  • the liquid crystal can be driven for each pixel.
  • a color filter which is a display element is usually disposed on the counter substrate, but a form in which the color filter is disposed on the active matrix substrate may be employed.
  • dot inversion driving in which the voltage is different for each adjacent pixel or a column (source that has a different voltage for each column) ) Inversion drive can be applied.
  • the common electrode signal is DC (direct current) driven and the polarity is inverted for each column or pixel
  • pixel recharging occurs when the gate signal falls due to the delay of the gate signal.
  • a slight difference in resistance is likely to occur as a luminance difference.
  • the influence of the signal delay can be reduced for each gate line, and thus, it is suitably used for the active matrix driving method by polarity inversion driving.
  • the number of gate wirings is three times the resolution, so it is necessary to reduce the pitch between the gate wirings.
  • the active matrix substrate of this embodiment is preferably used.
  • FIG. 70 is a graph (actual measurement value) showing the correlation between the gate wiring resistance and the luminance at the time of halftone display in the pixel on the gate wiring. As shown in FIG. 70, the result is that the luminance (cd / m 2 ) increases as the gate wiring resistance (k ⁇ ) increases, and the variation in the gate wiring resistance has affected the actual display. I understand.
  • the active matrix substrate according to the display device of the present invention is provided with a plurality of gate lines 111 and a plurality of source lines 112 in a display region (control region) P.
  • the plurality of gate lines 111 are extended in the row direction, and the plurality of source lines 112 are extended in the column direction.
  • a plurality of wirings 42 made of different materials are alternately led out from the source driver 41 and connected to each of the plurality of source wirings 112. Each wiring 42 is extended in the column direction.
  • the wiring 42a made of the gate metal and the wiring 42b made of the source metal are drawn out in turn from the source driver, that is, the adjacent wirings 42 have different manufacturing processes, layer arrangements, materials, and the like. By doing so, it becomes easier to narrow the frame.
  • Embodiments 1 to 5 are descriptions of a liquid crystal display device, and the arrangement of each color of pixels refers to the arrangement of color filters that are display elements, but the present invention is not limited to this. However, the same effects can be obtained in EL display devices such as organic EL display devices and inorganic EL display devices.
  • the arrangement of each color of the pixel means an arrangement of light emitters sandwiched between substrates which are display elements.
  • the wiring structure / pixel arrangement described above can be confirmed by analyzing the wiring structure / pixel arrangement of the panel with a microscope.
  • FIG. 72 is a schematic plan view showing the pixel array of the display device of Comparative Example 1.
  • FIG. FIG. 73 is a schematic plan view showing an ideal display state when the display device of Comparative Example 1 displays green.
  • FIG. 74 is a schematic plan view showing luminance unevenness (moire) when luminance variation occurs when the display device of Comparative Example 1 displays green.
  • FIG. 75 is a plan view showing luminance unevenness (moire) when the luminance variation occurs when the display device of Comparative Example 1 displays green.
  • the display device of Comparative Example 1 has the same configuration as that of the above-described embodiment except that the pixel arrangement is as shown in FIG.
  • FIG. 72 shows a pixel arrangement pattern of a general RGB horizontal stripe.
  • the ideal display state when green is displayed in this case is shown in FIG.
  • the luminance variation actually occurs it becomes as shown in FIG. 74, and the bright green line and the dark green line are clearly separated, so that it is easy to recognize the luminance difference visually, and moire (striped) shape. Looks uneven.
  • FIG. 75 is a diagram when FIG. 74 is reduced. Unlike FIG. 4 or the like when FIG. 3 according to the first embodiment is reduced, it can be seen in FIG. 75 that bright green and dark green are not dispersed, and luminance unevenness is further increased.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本発明は、引き回し配線が各層でそれぞれ独立に形成される複数層配線構造である表示装置において、輝度ムラが低減されて表示品位に優れる表示装置を提供する。本発明の表示装置は、ｎ色（ｎは、３以上の整数を表す。）の原色を用いた繰り返し単位で配列される表示素子を有し、複数本のゲート配線及び複数本のソース配線の少なくとも一方は、複数本のうちの一部が第１配線を介してドライバと接続されるとともに、その他の一部が上記第１配線とは異なる層に設けられる第２配線を介してドライバと接続され、上記表示素子の各行及び各列は、それぞれｎ色のうち２色以上で構成される表示装置である。　

Description

表示装置
本発明は、表示装置に関する。より詳しくは、引き回し配線が各層でそれぞれ独立に形成される複数層配線構造である表示装置に関するものである。
表示装置としては、画素により画像を形成する各種のディスプレイが情報や映像の表示手段として広く普及しているが、１つの画素が複数原色のサブピクセルによって構成され、これによりカラー表示する液晶表示パネル、有機ＥＬ（Electroluminescence）表示パネル等の表示パネルが一般的である。近年、液晶表示パネル、有機ＥＬ表示パネル等の表示パネルが実装される携帯電話、タブレットＰＣ等の携帯型の電子機器において、より一層の小型化及び軽量化が要求されている。それに伴い、表示領域周辺部の小型化、すなわち、狭額縁化のための技術に関し、盛んに研究開発が行われている。
これらの電子機器では、高精細な表示を行うための一般的な構成として、表示領域に複数本のゲート配線（走査信号線）及び複数のソース配線（画像信号線）が設けられる。複数本のゲート配線は、ゲートドライバによって駆動され、複数本のソース配線は、ソースドライバによって駆動される。これら各配線は、表示領域の外側に設けられた引き回し配線を介して各ドライバと接続される。
引き回し配線が設けられる領域（額縁領域）は、狭額縁化に伴い、隣接する引き回し配線同士の間隔がより狭くなる傾向にあり、引き回し配線間の電気的な短絡が発生しやすくなっている。そこで、複数本の引き回し配線のそれぞれを、絶縁膜を介して互いに異なる層に形成し、１本分のスペースに２本の引き回し配線を配置する等の工夫が行われている（例えば、特許文献１～３参照）。
特開２００５－９１９６２号公報 特開２００８－６４９６１号公報 特開２００９－１１５９４０号公報
本発明者は、複数本の引き回し配線を、それぞれ絶縁膜を介して互いに異なる層に形成して狭額縁化を行うという方法について種々検討を行っていたところ、それぞれ独立に形成される各引き回し配線のプロセスばらつきにより、各引き回し配線間で抵抗差が生じうることを見いだした。なお、このような狭額縁化の方法は、近年新たに見いだされたものであり、この方法が適用された表示装置における好適な構成については、未だ充分な検討がなされていない。
図６８は、狭額縁化のための引き回し配線の構成の一例を示す平面模式図である。図６８に示すように、表示領域Ｐにおいては、複数本のゲート配線１１が行方向に延伸して配置され、かつ複数本のソース配線１２が列方向に延伸して配置されている。また、周辺領域においては、ゲートドライバ２１が設けられている。そして、ゲートドライバ２１から引き出される複数本の引き回し配線２２が、ゲートドライバ２１の両末端側から交互に、１行目のゲート配線につながる引き回し配線、２行目のゲート配線につながる引き回し配線、３行目のゲート配線につながる引き回し配線と、順番に引き回し配線が引き出され、周辺領域を通ったそれぞれの引き回し配線２２が表示領域Ｐの各ゲート配線１１と接続されている。
すなわち、ゲートドライバ２１の一方の末端から、第１番目のゲート配線と接続される引き回し配線、第３番目のゲート配線と接続される引き回し配線、第５番目のゲート配線と接続される引き回し配線といった奇数番目のゲート配線１１と接続される引き回し配線２２が外側から順に引き出され、ゲートドライバ２１の他方の末端から、第２番目のゲート配線と接続される引き回し配線、第４番目のゲート配線と接続される引き回し配線、第６番目のゲート配線といった偶数番目のゲート配線１１と接続される引き回し配線２２が外側から順に引き出されている。このように、ゲートドライバ２１の両末端側から左右交互に引き回し配線２２を引き出すことで、表示領域Ｐを中央に配置するとともに狭額縁化を行うことができる。
また、ゲートドライバ２１のそれぞれの末端からは、ゲート配線１１に用いられる材料（以下、ゲートメタルともいう。）で形成されている引き回し配線２２ａ（実線）、及び、ソース配線１２に用いられる材料（以下、ソースメタルともいう。）で形成されている引き回し配線２２ｂ（破線）といった異なる材料で形成された引き回し配線が、それぞれ交互に引き出されている。このような配線構造は、以下のように狭額縁化に効果を発揮する。
図６９は、図６８のＡ－Ｂ線に沿った断面模式図である。図６９に示すように、各種配線はガラス等の絶縁基板２３上に形成されており、周辺領域において引き回し配線２２は、２層に分かれて延伸されている。このうち、下層に配置された引き回し配線２２ａが、ゲートメタルの引き回し配線であり、上層に配置された引き回し配線２２ｂが、ソースメタルの引き回し配線である。ゲートメタルの引き回し配線２２ａとソースメタルの引き回し配線２２ｂとの間には第一絶縁層２４が形成されており、上層に配置されたソースメタルの引き回し配線２２ｂ上には、第二絶縁層２５が形成されている。このように、引き回し配線を２層に分けて設けることで、狭額縁化のために隣接する引き回し配線同士の間隔を縮めたとしても短絡が生じることを防止することができる。
しかしながら、本発明者がこのような構成を有する配線基板を実際に作製し、検討を行ったところ、図６９に示すように、下層の引き回し配線２２ａと上層の引き回し配線２２ｂとの間で幅が異なる、又は、厚みが異なる等のプロセスばらつきが生じることがあり、その結果、各層の引き回し配線２２ａ、２２ｂ間で抵抗差が生じ、それぞれの引き回し配線２２ａ、２２ｂと接続されたゲート配線間で、信号遅延による信号伝達のバラつきが生じてしまうことを見いだした。
このような配線基板を用いた狭額縁モデルの表示装置において、同一色の横ストライプを形成するようにＲ（赤）、Ｇ（緑）、Ｂ（青）等の画素が配列された横ストライプ構造（以下、横ストライプ構造ともいう。）が適用されている場合がある。このような配線基板を液晶表示装置に適用したところ、信号伝達のバラつきが原因となって表示領域Ｐにおける各画素の液晶間実効電圧に影響を与え、図７５に示すような、ゲート配線パターンに沿ったモアレ（縞）状の周期的な横スジの輝度ムラが生じて表示品位の低下を引き起こすことを見いだした。なお、図７５は、図６８に示した引き回し配線の構成、及び、図７２に示した画素配列を用いたときの表示領域における輝度ムラ（モアレ）を示す平面図である。具体的には、この横ストライプ構造で全画面を仮に緑の表示とした場合、横１ライン上の画素全てが緑となり、明るい緑ラインと暗い緑ラインとが分かれ、明暗が強調される形になり、結果モアレ上の横筋のような輝度ムラとして表示品位を低下させてしまう。
このような横スジの輝度ムラは、引き回し配線が各層でそれぞれ独立に形成される複数層配線構造（例えば、２層配線構造）であるときに特に顕著に現れる。引き回し配線が単層配線で構成される場合、プロセスばらつきにより各線幅及び厚みに違いが生じても、隣接するゲート配線間に大きな抵抗差は発生しないため、輝度ムラは徐々（Ｇｒａｄｕａｌ）に変化するものとなり、表示品位にほとんど影響を与えない。
また、上述のようにゲートドライバの両側から交互に引き回し配線を引き出し、かつ一方の末端からゲートメタルの引き回し配線とソースメタルの引き回し配線とを交互に引き出す場合には、輝度ムラの明暗のピッチが広がることになるため、特にモアレの横スジがくっきりと現れやすくなる。
本発明は、上記現状に鑑みてなされたものであり、引き回し配線が各層でそれぞれ独立に形成される複数層配線構造（例えば、２層配線構造）である表示装置において、輝度ムラが低減されて表示品位に優れる表示装置を提供することを目的とするものである。
本発明者は、上記課題について種々検討を行った結果、ゲート配線パターンに沿ったモアレ（縞）状の周期的な横スジの輝度ムラが生じることによって表示品位が低下することに着目し、このような周期的な横スジを視認しにくくする手法について種々検討した結果、配線基板の作製自体を複雑化することなくパネルの歩留まりも従来と同等の品質を維持できる手法として、画素の配列方法（具体的には、画素が表示する色を決める表示素子の配列方法）に着目した。そして、表示素子の各行及び各列が、それぞれｎ色のうち２色以上で構成されるものとすること、特に、表示素子の配列をモザイク配列にすることで、明るい画素と暗い画素とが横ストライプ構造に比べて分散されるかたちとなり、その結果、輝度ムラの低減に繋がること、これにより、狭額縁化するとともに、プロセスばらつきが生じたとしても、周期的な横スジを視認しにくくし、表示品位を向上させることができることを見いだした。
すなわち、本発明は、ｎ色（ｎは、３以上の整数を表す。）の原色を用いた繰り返し単位で配列される表示素子を有し、一対の基板によって構成される表示装置であって、上記一対の基板の少なくとも一方は、制御領域及び周辺領域を有し、上記制御領域は、行方向に延びる複数本のゲート配線と、列方向に延びる複数本のソース配線とを含み、上記周辺領域は、該複数本のゲート配線と接続されるドライバと、該複数本のソース配線と接続されるドライバとを含み、上記複数本のゲート配線及び該複数本のソース配線の少なくとも一方は、複数本のうちの一部が第１配線を介してドライバと接続されるとともに、その他の一部が第２配線を介してドライバと接続され、上記第１配線と上記第２配線とは、異なる層に設けられ、上記表示素子の各行及び各列は、それぞれｎ色のうち２色以上で構成される表示装置である。
上記表示素子の各行及び各列は、それぞれｎ色で構成されることが好ましい。また、上記表示素子は、モザイク状に配列されていることが本発明の好ましい形態の一つである。これにより、画素の偏りを低減して表示品位をより向上することができる。また、上記表示素子は、モザイク状に配列されていないこともまた本発明の好ましい形態の一つである。
本発明の表示装置において、上記表示素子は、ｘ行ｙ列の繰り返し単位で配列されていることが好ましい。ｘ及びｙは、同一又は異なって、２ｎ以下の整数であることが好ましい。より好ましくは、ｎ及び／又は２ｎである形態である。このような配列により、画素の偏りにもとづく表示品位の低下を抑制する等して、表示品位をすぐれたものとすることができる。例えば、以下の（１）～（４）の形態が好ましい。（１）表示素子は、ｎ行ｎ列の繰り返し単位で配列されている形態。（２）表示素子は、ｎ行２ｎ列の繰り返し単位で配列されている形態。（３）表示素子は、２ｎ行ｎ列の繰り返し単位で配列されている形態。（４）表示素子は、２ｎ行２ｎ列の繰り返し単位で配列されている形態。
本発明の表示装置において、上記表示素子は、繰り返し単位内で色ごとの数が同じであることが好ましい。また、上記表示素子は、各行及び／又は各列で色ごとの数が同じであることが好ましい。より好ましくは、各行及び各列で色ごとの数が同じである形態である。
本発明の表示装置において、上記配線基板は、上記複数本のゲート配線と上記複数本のソース配線とで囲まれる複数の画素ごとにスイッチング素子を有することが好ましい。上記複数の画素ごとにスイッチング素子を有するとは、本発明の効果が発揮される限り、スイッチング素子を有しない画素があってもよく、実質的に複数の画素ごとにスイッチング素子を有するものであればよい。
上記表示素子は、カラーフィルタであることが好ましい。本発明の表示装置が液晶表示装置である場合は、光源からの光が透過するカラーフィルタにより各色を表示する。カラーフィルタは、通常は対向基板側に設けられるが、ＴＦＴ基板側に設けられるものであってもよい。また、上記表示素子は、基板間に封入された発光体であることもまた好ましい。本発明の表示装置がＥＬ（Electroluminescence）表示装置である場合は、基板間に封入された発光体（発光材料）自体の発光により各色を表示することになる。
本発明の配線基板は、行方向に延びる複数本のゲート配線と、列方向に延びる複数本のソース配線とを含む制御領域を有する。上記制御領域は、例えば、ゲート配線とソース配線とで囲まれる領域を一つの画素として、表示領域として用いることができる。また、例えば上記複数本のゲート配線と上記複数本のソース配線とのそれぞれの交点に隣接してスイッチング素子を配置することで、各画素を個別に制御することができる。上記スイッチング素子としては、例えば、三端子型の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が挙げられる。ゲート配線を通じてスイッチング素子にゲート電圧が印加されると、ソース配線を通じてソース信号（例えば、画像信号）が各画素に供給されることになる。これにより、表示領域をアクティブマトリクス駆動で制御することができる。すなわち、上記表示装置は、上記複数本のゲート配線と上記複数本のソース配線とで囲まれる複数の画素ごとに少なくとも１つのスイッチング素子を有することが好ましく、上記スイッチング素子は、ＴＦＴであることが好ましい。なお、表示装置が有する配線基板において、ＴＦＴ等のアクティブ素子を用いてマトリクス状の領域を制御するものを、アクティブマトリクス基板ともいう。
本発明の表示装置は、一対の基板によって構成されるものであり、該一対の基板の少なくとも一方は、制御領域及び周辺領域を有する。上記制御領域は、行方向に延びる複数本のゲート配線と、列方向に延びる複数本のソース配線とを含む。また、上記周辺領域は、上記複数本のゲート配線と接続されるドライバ（ゲートドライバ）と、上記複数本のソース配線と接続されるドライバ（ソースドライバ）とを含む。上記周辺領域は、制御領域以外の領域であり、ゲート配線若しくはソース配線と接続されるドライバを配置するスペース、又は、上記ドライバから制御領域に対して引き回し配線を導くためのスペースとして用いることができる。上記複数本のゲート配線及び該複数本のソース配線の少なくとも一方は、複数本のうちの一部が第１配線を介してドライバと接続されるとともに、その他の一部が第１配線とは異なる層に設けられた第２配線を介してドライバと接続される。本発明の、狭額縁化しかつ輝度ムラを低減できる効果をより顕著に発揮する観点からは、上記第１配線及び第２配線は、それぞれ、上記制御領域の外周に沿って引き回される引き回し配線であることが好ましい。
上記第１配線は、その少なくとも一部が上記ゲート配線の材料で構成され、上記第２配線は、その少なくとも一部が上記ソース配線の材料で構成される形態が、本発明の表示装置の好ましい形態である。ゲート配線とゲート配線の材料で構成された第１配線とは、同じプロセスで形成することができ、ソース配線とソース配線の材料で構成された第２配線とは、同じプロセスで形成することができる。したがって、上記好ましい形態によれば、ゲート配線と引き回し配線、又は、ソース配線と引き回し配線とが、それぞれ異なる製造条件、材料で形成される場合と比べ、製造効率を高めることができる。上記第１配線が実質的にゲート配線の材料で構成され、かつ第２配線が実質的にソース配線の材料で構成される形態が特に好ましい。
本発明の表示装置によれば、製造条件、材料の違いにより各引き回し配線に生じる抵抗差にもとづく輝度ムラを充分に解消することができるため、本発明の表示装置は、上記ゲート配線の材料で構成された第１配線と上記ソース配線の材料で構成された第２配線とが異なる製造条件で形成される場合に特に好適である。また、上記ゲート配線の材料と上記ソース配線の材料とが異なる場合に特に好適に用いられる。これにより、製造条件、配線材料の選択の自由度が高くなり、生産性のよい製造条件を選択することができる。
上記第１配線と上記第２配線との間には、通常は絶縁層が配置されている。絶縁層は、本発明の技術分野において絶縁層といえるものであればよい。このように絶縁層を設けることで、両配線を異なる２つの層に隔離することができるので、隣接する引き回し配線同士が短絡する可能性を抑えつつ、狭額縁化を行うことができる。
上記第１配線と上記第２配線とが異なる層に設けられているとは、第１配線の少なくとも一部と第２配線の少なくとも一部とが異なる層に設けられているといえるものであればよく、第１配線及び／又は第２配線は、本発明の効果を発揮できる限り、１つの配線が複数の層にまたがって配置されている形態、例えば、ゲート配線の材料で構成された部分（ゲートメタル部ともいう。）とソース配線の材料で構成された部分（ソースメタル部ともいう。）とを両方有する形態であってもよい。この場合は、ゲート配線の材料で構成された部分とソース配線の材料で構成された部分とは、通常は絶縁層を貫通するコンタクト部を介して接続される。なお、第１配線の全体と第２配線の全体とが異なる層に設けられている形態、例えば、第１配線がゲートメタル部のみを有し、第２配線がソースメタル部のみを有する形態が好ましい。これにより、第１配線及び第２配線が、それ自体にコンタクト部を設けない形態とし、引き回し配線部分の成型が簡単になる分、ＴＦＴパネルの歩留まりを向上させることができる。
上記第１配線と上記第２配線とは、通常はそれぞれ異なる工程で形成されるため、これらの工程間でプロセスばらつきが生じやすい。各ゲート配線間で抵抗差が発生する原因としては、引き回し配線の線幅及び膜厚の違いによるもの、材料の比抵抗の違いによるもの等が挙げられる。プロセスばらつきは、各引き回し配線の抵抗差を生み出し、信号遅延の発生の原因となるが、引き回し配線の線幅及び膜厚のばらつきをなくすことは現実には難しい。また、材料の比抵抗の違いは本質的に変えることができない。例えば、タンタルとアルミニウムとでは、下記表１に示すように比抵抗が異なり、また、現実的な線幅及び膜厚の相違の範囲内で単位長さあたりの抵抗を一致させることは困難である。
Figure JPOXMLDOC01-appb-T000001
そこで本発明では、表示素子の配列に着目し、表示素子の各行及び各列が、それぞれｎ色のうち２色以上で構成されるものとすることで、抵抗差にもとづく輝度ムラを充分に解消する。
これにより、プロセスばらつきや材料の相違、各ゲート配線に供給される信号の伝達速度の相違等にも関わらず、本発明の表示装置において、モアレが発生する等の表示品位の低下を防止することができる。以下、本発明の表示装置の配線構造の更に好ましい形態について詳述する。
上記ゲートドライバからは、互いに異なる材料で構成された引き回し配線が互い違いに順に引き出されていることが好ましい。すなわち、ゲート配線の材料で構成された第１配線と、ソース配線の材料で構成された第２配線とが、互いに隣り合っていることが好ましい。こうすることで、隣接する引き回し配線同士を上層と下層とに分けやすくなり、狭額縁化が行いやすくなる。
上記配線基板は、上記ソースドライバと上記複数本のソース配線とを結ぶ複数本のソース引き回し配線を有し、上記ソースドライバからは、互いに異なる材料で構成された引き回し配線が互い違いに順に引き出されていることが好ましい。ソース配線とソースドライバとを接続する引き回し配線を互いに異なる材料で構成することで、ソース配線と接続される引き回し配線を、隣接する引き回し配線同士を異なる層に設けることができるので、隣接する引き回し配線同士が短絡する可能性を抑えつつ、狭額縁化を行うことができる。
上記ゲートドライバからは、上記複数本の引き回し配線が互い違いに順に引き出され、かつ両末端から左右交互に順に引き出された各引き回し配線が、各ゲート配線の行番号の小さいものから順に接続されていることが好ましい。この形態によれば、上記引き回し配線は、ゲートドライバのいずれか一方の末端から引き出された引き回し配線が奇数番目のゲート配線と接続され、ゲートドライバの他方の末端から引き出された引き回し配線が偶数番目のゲート配線と接続されることになるので、制御領域を中心に配置しつつ、狭額縁化の効果を得ることができる。なお、このような配線構造をもつ表示装置は、各ゲート配線の抵抗差による横スジの明暗のピッチが広くなり、より鮮明に横スジが現れる可能性があるが、本発明の特徴により表示品位の低下が抑制されているので、本形態は特に好適である。
上記複数本の引き回し配線のそれぞれの長さ全体に対する、ゲート配線の材料で構成された第１配線及び上記ソース配線の材料で構成された第２配線の占める割合（体積比）が、複数本の引き回し配線間で実質的に同一であることが好ましい。
本発明の表示装置が上記複数本のゲート配線と上記複数本のソース配線とで囲まれる複数の画素ごとにスイッチング素子を有する場合、上記複数の画素は、隣接する列ごとに極性が異なることが好ましい。言い換えれば、本形態の表示装置は、コラム（ソース）反転駆動方式の表示装置である。
また、本発明の表示装置が上記複数本のゲート配線と上記複数本のソース配線とで囲まれる複数の画素ごとにスイッチング素子を有する場合、上記複数の画素は、隣接する画素ごとに極性が異なることが好ましい。言い換えれば、本形態の配線基板は、ドット反転駆動方式の配線基板である。
ゲート信号の立ち下がり時に画素再充電が発生するこれらの極性反転駆動方式では、ゲート配線の抵抗差が輝度の違いを引き起こしやすく、特にモアレがはっきりと現れやすい。これに対し、本発明の表示装置によれば、モアレの視認しにくくすることができ、表示品位の低下を抑制するとともに、フリッカや焼き付き等の防止を行う極性反転駆動の効果を得ることができる。
本発明の表示装置の構成としては、上述した構成要素を必須とするものである限り、その他の構成要素により特に限定されるものではなく、表示装置に通常用いられるその他の構成を適宜適用することができる。
上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
本発明の表示装置によれば、額縁領域を狭くし、配線間の短絡を生じさせにくくするとともに、複数本の配線間の抵抗差にもとづく輝度ムラを低減して表示品位を充分に向上させることができる。
実施形態１の表示装置の画素配列を示す平面模式図である。 実施形態１の表示装置の緑色表示時の理想表示状態を示す平面模式図である。 実施形態１の表示装置の緑色表示時の輝度バラツキが生じた際の状態を示す平面模式図である。 実施形態１の表示装置の緑色表示時の輝度バラツキが生じた際の状態を示す平面図である。 実施形態２の表示装置の画素配列を示す平面模式図である。 実施形態２の表示装置の緑色表示時の理想表示状態を示す平面模式図である。 実施形態２の表示装置の緑色表示時の輝度バラツキが生じた際の状態を示す平面模式図である。 実施形態３の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態３の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態４の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 実施形態５の変形例の表示装置の画素配列を示す平面模式図である。 狭額縁化のための引き回し配線の構成の一例を示す平面模式図である。 図６８のＡ－Ｂ線に沿った断面模式図である。 ゲート配線抵抗と、ゲート配線上の画素における中間調表示時の輝度との相関を表すグラフである。 本発明の表示装置に係るアクティブマトリクス基板の配線構造の一形態を示す平面模式図である。 従来の表示装置の画素配列を示す平面模式図である。 従来の表示装置の緑色表示時の理想表示状態を示す平面模式図である。 従来の表示装置の緑色表示時の輝度バラツキが生じた際の輝度ムラ（モアレ）を示す平面模式図である。 従来の表示装置の緑色表示時の輝度バラツキが生じた際の輝度ムラ（モアレ）を示す平面図である。
以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。本明細書中、画素とは、特に明示しない限り、絵素（サブ画素）であってもよい。
実施形態１
実施形態１は、本発明の液晶表示装置の一例である。図１は、実施形態１の表示装置の画素配列を示す平面模式図である。図２は、実施形態１の表示装置の緑色表示時の理想表示状態を示す平面模式図である。図３は、実施形態１の表示装置の緑色表示時の輝度バラツキが生じた際の状態を示す平面模式図である。図４は、実施形態１の表示装置の緑色表示時の輝度バラツキが生じた際の状態を示す平面図である。実施形態１では、画素（カラーフィルタ）が、同一色が右斜め上から左斜め下に斜めに並ぶようにモザイク状に配列されている。また、同一色が矩形である表示装置の対角線上に並ぶように配列されている。すなわち、図１のようなモザイク配列の画素構成にした場合、緑表示をした際の理想表示状態は、図２のようになる。更に、問題となっている、パネルの引き回し配線の抵抗差による輝度バラツキが発生した場合は図３のようになる。図３は、後述する比較例と比べて、暗い画素・明るい画素が直線状に並ばず、暗い緑と明るい緑とが分散されるため、視覚的に輝度ムラが軽減され、表示品位を向上することができる。
実施形態１の表示装置は、図１に示されるように、３色の原色（ｎ＝３）を用いた繰り返し単位で配列される画素を有する。原色の数は、３以上の整数であればよく、本実施形態の効果が発揮される。また、画素の各行及び各列は、それぞれ３色で構成され、これが好ましい形態であるが、３色のうち２色以上で構成されるものであれば輝度ムラ抑制の効果を発揮することができる。ｎが４以上の場合であっても同様であり、ｎ色のうち２色以上で構成されるものであれば輝度ムラ抑制の効果を発揮することができるが、ｎ色のうちｎ色で構成されるものが特に好ましい。後述する実施形態においても同様である。また、実施形態１においては、画素の各行及び各列は、３行３列の繰り返し単位で配列されている。
図２～図４の例では緑色を示しているが、原理上、赤や青、その他のあらゆる絵（画像）でも輝度ムラの課題は発生する。本実施形態では、どのような絵（画像）でも改善効果が期待できる。なお、緑は、視覚上赤や青に比べて、輝度差をより認識しやすい色であり、したがって本発明の効果が顕著に発揮される。
実施形態２
図５は、実施形態２の表示装置の画素配列を示す平面模式図である。図６は、実施形態２の表示装置の緑色表示時の理想表示状態を示す平面模式図である。図７は、実施形態２の表示装置の緑色表示時の輝度バラツキが生じた際の状態を示す平面模式図である。実施形態２では、画素は、同一色が左斜め上から右斜め下に斜めに並ぶようにモザイク状に配列されている。また、同一色が矩形である表示装置の対角線上に並ぶように配列されている。すなわち、図５のようなモザイク配列の画素構成にした場合、緑表示をした際の理想表示状態は、図６のようになる。更に、問題となっている、パネルの引き回し配線の抵抗差による輝度バラツキが発生した場合は図７のようになる。図７は、後述する比較例と比べて、暗い画素・明るい画素が直線状に並ばず、暗い緑と明るい緑とが分散されるため、視覚的に輝度ムラが軽減され、表示品位を向上することができる。実施形態２に係る画素配列は、同一色の画素が左斜め上から右斜め下に斜めに並ぶ以外は実施形態１と同様の構成である。例えば、画素は、同一色が矩形である表示装置の対角線上に並ぶように配列されている。また、画素の各行及び各列は、それぞれ３色で構成され、３行３列の繰り返し単位で配列されている。実施形態２の表示装置は、実施形態１の場合と同様の表示品位改善効果が期待できる。
その他の実施形態として、以下に実施形態３（図８～図２８）、実施形態４（図２９～図４９）、実施形態５（図５０～図６７）を挙げる。
実施形態３
図８は、実施形態３の表示装置の画素配列を示す平面模式図である。図９～図２８は、実施形態３の変形例の表示装置の画素配列を示す平面模式図である。図８～図２８において、画素（カラーフィルタ）の各行及び各列は、それぞれ３色で構成され、３行６列（ｎ行２ｎ列）の繰り返し単位で配列されている。図８～図２８の画素配列は、３×６ドットの中で画素の配列方法を組み替えたものであるため、横方向の解像度（各行ごとの画素数）が偶数の液晶表示装置等の表示装置に対して好適に適用可能である。
図８、図１４、図１９、図２３、図２６、図２８は、画素が、モザイク状に配列されている。一方、図９～図１３、図１５～図１８、図２０～図２２、図２４、図２５、図２７は、画素が、モザイク状に配列されていない。いずれの形態であっても、本発明の効果を発揮することができる。輝度ムラを低減する観点からは、同一色が斜めに並ぶようにモザイク状に配列されていることが好ましい。実施形態３の表示装置は、画素の配列が上述したように異なる以外は、実施形態１の表示装置の構成と同様である。
実施形態４
図２９は、実施形態４の表示装置の画素配列を示す平面模式図である。図３０～図４９は、実施形態４の変形例の表示装置の画素配列を示す平面模式図である。図２９～図４９において、画素（カラーフィルタ）の各行及び各列は、それぞれ３色で構成され、６行３列（２ｎ行ｎ列）の繰り返し単位で配列されている。図２９～図４９は、６×３ドットの中で画素の配列方法を組み替えたものであるため、縦方向の解像度（各列ごとの画素数）が偶数の液晶に対して好適に適用可能である。
図２９、図３５、図４０、図４４、図４７、図４９は、画素が、モザイク状に配列されている。一方、図３０～図３４、図３６～図３９、図４１～図４３、図４５、図４６、図４８は、画素が、モザイク状に配列されていない。いずれの形態であっても、本発明の効果を発揮することができる。輝度ムラを低減する観点からは、同一色が斜めに並ぶようにモザイク状に配列されていることが好ましい。実施形態４の表示装置は、画素の配列が上述したように異なる以外は、実施形態１の表示装置の構成と同様である。
実施形態５
図５０は、実施形態５の表示装置の画素配列を示す平面模式図である。図５１～図６７は、実施形態５の変形例の表示装置の画素配列を示す平面模式図である。図５０～図６７において、画素（カラーフィルタ）の各行及び各列は、それぞれ３色で構成され、６行６列（２ｎ行２ｎ列）の繰り返し単位で配列されている。更に、図５０～図６７は、６×６ドットの中で画素の配列方法を組み替えたものであるため、縦・横の解像度（各行ごとの画素数及び各列ごとの画素数）が偶数の液晶に対して好適に適用可能である。
図５０～図６７は、画素が、モザイク状に配列されていない。この形態によっても、本発明の効果を発揮することができる。実施形態５の表示装置は、画素の配列が上述したように異なる以外は、実施形態１の表示装置の構成と同様である。
本実施形態に係る表示装置について、実際には、画素の組み合わせ方法は膨大な数量になるが、目的である輝度ムラの低減の為、以下の（１）及び／又は（２）の形態であることが好ましい。
（１）ｘ×ｙドットの中の、Ｒ、Ｇ、及び、Ｂのそれぞれの数は同じである（例えば、６×６ドットの場合、Ｒ＝１２個／Ｇ＝１２個／Ｂ＝１２個）。すなわち、カラーフィルタは、繰り返し単位内で色ごとの数が同じである。（２）縦／横の各ラインの中の、Ｒ、Ｇ、及び、Ｂのそれぞれの数は同じである（６×６ドットの場合、縦ライン：Ｒ＝２個／Ｇ＝２個／Ｂ＝２個、横ライン：Ｒ＝２個／Ｇ＝２個／Ｂ＝２個）。すなわち、カラーフィルタは、各行及び／又は各列で色ごとの数が同じである。
なお、９×９ドット以上の中で配列方法を組み替えた場合も効果があると思われるが、組み合わせによっては画素の偏りが発生する等、表示品位が低下するおそれがある。このため、６×６ドットまでの繰り返し単位で配列することが好適である。
上述した実施形態１～５に係る表示装置は、一対の基板によって構成される。図６８は、狭額縁化のための引き回し配線の構成の一例を示す平面模式図である。上記複数本のゲート配線及び上記複数本のソース配線の少なくとも一方は、複数本のうちの一部が第１配線を介してドライバと接続されるとともに、その他の一部が第２配線を介してドライバと接続される。
図６８に示すように、本実施形態のアクティブマトリクス基板は、表示領域（制御領域）Ｐに複数本のゲート配線１１と、複数本のソース配線１２とが設けられている。複数本のゲート配線１１は行方向に延伸されており、複数本のソース配線１２は列方向に延伸されている。
また、複数本のゲート配線１１と複数本のソース配線１２のそれぞれの交点と隣接する位置には、スイッチング素子であるＴＦＴが配置されており、ＴＦＴは画素電極と接続されている。すなわち、配線基板は、複数本のゲート配線１１と複数本のソース配線１２とで囲まれる複数の画素ごとにスイッチング素子を有する。画素電極は、ゲート配線１１とソース配線１２とで囲まれた領域（画素）に設けられた電極である。ゲート配線１１を通じてＴＦＴにゲート電圧が印加されると、ソース配線１２を通じて画像信号が各画素に供給される。したがって、ＴＦＴのスイッチング機能により画素ごとに電圧の印加が制御されるため、精密なアクティブマトリクス駆動を行うことができるようになる。
本実施形態のアクティブマトリクス基板は、周辺領域にゲートドライバ２１を備えており、ゲートドライバ２１から複数本の引き回し配線２２が順に引き出され、各引き回し配線２２が表示領域Ｐの外周に沿って引き回されて複数本のゲート配線１１のそれぞれと接続されている。各引き回し配線２２は、列方向に延伸されており、途中で屈曲している。複数本の引き回し配線２２は、制御領域の外周に沿って引き回される引き回し配線である。
複数本の引き回し配線２２のうち、ゲートドライバ２１の両末端側から内側に向かって、かつ左右交互に順に引き出された各引き回し配線２２が、１行目のゲート配線、２行目のゲート配線、３行目のゲート配線といったように番号の小さいゲート配線１１から順に接続されている。
すなわち、ゲートドライバ２１の一方の末端から、第１行目のゲート配線と接続される引き回し配線、第３行目のゲート配線と接続される引き回し配線、第５行目のゲート配線といった奇数番目のゲート配線１１と接続される引き回し配線２２が順に引き出され、ゲートドライバ２１の他方の末端から、第２行目のゲート配線と接続される引き回し配線、第４行目のゲート配線と接続される引き回し配線、第６行目のゲート配線といった偶数番目のゲート配線１１と接続される引き回し配線２２が順に引き出されている。
このように、ゲートドライバ２１の両末端側から左右交互に引き回し配線２２を引き出すことで、表示領域Ｐを中央に配置するとともに狭額縁化を行うことができる。実施形態１～５の表示装置は、このように狭額縁化したうえで、輝度ムラによる表示品位の低下を抑制することができる。なお、複数本のソース配線１２は、別個設けられたソースドライバとそれぞれ接続されている。
引き回し配線２２は、ゲートメタルからなる引き回し配線２２ａとソースメタルからなる引き回し配線２２ｂとで構成されている。図６８に示す引き回し配線２２のうち、実線で表した部分がゲートメタルからなる引き回し配線２２ａであり、破線で表した部分がソースメタルからなる引き回し配線２２ｂである。ゲートメタルからなる引き回し配線２２ａは、表示領域Ｐにおけるゲート配線１１と同じ材料で、かつ同一のプロセス（工程）で形成された部分である。また、ソースメタルからなる引き回し配線２２ｂは、表示領域Ｐにおけるソース配線１２と同じ材料で、かつ同一のプロセス（工程）で形成された部分である。
実施形態１～５に係るアクティブマトリクス基板では、まずゲート配線１１と引き回し配線２２のゲートメタルからなる引き回し配線２２ａとが形成された後、続いて絶縁層が形成され、最後にソース配線１２と引き回し配線２２のソースメタルからなる引き回し配線２２ｂとが形成される。そのため、ゲートメタルからなる引き回し配線２２ａとソースメタルからなる引き回し配線２２ｂとは、絶縁層を介して互いに異なる層に配置されている。
ゲート配線１１の一部とソースメタルからなる引き回し配線２２ｂとは、表示領域Ｐと周辺領域との境界近傍に設けられたコンタクト部３１で互いに接続されており、この地点を境に配線が異なる層に移ることになる。
このように複数の引き回し配線を異なる２つの工程で形成される配線で構成することで、各引き回し配線が異なる製造条件、又は、異なる材料で形成される場合であったとしても、本実施形態に係る画素の配列により、各引き回し配線の抵抗差にもとづく輝度ムラを解消することができる。
本実施形態においては、ゲートドライバ２１の一方の末端から内側に向かって、ゲートメタルからなる引き回し配線２２ａ、ソースメタルからなる引き回し配線２２ｂ、ゲートメタルからなる引き回し配線２２ａの順に、これらが引き出されている。すなわち、ゲートドライバ２１の末端から、ゲートメタルからなる引き回し配線２２ａ、ソースメタルからなる引き回し配線２２ｂとが、交互に引き出されている。そして、このような引き出し方法により、ゲートメタルからなる引き回し配線２２ａとソースメタルからなる引き回し配線２２ｂとは互い違いに順に配置されることになる。
このように、ゲートドライバからゲートメタルで構成される配線とソースメタルで構成される配線とを交互に引き出す、すなわち、隣接する引き回し配線同士で、製造プロセス、層配置、材料等を互いに異ならせたものとすることで、より狭額縁化が行いやすくなる。
なお、この引き出し方法は、狭額縁化には効果的であるものの、抵抗差が生じるゲート配線同士の間隔が大きくなるため、横スジの間隔が広がり、よりはっきりとモアレが視認されやすくなる可能性のある形態である。しかしながら、本実施形態のアクティブマトリクス基板における画素の配列によれば、画素の各行がそれぞれｎ色のうち２色以上で構成されているため、各ゲート配線間の抵抗差にもとづくモアレの発生が充分に低減し、良好な表示を得ることができる。
本実施形態においては、コンタクト部３１の位置については特に限定されず、いずれの箇所であってもよいが、表示領域外（例えば、周辺領域）に設けられていることが好ましい。
図６９は、図６８のＡ－Ｂ線に沿った断面模式図である。図６９に示すように、各種配線はガラス等の絶縁基板２３上に形成されており、周辺領域において引き回し配線２２は、２層に分かれて延伸されている。このうち、下層に配置された引き回し配線２２ａがゲートメタルで形成されており、上層に配置された引き回し配線２２ｂがソースメタルで形成されている。下層に配置された引き回し配線２２ａと上層に配置された引き回し配線２２ｂとの間には第一絶縁層２４が形成されており、上層に配置された引き回し配線２２ｂ上には、第二絶縁層２５が形成されている。第一絶縁層２４及び第二絶縁層２５の材料としては、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）等が挙げられる。
図６９に示すように、ゲートメタルからなる引き回し配線２２ａと、ソースメタルからなる引き回し配線２２ｂとは、プロセスばらつきにより異なる幅及び異なる厚みを有している。しかしながら、本実施形態の画素の構成によれば、画素の各行がそれぞれｎ色のうち２色以上で構成されているため、引き回し配線２２間で抵抗差が生じることにもとづくモアレの発生を充分に抑制することができる。なお、本実施形態においてゲートメタルからなる引き回し配線２２ａと、ソースメタルからなる引き回し配線２２ｂとは、それぞれ逆であってもよく、ゲートメタルからなる引き回し配線２２ａが上層に、ソースメタルからなる引き回し配線２２ｂが下層に配置されていてもよい。
なお、コンタクト部３１は、第一絶縁層２４の内部に設けられている。コンタクト部３１の内部を構成する導電材料は、ゲートメタルであってもよく、ソースメタルであってもよいが、製造工程の観点からは、上層に形成されるソースメタルからなる引き回し配線の材料（ソースメタル）であることが好ましい。なお、これらの断面構造は、例えば、断面ＳＥＭ（Scanning Electron Microscope：走査電子顕微鏡）や光学顕微鏡により確認することが可能である。
ゲートメタル及びソースメタルの材料としては、具体的には、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属、これらの金属の窒化物等が挙げられる。
実施形態１～５に係るアクティブマトリクス基板は、上述のように画素ごとにアクティブマトリクス駆動を行うことができる。例えば、液晶表示装置であれば、実施形態１～５に係るアクティブマトリクス基板に加え、対向する基板として一面に形成された共通電極を用意し、これらの基板間に液晶層を形成することで、液晶の駆動を画素ごとに行うことができる。この場合は、通常は対向基板に表示素子であるカラーフィルタが配置されることとなるが、アクティブマトリクス基板にカラーフィルタが配置される形態であってもよい。
実施形態１～５の表示装置は、より具体的には、フリッカや焼き付きの対策として、隣接する画素ごとに電圧の正負が異なるドット反転駆動や、各列ごとに電圧の正負が異なるコラム（ソース）反転駆動を適用することができる。このように、共通電極信号をＤＣ（直流）駆動とし、列又は画素ごとに極性が反転する駆動方式においては、ゲート信号の遅延によりゲート信号立下り時に画素再充電が発生するために、ゲート配線のわずかな抵抗差も輝度差として発生しやすい。これに対し、本実施形態の表示装置によれば、ゲート配線ごとに信号遅延の影響を減らすことができるため、このように、極性反転駆動によるアクティブマトリクス駆動方式に好適に用いられる。
また行方向に同色の画素が並ぶゲートトリプルスキャン駆動であれば、解像度に対しゲート配線の本数が３倍となるのでゲート配線間のピッチを狭くする必要があり、このような形態に対しても、本実施形態のアクティブマトリクス基板は好適に用いられる。
図７０は、ゲート配線抵抗と、ゲート配線上の画素における中間調表示時の輝度との相関を表すグラフ（実測値）である。図７０に示すように、ゲート配線抵抗（ｋΩ）が大きいほど輝度（ｃｄ／ｍ２）が増加する結果が得られており、ゲート配線抵抗のバラつきが実際の表示に影響を与えていたことが分かる。
図７１は、本発明の表示装置に係るアクティブマトリクス基板の配線構造の一形態を示す平面模式図である。図７１に示した配線構造は、液晶表示パネルを構成する基板として用いることができる本発明のアクティブマトリクス基板（配線基板）の一例である。本実施形態のアクティブマトリクス基板は、ソース配線１１２とソースドライバ４１とを接続する配線４２が、ゲートメタルからなる配線４２ａとソースメタルからなる配線４２ｂとで構成されている点以外は、上述したアクティブマトリクス基板と同様である。
図７１に示すように、本発明の表示装置に係るアクティブマトリクス基板は、表示領域（制御領域）Ｐに複数本のゲート配線１１１と、複数本のソース配線１１２とが設けられている。複数本のゲート配線１１１は行方向に延伸されており、複数本のソース配線１１２は列方向に延伸されている。ソースドライバ４１からは、材料の異なる複数の配線４２が順に交互に引き出されており、複数本のソース配線１１２のそれぞれと接続されている。各配線４２は、列方向に延伸されている。
このように、ソースドライバからゲートメタルからなる配線４２ａとソースメタルからなる配線４２ｂとを互い違いに順に引き出す、すなわち、隣接する配線４２同士で、製造プロセス、層配置、材料等を互いに異ならせたものとすることで、より狭額縁化が行いやすくなる。
ここで、本実施形態のように、画素の各列がそれぞれｎ色のうち２色以上で構成されるものとすることにより、輝度ムラを防止することが可能である。なお、実施形態１～５は、液晶表示装置についての説明であり、画素の各色の配列とは表示素子であるカラーフィルタの配列をいうものであったが、本発明はこれに限定されることはなく、有機ＥＬ表示装置や無機ＥＬ表示装置等のＥＬ表示装置等においても同様の作用効果を得ることができる。この場合、画素の各色の配列とは表示素子である基板間に挟持された発光体の配列をいう。
上述した配線構造・画素配列は、パネルの配線構造・画素配列を顕微鏡にて解析することにより、確認することができる。
比較例１
図７２は、比較例１の表示装置の画素配列を示す平面模式図である。図７３は、比較例１の表示装置の緑色表示時の理想表示状態を示す平面模式図である。図７４は、比較例１の表示装置の緑色表示時の輝度バラツキが生じた際の輝度ムラ（モアレ）を示す平面模式図である。図７５は、比較例１の表示装置の緑色表示時の輝度バラツキが生じた際の輝度ムラ（モアレ）を示す平面図である。比較例１の表示装置は、画素配列を図７２に示したようにした以外は、上述した本実施形態と同様の構成である。
図７２は、一般的なＲＧＢ横ストライプの画素配列パターンである。この場合の緑を表示した際の理想表示状態は図７３となる。実際に輝度バラツキが発生した場合は、図７４のようになり、明るい緑のラインと暗い緑のラインとがはっきりと分かれてしまうので、視覚上輝度差を認識しやすくなり、モアレ（縞）状のムラに見える。図７４を縮小した場合の図が図７５である。前述の実施形態１に係る図３を縮小した場合の図４等と異なり、図７５では、明るい緑と暗い緑が分散されておらず、輝度ムラがより増大されていることが分かる。
上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
なお、本願は、２０１１年５月１８日に出願された日本国特許出願２０１１－１１１６００号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
１１，１１１：ゲート配線
１２，１１２：ソース配線
２１：ゲートドライバ
２２：引き回し配線
２２ａ：ゲートメタルからなる引き回し配線
２２ｂ：ソースメタルからなる引き回し配線
２３：絶縁基板
２４：第一絶縁層
２５：第二絶縁層
３１：コンタクト部
４１：ソースドライバ
４２：配線
４２ａ：ゲートメタルからなる配線
４２ｂ：ソースメタルからなる配線
２２，２２ａ，２２ｂ：引き回し配線
Ｂ：青画素
Ｇ：緑画素
Ｐ：表示領域
Ｒ：赤画素

Claims (14)

  1. ｎ色（ｎは、３以上の整数を表す。）の原色を用いた繰り返し単位で配列される表示素子を有し、一対の基板によって構成される表示装置であって、
    該一対の基板の少なくとも一方は、制御領域及び周辺領域を有し、
    該制御領域は、行方向に延びる複数本のゲート配線と、列方向に延びる複数本のソース配線とを含み、
    該周辺領域は、該複数本のゲート配線と接続されるドライバと、該複数本のソース配線と接続されるドライバとを含み、
    該複数本のゲート配線及び該複数本のソース配線の少なくとも一方は、複数本のうちの一部が第１配線を介してドライバと接続されるとともに、その他の一部が第２配線を介してドライバと接続され、
    該第１配線と該第２配線とは、異なる層に設けられ、
    該表示素子の各行及び各列は、それぞれｎ色のうち２色以上で構成される
    ことを特徴とする表示装置。
  2. 前記表示素子は、モザイク状に配列されている
    ことを特徴とする請求項１に記載の表示装置。
  3. 前記表示素子は、モザイク状に配列されていない
    ことを特徴とする請求項１に記載の表示装置。
  4. 前記表示素子は、ｘ行ｙ列（ｘ及びｙは、同一又は異なって、２ｎ以下の整数である。）の繰り返し単位で配列されている
    ことを特徴とする請求項１～３のいずれかに記載の表示装置。
  5. 前記表示素子は、ｎ行ｎ列の繰り返し単位で配列されている
    ことを特徴とする請求項４に記載の表示装置。
  6. 前記表示素子は、ｎ行２ｎ列の繰り返し単位で配列されている
    ことを特徴とする請求項４に記載の表示装置。
  7. 前記表示素子は、２ｎ行ｎ列の繰り返し単位で配列されている
    ことを特徴とする請求項４に記載の表示装置。
  8. 前記表示素子は、２ｎ行２ｎ列の繰り返し単位で配列されている
    ことを特徴とする請求項４に記載の表示装置。
  9. 前記表示素子は、繰り返し単位内で色ごとの数が同じである
    ことを特徴とする請求項１～８のいずれかに記載の表示装置。
  10. 前記表示素子は、各行及び／又は各列で色ごとの数が同じである
    ことを特徴とする請求項１～９のいずれかに記載の表示装置。
  11. 前記配線基板は、前記複数本のゲート配線と前記複数本のソース配線とで囲まれる複数の画素ごとにスイッチング素子を有する
    ことを特徴とする請求項１～１０のいずれかに記載の表示装置。
  12. 前記第１配線及び前記第２配線は、前記制御領域の外周に沿って引き回される引き回し配線である
    ことを特徴とする請求項１～１１のいずれかに記載の表示装置。
  13. 前記第１配線は、その少なくとも一部が前記ゲート配線の材料で構成され、
    前記第２配線は、その少なくとも一部が前記ソース配線の材料で構成される
    ことを特徴とする請求項１～１２のいずれかに記載の表示装置。
  14. 前記表示素子は、カラーフィルタである
    ことを特徴とする請求項１～１３のいずれかに記載の表示装置。
PCT/JP2012/062082 2011-05-18 2012-05-11 表示装置 WO2012157536A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-111600 2011-05-18
JP2011111600 2011-05-18

Publications (1)

Publication Number Publication Date
WO2012157536A1 true WO2012157536A1 (ja) 2012-11-22

Family

ID=47176856

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/062082 WO2012157536A1 (ja) 2011-05-18 2012-05-11 表示装置

Country Status (1)

Country Link
WO (1) WO2012157536A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015033840A1 (ja) * 2013-09-09 2015-03-12 シャープ株式会社 アクティブマトリクス基板及び表示装置
JP2016038570A (ja) * 2014-08-11 2016-03-22 エバーディスプレイ オプトロニクス（シャンハイ） リミテッド 有機発光ダイオード表示パネル及び表示パネルの画素配列構造
CN107275361A (zh) * 2016-04-08 2017-10-20 乐金显示有限公司 有机发光显示装置
WO2018128142A1 (ja) * 2017-01-05 2018-07-12 シャープ株式会社 液晶表示装置およびその駆動方法
WO2020026307A1 (ja) * 2018-07-30 2020-02-06 シャープ株式会社 表示デバイス
WO2022016645A1 (zh) * 2020-07-22 2022-01-27 东莞市中麒光电技术有限公司 Led显示模块和led显示装置
TWI843036B (zh) * 2021-12-10 2024-05-21 元太科技工業股份有限公司 彩色濾光層陣列及具有彩色濾光層陣列的彩色電泳顯示器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60218626A (ja) * 1984-04-13 1985-11-01 Sharp Corp カラ−液晶表示装置
JPS6156304A (ja) * 1984-08-28 1986-03-22 Citizen Watch Co Ltd カラ−フイルタ−
JP2001109401A (ja) * 1999-10-06 2001-04-20 Matsushita Electric Ind Co Ltd 色画素配列パターン並びに電極パターン及びそれを用いた電極マスク
JP2004317726A (ja) * 2003-04-15 2004-11-11 Seiko Epson Corp 電気光学装置、およびそれを用いた電子機器
JP2005091962A (ja) * 2003-09-19 2005-04-07 Sharp Corp 電極配線基板および表示装置
JP2006338012A (ja) * 2005-05-31 2006-12-14 Lg Philips Lcd Co Ltd 有機電界発光素子及びその製造方法
JP2008064961A (ja) * 2006-09-06 2008-03-21 Mitsubishi Electric Corp 配線構造、及び表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60218626A (ja) * 1984-04-13 1985-11-01 Sharp Corp カラ−液晶表示装置
JPS6156304A (ja) * 1984-08-28 1986-03-22 Citizen Watch Co Ltd カラ−フイルタ−
JP2001109401A (ja) * 1999-10-06 2001-04-20 Matsushita Electric Ind Co Ltd 色画素配列パターン並びに電極パターン及びそれを用いた電極マスク
JP2004317726A (ja) * 2003-04-15 2004-11-11 Seiko Epson Corp 電気光学装置、およびそれを用いた電子機器
JP2005091962A (ja) * 2003-09-19 2005-04-07 Sharp Corp 電極配線基板および表示装置
JP2006338012A (ja) * 2005-05-31 2006-12-14 Lg Philips Lcd Co Ltd 有機電界発光素子及びその製造方法
JP2008064961A (ja) * 2006-09-06 2008-03-21 Mitsubishi Electric Corp 配線構造、及び表示装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015033840A1 (ja) * 2013-09-09 2015-03-12 シャープ株式会社 アクティブマトリクス基板及び表示装置
JP2016038570A (ja) * 2014-08-11 2016-03-22 エバーディスプレイ オプトロニクス（シャンハイ） リミテッド 有機発光ダイオード表示パネル及び表示パネルの画素配列構造
CN105448950A (zh) * 2014-08-11 2016-03-30 上海和辉光电有限公司 一种有机发光二极管显示面板及显示面板的像素排列结构
CN107275361A (zh) * 2016-04-08 2017-10-20 乐金显示有限公司 有机发光显示装置
CN107275361B (zh) * 2016-04-08 2020-10-02 乐金显示有限公司 有机发光显示装置
US10909904B2 (en) 2016-04-08 2021-02-02 Lg Display Co., Ltd. Organic light emitting display device
WO2018128142A1 (ja) * 2017-01-05 2018-07-12 シャープ株式会社 液晶表示装置およびその駆動方法
WO2020026307A1 (ja) * 2018-07-30 2020-02-06 シャープ株式会社 表示デバイス
US11367394B2 (en) 2018-07-30 2022-06-21 Sharp Kabushiki Kaisha Display device
WO2022016645A1 (zh) * 2020-07-22 2022-01-27 东莞市中麒光电技术有限公司 Led显示模块和led显示装置
TWI843036B (zh) * 2021-12-10 2024-05-21 元太科技工業股份有限公司 彩色濾光層陣列及具有彩色濾光層陣列的彩色電泳顯示器

Similar Documents

Publication Publication Date Title
JP5442763B2 (ja) 配線基板及び表示装置
WO2012157536A1 (ja) 表示装置
JP4781480B2 (ja) 多原色表示装置
US8149228B2 (en) Active matrix substrate
KR101307556B1 (ko) 표시장치와 그의 서브 픽셀 배열 구조
CN107871774B (zh) 一种显示面板及显示装置
JP4964898B2 (ja) 液晶表示装置
JP4804466B2 (ja) 表示装置
CN110491927B (zh) 一种阵列基板、显示面板及显示装置
US10854681B2 (en) Display device
JP2013125115A (ja) ２画面表示装置
KR20160019243A (ko) 유기발광다이오드 표시장치 및 그 구동방법
TW201541633A (zh) 顯示基板及應用其之顯示裝置
JP3548844B2 (ja) カラー有機ｅｌディスプレイの駆動方法
JP2006259135A (ja) 表示装置およびカラーフィルタ基板
KR100422919B1 (ko) 컬러 유기 ｅｌ 디스플레이 및 그 구동방법
CN105006479B (zh) 显示基板及应用其的显示装置
JP2020183970A (ja) アクティブマトリクス基板および表示装置
JP4615244B2 (ja) カラー画像表示装置
JP2016004177A (ja) 液晶表示装置
JP6462478B2 (ja) 多分割駆動ディスプレイ及び表示装置
JP6462479B2 (ja) 多分割駆動ディスプレイ及び表示装置
JP2010002755A (ja) 表示装置
JP2009008912A (ja) 画像表示装置及びそのための画像表示用遮光基板
WO2012077647A1 (ja) 液晶パネル、表示装置、及び、その駆動方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12786106

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12786106

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP