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WO2012011277A1 - 固体撮像装置及び撮像装置 - Google Patents

固体撮像装置及び撮像装置 Download PDF

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Publication number
WO2012011277A1
WO2012011277A1 PCT/JP2011/004098 JP2011004098W WO2012011277A1 WO 2012011277 A1 WO2012011277 A1 WO 2012011277A1 JP 2011004098 W JP2011004098 W JP 2011004098W WO 2012011277 A1 WO2012011277 A1 WO 2012011277A1
Authority
WO
WIPO (PCT)
Prior art keywords
row
scanning
unit
pixel
reset
Prior art date
Application number
PCT/JP2011/004098
Other languages
English (en)
French (fr)
Inventor
康夫 三宅
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2012011277A1 publication Critical patent/WO2012011277A1/ja
Priority to US13/709,997 priority Critical patent/US9001242B2/en

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/15—Charge-coupled device [CCD] image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70—Circuitry for compensating brightness variation in the scene
    • H04N23/73—Circuitry for compensating brightness variation in the scene by influencing the exposure time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/531—Control of the integration time by controlling rolling shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present invention relates to a solid-state imaging device and an imaging device including the solid-state imaging device, and more particularly to a solid-state imaging device and an imaging device including a plurality of unit cells each including a plurality of pixels as one unit. That is, the present invention relates to a solid-state imaging device and an imaging device having a 1-cell configuration of n (n is a natural number of 2 or more) pixels.
  • MOS Metal Oxide Semiconductor
  • One feature of a single-lens reflex camera is a curtain shutter, and a focal plane shutter is generally used.
  • the focal plane shutter needs to include both mechanical shutters for the front curtain that determines the start of exposure and the rear curtain that determines the end of exposure. This increases the size and weight of the camera.
  • the conventional technique disclosed in Patent Document 1 does not use the front curtain shutter that determines the exposure start timing of the solid-state imaging device.
  • the conventional solid-state imaging device disclosed in Patent Document 1 replaces the front curtain shutter by controlling the timing of pixel reset scanning, which is an operation of resetting a plurality of pixels arranged in the imaging region of the solid-state imaging device.
  • the front curtain electronic shutter function is installed.
  • Patent Document 1 in the pixel reset scanning of the solid-state imaging device, as shown in FIG. 16, while resetting pixels for one row, the pixel reset for the next row is sequentially advanced. Do a scan. This realizes a front curtain electronic shutter that matches the running time of the mechanical shutter of the rear curtain.
  • the photodiode area per pixel is reduced by simply introducing a fine process.
  • the reset transistor and the floating diffusion portion are shared by a plurality of photodiodes and a plurality of transfer transistors, so that a pixel cell configuration that reduces the number of transistors per pixel and secures a photodiode area is required.
  • This flow is unavoidable even for large solid-state imaging devices used for single-lens reflex cameras.
  • n pixel 1 cell configuration a configuration in which n photodiodes and n transfer transistors share one reset transistor and one floating diffusion.
  • Patent Document 1 when the conventional technique disclosed in Patent Document 1 is applied to a solid-state imaging device having an n-pixel 1-cell configuration, a reset transistor and a floating diffusion portion are shared by adjacent pixel rows. A reset state difference occurs every time. As a result, afterimages and horizontal lines are generated, which results in image quality degradation.
  • N is an arbitrary odd number
  • a cell will be described as an example.
  • the pixel reset is completed with two transfer transistors turned on, whereas when the reset of the N + 1th row is completed, only one transfer transistor is turned on. In this state, the pixel reset is completed. For this reason, a difference occurs in the reset state between the Nth row and the N + 1th row, and an afterimage and a horizontal line are generated. As a result, image quality degradation occurs.
  • An object of the present invention is to provide an n-pixel 1-cell solid-state imaging device and an imaging device capable of suppressing image quality deterioration in a mechanical curtain shutter synchronization mode using a front curtain electronic shutter and a rear curtain mechanical shutter. To do.
  • a plurality of pixels are arranged in a matrix, and n (n is a natural number of 2 or more) of the plurality of pixels is one unit.
  • Each of the plurality of unit cells includes a photodiode that converts incident light into electric charge, a transfer transistor that transfers the electric charge converted by the photodiode, and the n pixels, and the n pixels.
  • the pixel scanning operation is performed in units of rows, and the row scanning unit starts exposure of the imaging region by the pixel reset scanning, and is shielded by a mechanical curtain shutter provided on the optical path of the incident light.
  • the pixel reset scanning is performed in the curtain shutter synchronization mode in which the exposure of the imaging area is completed, the pixel reset operation is simultaneously completed for the n pixels included in the unit cell.
  • the reset operation of all the pixels included in the unit cell is completed at the same time, so that it is possible to prevent occurrence of a reset state difference for each row, and image quality degradation can be prevented. Can be prevented.
  • the row scanning unit may determine the completion timing of the pixel reset operation in the curtain shutter synchronization mode according to the running characteristics of the mechanical curtain shutter.
  • the completion timing of the pixel reset operation is determined according to the running characteristics of the mechanical curtain shutter, it is possible to perform an operation suitable as a front curtain electronic shutter.
  • the solid-state imaging device further includes a reset scanning register that holds a parameter for determining a timing for completing the pixel reset operation for each row, which is determined according to a running characteristic of the mechanical curtain shutter.
  • the row scanning unit may perform the pixel reset scanning based on a parameter held in the reset scanning register in the curtain shutter synchronization mode.
  • the row scanning unit further includes an arithmetic circuit that calculates a timing for completing the pixel reset operation using a row address value indicating a row to which the unit cell belongs and a parameter held by the reset scanning register.
  • the row scanning signal is output to the n pixels included in the unit cell so that the pixel reset operation of the n pixels included in the unit cell is completed at the timing calculated by the arithmetic circuit.
  • a row selection circuit is included in the unit cell so that the pixel reset operation of the n pixels included in the unit cell is completed at the timing calculated by the arithmetic circuit.
  • the row scanning unit may make a period from the start to the completion of the pixel reset operation of the unit cell constant in all the pixels included in the imaging region in the curtain shutter synchronization mode.
  • the period of the pixel reset operation constant in all imaging regions, it is possible to suppress a state difference such as an afterimage due to the length of the reset period.
  • the row scanning unit may simultaneously start the pixel reset operation of all the pixels included in the imaging region in the curtain shutter synchronization mode.
  • the start control can be facilitated by starting the pixel reset operation at the same time.
  • the row scanning unit may perform a part of the pixel reset operation of the pixels included in the unit cell in parallel between the pixels included in the unit cell.
  • an imaging device includes the above-described solid-state imaging device and the mechanical curtain shutter.
  • the reset operation of all the pixels included in the unit cell is completed at the same time, so that it is possible to prevent occurrence of a reset state difference for each row, and image quality degradation can be prevented. Can be prevented.
  • a solid-state imaging device having an n-pixel 1-cell configuration it is possible to suppress deterioration in image quality in a mechanical curtain shutter synchronization mode that uses a front curtain electronic shutter and a rear curtain mechanical shutter.
  • FIG. 1 is a diagram illustrating a system configuration example of an imaging apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a detailed configuration example of the row scanning unit and the imaging region in the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a detailed configuration example of the unit cell in the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 4 is a diagram illustrating an example of pixel reset scanning timing when TXg and RXg are simultaneously set to the high level.
  • FIG. 5 is a diagram illustrating an example of pixel reset scanning timing when the timings of TXg and RXg are shifted.
  • FIG. 1 is a diagram illustrating a system configuration example of an imaging apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a detailed configuration example of the row scanning unit and the imaging region in the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 3 is a diagram
  • FIG. 6 is a diagram illustrating pixel reset scanning timing in the curtain shutter synchronization mode according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing an example of a reset scanning register for setting parameters related to reset scanning in the embodiment of the present invention.
  • FIG. 8 is a flowchart showing an example of pixel reset scanning control in the curtain shutter synchronization mode according to the embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a configuration example of the pixel reset scanning circuit according to the reset scanning in the embodiment of the present invention.
  • FIG. 10 is a diagram showing an example of the reset scanning timing in the embodiment of the present invention.
  • FIG. 11A is a diagram showing a calculation example of a count-up cycle in the embodiment of the present invention.
  • FIG. 11A is a diagram showing a calculation example of a count-up cycle in the embodiment of the present invention.
  • FIG. 11B is a diagram showing an example of a reset scan register in the embodiment of the present invention.
  • FIG. 12 is a diagram illustrating a configuration example of a solid-state imaging device according to a modification of the embodiment of the present invention.
  • FIG. 13 is a diagram illustrating another configuration example of the unit cell according to the modification of the embodiment of the present invention.
  • FIG. 14 is a diagram illustrating a detailed configuration example of the row scanning unit and the imaging region in the solid-state imaging device according to the modification of the embodiment of the present invention.
  • FIG. 15A is an external view illustrating an example of an imaging apparatus according to an embodiment of the present invention.
  • FIG. 15B is an external view illustrating an example of the imaging device according to the embodiment of the present invention.
  • FIG. 16 is a diagram illustrating the conventional reset scanning timing.
  • a solid-state imaging device is a solid-state imaging device including a plurality of unit cells each including n (n is a natural number of 2 or more) pixels as one unit, and the plurality of unit cells are arranged in a matrix.
  • An arrayed imaging region and a row scanning unit that scans n pixels in the imaging region in units of rows.
  • the row scanning unit starts exposure of the imaging region by pixel reset scanning, which is a process of resetting the photodiode corresponding to the transfer transistor, in units of rows, and is provided on the optical path of incident light.
  • pixel reset scanning which is a process of resetting the photodiode corresponding to the transfer transistor, in units of rows, and is provided on the optical path of incident light.
  • the curtain shutter synchronization mode in which the exposure of the imaging area is terminated by the light shielding by the curtain shutter, the pixel reset operation is simultaneously completed for all the pixels included in the unit cell when performing pixel reset scanning. To do.
  • an imaging device includes the solid-state imaging device described above and a mechanical shutter.
  • FIG. 1 is a diagram illustrating an example of a configuration of an imaging apparatus (camera) according to an embodiment of the present invention.
  • the imaging device 10 includes an optical system 100, a solid-state imaging device 200, an image signal processing unit 300, and a camera system control unit 400.
  • the imaging apparatus 10 is connected to the image memory 500 and the image display device 600, and can exchange data.
  • the optical system 100 includes a lens 101 and a curtain shutter 102.
  • the lens 101 collects light from the subject and forms an image on the imaging region 210 of the solid-state imaging device 200.
  • the curtain shutter 102 is a mechanical shutter that is located on the optical path between the lens 101 and the solid-state imaging device 200 and controls the amount of light guided onto the imaging region 210.
  • the solid-state imaging device 200 includes an imaging region 210, a column amplifier 215, a row scanning unit 220, an A / D conversion circuit 240, a horizontal scanning unit 250, an output interface circuit 260, a DAC circuit 270, communication and timing. And a control unit 280.
  • the imaging area 210 is an area in which a plurality of pixels are arranged in a matrix, and a plurality of unit cells each including n pixels as a unit among the plurality of pixels are arranged in a matrix.
  • the imaging region 210 converts light that has passed through the optical system 100 into an electrical signal.
  • the unit cell includes a plurality of pixels belonging to different rows as a unit, and includes, for example, a photosensitive element such as a photodiode, a MOS transistor, and the like. A specific configuration of the imaging region 210 will be described later.
  • the row scanning unit 220 performs pixel reset scanning by scanning a plurality of pixels in the imaging region 210 in units of rows. Specifically, the row scanning unit 220 selects a plurality of pixels included in the imaging region 210 in units of rows, and controls pixel reset and pixel readout.
  • Pixel reset scanning is a process in which a pixel reset operation, which is a process of resetting a photodiode included in a pixel, is performed in units of rows. Specific processing will be described later.
  • the column amplifier 215 amplifies the pixel signal read from the imaging area 210.
  • the A / D conversion circuit 240 A / D converts the pixel signal output from the column amplifier 215. As shown in FIG. 1, the A / D conversion circuit 240 includes a comparator 241 and a column digital memory 242.
  • the comparator 241 compares the reference signal output from the DAC circuit 270 with the pixel signal output from the column amplifier 215. For example, the comparator 241 outputs a signal when the voltage level of the ramp waveform reference signal is equal to or higher than the voltage level of the pixel signal.
  • the column digital memory 242 has a counter function. For example, the column digital memory 242 counts the number of clocks from when the ramp waveform reference signal is input to the comparator 241 to when the signal is output from the comparator 241, so that the voltage level of the ramp waveform reference signal is increased. A period until the voltage level of the pixel signal becomes equal to or higher is measured. Since the period is proportional to the voltage of the pixel signal, the column digital memory 242 can convert an analog pixel signal into a digital pixel signal.
  • the column digital memory 242 has a memory for holding the pixel signal converted into a digital value.
  • the column digital memory 242 holds an A / D converted pixel signal (digital pixel signal) for each column.
  • the horizontal scanning unit 250 selects each column of the column digital memory 242 and drives reading of the held digital pixel signal.
  • the output interface circuit 260 outputs the data in the column digital memory 242 to the outside. Specifically, as illustrated in FIG. 1, the output interface circuit 260 outputs a digital pixel signal to the image signal processing unit 300.
  • the DAC circuit 270 generates a reference signal for performing A / D conversion, and outputs the reference signal to the A / D conversion circuit 240.
  • the communication / timing control unit 280 controls the timing of the column amplifier 215, the row scanning unit 220, the A / D conversion circuit 240, the horizontal scanning unit 250, the output interface circuit 260, and the DAC circuit 270 of the solid-state imaging device 200, and the image. Communication control with the signal processing unit 300 and the camera system control unit 400 is performed. For example, the communication / timing control unit 280 supplies a clock signal to each processing unit (processing circuit) included in the solid-state imaging device 200.
  • the image signal processing unit 300 is a DSP (Digital Signal Processor) or the like, and receives the digital pixel signal output from the solid-state imaging device 200 and performs camera signal processing.
  • the camera signal processing is, for example, processing such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance.
  • the image signal processing unit 300 converts signals into a compression format such as JPEG (Joint Photographic Experts Group), records them in a memory (image memory 500), and displays signals on a liquid crystal screen (image display device 600) provided in the camera. Processing may be performed.
  • JPEG Joint Photographic Experts Group
  • the image memory 500 is a recording medium that can be attached to and detached from the imaging device 10 such as an SD card.
  • the image display device 600 is a liquid crystal screen included in the imaging device 10 or a display device connected to the imaging device 10.
  • the camera system control unit 400 is a microcomputer that integrates the entire operation of the imaging apparatus 10. Specifically, the camera system control unit 400 controls the optical system 100, the solid-state imaging device 200, and the image signal processing unit 300 according to various settings specified by a user I / F (not shown). . From the user I / F, for example, a shutter timing by pressing a release button and a real-time instruction such as a change in zoom magnification are also received as inputs, and the zoom magnification change of the lens 101, the travel of the curtain shutter 102, and the solid-state imaging device 200 reset scanning is controlled.
  • a shutter timing by pressing a release button and a real-time instruction such as a change in zoom magnification
  • the camera system control unit 400 uses a user I / F to send a control parameter relating to reset scanning, which is described later to the camera system designer, in accordance with the running characteristics of the curtain shutter. Is supposed to be written to.
  • FIG. 2 is a diagram illustrating a detailed configuration example of the row scanning unit 220 and the imaging region 210 of the solid-state imaging device 200 according to the embodiment of the present invention.
  • FIG. 3 is a diagram showing a detailed configuration example of the unit cell 211 of the imaging region 210 in the solid-state imaging device 200 of the present invention. Specifically, connection with the imaging region 210 will be described for a part related to reset scanning of the row scanning unit 220. Note that a pixel readout scanning circuit included in the row scanning unit 220 and a circuit connected to the pixel readout scanning circuit and only related to pixel readout are omitted in this drawing.
  • the unit cell 211 has a two-pixel one-cell configuration.
  • M M is a natural number
  • 2M rows of pixels are arranged in the imaging region 210. That is, the unit cell 211 in the x (1 ⁇ x ⁇ M, x is a natural number) row includes the pixel in the 2x ⁇ 1 row and the pixel in the 2x row.
  • the unit cell 211 includes two pixels. Each of the two pixels includes a photodiode 701 and a transfer transistor 702. In other words, the unit cell 211 includes two photodiodes 701 and two transfer transistors 702. Further, the unit cell 211 includes one floating diffusion portion 703, one reset transistor 704, and one SF (Source follower) transistor 705. In the unit cell 211, the signal charges generated by the two photodiodes 701 are read out to the floating diffusion unit 703 through the transfer transistors 702 corresponding thereto.
  • SF Source follower
  • the photodiode 701 is an example of a photoelectric conversion element, and converts incident light into a signal charge. In other words, incident light that has passed through the optical system 100 is converted into signal charges corresponding to the amount of light by the photodiode 701.
  • the transfer transistor 702 is provided corresponding to the photodiode 701, and transfers the charge converted by the corresponding photodiode 701 to the floating diffusion portion 703.
  • a scanning line is connected to each control terminal (for example, gate terminal) of the transfer transistor 702, and a signal TXi (TX2x-1 or TX2x in the example of FIG. 3) for controlling On / Off of the transfer transistor 702 is input.
  • TXi TX2x-1 or TX2x in the example of FIG. 3
  • the floating diffusion portion 703 holds the charge transferred by the transfer transistor 702. As shown in FIG. 3, the floating diffusion portion 703 is shared by two pixels, that is, two photodiodes 701 and two transfer transistors 702. That is, the unit cell 211 is provided with only one floating diffusion portion.
  • the reset transistor 704 is a transistor that resets the potential of the floating diffusion portion 703.
  • a scanning line is connected to each control terminal (for example, gate terminal) of the reset transistor 704, and a signal RSi (RSx in the example of FIG. 3) for controlling On / Off of the reset transistor 704 is input.
  • the reset transistor 704 is also shared by two photodiodes 701 and two transfer transistors 702 by two pixels. That is, the unit cell 211 is provided with only one reset transistor.
  • the SF transistor 705 amplifies the charge held in the floating diffusion portion 703 and outputs it to the column amplifier 215 via the column signal line.
  • the SF transistor 705 is also shared by two photodiodes 701 and two transfer transistors 702 by two pixels. That is, the unit cell 211 is provided with only one SF transistor.
  • the row scanning unit 220 includes a pulse generation circuit 221, a pixel reset scanning circuit 222, a reset scanning register 223, a plurality of AND circuits 224 and 225, a plurality of OR circuits 226, and a plurality of flip-flops. Circuit 227, a plurality of selectors 228, and a plurality of buffers 229.
  • the row scanning unit 220 performs pixel reset scanning as described above.
  • the pixel reset scanning is a process of performing a pixel reset operation, which is a process of resetting the photodiode 701 included in the pixel, in units of rows. Specifically, the pixel reset scanning is performed by turning on the transfer transistor 702 and the reset transistor 704.
  • the pulse generation circuit 221 generates original signals RSg and TXg which are signals common to each row of the imaging region 210.
  • the original signal RSg is an original signal of the signal RSi that controls On / Off of the reset transistor 704 of the unit cell 211.
  • the original signal TXg is an original signal of the signal TXi that controls On / Off of the transfer transistor 702 of the pixel.
  • the pixel reset scanning circuit 222 performs selective scanning for resetting pixels in each row of the imaging region 210. Specifically, the pixel reset scanning circuit 222 outputs a row selection signal SELi for each row. The detailed configuration and operation of the pixel reset scanning circuit 222 will be described later.
  • the reset scanning register 223 is a register that holds predetermined parameters, and specifies control parameters for the pixel reset scanning circuit 222. The detailed operation of the reset scanning register 223 will be described later.
  • Each of the plurality of AND circuits 224 is provided for each row of the plurality of pixels arranged in the imaging region 210, calculates a logical product of the original signal RSg and the row selection signal SELi, and outputs the calculation result to the OR circuit 226. .
  • Each of the plurality of AND circuits 225 is provided for each row of a plurality of pixels arranged in the imaging region 210, calculates a logical product of the original signal TXg and the row selection signal SELi, and outputs the calculation result to the buffer 229.
  • a signal indicating the logical product of the original signal TXg and the row selection signal SELi is a signal TXi for controlling On / Off of the transfer transistor 702.
  • Each of the plurality of OR circuits 226 is provided for each unit cell arranged in the imaging region 210, and calculates the logical sum of the output signals of the AND circuit 224. The calculation result is output to the flip-flop circuit 227 and the selector 228. Since the OR circuit 226 is provided corresponding to the unit cell 211 (specifically, the reset transistor 704), it controls the reset transistor 704 when any pixel included in the unit cell 211 is selected. Can do.
  • the flip-flop circuit 227 delays the output signal from the OR circuit 226 based on the delay clock 230 and outputs the delayed signal to the selector 228.
  • the selector 228 selects either the non-delayed signal output from the OR circuit 226 or the delayed signal output from the flip-flop circuit 227 based on the curtain shutter valid signal 231. For example, the selector 228 selects the delayed signal output from the flip-flop circuit 227 when the curtain shutter valid signal 231 is at a high level. The selector 228 selects the output signal from the OR circuit 226 when the curtain shutter effective signal 231 is at a low level. The selected signal is output to the buffer 229.
  • the buffer 229 is a waveform shaping buffer provided for each scanning line. Note that the row scanning unit 220 may include a level shifter for signal amplitude conversion instead of the buffer 229.
  • one unit cell 211 includes two scanning lines for On / Off control of two transfer transistors 702 and On / Off of one reset transistor 704. One scanning line for off control is connected.
  • the original signals RSg and TXg output from the pulse generation circuit 221 are signals that become active (high level) once in one horizontal scanning period when the curtain shutter 102 is not used.
  • One horizontal scanning period (1H, 2H,..., 2MH) is determined by a synchronization pulse of an externally input horizontal synchronization signal HD.
  • the curtain shutter valid signal 231 is a signal that is at a high level when the curtain shutter 102 is valid and at a low level when the curtain shutter 102 is invalid. In the example shown in FIG. 4, since the curtain shutter 102 is not used, the level is always low. Therefore, the selector 228 always selects the non-delayed output signal from the OR circuit 226.
  • the row selection signal SELi sequentially output is basically a signal that remains active (high level) during one horizontal scanning period.
  • the signal TXi is a signal that becomes a high level when the row to which the pixel belongs is selected. Since one row is selected in one horizontal scanning period, the signal TXi is at a high level in one horizontal scanning period in the period (1H to 2MH period) until the entire imaging region 210 is scanned. Specifically, the signal TXi is a signal after a logical product of the row selection signal SELi and the above-described original signal TXg is calculated by the AND circuit 225 and the waveform is shaped by the buffer 229.
  • the signal RSi is a signal that becomes a high level when a row to which any of a plurality of pixels included in the unit cell 211 belongs is selected. Therefore, the signal RSi is at a high level in a plurality of horizontal scanning periods. In the present embodiment, since it has a two-pixel one-cell configuration, RSi is at a high level in two horizontal scanning periods. Specifically, the signal RSi is generated as follows.
  • the AND circuit 224 calculates the logical product of the row selection signal SELi and the original signal RSg.
  • the signal indicating the operation result of the AND circuit 224 is further logically ORed by the OR circuit 226.
  • the signal indicating the logical sum operation result is further delayed by the flip-flop circuit 227.
  • the selector 228 selects a delayed signal (output signal of the flip-flop circuit 227) and a non-delayed signal (output signal of the OR circuit 226) based on the curtain shutter valid signal 231.
  • the selected signal is waveform-shaped by the buffer 229 and output as a signal RSi.
  • the curtain shutter valid signal 231 is controlled so as to be always at a low level. Therefore, the selector 228 selects an undelayed signal (an output signal of the OR circuit 226).
  • pulses may be generated in the order of TXi and RSi by shifting the timings of TXg and RSg.
  • a mode in which reset scanning of pixels for only one row is performed in one horizontal scanning period is referred to as “native mode” in this specification.
  • a mode in which pixel reset scanning is synchronized with the scanning timing of the curtain shutter 102 is referred to as “curtain shutter synchronization mode”.
  • the row scanning unit 220 In the curtain shutter synchronization mode, exposure of the imaging region 210 is started by pixel reset scanning performed by the row scanning unit 220, and exposure of the imaging region is performed by shielding a mechanical curtain shutter (curtain shutter 102) provided on the optical path of incident light. The mode to end.
  • the row scanning unit 220 simultaneously completes the pixel reset operation for two pixels included in the unit cell 211 when performing pixel reset scanning in the curtain shutter synchronization mode. At this time, the row scanning unit 220 determines the completion timing of the pixel reset operation according to the running characteristics of the curtain shutter 102.
  • the original signals RSg and TXg output from the pulse generation circuit 221 are fixed at a high level regardless of the synchronization pulse of the externally input horizontal synchronization signal HD.
  • All the row selection signals SELi are first set to a high level.
  • the logical circuit unit included in the row scanning unit 220 performs a logical operation on the row selection signal SELi and the original signals RSg and TXg, and outputs the operation results as signals RSi and TXi simultaneously.
  • the signal RSi is selected as a signal that is not delayed (an output signal of the OR circuit 226).
  • the logic circuit unit included in the row scanning unit 220 is specifically a circuit including AND circuits 224 and 225, an OR circuit 226, a flip-flop circuit 227, a selector 228, and a buffer 229 shown in FIG. is there.
  • the configuration of the logic circuit unit is not limited to the configuration shown in FIG.
  • the curtain shutter valid signal 231 is set to a high level. Therefore, the signal RSi is a signal obtained by calculating the logical product of the row selection signal SELi and the original signal RSg, further calculating the logical sum of the operation results, and the operation result being delayed by the flip-flop circuit 227.
  • the reset of the first row and the second row is completed at the same time because the pixel configuration of the imaging region 210 is a two-pixel one-cell in which the first row and the second row share the floating diffusion portion 703. Because of the configuration. By resetting a plurality of shared pixels at the same time, afterimages and horizontal lines due to pixel reset state differences do not occur. For this reason, it is possible to suppress image quality deterioration.
  • all the pixels in the unit cell 211 are reset at the same time in the n-pixel 1-cell configuration.
  • Pixel reset scanning of all rows is possible.
  • the scanning characteristic has a function of selecting the time until the reset of each row is completed at an arbitrary timing so as to match the running characteristic of the rear curtain shutter.
  • FIG. 7 is a diagram showing an example of the configuration of the reset scan register 223 according to the embodiment of the present invention.
  • the reset scanning register 223 is a register file, and includes registers for the number of arithmetic coefficients based on the count-up arithmetic expression.
  • FIGS. 8 and 9 are flowcharts of the curtain shutter synchronization mode.
  • the pixel reset scanning circuit 222 includes a reset row selection circuit 810, a reference clock counter 820, a row address counter 830, a count-up cycle calculation circuit 840, a comparator 850, and a flip-flop circuit 860.
  • the reset row selection circuit 810 includes a plurality of NOT circuits 811, a plurality of AND circuits 812, a plurality of OR circuits 813, and a plurality of latch circuits 814.
  • the reset row selection circuit 810 includes a NOT circuit 811, an AND circuit 812, an OR circuit 813, and a latch circuit 814 for every two pixel rows.
  • the reset row selection circuit 810 outputs the same selection signal SEL to the two pixels included in the unit cell 211 as shown in FIG. In other words, since the signal SEL2x-1 and the signal 2x are the same, the pixels included in the unit cell 211 can be simultaneously reset.
  • an all-row selection signal is input from the communication / timing control unit 280 to the reset row selection circuit 810. Further, the latch circuit 814 latches in accordance with the latch clock input from the communication / timing control unit 280, and the row selection signals SELi are all set to the high level, so that pixel reset of all rows is started ( Step S110). In other words, the row scanning unit 220 starts the pixel reset operation of all the pixels included in the imaging region 210 at the same time.
  • the row address value x of the row address counter 830 is reset to 0 by the signal rst_v input from the communication / timing control unit 280.
  • the row address value corresponds to the row number of the row to which the unit cell 211 belongs.
  • the row address value x output from the row address counter 830 to the row address decoder 870 becomes 0, and the decode signals LINESEL2x-1 and 2x input to the reset row selection circuit 810 all become low level.
  • the reference clock counter value H of the reference clock counter 820 is reset to 0 by the signal rst_v input from the communication / timing control unit 280 (step S120).
  • the signal rst_v is input to the OR circuit 880.
  • the OR circuit 880 calculates a logical sum of the signal rst_v and the output signal of the flip-flop circuit 860, and outputs the calculation result to the reset terminal of the reference clock counter 820. Therefore, if the signal rst_v is at a high level, a signal that is at a high level is output from the OR circuit 880. Thereby, the reference clock counter value H of the reference clock counter 820 can be reset to zero.
  • the row address value x is output from the row address counter 830 to the count-up cycle arithmetic circuit 840 (step S130).
  • the reference clock counter 820 receives the reference clock from the communication / timing control unit 280.
  • the reference clock counter 820 counts up the reference clock and outputs the reference clock counter value H to the comparator 850 (step S140b).
  • the comparator 850 compares the count-up cycle value Y with the reference clock counter value H. When Y and H match, the output of the comparator 850 becomes high level and is output to the flip-flop circuit 860 (step S150).
  • the output of the flip-flop circuit 860 is also input to the reset terminal of the reference clock counter 820 via the OR circuit 880, and the reference clock counter 820 resets the reference clock counter value H to 0 (step S160b). .
  • the row address value x is output from the row address counter 830 to the row address decoder 870.
  • the row address decoder 870 decodes the row address value x and inputs the decode signals LINESEL2x-1 and 2x that become high level to the reset row selection circuit 810.
  • the NOT circuit 811 outputs an inverted signal of the decode signals LINESEL2x-1 and 2x to the AND circuit 812.
  • the AND circuit 812 receives the decode signals LINESEL2x-1 and 2x that are at a low level. Therefore, the AND circuit 812 performs an AND operation between the low level signal and the output signal of the latch circuit 814, and the low level is latched by the latch circuit 814.
  • the signal SEL2x-1 and the signal SEL2x become low level and are output from the pixel reset scanning circuit 222.
  • the signal SEL2x-1 and the signal SEL2x become low level, the pixel reset operation for the 2x-1 row and the 2x row is completed at the same time as in the timing chart shown in FIG. 6 (step S170). .
  • step S170 since the first row address value x is 1, the pixel reset for the first row and the second row is completed at the same time.
  • step S170 since the row address value x is 2, the pixel reset for the third and fourth rows is completed simultaneously.
  • step S130 to step S170 are repeated until the row address value x reaches M, that is, until the reset of the M ⁇ 1th row and the Mth row is completed at the same time and the pixel reset of all rows is completed. Become.
  • the pixel reset scanning circuit 222 can perform pixel reset scanning of all rows while simultaneously completing resetting of all pixels in the unit cell 211 in the n-pixel 1-cell configuration.
  • FIGS. 10, 11A, and 11B scanning according to the scanning characteristics of the rear curtain shutter is possible in the curtain shutter synchronization mode according to the flowchart of FIG. 8 and the configuration of FIG.
  • the vertical axis corresponds to the vertical position (each row of the imaging region 210)
  • the horizontal axis corresponds to time
  • the pulse in each row indicates the pixel reset timing.
  • the rear curtain shutter mechanical shutter (that is, the curtain shutter 102)
  • the readout start timing are also shown in FIG.
  • the row scanning unit 220 simultaneously starts the pixel reset operation of all the pixels included in the imaging region 210 in the curtain shutter synchronization mode.
  • the count-up cycles 1, 2, 3, 4, 5, 6, and 7 are reference clock cycles, which are 150 cycles, 142 cycles, 128 cycles, 108 cycles
  • the reset operations of the third and fourth rows are completed after 150 cycles after the completion of the reset operations of the first and second rows.
  • the reset operation of the fifth and sixth rows is completed 142 cycles after the reset operation of the third and fourth rows is completed.
  • the reset operation of the 7th and 8th rows is completed 128 cycles after the completion of the reset operation of the 5th and 6th rows.
  • the reset operation of the 9th and 10th rows is completed 108 cycles after the reset operation of the 7th and 8th rows is completed.
  • the reset operation of the 11th and 12th rows is completed 82 cycles after the reset operation of the 9th and 10th rows is completed.
  • the reset operation of the 13th and 14th rows is completed 50 cycles after the reset operation of the 11th and 12th rows is completed.
  • the reset operation of the 15th and 16th rows is completed 12 cycles after the reset operation of the 13th and 14th rows is completed.
  • the timing of the front curtain electronic shutter by pixel reset can be approximated to the non-linear running characteristics of the rear curtain shutter.
  • the timing of the front curtain electronic shutter can be approximated to the running characteristics by determining the calculation coefficient held in the reset scanning register 223 according to the running characteristics of the mechanical shutter (curtain shutter 102).
  • the running characteristic of the curtain shutter 102 indicates the movement of the curtain shutter 102, and specifically indicates the timing of completion of exposure of the imaging region 210.
  • the solid-state imaging device 200 includes the row scanning unit 220, and the row scanning unit 220 includes a plurality of pixels included in the unit cell 211 in the mechanical curtain shutter synchronization mode. These pixel reset operations are simultaneously completed.
  • the reset state difference of all the pixels in the unit cell 211 is eliminated, and afterimages and horizontal lines due to the state difference are prevented, so that image quality deterioration can be suppressed.
  • the solid-state imaging device 200 includes a count-up cycle arithmetic circuit 840 of the row address counter 830 and a reset scanning register 223, and according to parameters (calculation coefficients) held by the reset scanning register 223, Perform a reset scan.
  • the scanning characteristics of the pixel reset scanning can be finely matched regardless of whether the running characteristics of the mechanical curtain shutter are nonlinear or the mechanical curtain shutter is different.
  • the row scanning unit 220 performs part of the pixel reset operation of the pixels included in the unit cells 211 in parallel between the pixels included in the unit cells in the curtain shutter synchronization mode. Make it. That is, a part of the period from the start to the completion of the pixel reset operation is performed in parallel between the pixels included in the unit cell.
  • the solid-state imaging device in the curtain shutter synchronization mode, a plurality of pixels have a single-cell configuration in which one reset transistor and one floating diffusion unit are shared. Even if it exists, the reset operation of all the pixels in the unit cell is completed simultaneously. For this reason, it is possible to prevent afterimages and horizontal lines due to the difference in the reset state, and imaging using the front curtain electronic shutter is possible without causing deterioration in image quality.
  • the solid-state imaging device includes a count-up cycle arithmetic circuit 840 of the row address counter 830 and a reset scanning register 223, and performs pixel reset scanning according to parameters (arithmetic coefficients) held by the reset scanning register 223. Therefore, the scanning characteristic at the start of exposure can be matched with the running characteristic with the rear curtain shutter.
  • the solid-state imaging device, the imaging device, and the driving method thereof according to the present invention have been described based on the embodiments.
  • the present invention is not limited to these embodiments. Unless it deviates from the meaning of this invention, the form which carried out the various deformation
  • the signal RSi is shown as a waveform that is controlled for each row in the same way as the signal TXi, but for the signal RSi, all rows are made active (high level) during the pixel reset period, It is also possible to perform control such as performing pixel reset scanning only with the signal TXi.
  • VR described in FIGS. 4 to 6 is a power source of a pixel, and in the case of the pixel configuration illustrated in FIG. 2, voltage control may be performed at the time of reading. Since the power supply potential may be kept during the pixel reset scanning, it is not directly related to the present invention.
  • the solid-state imaging device 200 includes an imaging region 210, a row scanning unit 220, two column amplifiers 215a and 215b, and A / D conversion circuits 240a and 240b.
  • a configuration in which two horizontal scanning units 250a and 250b and two output interface circuits 260a and 260b are provided and two column signals are output from a plurality of directions (for example, two directions) can also be used.
  • FIG. 13 is a diagram illustrating a detailed configuration example of the unit cell in the solid-state imaging device in the case where the selection transistor is provided in the unit cell according to the modification of the embodiment of the present invention.
  • the unit cell 211 shown in FIG. 13 includes two photodiodes 701, two transfer transistors 702, one floating diffusion portion 703, one reset transistor 704, one SF transistor 705, One selection transistor 906 is provided. That is, for the two photodiodes 701 and the two transfer transistors 702, one floating diffusion portion 703, one reset transistor 704, one SF transistor 705, and one selection transistor 906 are provided. And are provided.
  • the signal charges of the two photodiodes 701 pass through each transfer transistor 702 and are transferred to the floating diffusion portion 703. Then, after being amplified by the SF transistor 705, the data is read through the selection transistor 906.
  • FIG. 14 is a diagram illustrating a detailed configuration example of the solid-state imaging device 200 in the case where the selection transistor 906 is provided in the unit cell 211. Specifically, connection with the imaging region 210 will be described for a part related to reset scanning of the row scanning unit 220. Note that a pixel readout scanning circuit included in the row scanning unit 220 and a circuit connected to and connected only to pixel readout are omitted in this drawing.
  • the row scanning unit 220 includes a plurality of AND circuits 932, a plurality of OR circuits 933, and a plurality of buffers 229 in addition to the configuration of the row scanning unit 220 illustrated in FIG. 2. .
  • the pulse generation circuit 221 further generates an original signal SLg that is a signal common to each row of the imaging region 210.
  • the original signal SLg is an original signal of the signal SLi that controls On / Off of the selection transistor 906 of the unit cell 211.
  • Each of the plurality of AND circuits 932 is provided for each row of the plurality of pixels arranged in the imaging region 210, calculates a logical product of the original signal SLg and the row selection signal SELi, and outputs the calculation result to the OR circuit 933. .
  • Each of the plurality of OR circuits 933 is provided for each unit cell 211 arranged in the imaging region 210, and calculates the logical sum of the output signals of the AND circuit 932. The calculation result is output to the selection transistor 906 of the unit cell 211 via the buffer 229. Since the OR circuit 933 is provided corresponding to the unit cell 211 (specifically, the selection transistor 906), the selection transistor 906 is controlled when any of the pixels included in the unit cell 211 is selected. Can do.
  • the present invention can be applied by changing the configuration of the row scanning unit 220.
  • the pixel is on the back side of the semiconductor substrate, that is, on the back side of the surface where the gate terminal and wiring of the transistor are formed.
  • the structure of a so-called back-illuminated image sensor (back-illuminated solid-state imaging device) formed can also be used.
  • the row scanning unit 220 includes the count-up cycle arithmetic circuit 840 of the row address counter 830 and the reset scanning register 223 has been described.
  • other blocks may be included in the solid-state imaging device 200 according to the present embodiment.
  • the reset scanning register 223 is controlled by the image signal processing unit 300 and the camera system control.
  • the unit 400 may be provided.
  • k is selected in accordance with the running characteristics of the rear curtain shutter.
  • k is a natural number of 1 or more
  • u i is a count-up coefficient register.
  • the 2-pixel 1-cell configuration has been described.
  • a 4-pixel 1-cell configuration or a configuration in which a plurality of photodiodes are shared may be used.
  • the same effect can be obtained, and there is no particular limitation. That is, in the above, the readout unit is shared by two pixels, but shared by more pixels such as 3 pixels or 4 pixels. You may make it the structure to carry out.
  • the shared pixels may extend over a plurality of columns.
  • one unit cell includes n scanning lines for on / off control of n transfer transistors and on / off of one reset transistor from a row scanning unit.
  • One scanning line for control is connected.
  • the row scanning unit 220 may make the period from the start to the completion of the pixel reset operation of the unit cell 211 constant in all the pixels in the imaging region 210 in the curtain shutter synchronization mode.
  • the start timing of the pixel reset operation is started at the same time in all the imaging areas 210, whereas, for example, the pixel reset operation is performed according to the running characteristics of the rear curtain shutter (mechanical shutter).
  • the period from the start to the completion of the pixel reset operation may be made constant for all the pixels.
  • the imaging device 10 including the solid-state imaging device 200 according to the present invention is, for example, a digital still camera as shown in FIG. 15A and a digital video camera as shown in FIG. 15B.
  • the image pickup apparatus and the solid-state image pickup apparatus according to the present invention are capable of suppressing image quality deterioration in a mechanical curtain shutter synchronous mode using a front curtain electronic shutter and a rear curtain mechanical shutter in a solid-state image pickup apparatus having an n pixel and one cell configuration.
  • it can be used for a single-lens reflex digital still camera, a single-lens digital still camera, a digital still camera, and the like.

Landscapes

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  • Signal Processing (AREA)
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Abstract

　本発明は、幕シャッタ同期モードにおいて画質劣化を抑えるｎ画素１セル構造の固体撮像装置を提供することを目的とするものである。本発明は、ｎ個の画素を１単位として含む単位セル（２１１）を複数備える固体撮像装置（２００）であって、複数の単位セル（２１１）が行列状に配列された撮像領域（２１０）と、撮像領域（２１０）内の複数の画素を行単位で走査する行走査部（２２０）とを備え、行走査部（２２０）は、転送トランジスタ（７０２）に対応するフォトダイオード（７０１）をリセットする処理である画素リセット動作を、行単位で行う処理である画素リセット走査によって撮像領域（２１０）の露光を開始し、入射光の光路上に設けられた幕シャッタ（１０２）による遮光によって撮像領域（２１０）の露光を終了する幕シャッタ同期モードにおいて、画素リセット走査を行う際に、単位セルに含まれる全ての画素に対して、画素リセット動作を同時に完了する。

Description

固体撮像装置及び撮像装置
　本発明は、固体撮像装置、及び、固体撮像装置を備える撮像装置に関し、特に、複数の画素を１単位として含む単位セルを複数備える固体撮像装置及び撮像装置に関する。すなわち、本発明は、ｎ（ｎは２以上の自然数）画素１セル構成の固体撮像装置及び撮像装置に関する。
　近年、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置を用いたデジタルスチルカメラが急速に成長している。また、一眼レフカメラでは幕シャッタが特徴の１つであり、一般的にフォーカルプレーンシャッタが用いられる。フォーカルプレーンシャッタは、露光開始を決定する先幕と露光終了を決定する後幕との両方のメカシャッタを備える必要がある。これにより、カメラのサイズや重量が増大してしまう。
　これに対して、特許文献１に示された従来技術では、固体撮像装置の露光開始タイミングを決定する先幕シャッタを使用しない。特許文献１に開示された従来の固体撮像装置は、固体撮像装置の撮像領域に配列された複数の画素をリセットする動作である画素リセット走査のタイミングを制御することにより、先幕シャッタを代替する先幕電子シャッタ機能を搭載している。
特開２００８－３１２１７０号公報
　しかしながら、上記従来技術では、以下のような課題がある。
　特許文献１に開示された従来技術では、固体撮像装置の画素リセット走査において、図１６に示すように、１行分の画素をリセットしている間に、次の行の画素リセットを順次進めていく走査を行う。これにより、後幕のメカシャッタの走行時間にあわせた先幕電子シャッタを実現している。
　一方、画素数の増加が要求されている近年のトレンドにおいては、単に微細プロセスを導入するだけでは、１画素あたりのフォトダイオード面積も縮小してしまう。このため、リセットトランジスタ及びフローティングディフュージョン部を複数のフォトダイオード及び複数の転送トランジスタで共用することで、１画素あたりのトランジスタ数を減らし、フォトダイオード面積を確保する画素セル構成が必要になってくる。この流れは、一眼レフに使われるような大型の固体撮像装置でも不可避な状況である。以下、ｎ個のフォトダイオード及びｎ個の転送トランジスタが１個のリセットトランジスタ及び１個のフローティングディフュージョンを共有する場合の構成を、ｎ画素１セル構成と記載する。
　ここで、ｎ画素１セル構成の固体撮像装置に対して、特許文献１で開示された従来技術を適用した場合、隣接した画素行においてリセットトランジスタ及びフローティングディフュージョン部を共有しているために、行毎にリセット状態差が発生する。これにより、残像や横線が発生するため、画質劣化を招いてしまう。
　例えば、Ｎ行目とＮ＋１行目（Ｎは任意の奇数）とである２個のフォトダイオードと２個の転送トランジスタとが、１個のリセットトランジスタと１個のフローティングディフュージョン部とを共有した単位セルを例に挙げて、説明する。Ｎ行目のリセット完了時は、２個の転送トランジスタがＯＮしている状態で画素のリセットを完了するのに対して、Ｎ＋１行目のリセット完了時は１個の転送トランジスタだけがＯＮしている状態で画素のリセットを完了することになる。このため、Ｎ行目とＮ＋１行目とのリセット状態に差が発生し、残像や横線が発生する。その結果、画質劣化が発生してしまう。
　そこで、本発明は、先幕電子シャッタと後幕メカシャッタとを利用するメカニカル幕シャッタ同期モードにおける画質劣化を抑えることができるｎ画素１セル構成の固体撮像装置及び撮像装置を提供することを目的とする。
　上記課題を解決するため、本発明の一態様に係る固体撮像装置は、複数の画素が行列状に配列され、当該複数の画素のうちｎ（ｎは２以上の自然数）個の画素を１単位としてそれぞれが含む複数の単位セルが行列状に配列された撮像領域と、前記撮像領域内の前記複数の画素を行単位で走査することで、画素リセット走査を行う行走査部とを備え、前記複数の単位セルのそれぞれは、入射光を電荷に変換するフォトダイオードと、前記フォトダイオードによって変換された電荷を転送する転送トランジスタとをそれぞれが含む前記ｎ個の画素と、前記ｎ個の画素によって共用される、前記複数の転送トランジスタによって転送された電荷を保持するフローティングディフュージョン部と、前記ｎ個の画素によって共用される、前記フローティングディフュージョン部の電位をリセットするリセットトランジスタとを有し、前記画素リセット走査は、前記転送トランジスタと前記リセットトランジスタとをオン状態にすることで、前記転送トランジスタに対応する前記フォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理であり、前記行走査部は、前記画素リセット走査によって前記撮像領域の露光を開始し、前記入射光の光路上に設けられたメカニカル幕シャッタによる遮光によって前記撮像領域の露光を終了する幕シャッタ同期モードにおいて、前記画素リセット走査を行う際に、前記単位セルに含まれる前記ｎ個の画素に対して、前記画素リセット動作を同時に完了する。
　本態様によれば、メカニカル幕シャッタ同期モードにおいて、単位セルに含まれる全ての画素のリセット動作を同時に完了させるので、行毎のリセット状態差が発生することを防止することができ、画質劣化を防止することができる。
　また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記メカニカル幕シャッタの走行特性に応じて、前記画素リセット動作の完了のタイミングを決定してもよい。
　本態様によれば、メカニカル幕シャッタの走行特性に応じて、画素リセット動作の完了のタイミングを決定するので、先幕電子シャッタとして適した動作を行うことができる。
　また、前記固体撮像装置は、さらに、各行の前記画素リセット動作を完了するタイミングを決定するためのパラメータであって、前記メカニカル幕シャッタの走行特性に応じて決定されるパラメータを保持するリセット走査レジスタを備え、前記行走査部は、前記幕シャッタ同期モードにおいて、前記リセット走査レジスタが保持するパラメータに基づいて、前記画素リセット走査を行ってもよい。
　本態様によれば、レジスタに保持させるパラメータを変更するだけで、容易にメカニカル幕シャッタの走行特性に合わせた先幕電子シャッタを実現することができる。
　例えば、前記行走査部は、さらに、前記単位セルが属する行を示す行アドレス値と、前記リセット走査レジスタが保持するパラメータとを用いて、前記画素リセット動作を完了するタイミングを演算する演算回路と、前記演算回路によって演算されたタイミングで、前記単位セルに含まれる前記ｎ個の画素の画素リセット動作が完了するように、前記単位セルに含まれる前記ｎ個の画素に行走査信号を出力する行選択回路とを備えてもよい。
　また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルの画素リセット動作の開始から完了までの期間を、前記撮像領域に含まれる全ての前記画素において一定にしてもよい。
　本態様によれば、画素リセット動作の期間を全ての撮像領域で一定とすることで、リセット期間の長さに起因する残像などの状態差を抑えることができる。
　また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記撮像領域に含まれる全ての前記画素の前記画素リセット動作を、同時に開始させてもよい。
　本態様によれば、画素リセット動作を同時に開始することで、開始の制御を容易にすることができる。
　また、前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルに含まれる画素の前記画素リセット動作の一部を、前記単位セルに含まれる画素間で並行して行わせてもよい。
　本態様によれば、画素リセット動作の一部を並行して行うことで、十分なリセット期間を確保し、残像を抑えることができる。
　また、本発明の一態様に係る撮像装置は、上記の固体撮像装置と、前記メカニカル幕シャッタとを備える。
　本態様によれば、メカニカル幕シャッタ同期モードにおいて、単位セルに含まれる全ての画素のリセット動作を同時に完了させるので、行毎のリセット状態差が発生することを防止することができ、画質劣化を防止することができる。
　本発明によれば、ｎ画素１セル構成の固体撮像装置において、先幕電子シャッタと後幕メカシャッタとを利用するメカニカル幕シャッタ同期モードにおける画質劣化を抑えることができる。
図１は、本発明の実施の形態に係る撮像装置のシステム構成例を示す図である。 図２は、本発明の実施の形態における固体撮像装置内の行走査部と撮像領域との詳細な構成例を示す図である。 図３は、本発明の実施の形態における固体撮像装置内の単位セルの詳細な構成例を示す図である。 図４は、ＴＸｇとＲＸｇとを同時にハイレベルとする場合の画素リセット走査タイミングの一例を示す図である。 図５は、ＴＸｇとＲＸｇとのタイミングをずらす場合の画素リセット走査タイミングの一例を示す図である。 図６は、本発明の実施の形態における幕シャッタ同期モードの画素リセット走査タイミングを示す図である。 図７は、本発明の実施の形態におけるリセット走査に係るパラメータ設定を行うリセット走査レジスタの一例を示す図である。 図８は、本発明の実施の形態における幕シャッタ同期モードの画素リセット走査の制御の一例を示すフローチャートである。 図９は、本発明の実施の形態におけるリセット走査に係る画素リセット走査回路の構成例を示す図である。 図１０は、本発明の実施の形態におけるリセット走査タイミングの一例を示す図である。 図１１Ａは、本発明の実施の形態におけるカウントアップサイクルの演算例を示す図である。 図１１Ｂは、本発明の実施の形態におけるリセット走査レジスタの一例を示す図である。 図１２は、本発明の実施の形態の変形例に係る固体撮像装置の構成例を示す図である。 図１３は、本発明の実施の形態の変形例に係る単位セルの他の構成例を示す図である。 図１４は、本発明の実施の形態の変形例に係る固体撮像装置内の行走査部と撮像領域との詳細な構成例を示す図である。 図１５Ａは、本発明の実施の形態の撮像装置の一例を示す外観図である。 図１５Ｂは、本発明の実施の形態の撮像装置の一例を示す外観図である。 図１６は、従来のリセット走査タイミングを示す図である。
　以下、図面を参照しながら、本発明の実施の形態に係る固体撮像装置及び撮像装置について説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　本発明の実施の形態に係る固体撮像装置は、ｎ（ｎは２以上の自然数）個の画素を１単位として含む単位セルを複数備える固体撮像装置であって、複数の単位セルが行列状に配列された撮像領域と、撮像領域内のｎ個の画素を行単位で走査する行走査部とを備える。行走査部は、転送トランジスタに対応するフォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理である画素リセット走査によって撮像領域の露光を開始し、入射光の光路上に設けられた幕シャッタによる遮光によって撮像領域の露光を終了する幕シャッタ同期モードにおいて、画素リセット走査を行う際に、単位セルに含まれる全ての画素に対して、画素リセット動作を同時に完了することを特徴とする。
　また、本発明の実施の形態に係る撮像装置は、上記の固体撮像装置と、メカニカルシャッタとを備える。まず、本発明の実施の形態に係る撮像装置の構成について、図１を用いて説明する。
　図１は、本発明の実施の形態に係る撮像装置（カメラ）の構成の一例を示す図である。
　図１に示すように、本発明の実施の形態に係る撮像装置１０は、光学系１００と、固体撮像装置２００と、画像信号処理部３００と、カメラシステム制御部４００とを備える。また、撮像装置１０は、画像メモリ５００及び画像表示デバイス６００と接続され、データのやり取りを行うことができる。
　光学系１００は、レンズ１０１と、幕シャッタ１０２とを備える。
　レンズ１０１は、被写体からの光を集光して、固体撮像装置２００の撮像領域２１０上に画像を形成する。幕シャッタ１０２は、レンズ１０１と固体撮像装置２００との間の光路上に位置し、撮像領域２１０上に導かれる光の量を制御するメカニカルシャッタである。
　固体撮像装置２００は、撮像領域２１０と、カラムアンプ２１５と、行走査部２２０と、Ａ／Ｄ変換回路２４０と、水平走査部２５０と、出力インタフェース回路２６０と、ＤＡＣ回路２７０と、通信・タイミング制御部２８０とを備える。
　撮像領域２１０は、複数の画素が行列状に配列され、当該複数の画素のうちｎ個の画素を１単位としてそれぞれが含む複数の単位セルが行列状に配列された領域である。撮像領域２１０は、光学系１００を通過した光を電気信号に変換する。単位セルは、それぞれが異なる行に属する複数の画素を１単位として含み、例えば、フォトダイオードなどの光感応素子、及び、ＭＯＳトランジスタ等を含んでいる。撮像領域２１０の具体的な構成については、後で説明する。
　行走査部２２０は、撮像領域２１０の複数の画素を行単位で走査することで、画素リセット走査を行う。具体的には、行走査部２２０は、撮像領域２１０に含まれる複数の画素を行単位で選択し、画素のリセット、及び、画素の読み出しを制御する。
　画素リセット走査とは、画素に含まれるフォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理である。具体的な処理については、後で説明する。
　カラムアンプ２１５は、撮像領域２１０から読み出された画素信号を増幅する。
　Ａ／Ｄ変換回路２４０は、カラムアンプ２１５から出力される画素信号をＡ／Ｄ変換する。Ａ／Ｄ変換回路２４０は、図１に示すように、比較器２４１と、カラムデジタルメモリ２４２とを備える。
　比較器２４１は、ＤＡＣ回路２７０から出力される参照信号と、カラムアンプ２１５から出力される画素信号とを比較する。例えば、比較器２４１は、ランプ波形の参照信号の電圧レベルが画素信号の電圧レベル以上になった場合に、信号を出力する。
　カラムデジタルメモリ２４２は、カウンタ機能を有する。例えば、カラムデジタルメモリ２４２は、ランプ波形の参照信号が比較器２４１に入力されてから比較器２４１から信号が出力されるまでのクロック数をカウントすることで、ランプ波形の参照信号の電圧レベルが画素信号の電圧レベル以上となるまでの期間を測定する。当該期間は、画素信号の電圧に比例するので、カラムデジタルメモリ２４２は、アナログの画素信号をデジタル値の画素信号に変換することができる。
　さらに、カラムデジタルメモリ２４２は、デジタル値に変換された画素信号を保持するためのメモリを有する。カラムデジタルメモリ２４２は、列毎に、Ａ／Ｄ変換された画素信号（デジタル画素信号）を保持する。
　水平走査部２５０は、カラムデジタルメモリ２４２の各列を選択して、保持されているデジタル画素信号の読み出しを駆動する。
　出力インタフェース回路２６０は、カラムデジタルメモリ２４２のデータを外部に出力する。具体的には、図１に示すように、出力インタフェース回路２６０は、画像信号処理部３００にデジタル画素信号を出力する。
　ＤＡＣ回路２７０は、Ａ／Ｄ変換を行う際の参照信号を生成し、参照信号をＡ／Ｄ変換回路２４０に出力する。
　通信・タイミング制御部２８０は、固体撮像装置２００のカラムアンプ２１５、行走査部２２０、Ａ／Ｄ変換回路２４０、水平走査部２５０、出力インタフェース回路２６０、及び、ＤＡＣ回路２７０のタイミング制御と、画像信号処理部３００、及び、カメラシステム制御部４００との通信制御を行う。例えば、通信・タイミング制御部２８０は、固体撮像装置２００が備える各処理部（処理回路）にクロック信号を供給する。
　画像信号処理部３００は、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などであり、固体撮像装置２００から出力されたデジタル画素信号を受けて、カメラ信号処理を行う。カメラ信号処理は、例えば、ガンマ補正、色補間処理、空間補間処理、オートホワイトバランスなどの処理である。また、画像信号処理部３００は、ＪＰＥＧ（Ｊｏｉｎｔ　Ｐｈｏｔｏｇｒａｐｈｉｃ　Ｅｘｐｅｒｔｓ　Ｇｒｏｕｐ）などの圧縮フォーマットへの変換、メモリ（画像メモリ５００）への記録、カメラが備える液晶画面（画像表示デバイス６００）への表示用信号処理などを行ってもよい。
　なお、画像メモリ５００は、例えば、ＳＤカードなどの、撮像装置１０に着脱可能な記録媒体である。また、画像表示デバイス６００は、撮像装置１０が備える液晶画面、又は、撮像装置１０に接続される表示装置などである。
　カメラシステム制御部４００は、撮像装置１０の全体動作を統合するマイクロコンピュータなどである。具体的には、カメラシステム制御部４００は、ユーザＩ／Ｆ（図示せず）で指定された各種の設定に従って、光学系１００、固体撮像装置２００、及び、画像信号処理部３００の制御を行う。ユーザＩ／Ｆからは、例えば、レリーズボタン押下などによるシャッタタイミング、及び、ズーム倍率の変更などのリアルタイム指示も入力として受け、レンズ１０１のズーム倍率変更、幕シャッタ１０２の走行、及び、固体撮像装置２００のリセット走査の制御を行う。
　特に、本発明の観点では、カメラシステム制御部４００は、カメラシステムの設計者が幕シャッタの走行特性に合わせたリセット走査に係る制御パラメータを、ユーザＩ／Ｆを介して、後述のリセット走査レジスタに書き込むことを想定している。
　次に、行走査部２２０及び撮像領域２１０の詳細について、図２及び図３を用いて説明する。図２は、本発明の実施の形態に係る固体撮像装置２００の行走査部２２０と撮像領域２１０との詳細な構成例を示す図である。また、図３は、本発明の固体撮像装置２００内の撮像領域２１０の単位セル２１１の詳細な構成例を示す図である。具体的には、行走査部２２０のリセット走査に係る部位について、撮像領域２１０との接続を説明する。なお、行走査部２２０が含む画素読み出し走査回路、及び、画素読み出し走査回路に接続し、画素読み出しにのみ係る回路は、本図では省略している。
　図２に示すように、撮像領域２１０は、複数の単位セル２１１が行列状に配列されている。ここでは、単位セル２１１は、２画素１セル構成である。また、図２に示す例では、撮像領域２１０には、Ｍ（Ｍは自然数）行の単位セル２１１が配列され、したがって、２Ｍ行の画素が配列されている。つまり、ｘ（１≦ｘ≦Ｍ、ｘは自然数）行目の単位セル２１１には、２ｘ－１行目の画素と、２ｘ行目の画素とが含まれる。
　図３に示すように、単位セル２１１は、２個の画素を含んでいる。２個の画素のそれぞれは、フォトダイオード７０１と、転送トランジスタ７０２とを含んでいる。言い換えると、単位セル２１１は、２個のフォトダイオード７０１と、２個の転送トランジスタ７０２とを含んでいる。さらに、単位セル２１１は、１個のフローティングディフュージョン部７０３と、１個のリセットトランジスタ７０４と、１個のＳＦ（Ｓｏｕｒｃｅ　Ｆｏｌｌｏｗｅｒ）トランジスタ７０５とを備える。単位セル２１１では、２個のフォトダイオード７０１によって生成された信号電荷が、それぞれに対応する転送トランジスタ７０２を通り、フローティングディフュージョン部７０３に読み出される。
　フォトダイオード７０１は、光電変換素子の一例であり、入射光を信号電荷に変換する。つまり、光学系１００を通った入射光は、フォトダイオード７０１によって、光量に応じた信号電荷に変換される。
　転送トランジスタ７０２は、フォトダイオード７０１に対応して設けられ、対応するフォトダイオード７０１によって変換された電荷をフローティングディフュージョン部７０３に転送する。転送トランジスタ７０２の制御端子（例えば、ゲート端子）にはそれぞれ、走査線が接続され、転送トランジスタ７０２のＯｎ／Ｏｆｆを制御する信号ＴＸｉ（図３の例では、ＴＸ２ｘ－１又はＴＸ２ｘ）が入力される。
　フローティングディフュージョン部７０３は、転送トランジスタ７０２によって転送された電荷を保持する。図３に示すように、フローティングディフュージョン部７０３は、２個の画素によって、すなわち、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２によって共用される。つまり、単位セル２１１には、フローティングディフュージョン部が１個のみ設けられている。
　リセットトランジスタ７０４は、フローティングディフュージョン部７０３の電位をリセットするトランジスタである。リセットトランジスタ７０４の制御端子（例えば、ゲート端子）にはそれぞれ、走査線が接続され、リセットトランジスタ７０４のＯｎ／Ｏｆｆを制御する信号ＲＳｉ（図３の例では、ＲＳｘ）が入力される。
　なお、リセットトランジスタ７０４も、２個の画素によって、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２によって共用される。つまり、単位セル２１１には、リセットトランジスタが１個のみ設けられている。
　ＳＦトランジスタ７０５は、フローティングディフュージョン部７０３に保持された電荷を増幅して、列信号線を介してカラムアンプ２１５に出力する。ＳＦトランジスタ７０５も、２個の画素によって、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２によって共用される。つまり、単位セル２１１には、ＳＦトランジスタが１個のみ設けられている。
　図２に戻ると、行走査部２２０は、パルス発生回路２２１と、画素リセット走査回路２２２と、リセット走査レジスタ２２３と、複数のＡＮＤ回路２２４及び２２５と、複数のＯＲ回路２２６と、複数のフリップフロップ回路２２７と、複数のセレクタ２２８と、複数のバッファ２２９とを備える。
　行走査部２２０は、上述したように、画素リセット走査を行う。画素リセット走査とは、画素に含まれるフォトダイオード７０１をリセットする処理である画素リセット動作を、行単位で行う処理である。具体的には、画素リセット走査は、転送トランジスタ７０２とリセットトランジスタ７０４とをオン状態にすることで行われる。
　パルス発生回路２２１は、撮像領域２１０の各行に共通の信号である原信号ＲＳｇ及びＴＸｇを生成する。原信号ＲＳｇは、単位セル２１１のリセットトランジスタ７０４のＯｎ／Ｏｆｆを制御する信号ＲＳｉの原信号である。原信号ＴＸｇは、画素の転送トランジスタ７０２のＯｎ／Ｏｆｆを制御する信号ＴＸｉの原信号である。
　画素リセット走査回路２２２は、撮像領域２１０の各行の画素のリセットのための選択走査を行う。具体的には、画素リセット走査回路２２２は、行選択信号ＳＥＬｉを行毎に出力する。画素リセット走査回路２２２の詳細な構成及び動作については、後で説明する。
　リセット走査レジスタ２２３は、所定のパラメータを保持するレジスタであり、画素リセット走査回路２２２の制御パラメータを指定する。リセット走査レジスタ２２３の詳細な動作については、後で説明する。
　複数のＡＮＤ回路２２４はそれぞれ、撮像領域２１０に配列された複数の画素の行毎に設けられ、原信号ＲＳｇと行選択信号ＳＥＬｉとの論理積を演算し、演算結果をＯＲ回路２２６に出力する。
　複数のＡＮＤ回路２２５はそれぞれ、撮像領域２１０に配列された複数の画素の行毎に設けられ、原信号ＴＸｇと行選択信号ＳＥＬｉとの論理積を演算し、演算結果をバッファ２２９に出力する。なお、原信号ＴＸｇと行選択信号ＳＥＬｉとの論理積の演算結果を示す信号が、転送トランジスタ７０２のＯｎ／Ｏｆｆを制御する信号ＴＸｉである。
　複数のＯＲ回路２２６はそれぞれ、撮像領域２１０に配列された単位セル毎に設けられ、ＡＮＤ回路２２４の出力信号の論理和を演算する。演算結果は、フリップフロップ回路２２７とセレクタ２２８とに出力される。ＯＲ回路２２６は、単位セル２１１（具体的には、リセットトランジスタ７０４）に対応して備えられるので、単位セル２１１に含まれる画素のいずれかが選択された場合に、リセットトランジスタ７０４を制御することができる。
　フリップフロップ回路２２７は、ディレイクロック２３０に基づいて、ＯＲ回路２２６からの出力信号を遅延し、遅延した信号をセレクタ２２８に出力する。
　セレクタ２２８は、幕シャッタ有効信号２３１に基づいて、ＯＲ回路２２６から出力される遅延されていない信号と、フリップフロップ回路２２７から出力される遅延された信号とのいずれか一方を選択する。例えば、セレクタ２２８は、幕シャッタ有効信号２３１がハイレベルである場合、フリップフロップ回路２２７から出力される遅延された信号を選択する。また、セレクタ２２８は、幕シャッタ有効信号２３１がローレベルである場合、ＯＲ回路２２６からの出力信号を選択する。選択された信号は、バッファ２２９に出力される。
　バッファ２２９は、各走査線に設けられた波形整形用のバッファである。なお、行走査部２２０は、バッファ２２９の代わりに、信号振幅変換のためのレベルシフタを備えてもよい。
　以上のように、２画素１セル構成の場合、１つの単位セル２１１には、２個の転送トランジスタ７０２のＯｎ／Ｏｆｆ制御用の２本の走査線と、１個のリセットトランジスタ７０４のＯｎ／Ｏｆｆ制御用の１本の走査線とが接続されている。
　次に、図４を用いて、幕シャッタ１０２を使わない場合について、画素リセットタイミングを説明する。
　パルス発生回路２２１から出力される原信号ＲＳｇ及びＴＸｇは、幕シャッタ１０２を使わない場合では、１水平走査期間に１回、アクティブ（ハイレベル）となる信号である。なお、１水平走査期間（１Ｈ、２Ｈ、…、２ＭＨ）は、外部入力の水平同期信号ＨＤの同期パルスによって決定される。
　幕シャッタ有効信号２３１は、幕シャッタ１０２が有効である場合にハイレベルとなり、幕シャッタ１０２が無効である場合にローレベルとなる信号である。図４に示す例では、幕シャッタ１０２を用いないので、常にローレベルとなる。したがって、セレクタ２２８では、常に、ＯＲ回路２２６からの遅延されていない出力信号が選択される。
　画素リセット走査回路２２２からＳＥＬ１、ＳＥＬ２、．．．と順次出力される行選択信号ＳＥＬｉは、基本的に１水平走査期間の間、アクティブ（ハイレベル）であり続ける信号である。
　信号ＴＸｉは、画素が属する行が選択された場合にハイレベルとなる信号である。１水平走査期間に１つの行が選択されるので、信号ＴＸｉは、撮像領域２１０全体を走査するまでの期間（１Ｈ～２ＭＨの期間）における１つの水平走査期間において、ハイレベルとなる。具体的には、信号ＴＸｉは、ＡＮＤ回路２２５によって、行選択信号ＳＥＬｉと上述の原信号ＴＸｇとの論理積が演算され、バッファ２２９によって波形整形された後の信号である。
　信号ＲＳｉは、単位セル２１１に含まれる複数の画素のいずれかが属する行が選択された場合にハイレベルとなる信号である。したがって、信号ＲＳｉは、複数の水平走査期間においてハイレベルとなる。本実施の形態では、２画素１セル構成であるので、２つの水平走査期間において、ＲＳｉはハイレベルとなる。具体的には、信号ＲＳｉは、次のようにして生成される。
　まず、ＡＮＤ回路２２４によって、行選択信号ＳＥＬｉと原信号ＲＳｇとの論理積が演算される。ＡＮＤ回路２２４の演算結果を示す信号は、さらに、ＯＲ回路２２６によって論理和が演算される。論理和の演算結果を示す信号は、さらに、フリップフロップ回路２２７によって遅延される。そして、セレクタ２２８は、幕シャッタ有効信号２３１に基づいて、遅延された信号（フリップフロップ回路２２７の出力信号）と、遅延されていない信号（ＯＲ回路２２６の出力信号）とを、選択する。選択された信号が、バッファ２２９によって波形整形され、信号ＲＳｉとして、出力される。
　なお、図４に示す例では、幕シャッタ１０２を使わないので、幕シャッタ有効信号２３１が常にローレベルとなるように制御される。このため、セレクタ２２８は、遅延されていない信号（ＯＲ回路２２６の出力信号）を選択している。
　ここでは、画素に対するリセットを有効とするために、図４に示すように、信号ＲＳｉ及びＴＸｉが同時にハイレベルとなる期間を設定している。しかしながら、画素をリセットするためには、図５に示すように、ＴＸｇとＲＳｇとのタイミングをずらすことで、ＴＸｉ、ＲＳｉの順にパルスを発生してもよい。
　ここで、図４及び図５を用いて説明したように、１水平走査期間に１行分のみの画素のリセット走査を行うモードを、本明細書において、「ネイティブモード」と記載する。これに対して、幕シャッタ１０２を使用するため、画素リセット走査を、幕シャッタ１０２の走査タイミングと同期を取るモードを「幕シャッタ同期モード」と記載する。
　幕シャッタ同期モードでは、行走査部２２０が行う画素リセット走査によって撮像領域２１０の露光を開始し、入射光の光路上に設けられたメカニカル幕シャッタ（幕シャッタ１０２）による遮光によって撮像領域の露光を終了するモードである。本実施の形態では、行走査部２２０は、幕シャッタ同期モードにおいて、画素リセット走査を行う際に、単位セル２１１に含まれる２個の画素に対して、画素リセット動作を同時に完了する。このとき、行走査部２２０は、幕シャッタ１０２の走行特性に応じて、画素リセット動作の完了のタイミングを決定する。
　次に、図６を用いて、この幕シャッタ同期モードでの画素のリセット走査タイミングを説明する。
　パルス発生回路２２１から出力される原信号ＲＳｇ及びＴＸｇは、幕シャッタ同期モードでは、外部入力の水平同期信号ＨＤの同期パルスに関係なく、ハイレベルに固定される。
　行選択信号ＳＥＬｉは、まず、全てがハイレベルに設定される。行走査部２２０が備える論理回路部によって、行選択信号ＳＥＬｉと原信号ＲＳｇ及びＴＸｇとの論理演算が行われ、演算結果が信号ＲＳｉ及びＴＸｉとして、全行同時に出力される。この時、幕シャッタ有効信号２３１は、ローレベルとなるように制御するため、信号ＲＳｉは、遅延されていない信号（ＯＲ回路２２６の出力信号）が選択されている。
　なお、行走査部２２０が備える論理回路部は、具体的には、図２に示すＡＮＤ回路２２４及び２２５と、ＯＲ回路２２６と、フリップフロップ回路２２７と、セレクタ２２８と、バッファ２２９と含む回路である。論理回路部の構成は、図２に示す構成には限られない。
　次に、幕シャッタ有効信号２３１がハイレベルに設定される。したがって、信号ＲＳｉは、行選択信号ＳＥＬｉと原信号ＲＳｇとの論理積を演算し、さらに、演算結果の論理和を演算し、演算結果がフリップフロップ回路２２７によって遅延された信号となる。
　次に、行選択信号ＳＥＬｉのうち、ＳＥＬ１及びＳＥＬ２を同時にローレベルとする。これにより、ＴＸ１及びＴＸ２が同時にローレベルとなり、その後、ディレイクロック１サイクル後にＲＳ１がローレベルとなる。この工程により、１行目と２行目とのリセット動作を完了させる。
　ここで、１行目と２行目とのリセットを同時に完了させるのは、撮像領域２１０の画素構成が、１行目と２行目とがフローティングディフュージョン部７０３を共有化している２画素１セル構成のためである。共有化されている複数の画素を同時にリセットすることで、画素のリセット状態差による残像や横線が発生しない。このため、画質劣化を抑制することが可能となる。
　以降は、順次、２ｘ－１行目と２ｘ行目とのリセット動作を同時に完了させる制御が全行リセット動作完了するまで、繰り返される。
　本発明の実施の形態に係る行走査部２２０の撮像領域２１０に含まれる全部の画素行に対する動作を考えると、ｎ画素１セル構成において単位セル２１１内の全ての画素を同時にリセット完了するように、全行の画素リセット走査が可能である。その走査特性は、後幕シャッタの走行特性に合わせるように、任意のタイミングで、各行のリセット完了までの時間を選択できる機能を有する。
　ここで、リセット走査レジスタ２２３の構成について、図７を用いて説明する。図７は、本発明の実施の形態に係るリセット走査レジスタ２２３の構成の一例を示す図である。
　図７に示すように、リセット走査レジスタ２２３は、レジスタファイルであり、カウントアップ演算式に基づいた演算係数の個数分のレジスタを備えている。ここでは、各レジスタに格納されている演算係数は、ａ、ｂ、ｃの３つである。
　以下、幕シャッタ同期モードのフローチャートである図８及び図９を用いて、画素リセット走査回路２２２の具体的な構成及び動作を説明する。
　図９に示すように、画素リセット走査回路２２２は、リセット行選択回路８１０と、基準クロックカウンタ８２０と、行アドレスカウンタ８３０と、カウントアップサイクル演算回路８４０と、比較器８５０と、フリップフロップ回路８６０と、行アドレスデコーダ８７０と、ＯＲ回路８８０とを備える。
　また、リセット行選択回路８１０は、複数のＮＯＴ回路８１１と、複数のＡＮＤ回路８１２と、複数のＯＲ回路８１３と、複数のラッチ回路８１４とを備える。具体的には、リセット行選択回路８１０は、２つの画素行毎に、ＮＯＴ回路８１１と、ＡＮＤ回路８１２と、ＯＲ回路８１３と、ラッチ回路８１４とを備える。
　リセット行選択回路８１０は、図９に示すように、単位セル２１１に含まれる２画素に対して、同じ選択信号ＳＥＬを出力する。言い換えると、信号ＳＥＬ２ｘ－１と信号２ｘとが同じであるので、単位セル２１１に含まれる画素を同時にリセットすることができる。
　以下では、図９に示す画素リセット走査回路２２２の構成要素の動作について、図８に示すフローチャートに沿って説明する。
　まず、画素リセット走査開始時に、通信・タイミング制御部２８０から、全行選択信号がリセット行選択回路８１０に入力される。また、通信・タイミング制御部２８０から入力されるラッチクロックに応じてラッチ回路８１４がラッチを行い、行選択信号ＳＥＬｉが全てハイレベルに設定されることで、全行の画素リセットが開始される（ステップＳ１１０）。言い換えると、行走査部２２０は、撮像領域２１０に含まれる全ての画素の画素リセット動作を同時に開始させる。
　次に、通信・タイミング制御部２８０から入力される信号ｒｓｔ＿ｖにより、行アドレスカウンタ８３０の行アドレス値ｘを０にリセットする。なお、行アドレス値は、単位セル２１１が属する行の行番号に相当する。これにより、行アドレスカウンタ８３０から行アドレスデコーダ８７０に出力される行アドレス値ｘは０となり、リセット行選択回路８１０に入力されるデコード信号ＬＩＮＥＳＥＬ２ｘ－１，２ｘは全てローレベルとなる。並行して、通信・タイミング制御部２８０から入力される信号ｒｓｔ＿ｖにより、基準クロックカウンタ８２０の基準クロックカウンタ値Ｈを０にリセットする（ステップＳ１２０）。
　なお、具体的には、信号ｒｓｔ＿ｖは、ＯＲ回路８８０に入力される。ＯＲ回路８８０は、信号ｒｓｔ＿ｖとフリップフロップ回路８６０の出力信号との論理和を演算し、演算結果を基準クロックカウンタ８２０のリセット端子に出力する。したがって、信号ｒｓｔ＿ｖがハイレベルであれば、ハイレベルとなる信号がＯＲ回路８８０から出力される。これにより、基準クロックカウンタ８２０の基準クロックカウンタ値Ｈを０にリセットすることができる。
　次に、行アドレスカウンタ８３０からカウントアップサイクル演算回路８４０に行アドレス値ｘが出力される（ステップＳ１３０）。
　カウントアップサイクル演算回路８４０は、行アドレスカウンタ８３０から入力された行アドレス値をｘ、リセット走査レジスタ２２３のカウントアップ演算係数レジスタより出力されるレジスタ群の値をａ、ｂ、ｃとして、カウントアップサイクルの演算を行う。具体的には、カウントアップサイクル演算回路８４０は、カウントアップサイクル値Ｙを、カウントアップサイクル演算式Ｙ＝ａｘ2＋ｂｘ＋ｃという演算式を用いて演算する。演算結果のカウントアップサイクル値Ｙは、比較器８５０に出力される（ステップＳ１４０ａ）。
　上記のステップＳ１３０及びＳ１４０ａと並行して、基準クロックカウンタ８２０には、通信・タイミング制御部２８０から、基準クロックが入力される。基準クロックカウンタ８２０は、基準クロックのカウントアップを行い、基準クロックカウンタ値Ｈを比較器８５０に出力する（ステップＳ１４０ｂ）。
　比較器８５０は、カウントアップサイクル値Ｙと基準クロックカウンタ値Ｈとを比較する。ＹとＨとが一致すると比較器８５０の出力がハイレベルとなり、フリップフロップ回路８６０に出力される（ステップＳ１５０）。
　フリップフロップ回路８６０の出力は、行アドレスカウンタ８３０に入力され、行アドレスカウンタ８３０は、行アドレス値ｘをカウントアップする（ステップＳ１６０ａ）。すなわち、ｘ＝ｘ＋１となる。
　並行して、フリップフロップ回路８６０の出力は、ＯＲ回路８８０を介して基準クロックカウンタ８２０のリセット端子にも入力され、基準クロックカウンタ８２０は、基準クロックカウンタ値Ｈを０にリセットする（ステップＳ１６０ｂ）。
　次に、行アドレスカウンタ８３０から行アドレスデコーダ８７０に行アドレス値ｘが出力される。行アドレスデコーダ８７０は、行アドレス値ｘをデコードし、ハイレベルとなるデコード信号ＬＩＮＥＳＥＬ２ｘ－１，２ｘを、リセット行選択回路８１０に入力する。
　リセット行選択回路８１０では、ＮＯＴ回路８１１によりデコード信号ＬＩＮＥＳＥＬ２ｘ－１，２ｘの反転信号をＡＮＤ回路８１２に出力する。言い換えると、ＡＮＤ回路８１２には、ローレベルとなるデコード信号ＬＩＮＥＳＥＬ２ｘ－１，２ｘが入力される。したがって、ＡＮＤ回路８１２は、ローレベル信号とラッチ回路８１４の出力信号との論理積の演算を行い、ローレベルがラッチ回路８１４によりラッチされる。
　この結果、信号ＳＥＬ２ｘ－１と信号ＳＥＬ２ｘとがローレベルとなり、画素リセット走査回路２２２から出力される。信号ＳＥＬ２ｘ－１と信号ＳＥＬ２ｘとがローレベルとなることで、前述の図６に示すタイミングチャートのように、２ｘ－１行目と２ｘ行目との画素リセット動作が同時に完了する（ステップＳ１７０）。
　全行のリセット動作が完了するまで、つまり、行アドレス値ｘ＝Ｍとなるまで、ステップＳ１３０からステップＳ１７０との処理を繰り返す。
　以下では、具体例を挙げて説明する。まず、ステップＳ１３０からステップＳ１７０の繰り返しの１回目においては、ステップＳ１３０において、最初の行アドレス値ｘは０であるため、ｘ＝０がカウントアップサイクル演算回路８４０に入力される。ステップＳ１４０ａにおいて、最初の行アドレス値ｘは０であるため、カウントアップサイクル値Ｙ＝ｃが比較器８５０に出力される。
　ステップＳ１５０において、最初のカウントアップサイクル値Ｙ＝ｃであるため、Ｙ＝Ｈ＝ｃとなった時、比較器８５０の出力がハイレベルとなり、ハイレベルの信号がフリップフロップ回路８６０に入力される。
　ステップＳ１６０において、最初の行アドレス値ｘは０であるため、行アドレス値ｘはインクリメント（＋１）され、ｘ＝１となる。ステップＳ１７０において、最初の行アドレス値ｘは１であるため、１行目と２行目との画素リセットが同時に完了する。
　以上が、繰り返しの１回目における画素リセット走査回路２２２の動作である。
　ステップＳ１３０からステップＳ１７０の繰り返しの２回目においては、ステップＳ１３０において、行アドレス値ｘは１であるため、ｘ＝１がカウントアップサイクル演算回路８４０に入力される。ステップＳ１４０ａにおいて、行アドレス値ｘは１であるため、カウントアップサイクル値Ｙ＝ａ＋ｂ＋ｃが比較器８５０に出力される。
　ステップＳ１５０において、カウントアップサイクル値Ｙ＝ａ＋ｂ＋ｃであるため、Ｙ＝Ｈ＝ａ＋ｂ＋ｃとなった時、比較器８５０の出力がハイレベルとなり、ハイレベルの信号がフリップフロップ回路８６０に入力される。
　ステップＳ１６０において、行アドレス値ｘは１であるため、行アドレス値ｘはインクリメント（＋１）され、ｘ＝２となる。ステップＳ１７０において、行アドレス値ｘは２であるため、３行目と４行目との画素リセットが同時に完了する。
　以下、行アドレス値ｘがＭとなるまで、すなわち、Ｍ－１行目とＭ行目とのリセットが同時に完了し、全行の画素リセットが完了するまで、ステップＳ１３０からステップＳ１７０を繰り返すことになる。
　以上の手順を踏むことで、画素リセット走査回路２２２は、ｎ画素１セル構成において単位セル２１１内の全ての画素のリセットを同時に完了させながら、全行の画素リセット走査を行うことができる。
　以下では、図１０、図１１Ａ及び図１１Ｂを用いて、図８のフローチャートと図９の構成により、幕シャッタ同期モードで後幕シャッタの走査特性に合わせた走査が可能であることを説明する。なお、図１０は、縦軸が垂直方向の位置（撮像領域２１０の各行）に対応し、横軸が時間に対応し、各行のパルスが画素リセットタイミングを示している。また、後幕シャッタ（メカシャッタ（すなわち、幕シャッタ１０２））と読み出し開始タイミングとも同図に記載している。
　まず、図１０に示すように、行走査部２２０は、幕シャッタ同期モードにおいて、撮像領域２１０に含まれる全ての画素の画素リセット動作を、同時に開始させる。
　そして、例えば、図１１Ａ及び図１１Ｂに示すように、カウントアップサイクル１、２、３、４、５、６、７がそれぞれ基準クロックのサイクルで、１５０サイクル、１４２サイクル、１２８サイクル、１０８サイクル、８２サイクル、５０サイクル、１２サイクルとなるように、リセット走査レジスタ２２３のカウントアップ係数レジスタをａ＝－３、ｂ＝－５、ｃ＝１５０に設定する。この場合、１行目と２行目のリセット動作完了後の１５０サイクル後に３行目と４行目のリセット動作が完了する。次に、３行目と４行目のリセット動作が完了した１４２サイクル後に５行目と６行目のリセット動作が完了する。次に、５行目と６行目のリセット動作が完了した１２８サイクル後に７行目と８行目のリセット動作が完了する。次に、７行目と８行目のリセット動作が完了した１０８サイクル後に９行目と１０行目のリセット動作が完了する。次に、９行目と１０行目のリセット動作が完了した８２サイクル後に１１行目と１２行目のリセット動作が完了する。次に、１１行目と１２行目のリセット動作が完了した５０サイクル後に１３行目と１４行目のリセット動作が完了する。次に、１３行目と１４行目のリセット動作が完了した１２サイクル後に１５行目と１６行目のリセット動作が完了する。
　このように、カウントアップサイクル値に従って、画素リセットを行うことで、画素リセットによる先幕電子シャッタのタイミングを、後幕シャッタの非線形な走行特性に近似することができる。具体的には、リセット走査レジスタ２２３に保持する演算係数を、メカシャッタ（幕シャッタ１０２）の走行特性に応じて決定することで、先幕電子シャッタのタイミングを走行特性に近似させることができる。幕シャッタ１０２の走行特性は、幕シャッタ１０２の動きを示しており、具体的には、撮像領域２１０の露光完了のタイミングを示す。
　以上説明してきたように、本発明の実施の形態に係る固体撮像装置２００は、行走査部２２０を備え、行走査部２２０は、メカニカル幕シャッタ同期モードでは、単位セル２１１に含まれる複数の画素の画素リセット動作を同時に完了させる。
　この構成によれば、単位セル２１１内の全ての画素のリセット状態差を無くし、状態差に起因する残像や横線を防止するため、画質劣化を抑えることができる。
　また、本発明の実施の形態に係る固体撮像装置２００は、行アドレスカウンタ８３０のカウントアップサイクル演算回路８４０及びリセット走査レジスタ２２３を備え、リセット走査レジスタ２２３が保持するパラメータ（演算係数）に従って、画素リセット走査を行う。
　この構成によれば、メカニカル幕シャッタの走行特性が非線形である場合でも、メカニカル幕シャッタの種類が異なる場合でも、画素リセット走査の走査特性をきめ細かく合わせることができる。
　また、図１０にも示すように、行走査部２２０は、幕シャッタ同期モードにおいて、単位セル２１１に含まれる画素の画素リセット動作の一部を、単位セルに含まれる画素間で並行して行わせる。つまり、画素リセット動作の開始から完了までの期間の一部を、単位セルに含まれる画素間で並行して行わせる。
　例えば、画素リセット動作を並行させない場合、メカシャッタの走行特性によっては、十分なリセット動作を確保できない場合が考えられる。本構成によれば、画素リセット動作の一部を並行して行わせることで、十分なリセット期間を確保し、残像を抑制することができる。
　以上のように、本実施の形態に係る固体撮像装置によれば、幕シャッタ同期モードでは、複数の画素が１個のリセットトランジスタと１個のフローティングディフュージョン部とを共用する複数画素１セル構成であっても、単位セル内の全ての画素のリセット動作を同時に完了させる。このため、リセット状態差に起因する残像や横線を防止でき、画質の劣化を招くことなく、先幕電子シャッタを用いた撮像が可能となる。
　また、本実施の形態に係る固体撮像装置は、行アドレスカウンタ８３０のカウントアップサイクル演算回路８４０及びリセット走査レジスタ２２３を備え、リセット走査レジスタ２２３が保持するパラメータ（演算係数）に従って、画素リセット走査を行うため、露光開始の走査特性を後幕シャッタとの走行特性に合わせることが可能となる。
　以上、本発明に係る固体撮像装置、撮像装置及びその駆動方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　例えば、図４及び図５では、信号ＲＳｉを信号ＴＸｉと同じく、行毎に制御する波形で示しているが、信号ＲＳｉについては、全行分を画素リセット期間中にアクティブ（ハイレベル）にし、信号ＴＸｉのみで、画素リセット走査を行うなどの制御を行うことも可能である。
　なお、図４～図６に記載したＶＲは、画素の電源であり、図２に示した画素構成の場合、読み出し時に電圧制御を行うことがあるため、念のために記載しているが、画素リセット走査時は電源電位を保ったままでよいため、本発明には直接関係しない。
　また、本実施の形態に係る固体撮像装置２００は、図１２に示すように、撮像領域２１０と、行走査部２２０と、２つのカラムアンプ２１５ａ及び２１５ｂと、Ａ／Ｄ変換回路２４０ａ及び２４０ｂと、２つの水平走査部２５０ａ及び２５０ｂと、２つの出力インタフェース回路２６０ａ及び２６０ｂとを備え、２つの列信号を複数の方向（例えば、２方向）から出力する構成を用いることもできる。
　なお、本発明は、画素の詳細構成に依らず、適用可能である。例えば、本発明では、図１３及び図１４のように、単位セル内に選択トランジスタ９０６を備えた構成を用いることができる。図１３は、本発明の実施の形態の変形例に係る単位セル内に選択トランジスタを備えた場合の固体撮像装置内の単位セルの詳細な構成例を示す図である。
　図１３に示す単位セル２１１は、２個のフォトダイオード７０１と、２個の転送トランジスタ７０２と、１個のフローティングディフュージョン部７０３と、１個のリセットトランジスタ７０４と、１個のＳＦトランジスタ７０５と、１個の選択トランジスタ９０６とを備える。つまり、２個のフォトダイオード７０１及び２個の転送トランジスタ７０２に対して、１個のフローティングディフュージョン部７０３と、１個のリセットトランジスタ７０４と、１個のＳＦトランジスタ７０５と、１個の選択トランジスタ９０６とが設けられている。
　２個のフォトダイオード７０１の信号電荷が各転送トランジスタ７０２を通り、フローティングディフュージョン部７０３に転送される。そして、ＳＦトランジスタ７０５によって増幅された後、選択トランジスタ９０６を通って読み出される。
　図１４は、単位セル２１１内に選択トランジスタ９０６を備えた場合の固体撮像装置２００の詳細な構成例を示す図である。具体的には、行走査部２２０のリセット走査に係る部位について、撮像領域２１０との接続を説明する。なお、行走査部２２０が含む画素読み出し走査回路、及びこれに接続し、画素読み出しにのみ係る回路は、本図では省略している。
　図１４に示すように、行走査部２２０は、図２に示す行走査部２２０の構成に加えて、さらに、複数のＡＮＤ回路９３２と、複数のＯＲ回路９３３と、複数のバッファ２２９とを備える。また、パルス発生回路２２１は、さらに、撮像領域２１０の各行に共通の信号である原信号ＳＬｇを生成する。原信号ＳＬｇは、単位セル２１１の選択トランジスタ９０６のＯｎ／Ｏｆｆを制御する信号ＳＬｉの原信号である。
　複数のＡＮＤ回路９３２はそれぞれ、撮像領域２１０に配列された複数の画素の行毎に設けられ、原信号ＳＬｇと行選択信号ＳＥＬｉとの論理積を演算し、演算結果をＯＲ回路９３３に出力する。
　複数のＯＲ回路９３３はそれぞれ、撮像領域２１０に配列された単位セル２１１毎に設けられ、ＡＮＤ回路９３２の出力信号の論理和を演算する。演算結果は、バッファ２２９を介して、単位セル２１１の選択トランジスタ９０６に出力される。ＯＲ回路９３３は、単位セル２１１（具体的には、選択トランジスタ９０６）に対応して設けられるので、単位セル２１１に含まれる画素のいずれかが選択された場合に、選択トランジスタ９０６を制御することができる。
　以上のように、単位セル２１１の構成が図３に示す構成と異なる場合であっても、行走査部２２０の構成を変更することで、本発明を適用することができる。
　また、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造とともに、画素が半導体基板の裏面、すなわち、トランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることもできる。
　また、画素からの信号出力経路の回路方式として、カラムアンプ２１５やＡ／Ｄ変換回路２４０がある構成を説明したが、これらが無い構成であっても、適用可能である。
　また、本実施の形態では、行アドレスカウンタ８３０のカウントアップサイクル演算回路８４０及びリセット走査レジスタ２２３を行走査部２２０が備える例について説明した。これに対して、本実施の形態の固体撮像装置２００の中であれば、他のブロックが含んでいてもよい。また、例えば、本実施の形態の固体撮像装置２００と同一シリコン基板上に画像信号処理部３００やカメラシステム制御部４００を搭載する場合、リセット走査レジスタ２２３を、画像信号処理部３００やカメラシステム制御部４００が備えてもよい。
　また、本実施の形態では、カウントアップサイクル演算回路８４０が使用する演算式をＹ＝ａｘ2＋ｂｘ＋ｃという２次方程式とした。これに対して、例えば、カウントアップサイクル演算回路８４０は、演算式としてＹ＝ｕ1ｘk＋ｕ2ｘk-1＋ｕ3ｘk-2＋…＋ｕkｘ＋ｕk+1なるｋ次方程式を用いてもよい。この場合、後幕シャッタの走行特性に合わせてｋが選択される。ここで、ｋは、１以上の自然数であり、ｕiは、カウントアップ係数レジスタである。
　また、本実施の形態では、リセット走査パラメータとして、行アドレスカウンタ８３０のカウントアップサイクル値が変化する場合について説明した。これに対して、例えば、行アドレスカウンタ８３０のカウントアップサイクル値ではなく、幕シャッタ同期モードの開始から、各行の画素リセット動作の完了までのサイクル値をパラメータとしてもよい。この場合でも、本発明の効果は何ら変わらない。
　また、本発明の実施の形態に係る単位セルの構成において、２画素１セル構成で説明したが、４画素１セル構成や、さらに、複数のフォトダイオードが共有化された構成であってもよい。これらの場合でも、同様の効果を得ることができ、特に限定されることはないすなわち、上記では２つの画素で読み出し部を共有しているが、３画素あるいは４画素などより多くの画素で共有する構成にしてもよい。さらに、共有する画素は複数の列にまたがってもよい。
　例えば、ｎ画素１セル構成の場合は、１つの単位セルには行走査部から、ｎ個の転送トランジスタのＯｎ／Ｏｆｆ制御用のｎ本の走査線と、１個のリセットトランジスタのＯｎ／Ｏｆｆ制御用の１本の走査線とが接続される。
　また、行走査部２２０は、幕シャッタ同期モードにおいて、単位セル２１１の画素リセット動作の開始から完了までの期間を、撮像領域２１０の全ての画素において一定にしてもよい。つまり、図１０に示す構成では、画素リセット動作の開始タイミングを全ての撮像領域２１０において同時に開始させたのに対して、例えば、後幕シャッタ（メカシャッタ）の走行特性に応じて、画素リセット動作の開始タイミングを制御することで、画素リセット動作の開始から完了までの期間を、全ての画素において一定にしてもよい。
　これによれば、画素リセット動作の期間を全ての撮像領域において一定にすることで、リセット期間の長さに起因する残像などの状態差を抑制することができる。
　なお、本発明に係る固体撮像装置２００を備える撮像装置１０は、例えば、図１５Ａに示すようなデジタルスチルカメラ、及び図１５Ｂに示すようなデジタルビデオカメラなどである。
　本発明に係る撮像装置及び固体撮像装置は、ｎ画素１セル構成の固体撮像装置において、先幕電子シャッタと後幕メカシャッタとを利用するメカニカル幕シャッタ同期モードにおける画質劣化を抑えることができるという効果を奏し、例えば、一眼レフデジタルスチルカメラ、一眼デジタルスチルカメラ、デジタルスチルカメラなどに利用できる。
１０　撮像装置
１００　光学系
１０１　レンズ
１０２　幕シャッタ
２００　固体撮像装置
２１０　撮像領域
２１１　単位セル
２１５、２１５ａ、２１５ｂ　カラムアンプ
２２０　行走査部
２２１　パルス発生回路
２２２　画素リセット走査回路
２２３　リセット走査レジスタ
２２４、２２５、８１２、９３２　ＡＮＤ回路
２２６、８１３、８８０、９３３　ＯＲ回路
２２７、８６０　フリップフロップ回路
２２８　セレクタ
２２９　バッファ
２３０　ディレイクロック
２３１　幕シャッタ有効信号
２４０、２４０ａ、２４０ｂ　Ａ／Ｄ変換回路
２４１、８５０　比較器
２４２　カラムデジタルメモリ
２５０、２５０ａ、２５０ｂ　水平走査部
２６０、２６０ａ、２６０ｂ　出力インタフェース回路
２７０　ＤＡＣ回路
２８０　通信・タイミング制御部
３００　画像信号処理部
４００　カメラシステム制御部
５００　画像メモリ
６００　画像表示デバイス
７０１　フォトダイオード
７０２　転送トランジスタ
７０３　フローティングディフュージョン部
７０４　リセットトランジスタ
７０５　ＳＦトランジスタ
８１０　リセット行選択回路
８１１　ＮＯＴ回路
８１４　ラッチ回路
８２０　基準クロックカウンタ
８３０　行アドレスカウンタ
８４０　カウントアップサイクル演算回路
８７０　行アドレスデコーダ
 

Claims (8)

  1. 　固体撮像装置であって、
    　複数の画素が行列状に配列され、当該複数の画素のうちｎ（ｎは２以上の自然数）個の画素を１単位としてそれぞれが含む複数の単位セルが行列状に配列された撮像領域と、
    　前記撮像領域内の前記複数の画素を行単位で走査することで、画素リセット走査を行う行走査部とを備え、
    　前記複数の単位セルのそれぞれは、
    　入射光を電荷に変換するフォトダイオードと、前記フォトダイオードによって変換された電荷を転送する転送トランジスタとをそれぞれが含む前記ｎ個の画素と、
    　前記ｎ個の画素によって共用される、前記複数の転送トランジスタによって転送された電荷を保持するフローティングディフュージョン部と、
    　前記ｎ個の画素によって共用される、前記フローティングディフュージョン部の電位をリセットするリセットトランジスタとを有し、
    　前記画素リセット走査は、
    　前記転送トランジスタと前記リセットトランジスタとをオン状態にすることで、前記転送トランジスタに対応する前記フォトダイオードをリセットする処理である画素リセット動作を、行単位で行う処理であり、
    　前記行走査部は、
    　前記画素リセット走査によって前記撮像領域の露光を開始し、前記入射光の光路上に設けられたメカニカル幕シャッタによる遮光によって前記撮像領域の露光を終了する幕シャッタ同期モードにおいて、前記画素リセット走査を行う際に、前記単位セルに含まれる前記ｎ個の画素に対して、前記画素リセット動作を同時に完了する
    　固体撮像装置。
  2. 　前記行走査部は、前記幕シャッタ同期モードにおいて、前記メカニカル幕シャッタの走行特性に応じて、前記画素リセット動作の完了のタイミングを決定する
    　請求項１記載の固体撮像装置。
  3. 　前記固体撮像装置は、さらに、
    　各行の前記画素リセット動作を完了するタイミングを決定するためのパラメータであって、前記メカニカル幕シャッタの走行特性に応じて決定されるパラメータを保持するリセット走査レジスタを備え、
    　前記行走査部は、前記幕シャッタ同期モードにおいて、前記リセット走査レジスタが保持するパラメータに基づいて、前記画素リセット走査を行う
    　請求項２記載の固体撮像装置。
  4. 　前記行走査部は、さらに、
    　前記単位セルが属する行を示す行アドレス値と、前記リセット走査レジスタが保持するパラメータとを用いて、前記画素リセット動作を完了するタイミングを演算する演算回路と、
    　前記演算回路によって演算されたタイミングで、前記単位セルに含まれる前記ｎ個の画素の画素リセット動作が完了するように、前記単位セルに含まれる前記ｎ個の画素に行走査信号を出力する行選択回路とを備える
    　請求項３記載の固体撮像装置。
  5. 　前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルの画素リセット動作の開始から完了までの期間を、前記撮像領域に含まれる全ての前記画素において一定にする
    　請求項１記載の固体撮像装置。
  6. 　前記行走査部は、前記幕シャッタ同期モードにおいて、前記撮像領域に含まれる全ての前記画素の前記画素リセット動作を、同時に開始させる
    　請求項１記載の固体撮像装置。
  7. 　前記行走査部は、前記幕シャッタ同期モードにおいて、前記単位セルに含まれる画素の前記画素リセット動作の一部を、前記単位セルに含まれる画素間で並行して行わせる
    　請求項１記載の固体撮像装置。
  8. 　請求項１記載の固体撮像装置と、
    　前記メカニカル幕シャッタとを備える
    　撮像装置。
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