WO2011039859A1 - アナログデジタル変換器およびそれを用いた半導体集積回路装置 - Google Patents
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Definitions
- the present invention relates to an analog-to-digital converter that samples an input analog signal at a predetermined rate to convert the analog signal into a digital signal having a predetermined resolution, and particularly to achieve both a high sample rate and a high resolution.
- the present invention relates to a digital calibration type analog-digital converter and a semiconductor integrated circuit device in which it is integrally formed on a semiconductor substrate together with other circuits.
- the actual skew amount between clocks of each analog-digital converter is detected by a phase comparison circuit and a digital filter, and the phase of one clock signal is variable delay element based on the detected amount of skew.
- the clock skew is set to zero by adjusting (see, for example, Patent Document 3).
- an auxiliary analog-digital converter is provided in addition to the main analog-digital converter. While the analog-digital converter periodically interrupts the conversion process for calibration, there is an auxiliary analog-digital converter that performs the conversion process (see, for example, Patent Document 4).
- the main analog-to-digital converter and reference analog-to-digital converter connected in parallel to the input and the sample-and-hold circuit connected to the front end constitute an analog unit, and the main analog-to-digital converter Some digital outputs perform digital post-calibration (see, for example, Non-Patent Documents 1 and 2).
- An analog-to-digital converter with a high sample rate, high resolution, and low power consumption is a technology necessary for next-generation advanced medical equipment, next-generation wireless / wired communication, and the like.
- a high sample rate, high resolution analog-digital converter there is a method of using a plurality of the same or different analog-digital converters.
- FIG. 16 is a diagram uniquely created by the inventors of the present invention based on the diagram described in Patent Document 1.
- a time interleaved analog-digital converter that can realize a high sample rate and high resolution by operating a plurality of high-resolution analog-digital converters in parallel.
- the effect of skew between the operation clocks of each analog-digital converter degrades the effective resolution. Therefore, in the example in this document, the effect is affected by digital Fourier transform (DFT). After the detection, the influence is digitally offset by the correction unit.
- DFT processing requires a large amount of calculation, power consumption and mounting area can be tolerated like a measuring instrument rather than application to medical devices and IC chips for communication systems that require low power consumption. Suitable for the system.
- FIG. 17 is a diagram uniquely created by the inventors of the present invention based on the diagram described in Patent Document 2.
- the configuration shown in the figure is also for correcting a skew between operation clocks of each analog-to-digital converter by FIR filter processing in a time-interleaved analog-to-digital converter.
- a multi-tap FIR filter is required to perform highly accurate skew correction.
- Patent Document 2 does not describe a specific method for determining tap coefficients, but for example, when LMS (Least Mean Square) algorithm control is performed, the convergence result of tap coefficients has a large signal dependency. Therefore, it is suitable for a system in which the input signal has a relatively steady pattern rather than a system in which the amplitude and frequency of the input analog signal change irregularly, such as a medical device and a communication system.
- LMS Least Mean Square
- FIG. 18 is a diagram uniquely created by the inventors of the present invention based on the diagram described in Patent Document 3.
- the actual skew amount between the clocks of each analog-digital converter is detected by the phase comparison circuit and the digital filter, and based on that, one of the clock signals is converted.
- the clock skew is zero by adjusting the phase with a variable delay element. In this method, since one delay step unit by the variable delay element is discrete, the number of stages of the variable delay element becomes large when highly accurate correction is performed. Therefore, it is considered suitable for realizing a resolution up to about 10 bits.
- the time interleave type analog-digital converter requires a plurality of the same analog-digital converters, and thus has a problem of large area and power consumption. Therefore, it can only be realized by a non-time interleave type, that is, a single channel analog-digital converter.
- FIG. 15 is a diagram uniquely created by the inventor of the present invention based on the diagram described in Patent Document 4, which is a single-channel analog-digital converter with a high sample rate and high resolution.
- a method for implementing an analog-to-digital converter is disclosed.
- This analog-to-digital converter has an auxiliary analog-to-digital converter in addition to the main analog-to-digital converter, while the main analog-to-digital converter interrupts the conversion process periodically for calibration.
- This is a method in which an auxiliary analog-digital converter substitutes the conversion process.
- the calibration opportunities given to the main analog-digital converter are limited, so that the calibration becomes insufficient or it takes a long time to converge the calibration.
- FIG. 19 is a diagram originally created by the inventor of the present invention based on the diagrams described in Non-Patent Document 1 and Non-Patent Document 2.
- the main analog-to-digital converter, the reference analog-to-digital converter, and the sample-and-hold circuit connected to the front end form an analog unit, and the digital output of the main analog-to-digital converter is digital post-calibrated, resulting in high sampling.
- a rate high-resolution analog-to-digital converter is realized.
- the front-end sample and hold circuit 191 repeats sampling and holding of the input analog signal in synchronization with a signal having a frequency equal to the sample rate (f CLK ).
- the reference analog-digital converter 193 and the main analog-digital converter 192 convert the voltage value held at the output of the sample and hold circuit 191 into a digital value, respectively, and output the digital value.
- the main analog-digital converter 192 performs a sampling clock with a frequency f CLK
- the reference analog-digital converter 193 performs an analog-digital conversion with a sampling clock with a frequency f CLK / M that is M times slower.
- the sampling of both analog-digital converters is synchronized by aligning the edges of both clocks.
- the digital output of the main analog / digital converter 192 is corrected by the digital output generator 193 and then output as the output of the entire analog / digital converter.
- Weight vector W i is as follows, for example, obtained by the LMS algorithm. That is, taking the difference between the outputs of the reference analog-digital conversion unit 1910 of the digital output generation unit 193, the result as a conversion error, to form a negative feedback loop to update the value of the current weight vector W i on the basis thereof .
- the code conversion of the conversion error is performed by the code conversion unit 197, and then the step size m W of the LMS algorithm and the output D i of the main analog-digital converter 192 are added thereto.
- the digital output generation unit 193 is automatically updated until the output of the digital output generation unit 193 becomes equal to the output of the reference analog digital unit 1910, that is, until the weight W i becomes an appropriate value. .
- the output of the digital output generator 193 has a high sample rate equal to the sample rate of the main analog-to-digital converter 191 and a high-resolution equivalent to the resolution of the reference analog-to-digital converter 1910. An analog-digital conversion result can be obtained.
- the operational amplifier used in the analog circuit section of the main analog-to-digital converter 192 has a finite gain or non-linear characteristics, the effect is linear using the appropriate weight vector Wi determined by the LMS algorithm. Compensation is performed by performing correction processing in the correction unit 12. Therefore, the operational amplifier of the main analog-digital converter 192 is not required to have a high gain, so that power consumption can be reduced.
- the reference analog-to-digital converter 1910 may operate M times slower than the main analog-to-digital converter 192, so that the operational amplifier used does not need to have a wide bandwidth and still consumes low power.
- the operational amplifier used needs to have a wide band, and in order to hold the voltage with high accuracy, the operational amplifier needs to have a high gain. This is because such a broadband and high gain operational amplifier consumes a large amount of power or is physically unrealizable.
- a time interleaved analog converter can be considered, but it requires a large chip area and power consumption.
- a single-channel digital calibration analog-digital converter using a main analog-digital converter and a reference analog-digital converter is more advantageous than a time-interleaved analog-digital converter in terms of area and power consumption. If the sample rate exceeds 50 MS / s, the demand for the front-end sample and hold circuit becomes strict and the power consumption increases.
- the sample and hold circuit occupies about 1/4 of the total power consumption. At higher sample rates, the percentage of total power consumption is expected to increase rapidly.
- an example of a representative example of the present invention is as follows. That is, the analog-digital converter of the present invention is connected to a high-speed, low-precision main analog-digital converter connected in parallel to the input, a low-speed, high-precision reference analog-digital converter, and an output of the main analog-digital converter. And a digital skew correction unit connected to the linearity correction unit, wherein the linearity correction unit and the skew correction unit are the main analog-to-digital converter and the reference It is controlled based on the difference between the conversion outputs of the analog-digital converter, and allows a sampling timing of the main analog-digital converter and the reference analog-digital converter to be skewed.
- the semiconductor integrated circuit device of the present invention is connected to a high-speed and low-precision main analog-digital converter connected in parallel to an input, a low-speed and high-precision reference analog-digital converter, and an output of the main analog-digital converter.
- the analog front-end constituting the probe unit of the ultrasonic diagnostic apparatus has an analog-to-digital converter having a digital linearity correction unit and a digital skew correction unit connected to the linearity correction unit.
- the linearity correction unit and the skew correction unit are controlled based on a difference in conversion output between the main analog-digital converter and the reference analog-digital converter, and Occurs between sampling timings of the main analog-digital converter and the reference analog-digital converter Characterized in that to compensate for the effects of that skew.
- an analog-digital converter having a high sample rate (for example, 50 MS / s or more) and a high resolution (for example, 10 bits or more) can be realized with low power consumption.
- FIG. 3 is a diagram showing details of a configuration example of a skew primary correction unit 13 in FIGS. 1 and 2.
- FIG. 3 is a diagram illustrating details of one configuration example of the skew secondary correction unit 14 of FIGS. 1 and 2 and a connection relationship with the skew primary correction unit 13;
- a third embodiment of the analog-digital converter of the present invention which is an example in which at least one of the time first-order differentiator 34 and the time second-order differentiator 42 of FIGS.
- FIG. 3 and 4 is configured by a K + 1 tap FIR filter.
- FIG. It is a figure which shows the 4th Example of the analog / digital converter of this invention which applied another structural example to the skew primary correction
- FIG. 12 is a diagram illustrating details of a configuration example of a primary error correction unit 103 in FIGS. 10 and 11.
- FIG. 12 is a diagram illustrating details of a configuration example of a secondary error correction unit 104 in FIGS. 10 and 11.
- the present invention eliminates the sample-and-hold circuit at the front end that becomes a bottleneck in the configurations shown in Non-Patent Documents 1 and 2, and instead, between the sampling clocks of the main analog-digital converter and the reference analog-digital converter.
- the effect of the skew is offset by post-calibration by the skew correction unit. Correction of the skew is performed subsequent to the correction by the weight vector W i. In addition, the correction is performed up to the high-order correction of the influence of the skew.
- FIG. 1 shows a first embodiment of the present invention.
- the analog input is directly connected to the main analog-to-digital converter 11 and the reference analog-to-digital converter 15 without going through the front-end sample and hold circuit.
- the main analog-to-digital converter 11 performs a sampling clock with a frequency f CLK
- the reference analog-to-digital converter 15 performs analog-to-digital conversion with a sampling clock with a frequency f CLK / M that is M times slower. Further, by matching the edges of both clocks, the sampling of both analog-digital converters is synchronized as much as possible.
- the linearity correction unit 12 corrects the non-linearity of the digital output of the main analog / digital converter 11 due to the deterioration of the analog circuit unit of the main analog / digital converter 11.
- the output of the linearity correction unit 12 is input to the skew primary correction unit 13, and the primary term of the influence of the skew between the sampling clocks of the main analog-digital converter 11 and the reference analog-digital converter 15 is corrected.
- the output of the skew primary correction unit 13 is connected to the skew secondary correction unit 14, and the secondary term of the influence of the skew is corrected.
- FIG. 20 shows a configuration example of the linearity correction unit 12. This configuration and operation are the same as the description of the digital output generation unit 193 in Non-Patent Document 1 (FIG. 19).
- Weight vector W i is as follows, for example, obtained by the LMS algorithm. That is, in order to the negative feedback control, after code conversion of the conversion error in the code conversion unit 197, to the output D i of the step size m W and the main analog-to-digital converter 11 of the LMS algorithm are multiplied
- the multiplication output is integrated by an integrator composed of a delay unit 194 and an adder 195. This integration result is used as the above weight vector W i for D i .
- FIG. 3 shows an example of a skew primary correction unit.
- An input signal to the skew primary correction unit is subjected to time first-order differentiation in a time first-order differentiator 34.
- the input signal is delayed in the delay unit 31 for a predetermined time.
- the delay unit 31 performs K sample delay in order to compensate for a delay corresponding to K sample periods.
- the output of the delay unit 31 is down-sampled once in M times by the M-times down-sampler 32 in order to synchronize the outputs of the main analog-digital converter 11 and the reference analog-digital converter 15.
- the subtractor 33 subtracts the skew primary correction signal supplied from the multiplier 38 from the output of the M-times downsampler 32 to obtain an output in which the primary term due to the skew is corrected.
- the skew primary correction signal is obtained by the LMS algorithm as follows, for example.
- the conversion error, the step size m skew of the LMS algorithm, and the output of the time first-order differentiator 34 are multiplied in the multiplier 35, and the multiplication output is integrated by an integrator composed of a delay device 37 and an adder 36. Is done. Since the integration result gives the clock skew ⁇ t, the skew primary correction signal is obtained by multiplying this by the output of the time first-order differentiator 34. As described above, correction according to [Equation 1] is performed.
- the input signal is connected not only to the time first-order differentiator 34 but also to the time second-order differentiator 42.
- the input signal is delayed by a predetermined time in the delay unit 31 in order to compensate for the delay in the time first-order differentiator 34 and the time second-order differentiator 42.
- the delay device 31 perform K sample delay.
- the output of the delay unit 31 is down-sampled once in M times by the M-times down-sampler 32 in order to synchronize the outputs of the main analog-digital converter 11 and the reference analog-digital converter 15.
- the subtracter 33 subtracts the skew primary correction signal supplied from the multiplier 38 from the output of the M-times downsampler 32 to obtain an output in which the primary term due to the skew is corrected.
- the adder 41 further adds the skew second correction signal supplied from the multiplier 46 to the first corrected output, and an output corrected to the second order term due to the influence of the skew is obtained.
- the skew secondary correction signal is obtained by the LMS algorithm as follows, for example. That is, the conversion error, the step size m skew2 of the LMS algorithm and the output of the time second-order differentiator 42 are multiplied in the multiplier 44, and the multiplication output is integrated by an integrator composed of the delay unit 42 and the adder 43. Is done.
- the integration result is to provide the second order term Delta] t 2/2 of the clock skew to this, by multiplying the output of the time second-order differentiator 42, it said skew secondary correction signal is obtained. As described above, the correction up to the second order by [Equation 2] is performed.
- the output of the linearity correction unit 12 is the output of the entire analog-digital converter.
- FIG. 2 shows a second embodiment of the present invention.
- a signal that has undergone only linearity correction before skew correction is used as a conversion output
- a signal after skew correction is used as a conversion output.
- the skew correction itself is necessary to justify the difference between the output of the main analog-digital converter and the output of the reference analog-digital converter as an error signal. Since the absolute phase of the sampling timing is not required, it can be performed before and after skew correction in this way.
- the advantage of using the conversion output before skew correction as in the first embodiment is that the skew correction is used only for calibration in this case. Therefore, the skew primary correction unit and the skew secondary correction shown in FIGS.
- the main operation may be performed at an operation rate of f CLK / M.
- power consumption can be reduced.
- the post-skew correction is used as the conversion output as in this embodiment, for example, in the skew primary correction unit and the skew secondary correction unit in FIG.
- the multiplier 46, the adder 33, and the adder 41 need to operate at the full rate f CLK .
- the value is always such that the average difference from the output of the reference analog-digital converter 15 is minimized. It has become.
- this embodiment is the first embodiment. Thus, it is considered that high conversion accuracy can be maintained.
- FIG. 5 shows a configuration example of a time first-order differentiator and a time second-order differentiator.
- Both the time first-order differentiator and time second-order differentiator are represented by the K + 1 tap FIR filter shown in the figure.
- the inputs are delayed by 1, 2, 3, K-1, K samples by delay units 51, 52, 53, 54, 55, respectively, and the input and each delayed output are respectively M times downsamplers 512, 513, 514, 515, 516, and 517, and the value is held once every M times so that the conversion outputs of the main analog-digital converter and the reference analog-digital converter are synchronized.
- the outputs of these downsamplers are connected to multipliers 56, 57, 58, 59, 510, and 511, and multiply by tap coefficients tap 0 , tap 1 , tap 2 , tap 3 , tap K-1 and tap K , respectively. Is done. All the multiplication outputs are added in the adder 518, and become a time first-order differential output or a time second-order differential output.
- [Formula 6] obtained by multiplying a well-known window function (function taking [Formula 5] as an example) is finally obtained. It may be implemented as a tap coefficient.
- [Equation 5] is an example in the case of a Hamming window function having a coefficient of 0.54.
- tap coefficients for realizing the time second-order differentiator are as shown in the following [Equation 7] and [Equation 8].
- FIG. 6 shows a fourth embodiment of the present invention.
- this embodiment instead of subtracting the skew primary correction signal by the subtractor 33 using the time first-order differentiator 34 in the skew primary correction unit 13 described in FIG. This is a case where the skew is compensated by performing a time delay corresponding to the skew between the sampling clocks of the main analog-digital converter and the reference analog-digital converter using the filter 61.
- FIG. 7 shows a configuration example of the FIR filter 61.
- the inputs are delayed by 1, 2, 3, K-1, K samples by delay units 71, 72, 73, 74, 75, respectively, and the input and each delayed output are multiplied by multipliers 76, 77, 78, 79, 710 and 711 are multiplied by tap coefficients tap 0_est , tap 1 , tap 2 , tap 3 , tap K ⁇ 1 and tap K , respectively. All the multiplication outputs are added in the adder 712 and become the output of the FIR filter 61.
- the input signal to the skew correction unit (FIG. 6) is delayed by the FIR filter 61, and then synchronized with the conversion output of the main analog-digital converter and the reference analog-digital converter in the M-times down sampler 32. Once every M times, the value is retained and output.
- the delay amount in the FIR filter 61 is determined according to the tap coefficient.
- the tap coefficient may be obtained by, for example, an LMS algorithm as follows. That is, the conversion error, the step size m tap0 of the LMS algorithm, and the input signal tap 0_in to the tap 0 in the FIR filter 61 are multiplied in the multiplier 35, and the multiplication output is the delay device 37 and the adder. It is integrated by an integrator consisting of 36.
- tap 0_est for tap 0 in the FIR filter 61.
- tap 0_est converges to a value that can absorb the influence of the clock skew between the sampling clocks of the main analog-digital converter and the reference analog-digital converter.
- tap coefficient estimation by such an LMS algorithm may be performed not only for tap 0 in the FIR filter 61 but also for each tap as necessary.
- the final convergence value of each tap coefficient has signal dependence, and the analog-digital converter of this embodiment is effective in a system in which an input analog signal has a relatively steady pattern.
- FIG. 8 shows a fifth embodiment of the present invention.
- the present embodiment shows an example in which the main analog-digital converter is realized as the pipeline type analog-digital converter 81 in the above-described embodiments.
- the pipeline type analog-digital converter has a configuration in which unit analog circuit blocks called MDAC (Multiplying DAC) are connected in cascade.
- MDAC Multiplying DAC
- Each MDAC is composed of an operational amplifier and a plurality of capacitive elements, and the digital output of the pipelined analog-digital converter 81 is in an uncorrected state due to the low gain of this operational amplifier and the effect of the ratio accuracy mismatch between the capacitive elements. Then it becomes non-linear.
- the linearity correction unit 82 can correct this non-linearity as described in the previous embodiments.
- the correction in the linearity correction unit 82 may be extended to a higher order. Further, the linearity correction unit 82 may correct a DC offset voltage caused by an operational amplifier DC offset voltage or the like.
- FIG. 9 shows a sixth embodiment of the present invention.
- the present embodiment shows an example in which the main analog-digital converter is realized as a successive approximation type analog-digital converter (SAR) 91 in the above-described embodiments.
- the SAR is composed of a capacitive array and a comparator. If there is a mismatch in the capacitance value between the capacitive elements constituting the capacitive array, the SAR becomes non-linear in an uncorrected state.
- the linearity correction unit 82 can correct this non-linearity as described in the previous embodiments.
- the linearity correction unit 82 may also correct the DC offset voltage caused by the offset voltage of the comparator.
- FIG. 10 shows a seventh embodiment of the present invention.
- This embodiment shows an example in which the main analog-digital converter and the reference analog-digital converter are realized by a sigma-delta analog-digital converter.
- the main analog-digital converter is configured as, for example, a third-order cascaded sigma-delta modulator including a first-stage second-order sigma-delta modulator 101 and a first-stage first-order sigma-delta modulator 102.
- the primary error correction unit 103 is connected to the conversion output of the first stage sigma delta modulator 101
- the secondary error correction unit 104 is connected to the conversion output of the next stage sigma delta modulator 102, for example.
- the primary error correction unit 103 and the secondary error correction unit 104 perform corrections according to the deterioration of the analog circuit unit generated in the next stage sigma delta modulator 102 and the first stage sigma delta modulator 101, respectively.
- the deterioration factor include a finite gain of an operational amplifier, a finite band of an operational amplifier and a switch, and a specific accuracy mismatch of capacitances.
- an LMS algorithm can be used.
- the analog input signal is also input to the reference path.
- an input analog signal is periodically sampled and held by an analog voltage value in a low-speed sample-and-hold circuit 106 that operates with a low-speed clock of f CLK / M, and an output thereof is a reference sigma-delta modulator 107. Is converted to analog to digital. Further, the LPF2 (109) suppresses the quantization noise noise-shaped in the high-frequency region in the reference sigma-delta modulator 107, and a high-resolution reference conversion output is obtained. The error between the main path conversion output and the reference conversion output obtained in this way is calculated by the subtractor 108, and the primary error correction unit 103 and the secondary error correction unit 104 are controlled based on the conversion error. Is done.
- the low speed sample and hold circuit 106 is used to band limit the analog input signal.
- the band of LPF2 (109) can be narrowed, so that a reference conversion output with high resolution can be supplied without increasing the order of the reference sigma-delta modulator 107 and the number of bits of the quantizer.
- the configurations shown in FIGS. 12 and 13 may be used, respectively.
- the input is first delayed by one sample by the delay unit 121, and then multiplied by the correction coefficient a by the multiplier 122 and output.
- This correction coefficient a can be obtained by, for example, an LMS algorithm. That is, the above conversion error is subjected to negative feedback control, and after sign inversion by the sign inversion unit 126, it is multiplied by the multiplier 125 together with the step size m a of the LMS algorithm and the output signal of the delay unit 121, The multiplication output is integrated by an integrator composed of a delay unit 123 and an adder 124. This integration result gives a correction coefficient a.
- the correction coefficient a converges to a value that can absorb the influence of the above-described analog degradation that occurs in the first-stage sigma-delta modulator 101 and the next-stage sigma-delta modulator 102.
- the input signal is multiplied by the correction coefficient b0 by the multiplier 1311.
- the input signal is delayed by one sample by the one-sample delay unit 136 and then multiplied by the correction coefficient b1 by the multiplier 137. Further, the input signal is delayed by the two-sample delay unit 131 and then multiplied by the correction coefficient b2 in the multiplier 132.
- These multiplication outputs are added by an adder 1315 and output.
- the correction coefficients b0, b1, and b2 may be obtained by, for example, the LMS algorithm, similarly to the correction coefficient a described with reference to FIG.
- FIG. 11 shows an eighth embodiment of the present invention.
- the conversion output in the seventh embodiment is taken not from the input of the skew correction unit 1011 but from the output of the skew correction unit 1011.
- the advantages of the seventh embodiment and the eighth embodiment are the same as those described in the second embodiment.
- the configurations shown in FIGS. 12 and 13 may be used, respectively.
- the input is first delayed by one sample by the delay unit 121, and then multiplied by the correction coefficient a by the multiplier 122 and output.
- This correction coefficient a can be obtained by, for example, an LMS algorithm. That is, the above conversion error is subjected to negative feedback control, and after sign inversion by the sign inversion unit 126, it is multiplied by the multiplier 125 together with the step size m a of the LMS algorithm and the output signal of the delay unit 121, The multiplication output is integrated by an integrator composed of a delay unit 123 and an adder 124. This integration result gives a correction coefficient a.
- the correction coefficient a converges to a value that can absorb the influence of the above-described analog degradation that occurs in the first-stage sigma-delta modulator 101 and the next-stage sigma-delta modulator 102.
- the input signal is multiplied by the correction coefficient b0 by the multiplier 1311.
- the input signal is delayed by one sample by the one-sample delay unit 136 and then multiplied by the correction coefficient b1 by the multiplier 137. Further, the input signal is delayed by the two-sample delay unit 131 and then multiplied by the correction coefficient b2 in the multiplier 132.
- These multiplication outputs are added by an adder 1315 and output.
- the correction coefficients b0, b1, and b2 may be obtained by, for example, the LMS algorithm, similarly to the correction coefficient a described with reference to FIG.
- a sample-and-hold circuit for a bottleneck is not necessary.
- a sample rate of 50 MS predicted to be necessary for a next-generation advanced medical device, a next-generation wireless / wired communication system, etc.
- An analog-to-digital converter with a resolution of 10 bits or more can be realized with low power consumption.
- the present embodiment shows an example in which the above analog-digital converter is applied to, for example, a probe unit of an ultrasonic diagnostic apparatus.
- the digital signal generated by the digital signal processing unit 148 is converted to an analog signal by the digital / analog converter 147, shaped by the transmission LPF (TLPF) 146, then amplified to a high voltage waveform by the power amplifier 145, and switched. It is emitted as an ultrasonic signal via the unit 141.
- the ultrasonic signal is reflected by the object to be measured, and then arrives again at the switch unit 141 as a weak signal, and is first amplified by the low noise amplifier 142.
- the interference signal is suppressed by the reception LPF (RLPF) 143, it is input to the analog-digital converter 144.
- the conversion output of the analog-digital converter 144 is transmitted to the digital signal processing unit 148, and necessary digital signal processing is performed.
- the analog-to-digital converter 144 a digital calibration type analog-to-digital converter that does not require a front-end sample-and-hold circuit described in each embodiment is used.
- the probe unit for the ultrasonic diagnostic apparatus of this embodiment includes a digital signal processing unit 148, a digital / analog converter 147, a transmission LPF (TLPF) 146, a power amplifier 145, a low noise amplifier 142, a reception LPF (RLPF) 143, and an analog
- TLPF transmission LPF
- RLPF reception LPF
- a part or all of the digital converter 144 may be realized as a semiconductor integrated circuit device formed integrally on a common semiconductor substrate. By doing so, further miniaturization of the ultrasonic diagnostic apparatus is expected.
- the present embodiment it is possible to ensure the resolution of the ultrasonic diagnostic apparatus (such as the resolution of the diagnostic image) with low power consumption. Since it is important to reduce power consumption in an ultrasonic diagnostic apparatus, the present invention that can reduce power consumption by eliminating the need for front-end sample-and-hold is effective.
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Abstract
本発明は、メインアナログデジタル変換器と参照用アナログデジタル変換器により構成される高サンプルレートかつ高分解能のデジタルキャリブレーション型アナログデジタル変換器において、消費電力を低減することを課題とし、フロントエンドのサンプルアンドホールド回路を取り除き、その代わり、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のスキューによる影響を、スキュー補正部でポストキャリブレーションすることで補償するデジタルキャリブレーション型アナログデジタル変換器の構成を解決手段として提供する。
Description
本発明は、入力されたアナログ信号を所定のレートでサンプリングすることによりそのアナログ信号を所定の分解能のデジタル信号に変換して出力するアナログデジタル変換器に関し、特に高いサンプルレートと高い分解能を両立するデジタルキャリブレーション型アナログデジタル変換器、およびそれが他の回路と共に半導体基板上に一体的に形成されて成る半導体集積回路装置に関する。
従来、複数の高分解能アナログデジタル変換器を並列動作させることで、高サンプルレートかつ高分解能の特性を実現しようとしたタイムインターリーブ型アナログデジタル変換器として、各アナログデジタル変換器の動作クロック間のスキューなどによる影響をデジタルフーリエ変換(DFT)により検出した後、補正部によりその影響をデジタル的に相殺するものがあった（例えば、特許文献１参照）。
また、従来、タイムインターリーブ型アナログデジタル変換器として、各アナログデジタル変換器の動作クロック間のスキューをFIRフィルタ処理により補正するものがあった（例えば、特許文献２参照）。
また、従来、タイムインターリーブ型アナログデジタル変換器として、各アナログデジタル変換器のクロック間の実際のスキュー量を位相比較回路とデジタルフィルタにより検出し、それに基づいて一方のクロック信号の位相を可変遅延素子により調整することで、クロックスキューをゼロにしようとするものがあった（例えば、特許文献３参照）。
また、従来、シングルチャネルのアナログデジタル変換器で高サンプルレートかつ高分解能のアナログデジタル変換器を実現する構成として、メインのアナログデジタル変換器に加えて、補助のアナログデジタル変換器を備え、メインのアナログデジタル変換器がキャリブレーションのために変換処理を定期的に中断している間に、補助のアナログデジタル変換器が変換処理を代行するものがあった（例えば、特許文献４参照）。
また、従来、入力に並列に接続されたメインアナログデジタル変換器および参照用アナログデジタル変換器と、そのフロントエンドに接続されたサンプルアンドホールド回路とでアナログ部を構成し、メインアナログデジタル変換器のデジタル出力をデジタルポストキャリブレーションするものがあった（例えば、非特許文献１および２参照）。
高橋友美 他、「新規カスケード型非線形LMSアルゴリズムを用いたフォアグランドキャリブレーションA/D変換器」、第２１回 回路とシステム軽井沢ワークショップ論文集pp. 91-96(2008)
T. Oshima (T. Oshima et al., "Fast Nonlinear Deterministic Calibration of Pipelined A/D Converters," 2008 IEEE Midwest Symposium on circuits and systems (MWSCAS2008), Session C2L-C-1(2008)
高サンプルレート、高分解能、かつ低消費電力のアナログデジタル変換器は、次世代高度医療用装置、次世代無線／有線通信などに必要な技術である。このような高サンプルレート、高分解能アナログデジタル変換器を実現するために、複数の同一または異なるアナログデジタル変換器を使用する方法がある。
図１６は特許文献１に記載された図に基づいて本発明の発明者が独自に作成した図である。同図に示すように、複数の高分解能アナログデジタル変換器を並列動作させることで、高サンプルレート、高分解能を実現可能なタイムインターリーブ型アナログデジタル変換器がある。ただし、一般にタイムインターリーブ型アナログデジタル変換器では、各アナログデジタル変換器の動作クロック間のスキューなどによる影響が実効分解能を劣化させるため、同文献の例では、デジタルフーリエ変換(DFT)により、その影響を検出した後、補正部により、その影響をデジタル的に相殺している。しかし、DFT処理は、多くの計算量を要するため、低消費電力が要求される医療用装置や通信システム用ICチップへの適用よりは、計測器のように、消費電力や実装面積を許容できるシステムに適している。
図１７は特許文献２に記載された図に基づいて本発明の発明者が独自に作成した図である。同図の構成は、やはり、タイムインターリーブ型アナログデジタル変換器において、各アナログデジタル変換器の動作クロック間のスキューをFIRフィルタ処理により、補正するものである。しかし、この場合、高精度なスキューの補正を行うためには、多タップ数のFIRフィルタが必要になる問題がある。特に、フィルタ内の各タップ係数を補正量に応じて決める必要があるため、タップ数が多いと補正変数が多いため、その決め方が容易ではない。特許文献２には、具体的なタップ係数の決め方は記載されていないが、例えば、LMS(Least Mean Square)アルゴリズム制御を行った場合、タップ係数の収束結果は大きな信号依存性を持つ。そのため、医療用装置や通信システムのように、入力アナログ信号の振幅や周波数が不規則に変化するシステムよりは、入力信号が比較的定常的なパターンを持つシステムに適している。
図１８は特許文献３に記載された図に基づいて本発明の発明者が独自に作成した図である。同図に示すように、やはりタイムインターリーブ型アナログデジタル変換器において、各アナログデジタル変換器のクロック間の実際のスキュー量を位相比較回路とデジタルフィルタにより検出し、それに基づいて、一方のクロック信号の位相を可変遅延素子により調整することで、クロックスキューをゼロとする方法もある。この方法は、可変遅延素子による１遅延ステップ単位が離散的であるため、高精度な補正を行う場合、可変遅延素子の段数が大きくなる。したがって、10bit程度までの分解能を実現するのに適していると考えられる。
また、以上の個別に示した問題点に加え、タイムインターリーブ型アナログデジタル変換器は、複数の同じアナログデジタル変換器を必要とするため、面積と消費電力が大きいという問題がある。したがって、非タイムインターリーブ型、すなわち、シングルチャネルのアナログデジタル変換器で実現できるに越したことはない。
例えば、図１５は特許文献４に記載された図に基づいて本発明の発明者が独自に作成した図であるが、同文献は、シングルチャネルのアナログデジタル変換器で高サンプルレート、高分解能のアナログデジタル変換器を実現する方法を開示している。このアナログデジタル変換器は、メインのアナログデジタル変換器に加えて、補助のアナログデジタル変換器を備え、メインのアナログデジタル変換器がキャリブレーションのために変換処理を定期的に中断している間に、補助のアナログデジタル変換器が変換処理を代行する方法である。しかし、この方法は、メインのアナログデジタル変換器に与えられるキャリブレーション機会が限られるため、不十分なキャリブレーションになるか、キャリブレーションの収束に長時間を要する。
一方、図１９は非特許文献１、非特許文献２に記載された図に基づいて本発明の発明者が独自に作成した図であるが、同図の構成では、入力に並列に接続されたメインアナログデジタル変換器と参照用アナログデジタル変換器、そのフロントエンドに接続されたサンプルアンドホールド回路でアナログ部を構成し、メインアナログデジタル変換器のデジタル出力をデジタルポストキャリブレーションすることで、高サンプルレート高分解能アナログデジタル変換器を実現している。まず、フロントエンドのサンプルアンドホールド回路191が、サンプルレート(fCLK)に等しい周波数の信号に同期して、入力アナログ信号のサンプリングと保持を繰り返す。参照アナログデジタル変換器193とメインアナログデジタル変換器192は、サンプルアンドホールド回路191の出力に保持された電圧値を、それぞれデジタル値に変換して出力する。ここで、メインアナログデジタル変換器192は、周波数fCLKのサンプリングクロックで、参照用アナログデジタル変換器193は、M倍遅い周波数fCLK/Mのサンプリングクロックでアナログデジタル変換を行う。また、両クロックのエッジを合わせることで、両アナログデジタル変換器のサンプリングが同期するようにされている。メインアナログデジタル変換器192のデジタル出力は、デジタル出力生成部193により補正された後、アナログデジタル変換器全体の出力として、出力される。デジタル出力生成部193では、例えば、メインアナログデジタル変換器のデジタル出力Diと重みベクトルWiとの内積演算が行われる。重みベクトルWiは以下のように、例えば、LMSアルゴリズムで求まる。すなわち、デジタル出力生成部193の出力と参照アナログデジタル変換部1910の出力の差をとり、その結果を変換誤差として、それに基づいて現在の重みベクトルWiの値を更新する負帰還ループを形成する。具体的には、負帰還制御にするために、上記変換誤差の符号変換を符号変換部197で行った後、これに、LMSアルゴリズムのステップサイズmWとメインアナログデジタル変換器192の出力Diが乗算され、その乗算出力が、遅延器194と加算器195からなる積分器により積分される。この積分結果がDiに対する上記の重みベクトルWiとして使用される。以上は負帰還ループを形成するため、デジタル出力生成部193の出力が、参照アナログデジタル部1910の出力と等しくなるまで、すなわち、重みWiが、適切な値になるまで自動的に更新される。その結果、アルゴリズムの収束後、デジタル出力生成部193の出力に、メインアナログデジタル変換器191のサンプルレートに等しい高サンプルレートで、かつ、参照用アナログデジタル変換器1910の分解能に相当する高分解能のアナログデジタル変換結果を得ることができる。メインアナログデジタル変換器192のアナログ回路部に使用されるオペアンプが、有限利得であったり、非線形特性を持っていても、その影響は、LMSアルゴリズムで求められた適切な重みベクトルWiを用いて線形性補正部12で補正処理を行うことで補償される。したがって、メインアナログデジタル変換器192のオペアンプは高利得を要求されないため、低消費電力化が可能である。一方、参照用アナログデジタル変換器1910は、メインアナログデジタル変換器192よりM倍低速で動作してよいため、使用されるオペアンプは広帯域である必要が無く、やはり低消費電力となる。
この方法では、特許文献４の場合と異なり、少ない収束時間で十分なキャリブレーション精度を達成できるが、メインアナログデジタル変換器192と参照用アナログデジタル変換器1910が同じ電圧値をサンプリングすることを前提とするため、両アナログデジタル変換器のサンプリングクロック間のスキューによるサンプリング電圧誤差を避けるには、上記の通り、フロントエンドのサンプルアンドホールド回路1910により、電圧値を一定期間固定する必要がある。特に、次世代高度医療装置や次世代無線／有線通信システムで必要となるアナログデジタル変換器は、50MS/s以上のサンプルレートと10bit以上の分解能を必要とするため、このサンプルアンドホールド回路1910に過大な負荷がかかる。すなわち、サンプルホールド回路の高速動作を達成するためには、使用されるオペアンプが広帯域である必要があり、また、高精度に電圧を保持するためには、オペアンプが高利得である必要があるが、このような広帯域かつ高利得のオペアンプは、非常に大きな消費電力となる、または、物理的に実現不可能だからである。
高サンプルレートかつ高分解能のアナログデジタル変換器を実現するために、タイムインターリーブアナログ変換器が考えられるが、大きなチップ面積や消費電力を要する。また、メインアナログデジタル変換器と参照用アナログデジタル変換器を用いたシングルチャネルのデジタルキャリブレーション型アナログデジタル変換器は、面積、消費電力の点で、タイムインターリーブ型アナログデジタル変換器より有利であるが、サンプルレートが50MS/sを超えると、フロントエンドのサンプルアンドホールド回路への要求が厳しくなり、消費電力が増大する。
例えば、サンプルアンドホールド回路は、50MS/sのデジタルキャリブレーション型アナログデジタル変換器の場合、全消費電力の1/4程度を占める。また、より高いサンプルレートでは、急速にその全消費電力に占める割合が増加してくると予想される。
本発明の代表的なものの一例を示せば以下の通りである。すなわち、本発明のアナログデジタル変換器は、入力に並列接続された高速低精度のメインアナログデジタル変換器と、低速高精度の参照用アナログデジタル変換器と、前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、前記線形性補正部に接続されたデジタルのスキュー補正部とを備え、前記線形性補正部と前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の変換出力の差分に基づいて制御され、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器のサンプリングタイミングにスキューがあることを許容することを特徴とする。
また、本発明の半導体集積回路装置は、入力に並列接続された高速低精度のメインアナログデジタル変換器と、低速高精度の参照用アナログデジタル変換器と、前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、前記線形性補正部に接続されたデジタルのスキュー補正部とを備えたアナログデジタル変換器を有し、超音波診断装置のプローブ部を構成するアナログフロントエンドに用いられる半導体集積回路装置であって、前記線形性補正部および前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器との変換出力の差分に基づいて制御され、かつ、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器とのサンプリングタイミング間に発生するスキューの影響を補償することを特徴とする。
本発明によれば、高サンプルレート（例えば50MS/s以上）、高分解能（例えば10bit以上）のアナログデジタル変換器を低消費電力で実現できる。
本発明は、非特許文献１や２に示された構成において、ボトルネックとなるフロントエンドのサンプルアンドホールド回路を取り除き、その代わり、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のスキューによる影響を、スキュー補正部でポストキャリブレーションすることで相殺する。スキューの補正は、上記の重みベクトルWiによる補正に後続して行う。また、スキューの影響の高次の補正まで行う。
以下、本発明の各実施例について、図を用いて詳細に説明する。
図１に、本発明の第１の実施例を示す。アナログ入力は、フロントエンドのサンプルアンドホールド回路を経ずに、直接、メインアナログデジタル変換器11と参照用アナログデジタル変換器15に接続される。メインアナログデジタル変換器11は、周波数fCLKのサンプリングクロックで、参照用アナログデジタル変換器15は、M倍遅い周波数fCLK/Mのサンプリングクロックでアナログデジタル変換を行う。また、両クロックのエッジを合わせることで、両アナログデジタル変換器のサンプリングが出来る限り同期するようにされている。メインアナログデジタル変換器11のデジタル出力は、線形性補正部12において、メインアナログデジタル変換器11のアナログ回路部の劣化に起因する非線形性が補正される。線形性補正部12の出力は、スキュー1次補正部13に入力され、メインアナログデジタル変換器11と参照用アナログデジタル変換器15のサンプリングクロック間のスキューの影響の1次項が補正される。スキュー1次補正部13の出力はスキュー2次補正部14に接続され、スキューの影響の2次項が補正される。これらのスキュー補正により、スキューの影響が取り除かれた信号は、引き算器16により、参照用アナログデジタル変換器15による理想的なアナログデジタル変換出力と比較され、その差分が変換誤差として算出される。この誤差信号は、線形性補正部12やスキュー1次補正部13やスキュー2次補正部14においてLMSアルゴリズムによる制御を行うために、以下のように使用される。まず、線形性補正部12の動作を説明する。図２０に、線形性補正部12の一構成例を示す。本構成と動作は、非特許文献１(図１９)におけるデジタル出力生成部193の説明と同様である。
線形性補正部12では、例えば、メインアナログデジタル変換器11のデジタル出力Diと重みベクトルWiとの内積演算が行われる。重みベクトルWiは以下のように、例えば、LMSアルゴリズムで求まる。すなわち、負帰還制御にするために、上記変換誤差の符号変換を符号変換部197で行った後、これに、LMSアルゴリズムのステップサイズmWとメインアナログデジタル変換器11の出力Diが乗算され、その乗算出力が、遅延器194と加算器195からなる積分器により積分される。この積分結果がDiに対する上記の重みベクトルWiとして使用される。
次に、スキュー1次補正部13の詳細を図３により説明する。図３は、スキュー1次補正部を構成する一例である。スキュー1次補正部への入力信号は、時間1階微分器34において、時間1階微分される。一方、同入力信号は、時間1階微分器34における遅延を補償するために、遅延器31において所定の時間遅延される。例えば時間1階微分器34が後述するようにK+1タップのFIRフィルタで実現される場合、それによるKサンプル周期分の遅延を補償するために、遅延器31はKサンプル遅延を行う。遅延器31の出力は、メインアナログデジタル変換器11と参照用アナログデジタル変換器15の出力を同期させるために、M倍ダウンサンプラ32でM回に一度ダウンサンプルされる。M倍ダウンサンプラ32の出力は、引き算器33において、乗算器38から供給されるスキュー1次補正信号が減算され、スキューによる影響の1次項が補正された出力が得られる。上記のスキュー1次補正信号は、例えば、以下のようにして、LMSアルゴリズムで求まる。すなわち、上記の変換誤差と、LMSアルゴリズムのステップサイズmskewと時間1階微分器34の出力が乗算器35において乗算され、その乗算出力が、遅延器37と加算器36からなる積分器により積分される。この積分結果がクロックスキューΔtを与えるため、これに、時間1階微分器34の出力を乗算することで、上記のスキュー1次補正信号が得られる。以上により、［数１］による補正がなされる。
以上は負帰還ループを形成するため、スキュー1次補正部13の出力が、参照アナログデジタル部15の出力と等しくなるまで、すなわち、スキューΔtが、適切な値になるまで自動的に更新される。
次に、図１のように、例えばスキューの影響の2次補正まで行う場合を説明する。この場合、図４に示す構成で、1次補正と2次補正が行われる。1次補正に関しては、上記と同様であるため、主として2次補正に関して以下に説明する。2次の補正を行うため、入力信号は、時間1階微分器34だけでなく、時間2階微分器42にも接続されている。入力信号は、時間1階微分器34と時間2階微分器42における遅延を補償するために、遅延器31において所定の時間遅延される。例えば時間1階微分器34と時間2階微分器42が後述するようにK+1タップのFIRフィルタで実現される場合、それによるKサンプル周期分の遅延を補償するために、遅延器31はKサンプル遅延を行う。遅延器31の出力は、メインアナログデジタル変換器11と参照用アナログデジタル変換器15の出力を同期させるために、M倍ダウンサンプラ32でM回に一度ダウンサンプルされる。M倍ダウンサンプラ32の出力は、引き算器33において、乗算器38から供給されるスキュー1次補正信号が減算され、スキューによる影響の1次項が補正された出力が得られる。1次補正された出力は、さらに、加算器41において、乗算器46から供給されるスキュー2次補正信号が加算され、スキューによる影響の2次項まで補正された出力が得られる。上記のスキュー2次補正信号は、スキュー1次補正信号と同様に、例えば、以下のようにして、LMSアルゴリズムで求まる。すなわち、上記の変換誤差と、LMSアルゴリズムのステップサイズmskew2と時間2階微分器42の出力が乗算器44において乗算され、その乗算出力が、遅延器42と加算器43からなる積分器により積分される。この積分結果がクロックスキューの2次項Δt2/2を与えるため、これに、時間2階微分器42の出力を乗算することで、上記のスキュー2次補正信号が得られる。以上により、［数２］による2次までの補正がなされる。
これにより、メインアナログデジタル変換器11と参照用アナログデジタル変換器のサンプリングクロック間にスキューが存在する場合でも、その影響はスキュー補正部で補償されるため、線形性補正部12におけるキャリブレーションを正常に遂行させることができる。そのため、フロントエンドのサンプルアンドホールド回路が不要となる。なお、本実施例では、線形性補正部12の出力を、アナログデジタル変換器全体としての出力としている。
図２に、本発明の第２の実施例を示す。実施例１では、スキュー補正前の線形性補正のみ施された信号を変換出力としたのに対して、本実施例では、スキュー補正後の信号を変換出力としている。上記の通り、スキュー補正自体は、メインアナログデジタル変換器の出力と参照用アナログデジタル変換器の出力の差分を誤差信号とすることを正当化するために必要であるが、変換出力自体には、サンプリングタイミングの絶対位相は要求されないため、このようにスキュー補正前後ともに可能である。実施例1のようにスキュー補正前を変換出力とする利点は、この場合、スキュー補正はキャリブレーションのためだけに使用されるため、図３や図４のスキュー1次補正部、スキュー2次補正部が示す通り、その主たる動作は、fCLK/Mの動作レートで行えばよくなる。これにより、低消費電力化が可能である。一方、本実施例のように、スキュー補正後を変換出力とする場合は、例えば、図４のスキュー1次補正部やスキュー2次補正部において、M倍ダウンサンプラ31を取り除き、乗算器38、乗算器46、加算器33、加算器41がフルレートfCLKで動作する必要がある。しかし、本実施例は、変換誤差を算出する引き算器16への入力を変換出力とするため、その値は常に、参照用アナログデジタル変換器15の出力との平均的な差分が最小となるようになっている。したがって、実装したよりも高次のスキューの影響が顕著な場合や、その他の本キャリブレーションに乗らない未知のアナログ劣化要因がメインアナログデジタル変換器11でおこる場合、本実施例は、実施例１より、高い変換精度を保持できると考えられる。
本発明の第３の実施例として、図５に、時間1階微分器と時間2階微分器の構成例を示す。時間1階微分器、時間2階微分器ともに、同図で示すK+1タップのFIRフィルタで表される。入力は、遅延器51, 52, 53, 54, 55により、それぞれ、1, 2, 3, K-1, Kサンプル遅延され、入力と各遅延出力は、それぞれ、M倍ダウンサンプラ512, 513, 514, 515, 516, 517に入力され、メインアナログデジタル変換器と参照用アナログデジタル変換器の変換出力が同期するように、M回に一度値が保持される。これらのダウンサンプラの出力は、乗算器56, 57, 58, 59, 510, 511に接続され、それぞれ、タップ係数tap0, tap1, tap2, tap3, tapK-1, tapKが乗算される。全ての乗算出力は、加算器518において足し合わされ、時間1階微分出力または時間2階微分出力となる。
時間1階微分器の場合、サンプリング定理から導出される理論的なタップ係数は以下の［数３］および［数４］に示す通りである。
実際には、有限のタップ数による打切り誤差を緩和するため、例えば、よく知られている窓関数(［数５］を一例とする関数)を乗算して得られる［数６］を最終的なタップ係数として実装してもよい。なお、［数５］は、係数0.54のハミング窓関数の場合の例である。
また、時間２階微分器を実現するタップ係数は、以下の［数７］および［数８］に示す通りである。
図６に、本発明の第４の実施例を示す。本実施例は、実施例１の図３で説明したスキュー1次補正部13において、時間1階微分器34を用いてスキュー1次補正信号を引き算器33で減算するかわりに、信号パスにFIRフィルタ61を用いて、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のスキューに相当する時間遅延を行うことで、スキューを補償する場合である。
図７に、FIRフィルタ61の構成例を示す。入力は、遅延器71, 72, 73, 74, 75により、それぞれ、1, 2, 3, K-1, Kサンプル遅延され、入力と各遅延出力は、乗算器76, 77, 78, 79, 710, 711に接続され、それぞれ、タップ係数tap0_est, tap1, tap2, tap3, tapK-1, tapKが乗算される。全ての乗算出力は、加算器712において足し合わされ、FIRフィルタ61の出力となる。
スキュー補正部(図６)への入力信号は、このFIRフィルタ61により遅延された後、メインアナログデジタル変換器と参照用アナログデジタル変換器の変換出力を同期させるために、M倍ダウンサンプラ32において、M回に一度、値を保持して出力される。FIRフィルタ61における遅延量は、そのタップ係数に応じて定まる。タップ係数は、以下のように例えばLMSアルゴリズムで求めてもよい。すなわち、上記の変換誤差と、LMSアルゴリズムのステップサイズmtap0と、FIRフィルタ61内のタップ0への入力信号tap0_inが、乗算器35において乗算され、その乗算出力が、遅延器37と加算器36からなる積分器により積分される。この積分結果がFIRフィルタ61内のタップ0のタップ係数tap0_estを与える。アルゴリズムが収束した後は、tap0_estは、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のクロックスキューの影響を吸収できる値に収束する。なお、このようなLMSアルゴリズムによるタップ係数の推定は、FIRフィルタ61内のタップ0だけでなく、必要に応じて各タップに対して行ってもよい。なお、各タップ係数の最終的な収束値は信号依存性を持ち、本実施例のアナログデジタル変換器は、入力アナログ信号が比較的定常的なパターンを持つようなシステムで有効である。
図８に、本発明の第５の実施例を示す。本実施例は、以上の実施例において、メインアナログデジタル変換器を、パイプライン型アナログデジタル変換器81として実現する場合の例を示している。パイプライン型アナログデジタル変換器は、MDAC(Multiplying DAC)と呼ばれる単位アナログ回路ブロックを縦列接続した構成である。各MDACは、オペアンプと複数の容量素子で構成され、このオペアンプの低利得や容量素子間の容量値の比精度ミスマッチの影響により、パイプライン型アナログデジタル変換器81のデジタル出力は、未補正状態では非線形となる。線形性補正部82は、これまでの各実施例で述べたように、この非線形性を補正することができる。また、オペアンプが低利得であるだけでなく、非線形性をともなう場合は、線形性補正部82における補正を高次まで拡張することで対応してもよい。また、線形性補正部82において、オペアンプの直流オフセット電圧などに起因する直流オフセット電圧の補正を行ってもよい。
図９に、本発明の第６の実施例を示す。本実施例は、以上の実施例において、メインアナログデジタル変換器を、逐次比較型アナログデジタル変換器(SAR)91として実現する場合の例を示している。SARは、容量アレーと比較器により構成されるが、容量アレーを構成する容量素子間に、容量値のミスマッチがあると、未補正状態では非線形となる。線形性補正部82は、これまでの各実施例で述べたように、この非線形性を補正することができる。なお、線形性補正部82では、比較器のオフセット電圧などに起因する直流オフセット電圧の補正も行ってもよい。
図１０に、本発明の第７の実施例を示す。本実施例は、メインアナログデジタル変換器と参照用アナログデジタル変換器を、シグマデルタ型アナログデジタル変換器で実現する場合の例を示している。メインアナログデジタル変換器は、例えば、初段の2次シグマデルタ変調器101と次段の1次シグマデルタ変調器102から構成される3次のカスケード型シグマデルタ変調器として構成される。初段のシグマデルタ変調器101の変換出力には、例えば、1次の誤差補正部103が、次段のシグマデルタ変調器102の変換出力には、例えば、2次の誤差補正部104が接続され、それぞれ誤差の補正を行った後、これらの差分が引き算器105において求められ、入力信号の品質を維持したまま、変調器内部の量子化器で生じる量子化雑音に対して3次のノイズシェーピング特性を施すことができ、その結果として、量子化雑音除去用のLPF1010の出力に、高い分解能の変換出力を得ることができる。この変換出力は、メインパスの初段シグマデルタ変調器101と後述する参照用パスの低速サンプルアンドホールド回路106のサンプリングクロック間のスキューによる影響を補償するために、スキュー補正部1011で補正処理が行われる。この補正処理は、図４で説明したものと同じであるため、説明を省略する。1次誤差補正部103や2次誤差補正部104では、それぞれ、次段シグマデルタ変調器102と初段シグマデルタ変調器101で生じたアナログ回路部の劣化に応じた補正が施される。この劣化要因として、オペアンプの有限利得、オペアンプやスイッチの有限帯域、容量の比精度ミスマッチなどが例えば挙げられる。1次誤差補正部103と2次誤差補正部104における補正量を決定するために、例えば、LMSアルゴリズムを用いることができる。そのための参照変換出力を得るために、アナログ入力信号は、参照用パスにも入力される。すなわち、まず、入力アナログ信号は、fCLK/Mの低速クロックで動作する低速サンプルアンドホールド回路106において、定期的にアナログ電圧値をサンプル＆保持され、その出力は、参照用シグマデルタ変調器107によりアナログデジタル変換される。さらに、LPF2(109)により、参照用シグマデルタ変調器107において高周波領域にノイズシェーピングされた量子化雑音が抑圧され、その出力に高い分解能の参照変換出力が得られる。このようにして得られるメインパスの変換出力と参照変換出力の誤差が、引き算器108において算出され、この変換誤差に基づいて、上記の1次誤差補正部103と2次誤差補正部104は制御される。これにより、初段シグマデルタ変調器101や次段シグマデルタ変調器102のアナログ回路部において劣化が生じても、アルゴリズムの収束後には、その影響を補償する補正を1次誤差補正部103や2次誤差補正部104で実施できるため、高分解能の出力を維持できる。本実施例において、低速サンプルアンドホールド回路106は、アナログ入力信号を帯域制限するために使用される。これにより、LPF2(109)の帯域を狭帯域にできるため、参照用シグマデルタ変調器107の次数や量子化器のビット数を増加させることなく、高い分解能の参照変換出力を供給できる。
本実施例においては、図１０の1次誤差補正部103および2次誤差補正部104の具体例として、それぞれ例えば図１２および図１３の構成をとるようにしてもよい。
図１２に示す1次誤差補正部103では、まず、入力は遅延器121により１サンプル遅延され、その後、乗算器122により補正係数aを乗算されて出力される。この補正係数aは、例えば、LMSアルゴリズムで求めることができる。すなわち、上記の変換誤差は、負帰還制御とするため、符号反転部126により符号反転された後、LMSアルゴリズムのステップサイズmaと遅延器121の出力信号とともに、乗算器125において乗算され、その乗算出力が、遅延器123と加算器124からなる積分器により積分される。この積分結果が補正係数aを与える。アルゴリズムが収束した後は、補正係数aは、初段シグマデルタ変調器101や次段シグマデルタ変調器102で生じる上記のアナログ的な劣化の影響を吸収できる値に収束する。
図１３に示す2次誤差補正部104では、入力信号は、乗算器1311により補正係数b0と乗算される。また、入力信号は、1サンプル遅延器136で1サンプル遅延された後、乗算器137において、補正係数b1と乗算される。さらに、入力信号は、2サンプル遅延器131で遅延された後、乗算器132において、補正係数b2と乗算される。これらの乗算出力は、加算器1315において加算され、出力される。なお、各補正係数b0, b1, b2は、例えば、図１２で説明した補正係数aと同様に、LMSアルゴリズムで求めてもよい。
図１１に、本発明の第８の実施例を示す。本実施例は、実施例７において、変換出力を、スキュー補正部1011の入力からとるのではなく、スキュー補正部1011の出力からとる。実施例７と実施例８のそれぞれの長所は、実施例２に記述した内容と同様である。
本実施例においては、図１１の1次誤差補正部103および2次誤差補正部104の具体例として、それぞれ例えば図１２および図１３の構成をとるようにしてもよい。
図１２に示す1次誤差補正部103では、まず、入力は遅延器121により１サンプル遅延され、その後、乗算器122により補正係数aを乗算されて出力される。この補正係数aは、例えば、LMSアルゴリズムで求めることができる。すなわち、上記の変換誤差は、負帰還制御とするため、符号反転部126により符号反転された後、LMSアルゴリズムのステップサイズmaと遅延器121の出力信号とともに、乗算器125において乗算され、その乗算出力が、遅延器123と加算器124からなる積分器により積分される。この積分結果が補正係数aを与える。アルゴリズムが収束した後は、補正係数aは、初段シグマデルタ変調器101や次段シグマデルタ変調器102で生じる上記のアナログ的な劣化の影響を吸収できる値に収束する。
図１３に示す2次誤差補正部104では、入力信号は、乗算器1311により補正係数b0と乗算される。また、入力信号は、1サンプル遅延器136で1サンプル遅延された後、乗算器137において、補正係数b1と乗算される。さらに、入力信号は、2サンプル遅延器131で遅延された後、乗算器132において、補正係数b2と乗算される。これらの乗算出力は、加算器1315において加算され、出力される。なお、各補正係数b0, b1, b2は、例えば、図１２で説明した補正係数aと同様に、LMSアルゴリズムで求めてもよい。
以上、本発明の各実施例によれば、ボトルネックのサンプルアンドホールド回路が不要となるため、例えば、次世代高度医療装置や次世代無線／有線通信システム等に必要と予測されるサンプルレート50MS/s以上、分解能10bit以上のアナログデジタル変換器を低消費電力で実現できる。
本発明の第９の実施例を示す。本実施例は、以上のアナログデジタル変換器を例えば、超音波診断装置のプローブ部に適用した場合の例を示している。デジタル信号処理部148で生成されたデジタル信号は、デジタルアナログ変換器147によりアナログ信号に変換され、送信LPF(TLPF)146により波形整形された後、パワーアンプ145により高電圧波形に増幅され、スイッチ部141を介して、超音波信号として発射される。この超音波信号は、被測定物で反射された後、再びスイッチ部141に微弱信号として到来して、まず、低雑音増幅器142で増幅される。さらに、受信LPF(RLPF)143により妨害信号を抑圧した後、アナログデジタル変換器144に入力される。アナログデジタル変換器144の変換出力は、デジタル信号処理部148に伝えられ、必要なデジタル信号処理が施される。本実施例では、このアナログデジタル変換器144として、既に各実施例で説明した、フロントエンドのサンプルアンドホールド回路不要なデジタルキャリブレーション型アナログデジタル変換器を使用する場合を示している。
本実施例の超音波診断装置用プローブ部は、デジタル信号処理部148、デジタルアナログ変換器147、送信LPF(TLPF)146、パワーアンプ145、低雑音増幅器142、受信LPF(RLPF)143、およびアナログデジタル変換器144の一部または全部が共通の半導体基板上に一体的に形成されて成る半導体集積回路装置として実現してもよい。そうすることにより、超音波診断装置の更なる小型化が期待される。
本実施例によれば、低消費電力で超音波診断装置の分解能（診断画像の解像度等）を確保することが可能となる。超音波診断装置では、低消費電力化が重要であるため、フロントエンドのサンプルホールドを不要とすることで低消費電力化が可能な本発明は有効である。
１１ メインアナログデジタル変換器、
１２ 線形性補正部、
１３ スキュー1次補正部、
１４ スキュー2次補正部、
１５ 参照用アナログデジタル変換器、
１６ 引き算器、
３１ 遅延器、
３２ Ｍ倍ダウンサンプラ、
３３ 引き算器、
３４ 時間1階微分器、
３５ 乗算器、
３６ 加算器、
３７ 遅延器、
３８ 乗算器、
４１ 加算器、
４２ 時間2階微分器、
４３ 加算器、
４４ 乗算器、
４５ 遅延器、
４６ 乗算器、
５１ 遅延器、
５２ 遅延器、
５３ 遅延器、
５４ 遅延器、
５５ 遅延器、
５６ 乗算器、
５７ 乗算器、
５８ 乗算器、
５９ 乗算器、
５１０ 乗算器、
５１１ 乗算器、
５１２ Ｍ倍ダウンサンプラ、
５１３ Ｍ倍ダウンサンプラ、
５１４ Ｍ倍ダウンサンプラ、
５１５ Ｍ倍ダウンサンプラ、
５１６ Ｍ倍ダウンサンプラ、
５１７ Ｍ倍ダウンサンプラ、
５１８ 加算器、
６１ FIRフィルタ、
７１ 遅延器、
７２ 遅延器、
７３ 遅延器、
７４ 遅延器、
７５ 遅延器、
７６ 乗算器、
７７ 乗算器、
７８ 乗算器、
７９ 乗算器、
７１０ 乗算器、
７１１ 乗算器、
７１２ 加算器、
８１ パイプライン型アナログデジタル変換器、
８２ 線形性補正部、
８３ 時間微分器、
８４ 遅延器、
８５ Ｍ倍ダウンサンプラ、
８６ 加算器、
８７ 参照用アナログデジタル変換器、
８８ 引き算器、
８９ 乗算器、
８１０ 加算器、
８１１ 遅延器、
８１２ 乗算器、
８１３ 符号反転器、
８１４ 乗算器、
８１５ 加算器、
８１６ 遅延器、
９１ 逐次比較型アナログデジタル変換器、
１０１ 2次シグマデルタ変調器、
１０２ 1次シグマデルタ変調器、
１０３ 1次の誤差補正部、
１０４ 2次の誤差補正部、
１０５ 引き算器、
１０６ 低速サンプルアンドホールド回路、
１０７ 参照用シグマデルタ変調器、
１０８ 引き算器、
１０９ LPF2、
１０１０ LPF、
１０１１ スキュー補正部、
１２１ 遅延器、
１２２ 乗算器、
１２３ 遅延器、
１２４ 加算器、
１２５ 乗算器、
１２６ 符号反転部、
１３１ 2サンプル遅延器、
１３２ 乗算器、
１３３ 遅延器、
１３４ 加算器、
１３５ 乗算器、
１３６ 1サンプル遅延器、
１３７ 乗算器、
１３８ 遅延器、
１３９ 加算器、
１３１０ 乗算器、
１３１１ 乗算器、
１３１２ 遅延器、
１３１３ 加算器、
１３１４ 乗算器、
１３１５ 加算器、
１４１ スイッチ部、
１４２ 低雑音増幅器、
１４３ LPF(RLPF)、
１４４ アナログデジタル変換器、
１４５ パワーアンプ、
１４６ 送信LPF(TLPF)、
１４７ デジタルアナログ変換器、
１４８ デジタル信号処理部、
１９１ サンプルアンドホールド回路、
１９２ メインアナログデジタル変換器、
１９３ 参照アナログデジタル変換器、
１９４ 遅延器、
１９５ 加算器、
１９６ 乗算器、
１９７ 符号変換部、
１９８ Ｍ倍ダウンサンプラ、
１９９ 引き算器、
１９１０ 参照アナログデジタル変換部、
２１１ サンプルアンドホールド回路
１２ 線形性補正部、
１３ スキュー1次補正部、
１４ スキュー2次補正部、
１５ 参照用アナログデジタル変換器、
１６ 引き算器、
３１ 遅延器、
３２ Ｍ倍ダウンサンプラ、
３３ 引き算器、
３４ 時間1階微分器、
３５ 乗算器、
３６ 加算器、
３７ 遅延器、
３８ 乗算器、
４１ 加算器、
４２ 時間2階微分器、
４３ 加算器、
４４ 乗算器、
４５ 遅延器、
４６ 乗算器、
５１ 遅延器、
５２ 遅延器、
５３ 遅延器、
５４ 遅延器、
５５ 遅延器、
５６ 乗算器、
５７ 乗算器、
５８ 乗算器、
５９ 乗算器、
５１０ 乗算器、
５１１ 乗算器、
５１２ Ｍ倍ダウンサンプラ、
５１３ Ｍ倍ダウンサンプラ、
５１４ Ｍ倍ダウンサンプラ、
５１５ Ｍ倍ダウンサンプラ、
５１６ Ｍ倍ダウンサンプラ、
５１７ Ｍ倍ダウンサンプラ、
５１８ 加算器、
６１ FIRフィルタ、
７１ 遅延器、
７２ 遅延器、
７３ 遅延器、
７４ 遅延器、
７５ 遅延器、
７６ 乗算器、
７７ 乗算器、
７８ 乗算器、
７９ 乗算器、
７１０ 乗算器、
７１１ 乗算器、
７１２ 加算器、
８１ パイプライン型アナログデジタル変換器、
８２ 線形性補正部、
８３ 時間微分器、
８４ 遅延器、
８５ Ｍ倍ダウンサンプラ、
８６ 加算器、
８７ 参照用アナログデジタル変換器、
８８ 引き算器、
８９ 乗算器、
８１０ 加算器、
８１１ 遅延器、
８１２ 乗算器、
８１３ 符号反転器、
８１４ 乗算器、
８１５ 加算器、
８１６ 遅延器、
９１ 逐次比較型アナログデジタル変換器、
１０１ 2次シグマデルタ変調器、
１０２ 1次シグマデルタ変調器、
１０３ 1次の誤差補正部、
１０４ 2次の誤差補正部、
１０５ 引き算器、
１０６ 低速サンプルアンドホールド回路、
１０７ 参照用シグマデルタ変調器、
１０８ 引き算器、
１０９ LPF2、
１０１０ LPF、
１０１１ スキュー補正部、
１２１ 遅延器、
１２２ 乗算器、
１２３ 遅延器、
１２４ 加算器、
１２５ 乗算器、
１２６ 符号反転部、
１３１ 2サンプル遅延器、
１３２ 乗算器、
１３３ 遅延器、
１３４ 加算器、
１３５ 乗算器、
１３６ 1サンプル遅延器、
１３７ 乗算器、
１３８ 遅延器、
１３９ 加算器、
１３１０ 乗算器、
１３１１ 乗算器、
１３１２ 遅延器、
１３１３ 加算器、
１３１４ 乗算器、
１３１５ 加算器、
１４１ スイッチ部、
１４２ 低雑音増幅器、
１４３ LPF(RLPF)、
１４４ アナログデジタル変換器、
１４５ パワーアンプ、
１４６ 送信LPF(TLPF)、
１４７ デジタルアナログ変換器、
１４８ デジタル信号処理部、
１９１ サンプルアンドホールド回路、
１９２ メインアナログデジタル変換器、
１９３ 参照アナログデジタル変換器、
１９４ 遅延器、
１９５ 加算器、
１９６ 乗算器、
１９７ 符号変換部、
１９８ Ｍ倍ダウンサンプラ、
１９９ 引き算器、
１９１０ 参照アナログデジタル変換部、
２１１ サンプルアンドホールド回路
Claims (18)
- 入力に並列接続された高速低精度のメインアナログデジタル変換器と、
低速高精度の参照用アナログデジタル変換器と、
前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、
前記線形性補正部に接続されたデジタルのスキュー補正部と
を備え、
前記線形性補正部と前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の変換出力の差分に基づいて制御され、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器のサンプリングタイミングにスキューがあることを許容する
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記線形性補正部の出力をアナログデジタル変換出力とする
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記スキュー補正部の出力をアナログデジタル変換出力とする
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記線形性補正部における線形性の補正と、前記スキュー補正部におけるスキューの補正とをLMS(Least Mean Square)アルゴリズムで行う
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記スキュー補正部におけるスキューの補正は、２次以上の補正も行う
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記線形性補正部における線形性の補正は、２次以上の補正も行う
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記スキュー補正部におけるスキューの補正を、時間微分器を用いて行う
ことを特徴とするアナログデジタル変換器。 - 請求項７において、
前記時間微分器をFIR(Finite Impulse Response)フィルタ構成で実現する
ことを特徴とするアナログデジタル変換器。 - 請求項８において、
前記FIR(Finite Impulse Response)フィルタのタップ係数を、サンプリング定理から導出される値に窓関数を乗算した値とする
ことを特徴とするアナログデジタル変換器。 - 請求項５において、
前記スキューの１次の補正に時間微分器を、２次の補正に時間２階微分器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項１０において、
前記スキューのｎ次(nは３以上の整数)の補正に時間のn階微分器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記スキュー補正部におけるスキューの補正を、FIRフィルタによる時間遅延により行う
ことを特徴とするアナログデジタル変換器。 - 請求項１２において、
前記FIRフィルタのタップ係数をLMSアルゴリズムで求める
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記メインアナログデジタル変換器として、パイプライン型アナログデジタル変換器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記メインアナログデジタル変換器として、逐次比較型アナログデジタル変換器を用いる
ことを特徴とするアナログデジタル変換器。 - 請求項１において、
前記メインアナログデジタル変換器として、カスケード型シグマデルタアナログデジタル変換器を用い、
前記カスケード型シグマデルタアナログデジタル変換器は、複数の縦列接続されたシグマデルタ変調器とそれらに後続する各誤差補正部とを含んで構成され、
前記各誤差補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の差分に基づいて制御される
ことを特徴とするアナログデジタル変換器。 - 請求項１６において、
前記各誤差補正部は、LMSアルゴリズムにより制御される
ことを特徴とするアナログデジタル変換器。 - 入力に並列接続された高速低精度のメインアナログデジタル変換器と、
低速高精度の参照用アナログデジタル変換器と、
前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、
前記線形性補正部に接続されたデジタルのスキュー補正部と
を備えたアナログデジタル変換器を有し、超音波診断装置のプローブ部を構成するアナログフロントエンドに用いられる半導体集積回路装置であって、
前記線形性補正部および前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器との変換出力の差分に基づいて制御され、かつ、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器とのサンプリングタイミング間に発生するスキューの影響を補償する
ことを特徴とする半導体集積回路装置。
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